JP2930020B2 - 通信制御装置 - Google Patents
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- transmission
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5614—User Network Interface
- H04L2012/5616—Terminal equipment, e.g. codecs, synch.
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5629—Admission control
- H04L2012/5631—Resource management and allocation
- H04L2012/5632—Bandwidth allocation
- H04L2012/5635—Backpressure, e.g. for ABR
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L12/56—Packet switching systems
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- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5649—Cell delay or jitter
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、通信制御装置に関
し、特に実際の送信レートと装置内で計算した送信レー
トの差を小さくする通信制御装置に関する。
し、特に実際の送信レートと装置内で計算した送信レー
トの差を小さくする通信制御装置に関する。
【０００２】
【従来の技術】図８はＡＴＭ−ＬＡＮの端末として使用
されている従来の送信装置のブロック図である。図８の
構成を説明する。図８においては、通信制御装置（６）
は、送信ＦＩＦＯ（５）、ＤＭＡ制御部（４）、コマン
ド発生部（７）、送信レート演算部（１４）、受信部
（１５）、管理セル生成部（２３）で構成される。ＰＣ
Ｉｂｒｉｄｇｅ（３）およびＤＭＡ制御部（４）はＰＣ
ＩのエージェントとしてＰＣＩバス（１）に接続されて
いる。Ｓｙｓｔｅｍ ｍｅｍｏｒｙ（２）はＣＰＵロー
カルバス（１２）を介してＰＣＩ ｂｒｉｄｇｅ（３）
に接続されている。物理層ＬＳＩ（１０）は通信制御装
置（６）から送られるセルデータを回線（１１）に送り
出す。
されている従来の送信装置のブロック図である。図８の
構成を説明する。図８においては、通信制御装置（６）
は、送信ＦＩＦＯ（５）、ＤＭＡ制御部（４）、コマン
ド発生部（７）、送信レート演算部（１４）、受信部
（１５）、管理セル生成部（２３）で構成される。ＰＣ
Ｉｂｒｉｄｇｅ（３）およびＤＭＡ制御部（４）はＰＣ
ＩのエージェントとしてＰＣＩバス（１）に接続されて
いる。Ｓｙｓｔｅｍ ｍｅｍｏｒｙ（２）はＣＰＵロー
カルバス（１２）を介してＰＣＩ ｂｒｉｄｇｅ（３）
に接続されている。物理層ＬＳＩ（１０）は通信制御装
置（６）から送られるセルデータを回線（１１）に送り
出す。
【０００３】図９は送信ＦＩＦＯ（５）内に格納されて
いるセルデータの様子である。図１０は通信制御装置が
送信または受信する管理セルのフォーマットの一例であ
る。図１０を参照すれば、管理セルはセルヘッダ（３ｃ
−１）とセルペイロード（３ｃ−２）で構成される。セ
ルペイロード（３ｃ−２）は、輻輳の有無を示すＣＩビ
ット（３ｃ−３）、および回線からの要求送信レートを
格納するＥＲ領域（３ｃ−４）、現在の送信レートを示
すＣＣＲ領域（３ｃ−５）を含む。
いるセルデータの様子である。図１０は通信制御装置が
送信または受信する管理セルのフォーマットの一例であ
る。図１０を参照すれば、管理セルはセルヘッダ（３ｃ
−１）とセルペイロード（３ｃ−２）で構成される。セ
ルペイロード（３ｃ−２）は、輻輳の有無を示すＣＩビ
ット（３ｃ−３）、および回線からの要求送信レートを
格納するＥＲ領域（３ｃ−４）、現在の送信レートを示
すＣＣＲ領域（３ｃ−５）を含む。
【０００４】図８を用いて従来の通信制御装置の動作を
説明する。受信部（１５）は受信管理セル（１８）を解
読しこのセルの中に格納されているレート調整用データ
であるＣＩ（３ｃ−３）とＥＲ（３ｃ−４）をもとにこ
のセルが送信されているチャネルのレート変更要求（１
６）を生成する。
説明する。受信部（１５）は受信管理セル（１８）を解
読しこのセルの中に格納されているレート調整用データ
であるＣＩ（３ｃ−３）とＥＲ（３ｃ−４）をもとにこ
のセルが送信されているチャネルのレート変更要求（１
６）を生成する。
【０００５】送信レート演算部（１４）においては受信
部（１５）からのレート変更要求（１６）に従い、その
チャネルの送信レートの計算を行う。そして、送信レー
ト演算部（１４）は計算した送信レートを実現すべくセ
ルデータを送信するための送信要求信号（９）をコマン
ド発生部に対して発行する。
部（１５）からのレート変更要求（１６）に従い、その
チャネルの送信レートの計算を行う。そして、送信レー
ト演算部（１４）は計算した送信レートを実現すべくセ
ルデータを送信するための送信要求信号（９）をコマン
ド発生部に対して発行する。
【０００６】送信要求信号（９）を受けてコマンド発生
部（７）はＤＭＡ制御部（４）に対して送信セルデータ
を要求するためのＤＭＡコマンド要求コマンド（１３）
を発行する。ＤＭＡ制御部（４）はＰＣＩバス（１）の
使用を調停装置（２０）に対してＲＥＱ信号（２２）に
より要求する。
部（７）はＤＭＡ制御部（４）に対して送信セルデータ
を要求するためのＤＭＡコマンド要求コマンド（１３）
を発行する。ＤＭＡ制御部（４）はＰＣＩバス（１）の
使用を調停装置（２０）に対してＲＥＱ信号（２２）に
より要求する。
【０００７】調停装置（２０）は使用権をＧＮＴ信号
（２１）によりＤＭＡ制御部（４）に通知する。この通
知を得てＤＭＡ制御部（４）はＰＣＩバス（１）のター
ゲットであるＰＣＩ ｂｒｉｄｇｅ（３）に対して送信
セルデータを要求する。
（２１）によりＤＭＡ制御部（４）に通知する。この通
知を得てＤＭＡ制御部（４）はＰＣＩバス（１）のター
ゲットであるＰＣＩ ｂｒｉｄｇｅ（３）に対して送信
セルデータを要求する。
【０００８】ＰＣＩ ｂｒｉｄｇｅ（３）はＣＰＵロー
カルバス（１２）を介してＳｙｓｔｅｍ ｍｅｍｏｒｙ
（２）からデータを読み出し、ＤＭＡ制御部（４）に対
して送るためのデータを用意する。ＰＣＩ ｂｒｉｄｇ
ｅ（３）はデータの用意ができるとＤＭＡ制御部（４）
に対してｒｅａｄｙ信号（１９）で用意ができたことを
通知する。
カルバス（１２）を介してＳｙｓｔｅｍ ｍｅｍｏｒｙ
（２）からデータを読み出し、ＤＭＡ制御部（４）に対
して送るためのデータを用意する。ＰＣＩ ｂｒｉｄｇ
ｅ（３）はデータの用意ができるとＤＭＡ制御部（４）
に対してｒｅａｄｙ信号（１９）で用意ができたことを
通知する。
【０００９】もし、ＣＰＵローカルバスが混雑していた
場合はＰＣＩ ｂｒｉｄｇｅ（３）はなかなかデータを
用意できないためＤＭＡ制御部（４）は送信ＦＩＦＯ
（５）にセルデータを書き込むことができなくなる。ｒ
ｅａｄｙ信号（１９）を受け取ったＤＭＡ制御部（４）
はＰＣＩ ｂｒｉｄｇｅ（３）からセルデータ（８ａ）
を受け取り送信ＦＩＦＯ（５）に書き込む。送信セルデ
ータ（８ｂ）は物理層ＬＳＩ（１０）を介して回線（１
１）に出力される。
場合はＰＣＩ ｂｒｉｄｇｅ（３）はなかなかデータを
用意できないためＤＭＡ制御部（４）は送信ＦＩＦＯ
（５）にセルデータを書き込むことができなくなる。ｒ
ｅａｄｙ信号（１９）を受け取ったＤＭＡ制御部（４）
はＰＣＩ ｂｒｉｄｇｅ（３）からセルデータ（８ａ）
を受け取り送信ＦＩＦＯ（５）に書き込む。送信セルデ
ータ（８ｂ）は物理層ＬＳＩ（１０）を介して回線（１
１）に出力される。
【００１０】また、回線（１１）上における輻輳状態を
知るために、通信制御装置（６）は送信管理セル（２
５）を出力する。この送信管理セル（２５）は管理セル
生成部（２３）で生成される。ＣＩビット（３ｃ−３）
には“０”を、ＣＣＲ領域（３ｃ−５）には送信レート
演算部（１４）で計算した送信レート（２４）を、ＥＲ
領域（３ｃ−４）にはピークセルレートを格納する。
知るために、通信制御装置（６）は送信管理セル（２
５）を出力する。この送信管理セル（２５）は管理セル
生成部（２３）で生成される。ＣＩビット（３ｃ−３）
には“０”を、ＣＣＲ領域（３ｃ−５）には送信レート
演算部（１４）で計算した送信レート（２４）を、ＥＲ
領域（３ｃ−４）にはピークセルレートを格納する。
【００１１】回線（１１）に接続されているノード（２
６）には複数の回線（２７）が接続されており、ノード
（２６）は各回線を流れている管理セル上のＣＣＲ領域
（３ｃ−５）の情報やノード（２６）のバッファの状態
から各回線のチャネルの輻輳状態を管理している。そし
て、回線（１１）のあるチャネルが輻輳している場合
は、通信制御装置（６）が送出するあるチャネルに属す
る送信管理セル（２５）のＣＩビット（３ｃ−３）を
“１”にセットし輻輳していることを示したり、ＥＲ領
域（３ｃ−４）に許可する送信レートを示したりする。
６）には複数の回線（２７）が接続されており、ノード
（２６）は各回線を流れている管理セル上のＣＣＲ領域
（３ｃ−５）の情報やノード（２６）のバッファの状態
から各回線のチャネルの輻輳状態を管理している。そし
て、回線（１１）のあるチャネルが輻輳している場合
は、通信制御装置（６）が送出するあるチャネルに属す
る送信管理セル（２５）のＣＩビット（３ｃ−３）を
“１”にセットし輻輳していることを示したり、ＥＲ領
域（３ｃ−４）に許可する送信レートを示したりする。
【００１２】
【発明が解決しようとする課題】従来の通信制御装置に
おいては、実際に送信しているデータの送信レートが、
通信制御装置が計算し管理している送信レート（管理セ
ルのＣＣＲ領域に格納するもの、計算上の送信レート）
に比べてかなり小さくなることがある。これは、送信す
るためのデータを格納しているメモリに接続されている
バスが混雑しているために、通信制御装置の要求どおり
に送信データをメモリから読み出せないためである。実
際の送信レート（送信している送信レート）が小さく回
線が輻輳していない状態においては、回線から管理セル
にて輻輳していないという情報が送られてくるため、装
置内で計算している送信レートがピークレートまで上が
ってしまうことがある。従って、回線が輻輳した場合に
おいては、管理セルにて輻輳していることを通信制御装
置に通知するが、計算上の送信レートを下げるだけで実
際の送信レートを下げることができない。
おいては、実際に送信しているデータの送信レートが、
通信制御装置が計算し管理している送信レート（管理セ
ルのＣＣＲ領域に格納するもの、計算上の送信レート）
に比べてかなり小さくなることがある。これは、送信す
るためのデータを格納しているメモリに接続されている
バスが混雑しているために、通信制御装置の要求どおり
に送信データをメモリから読み出せないためである。実
際の送信レート（送信している送信レート）が小さく回
線が輻輳していない状態においては、回線から管理セル
にて輻輳していないという情報が送られてくるため、装
置内で計算している送信レートがピークレートまで上が
ってしまうことがある。従って、回線が輻輳した場合に
おいては、管理セルにて輻輳していることを通信制御装
置に通知するが、計算上の送信レートを下げるだけで実
際の送信レートを下げることができない。
【００１３】
【課題を解決するための手段】本発明の通信制御装置
は、送信レートの計算を行いこのレートを実現するため
に送信データの準備を行う指示をするときに、その時刻
を記したタイムスタンプを生成する手段と、この手段に
より生成したタイムスタンプを格納しておく手段と、こ
の手段に格納してあるタイムスタンプと送信データを対
応づける手段と、送信データをバッファから読み出し送
信するときにこの送信データと対応づけられて格納して
あるタイムスタンプと現在の時刻との差分に応じて送信
レートを制御する信号を生成するタイムスタンプ解析手
段とを有する。
は、送信レートの計算を行いこのレートを実現するため
に送信データの準備を行う指示をするときに、その時刻
を記したタイムスタンプを生成する手段と、この手段に
より生成したタイムスタンプを格納しておく手段と、こ
の手段に格納してあるタイムスタンプと送信データを対
応づける手段と、送信データをバッファから読み出し送
信するときにこの送信データと対応づけられて格納して
あるタイムスタンプと現在の時刻との差分に応じて送信
レートを制御する信号を生成するタイムスタンプ解析手
段とを有する。
【００１４】タイムスタンプ解析手段において、計算上
の送信レートと実際に送信している送信レートの差を検
出し、その差が大きいときに送信レートの計算をその差
分に応じて調整することにより、計算上の送信レートと
実際に送信している送信レートの差を小さくすることが
できる。
の送信レートと実際に送信している送信レートの差を検
出し、その差が大きいときに送信レートの計算をその差
分に応じて調整することにより、計算上の送信レートと
実際に送信している送信レートの差を小さくすることが
できる。
【００１５】
【発明の実施の形態】次に本発明の第一の実施の形態に
ついて図面を用いて説明する。
ついて図面を用いて説明する。
【００１６】図１は本発明の第一の実施の形態の通信制
御装置を含む通信システムの構成図である。図１を参照
し構成を説明する。通信制御装置（６−１）は従来例に
くらべて、ポインタ制御部（３０）、タイムスタンプＦ
ＩＦＯ（３２）、タイムスタンプ生成部（２８）、タイ
ムスタンプモニタ（２９）が追加されている。
御装置を含む通信システムの構成図である。図１を参照
し構成を説明する。通信制御装置（６−１）は従来例に
くらべて、ポインタ制御部（３０）、タイムスタンプＦ
ＩＦＯ（３２）、タイムスタンプ生成部（２８）、タイ
ムスタンプモニタ（２９）が追加されている。
【００１７】タイムスタンプモニタ（２９）はタイムス
タンプＦＩＦＯ（３２）の出力を監視し、レート減少要
求（３０）を送信レート演算部（１４）に供給する。コ
マンド発生部（７）はタイムスタンプ要求コマンド（３
１）をタイムスタンプ生成部（２８）に供給する。タイ
ムスタンプ生成部（２８）はタイムスタンプ（３３）を
タイムスタンプＦＩＦＯ（３２）に供給する。また、現
在時刻（３６）をタイムスタンプモニタ（２９）に供給
する。ポインタ制御部（３０）は送信ＦＩＦＯ（５）と
タイムスタンプＦＩＦＯ（３２）の読み出しポインタの
制御を行う。
タンプＦＩＦＯ（３２）の出力を監視し、レート減少要
求（３０）を送信レート演算部（１４）に供給する。コ
マンド発生部（７）はタイムスタンプ要求コマンド（３
１）をタイムスタンプ生成部（２８）に供給する。タイ
ムスタンプ生成部（２８）はタイムスタンプ（３３）を
タイムスタンプＦＩＦＯ（３２）に供給する。また、現
在時刻（３６）をタイムスタンプモニタ（２９）に供給
する。ポインタ制御部（３０）は送信ＦＩＦＯ（５）と
タイムスタンプＦＩＦＯ（３２）の読み出しポインタの
制御を行う。
【００１８】図２は、送信ＦＩＦＯ（５）に格納される
データの様子を示し、図３は、タイムスタンプＦＩＦＯ
（３２）に格納されるデータの様子を示す。
データの様子を示し、図３は、タイムスタンプＦＩＦＯ
（３２）に格納されるデータの様子を示す。
【００１９】図３は、タイムスタンプ生成部（２８）の
構成を示すブロック図である。このタイムスタンプ生成
部（２８）はカウンタ（１ｄ−１）とラッチ（１ｄ−
２）で構成される。
構成を示すブロック図である。このタイムスタンプ生成
部（２８）はカウンタ（１ｄ−１）とラッチ（１ｄ−
２）で構成される。
【００２０】図５は、タイムスタンプモニタ（２９）の
構成を示すブロック図である。このタイムスタンプモニ
タ（２９）はラッチ（１ｅ−１）、閾値レジスタ（１ｅ
−２）、比較器（１ｅ−３）、減算器（１ｅ−４）で構
成される。ラッチ（１ｅ−１）は現在時刻（３６）とタ
イムスタンプ出力（３５）の差分である減算器（１ｅ−
４）の出力をラッチする。比較器（１ｅ−３）は閾値レ
ジスタ（１ｅ−２）の値とラッチ（１ｅ−１）の値を比
較する。ラッチ（１ｅ−１）の値が閾値レジスタの値を
越えていたときにレート減少要求（３０）を生成する。
構成を示すブロック図である。このタイムスタンプモニ
タ（２９）はラッチ（１ｅ−１）、閾値レジスタ（１ｅ
−２）、比較器（１ｅ−３）、減算器（１ｅ−４）で構
成される。ラッチ（１ｅ−１）は現在時刻（３６）とタ
イムスタンプ出力（３５）の差分である減算器（１ｅ−
４）の出力をラッチする。比較器（１ｅ−３）は閾値レ
ジスタ（１ｅ−２）の値とラッチ（１ｅ−１）の値を比
較する。ラッチ（１ｅ−１）の値が閾値レジスタの値を
越えていたときにレート減少要求（３０）を生成する。
【００２１】図１，２，３，４および５を用いて本発明
の第一の実施の形態の動作を説明する。
の第一の実施の形態の動作を説明する。
【００２２】図１を参照すれば、受信部（１５）は受信
管理セル（１８）を解読しこのセルの中に格納されてい
るレート調整用データであるＣＩ（３ｃ−３）、ＥＲ
（３ｃ−４）をもとにこのセルが送信されているチャネ
ルのレート変更要求（１６）を生成する。
管理セル（１８）を解読しこのセルの中に格納されてい
るレート調整用データであるＣＩ（３ｃ−３）、ＥＲ
（３ｃ−４）をもとにこのセルが送信されているチャネ
ルのレート変更要求（１６）を生成する。
【００２３】演算部（１４）においては受信部（１５）
からのレート変更要求（１６）に従い、そのチャネルの
送信レートの計算を行う。そして、送信レート演算部
（１４）は計算した送信レートを実現すべくセルデータ
を送信するための送信要求信号（９）をコマンド発生部
に対して発行する。
からのレート変更要求（１６）に従い、そのチャネルの
送信レートの計算を行う。そして、送信レート演算部
（１４）は計算した送信レートを実現すべくセルデータ
を送信するための送信要求信号（９）をコマンド発生部
に対して発行する。
【００２４】送信要求信号（９）を受けてコマンド発生
部（７）はＤＭＡ制御部（４）に対して送信セルデータ
を要求するためのＤＭＡコマンド要求コマンド（１３）
を発行する。さらに、送信要求信号（９）に従いコマン
ド発生部（７）はタイムスタンプ生成部（２８）に対し
てタイムスタンプ要求信号（３１）を発行する。
部（７）はＤＭＡ制御部（４）に対して送信セルデータ
を要求するためのＤＭＡコマンド要求コマンド（１３）
を発行する。さらに、送信要求信号（９）に従いコマン
ド発生部（７）はタイムスタンプ生成部（２８）に対し
てタイムスタンプ要求信号（３１）を発行する。
【００２５】タイムスタンプ生成部（２８）は、タイム
スタンプ要求コマンド（３１）を受けることにより、現
在の時刻をタイムスタンプ（３３）としてタイムスタン
プＦＩＦＯ（３２）に書き込む。このときのタイムスタ
ンプ生成部（２８）の動作は、タイムスタンプ要求信号
（３１）によりカウンタ（１ｄ−１）の出力をラッチ
（１ｄ−２）に格納する。このラッチ（１ｄ−２）の出
力がタイムスタンプ（３３）となり、ライト信号（３
４）にてこのタイムスタンプ（３３）をタイムスタンプ
ＦＩＦＯ（３２）に書き込むこととなる。
スタンプ要求コマンド（３１）を受けることにより、現
在の時刻をタイムスタンプ（３３）としてタイムスタン
プＦＩＦＯ（３２）に書き込む。このときのタイムスタ
ンプ生成部（２８）の動作は、タイムスタンプ要求信号
（３１）によりカウンタ（１ｄ−１）の出力をラッチ
（１ｄ−２）に格納する。このラッチ（１ｄ−２）の出
力がタイムスタンプ（３３）となり、ライト信号（３
４）にてこのタイムスタンプ（３３）をタイムスタンプ
ＦＩＦＯ（３２）に書き込むこととなる。
【００２６】一方、ＤＭＡ要求コマンド（１３）を受け
たＤＭＡ制御部（４）はＰＣＩバス（１）の使用を調停
装置（２０）に対してＲＥＱ信号（２２）により要求す
る。調停装置（２０）は使用権をＧＮＴ信号（２１）に
よりＤＭＡ制御部（４）に通知する。この通知を得てＤ
ＭＡ制御部（４）はＰＣＩバス（１）のターゲットであ
るＰＣＩ ｂｒｉｄｇｅ（３）に対して送信セルデータ
を要求する。
たＤＭＡ制御部（４）はＰＣＩバス（１）の使用を調停
装置（２０）に対してＲＥＱ信号（２２）により要求す
る。調停装置（２０）は使用権をＧＮＴ信号（２１）に
よりＤＭＡ制御部（４）に通知する。この通知を得てＤ
ＭＡ制御部（４）はＰＣＩバス（１）のターゲットであ
るＰＣＩ ｂｒｉｄｇｅ（３）に対して送信セルデータ
を要求する。
【００２７】ＰＣＩ ｂｒｉｄｇｅ（３）はＣＰＵロー
カルバス（１２）を介してＳｙｓｔｅｍ ｍｅｍｏｒｙ
（２）からデータを読み出し、ＤＭＡ制御部（４）に対
して送るためのデータを用意する。ＰＣＩ ｂｒｉｄｇ
ｅ（３）はデータの用意ができるとＤＭＡ制御部（４）
に対してｒｅａｄｙ信号（１９）で用意ができたことを
通知する。もし、ＣＰＵローカルバスが混雑していた場
合はＰＣＩ ｂｒｉｄｇｅ（３）はなかなかデータを用
意できないためＤＭＡ制御部（４）は送信ＦＩＦＯ
（５）にセルデータを書き込むことができなくなる。
カルバス（１２）を介してＳｙｓｔｅｍ ｍｅｍｏｒｙ
（２）からデータを読み出し、ＤＭＡ制御部（４）に対
して送るためのデータを用意する。ＰＣＩ ｂｒｉｄｇ
ｅ（３）はデータの用意ができるとＤＭＡ制御部（４）
に対してｒｅａｄｙ信号（１９）で用意ができたことを
通知する。もし、ＣＰＵローカルバスが混雑していた場
合はＰＣＩ ｂｒｉｄｇｅ（３）はなかなかデータを用
意できないためＤＭＡ制御部（４）は送信ＦＩＦＯ
（５）にセルデータを書き込むことができなくなる。
【００２８】ｒｅａｄｙ信号（１９）を受け取ったＤＭ
Ａ制御部（４）はＰＣＩ ｂｒｉｄｇｅ（３）からセル
データ（８ａ）を受け取り送信ＦＩＦＯ（５）に書き込
む。また、管理セルの発生については従来例と同じであ
り、管理セルは送信ＦＩＦＯ（５）に格納される。これ
により、送信ＦＩＦＯ（５）およびタイムスタンプＦＩ
ＦＯ（３２）はそれぞれ図２、図３のようになり、デー
タセルとタイムスタンプが１対１で格納される。
Ａ制御部（４）はＰＣＩ ｂｒｉｄｇｅ（３）からセル
データ（８ａ）を受け取り送信ＦＩＦＯ（５）に書き込
む。また、管理セルの発生については従来例と同じであ
り、管理セルは送信ＦＩＦＯ（５）に格納される。これ
により、送信ＦＩＦＯ（５）およびタイムスタンプＦＩ
ＦＯ（３２）はそれぞれ図２、図３のようになり、デー
タセルとタイムスタンプが１対１で格納される。
【００２９】ポインタ制御部（３０）は送信ＦＩＦＯ
（５）からデータセルを１セル読み出す度にタイムスタ
ンプＦＩＦＯ（３２）のリードポインタをインクリメン
トする。これにより、ある送信データセル（１７）が送
信ＦＩＦＯ（５）から読み出されると同時に対応するタ
イムスタンプがタイムスタンプＦＩＦＯ（３２）から読
み出され、タイムスタンプ出力（３５）としてタイムス
タンプモニタ（２９）に入力される。すると、タイムス
タンプモニタ（２９）内のラッチ（１ｅ−１）にはこの
タイムスタンプ出力（３５）と現在時刻（３６）の差分
が格納される。すなわち、このラッチ（１ｅ−１）には
コマンド発生部（７）がＤＭＡ要求コマンドを発行して
から対応する送信データセル（１７）が送信されるまで
の時間が格納されることになる。
（５）からデータセルを１セル読み出す度にタイムスタ
ンプＦＩＦＯ（３２）のリードポインタをインクリメン
トする。これにより、ある送信データセル（１７）が送
信ＦＩＦＯ（５）から読み出されると同時に対応するタ
イムスタンプがタイムスタンプＦＩＦＯ（３２）から読
み出され、タイムスタンプ出力（３５）としてタイムス
タンプモニタ（２９）に入力される。すると、タイムス
タンプモニタ（２９）内のラッチ（１ｅ−１）にはこの
タイムスタンプ出力（３５）と現在時刻（３６）の差分
が格納される。すなわち、このラッチ（１ｅ−１）には
コマンド発生部（７）がＤＭＡ要求コマンドを発行して
から対応する送信データセル（１７）が送信されるまで
の時間が格納されることになる。
【００３０】ここで、閾値レジスタ（１ｅ−２）に設定
する値について述べる。一般に、ＣＰＵローカルバスや
ＰＣＩが混雑していない場合において、コマンド発生部
（７）がＤＭＡ要求コマンド（１３）を発行してから、
送信に必要なデータを送信ＦＩＦＯ（５）に用意し、こ
れを読み出すまでの時間を見積もることができる。この
見積りによる時間をリファレンスとして閾値を決定し閾
値レジスタ（１ｅ−２）に設定する。次に、上述のラッ
チ（１ｅ−１）の値と閾値レジスタ（１ｅ−２）の値の
比較を比較器（１ｅ−３）にて行う。そして、ラッチ
（１ｅ−１）の値が閾値レジスタ（１ｅ−２）の値より
大きい場合、レート減少要求（３０）を送信レート演算
部に供給する。
する値について述べる。一般に、ＣＰＵローカルバスや
ＰＣＩが混雑していない場合において、コマンド発生部
（７）がＤＭＡ要求コマンド（１３）を発行してから、
送信に必要なデータを送信ＦＩＦＯ（５）に用意し、こ
れを読み出すまでの時間を見積もることができる。この
見積りによる時間をリファレンスとして閾値を決定し閾
値レジスタ（１ｅ−２）に設定する。次に、上述のラッ
チ（１ｅ−１）の値と閾値レジスタ（１ｅ−２）の値の
比較を比較器（１ｅ−３）にて行う。そして、ラッチ
（１ｅ−１）の値が閾値レジスタ（１ｅ−２）の値より
大きい場合、レート減少要求（３０）を送信レート演算
部に供給する。
【００３１】すなわち、ＣＰＵローカルバス（１２）や
ＰＣＩバス（１）が混雑していることにより、実際にデ
ータセルを送信するためにＤＭＡ要求コマンド（１３）
を発行してから送信ＦＩＦＯ（５）にデータを用意して
送信データセル（１７）を送信するまでの時間が通常よ
りかかってしまった場合は、送信レート演算部（１４）
で計算した送信レートより実際にデータが送られている
送信レートが遅いという判断のもとに、タイムスタンプ
モニタ（２９）はレート減少要求（３０）を送信レート
演算部（１４）に供給する。これにより送信レート演算
部（１４）は送信レートをさげることにより、通信制御
装置が管理している計算上の送信レートを実際の送信レ
ートに近づける。
ＰＣＩバス（１）が混雑していることにより、実際にデ
ータセルを送信するためにＤＭＡ要求コマンド（１３）
を発行してから送信ＦＩＦＯ（５）にデータを用意して
送信データセル（１７）を送信するまでの時間が通常よ
りかかってしまった場合は、送信レート演算部（１４）
で計算した送信レートより実際にデータが送られている
送信レートが遅いという判断のもとに、タイムスタンプ
モニタ（２９）はレート減少要求（３０）を送信レート
演算部（１４）に供給する。これにより送信レート演算
部（１４）は送信レートをさげることにより、通信制御
装置が管理している計算上の送信レートを実際の送信レ
ートに近づける。
【００３２】次に、本発明の別の実施の形態として図面
を用いて説明する。
を用いて説明する。
【００３３】図６は本発明の第二の実施の形態の通信制
御装置を含む通信システムの構成図である。第一の実施
の形態との違いはポインタ制御部（３０）、タイムスタ
ンプＦＩＦＯ（３２）がないことである。その代わりタ
イムスタンプ生成部（２８）の出力であるタイムスタン
プ（３３）はセレクタ（３７）においてライト信号（３
４）で選択され送信ＦＩＦＯ（５）に書き込まれる。ま
た、タイムスタンプモニタ（２９）には送信ＦＩＦＯか
ら読み出されるタイムスタンプ（３８）が入力される。
御装置を含む通信システムの構成図である。第一の実施
の形態との違いはポインタ制御部（３０）、タイムスタ
ンプＦＩＦＯ（３２）がないことである。その代わりタ
イムスタンプ生成部（２８）の出力であるタイムスタン
プ（３３）はセレクタ（３７）においてライト信号（３
４）で選択され送信ＦＩＦＯ（５）に書き込まれる。ま
た、タイムスタンプモニタ（２９）には送信ＦＩＦＯか
ら読み出されるタイムスタンプ（３８）が入力される。
【００３４】図７は本発明の第二の実施の形態の送信Ｆ
ＩＦＯ（５）に格納されているデータの様子を示す。
ＩＦＯ（５）に格納されているデータの様子を示す。
【００３５】次に図６および７を用いて第二の実施の形
態の動作を説明する。
態の動作を説明する。
【００３６】図６を参照すれば、送信要求信号（９）を
コマンド発生部（７）が受信するところまでは第一の実
施の形態と同じである。送信要求信号（９）を受けてコ
マンド発生部（７）はＤＭＡ制御部（４）に対して送信
セルデータを要求するためのＤＭＡコマンド要求コマン
ド（１３）を発行する。そして、タイムスタンプ生成部
（２８）に対してタイムスタンプ要求信号（３１）を発
行する。
コマンド発生部（７）が受信するところまでは第一の実
施の形態と同じである。送信要求信号（９）を受けてコ
マンド発生部（７）はＤＭＡ制御部（４）に対して送信
セルデータを要求するためのＤＭＡコマンド要求コマン
ド（１３）を発行する。そして、タイムスタンプ生成部
（２８）に対してタイムスタンプ要求信号（３１）を発
行する。
【００３７】このタイムスタンプ要求信号（３１）を受
けて、タイムスタンプ生成部（２８）はタイムスタンプ
（３３）とライト信号（３４）を発生する。セレクタ
（３７）はライト信号（３４）によりタイムスタンプ
（３３）を選択する。この結果、タイムスタンプ（３
３）が送信ＦＩＦＯ（５）に書き込まれる。
けて、タイムスタンプ生成部（２８）はタイムスタンプ
（３３）とライト信号（３４）を発生する。セレクタ
（３７）はライト信号（３４）によりタイムスタンプ
（３３）を選択する。この結果、タイムスタンプ（３
３）が送信ＦＩＦＯ（５）に書き込まれる。
【００３８】タイムスタンプ生成部（２８）およびＤＭ
Ａ制御部（４）の動作は第一の実施の形態と同じであ
る。その結果、送信ＦＩＦＯ（５）には図７に示すよう
にタイムスタンプがデータセルと対になりかつデータセ
ルの前に格納される。
Ａ制御部（４）の動作は第一の実施の形態と同じであ
る。その結果、送信ＦＩＦＯ（５）には図７に示すよう
にタイムスタンプがデータセルと対になりかつデータセ
ルの前に格納される。
【００３９】そして、送信ＦＩＦＯ（５）からデータセ
ルが送信データセル（１７）として読み出されるとき、
これに先だって対応するタイムスタンプも送信ＦＩＦＯ
（５）から読み出され、タイムスタンプ（３８）として
タイムスタンプモニタ（２９）に入力される。このとき
のタイムスタンプモニタ（２９）の動作は第一の実施の
形態と同じである。すなわち、実際にデータセルを送信
するためにＤＭＡ要求コマンド（１３）を発行してから
送信ＦＩＦＯ（５）にデータを用意して送信データセル
（１７）を送信するまでの時間が通常よりかかってしま
った場合は、送信レート演算部（１４）で計算した送信
レートより実際にデータが送られている送信レートが遅
いという判断のもとレート減少要求（３０）を送信レー
ト演算部（１４）に供給する。
ルが送信データセル（１７）として読み出されるとき、
これに先だって対応するタイムスタンプも送信ＦＩＦＯ
（５）から読み出され、タイムスタンプ（３８）として
タイムスタンプモニタ（２９）に入力される。このとき
のタイムスタンプモニタ（２９）の動作は第一の実施の
形態と同じである。すなわち、実際にデータセルを送信
するためにＤＭＡ要求コマンド（１３）を発行してから
送信ＦＩＦＯ（５）にデータを用意して送信データセル
（１７）を送信するまでの時間が通常よりかかってしま
った場合は、送信レート演算部（１４）で計算した送信
レートより実際にデータが送られている送信レートが遅
いという判断のもとレート減少要求（３０）を送信レー
ト演算部（１４）に供給する。
【００４０】これにより送信レート演算部（１４）は送
信レートをさげることにより、通信制御装置が管理して
いる計算上の送信レートを実際の送信レートに近づけ
る。この第二の実施の形態の場合はタイムスタンプとセ
ルデータを格納するＦＩＦＯを兼用することができる。
これにより、この装置をＬＳＩなどにインプリメントす
るときにＦＩＦＯを分割しなくてよいため面積を小さく
することができる。
信レートをさげることにより、通信制御装置が管理して
いる計算上の送信レートを実際の送信レートに近づけ
る。この第二の実施の形態の場合はタイムスタンプとセ
ルデータを格納するＦＩＦＯを兼用することができる。
これにより、この装置をＬＳＩなどにインプリメントす
るときにＦＩＦＯを分割しなくてよいため面積を小さく
することができる。
【００４１】
【発明の効果】以上説明したように本発明は、データを
送信する際にデータに付加されているタイムスタンプを
監視することにより、装置において計算した送信レート
と実際の送信レートに差が生じたことを検出すると、送
信レートの計算にこの検出結果をフィードバックする。
そして、実際の送信レートと計算による送信レートの差
を小さくすることができる。結果として、回線が輻輳し
た場合において、管理セルにて通知される輻輳情報に従
い回線の輻輳にみあったレート制御が可能となる。
送信する際にデータに付加されているタイムスタンプを
監視することにより、装置において計算した送信レート
と実際の送信レートに差が生じたことを検出すると、送
信レートの計算にこの検出結果をフィードバックする。
そして、実際の送信レートと計算による送信レートの差
を小さくすることができる。結果として、回線が輻輳し
た場合において、管理セルにて通知される輻輳情報に従
い回線の輻輳にみあったレート制御が可能となる。
【図１】本発明の第一の実施の形態の通信制御装置を含
む通信システムの構成図である。
む通信システムの構成図である。
【図２】送信ＦＩＦＯ（５）に格納されているデータの
様子を示す図である。
様子を示す図である。
【図３】タイムスタンプＦＩＦＯ（３２）に格納されて
いるデータの様子を示す図である。
いるデータの様子を示す図である。
【図４】タイムスタンプ生成部（２８）の構成を示すブ
ロック図である。
ロック図である。
【図５】タイムスタンプモニタ（２９）の構成を示すブ
ロック図である。
ロック図である。
【図６】本発明の第二の実施の形態の通信制御装置を含
む通信システムの構成図である。
む通信システムの構成図である。
【図７】本発明の第二の実施の形態の送信ＦＩＦＯ
（５）に格納されているデータの様子を示す図である。
（５）に格納されているデータの様子を示す図である。
【図８】従来の通信制御装置を含む、送信装置のブロッ
ク図である。
ク図である。
【図９】送信ＦＩＦＯ（５）内に格納されているセルデ
ータの様子を示す図である。
ータの様子を示す図である。
【図１０】通信制御装置が送信または受信する管理セル
のフォーマットの一例である。
のフォーマットの一例である。
【符号の説明】 １ ＰＣＩバス ２ Ｓｙｓｔｅｍ ｍｅｍｏｒｙ ３ ＰＣＩ ｂｒｉｄｇｅ ４ ＤＭＡ制御部 ５ 送信ＦＩＦＯ ６，６−１，６−２ 通信制御装置 ７ コマンド発生部 ８ セルデータ ９ 送信要求信号 １０ 物理層ＬＳＩ １１ 回線 １２ ＣＰＵローカルバス １３ ＤＭＡ要求コマンド １４ 送信レート演算部 １５ 受信部 １６ レート変更要求 １７ 送信セルデータ １８ 受信管理セル １９ ｒｅａｄｙ信号 ２０ 調停装置 ２１ ＧＮＴ信号 ２２ ＲＥＱ信号 ２３ 管理セル生成部 ２４ 送信レート ２５ 送信管理セル ２６ ノード ２７ 回線 ２８ タイムスタンプ生成部 ２９ タイムスタンプモニタ ３０ レート減少要求 ３１ タイムスタンプ要求信号 ３２ タイムスタンプＦＩＦＯ ３３ タイムスタンプ ３４ ライト信号 ３５ タイムスタンプ出力 ３６ 現在時刻 ３７ セレクタ ３８ タイムスタンプ
Claims (5)
- 【請求項１】 送信レートを計算し、この計算上の送信
レートを実現するために送信データをバッファに格納し
てデータを送信する通信制御装置において、前記送信デ
ータの格納を指示した時刻を記したタイムスタンプを発
生する手段と、前記タイムスタンプを発生する手段にて
発生したタイムスタンプを格納する手段と、前記バッフ
ァに用意した送信データと前記タイムスタンプを対応づ
ける手段と、前記送信データを送信するときにこの送信
データと対応するタイムスタンプを解析し前記計算上の
送信レートと実際の送信レートとに差が生じたことを検
出するタイムスタンプ解析手段を具備することを特徴と
する通信制御装置。 - 【請求項２】 現在の時刻とタイムスタンプの差分をと
り、これがあらかじめ設定しておいた閾値よりも大きい
場合に信号を生成する請求項１のタイムスタンプ解析手
段を有する通信制御装置。 - 【請求項３】 請求項２のタイムスタンプ解析手段が生
成する信号を加味して送信レートを計算することを特徴
とする通信制御装置。 - 【請求項４】 前記タイムスタンプ解析手段が、前記計
算上の送信レートより実際の送信レートが遅いことを検
出すると送信レート減少要求信号を生成するタイムスタ
ンプ解析手段であることを特徴とする請求項１乃至３い
ずれか１項記載の通信制御装置。 - 【請求項５】 前記送信レートの計算を行う送信レート
演算部を備え、前記送信レート演算部は前記送信レート
減少要求信号に応答して、前記計算上の送信レートを遅
くすることを特徴とする請求項４記載の通信制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18947896A JP2930020B2 (ja) | 1996-07-18 | 1996-07-18 | 通信制御装置 |
| US08/896,959 US6006270A (en) | 1996-07-18 | 1997-07-18 | Communication system with time stamp controller for regulating datatransmission rate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18947896A JP2930020B2 (ja) | 1996-07-18 | 1996-07-18 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032587A JPH1032587A (ja) | 1998-02-03 |
| JP2930020B2 true JP2930020B2 (ja) | 1999-08-03 |
Family
ID=16241940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18947896A Expired - Fee Related JP2930020B2 (ja) | 1996-07-18 | 1996-07-18 | 通信制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6006270A (ja) |
| JP (1) | JP2930020B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3712842B2 (ja) * | 1997-08-05 | 2005-11-02 | 株式会社リコー | データ転送制御方法、データ転送制御装置及び情報記録媒体 |
| US6115360A (en) * | 1997-11-21 | 2000-09-05 | Texas Instruments Incorporated | Fair scheduling of ATM cell transmissions during overscheduled conditions |
| US6205151B1 (en) * | 1997-11-21 | 2001-03-20 | Texas Instruments Incorporated | ATM cell scheduler which uses a heap memory and associates timestamps with each channel |
| US6373821B2 (en) * | 1998-02-20 | 2002-04-16 | Apple Computer, Inc. | Method for setting time stamp in SYT field of packet headers for IEEE-1394 devices |
| DE19808680A1 (de) * | 1998-03-02 | 1999-09-09 | Thomson Brandt Gmbh | Verfahren und Vorrichtung zur Bearbeitung von über einen Datenkanal empfangenen oder zu übertragenden Datenpaketen |
| DE19836610A1 (de) * | 1998-08-12 | 2000-02-17 | Siemens Ag | Verfahren zum Steuern der Datenübertragung in einem schnurlosen zwischen einer Datenendeinrichtung und einer Datenübertragungseinrichtung zur Daten-Telekommunikation betriebenen V.24-Datenübertragungssystem |
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| US6381649B1 (en) * | 1999-02-05 | 2002-04-30 | Pluris, Inc. | Data flow monitoring at a network node using periodically incremented counters for comparison to predetermined data flow thresholds |
| US7492393B2 (en) * | 1999-02-12 | 2009-02-17 | Sony Corporation | Method of and apparatus for generating a precise frame rate in digital video transmission from a computer system to a digital video device |
| US7058723B2 (en) * | 2000-03-14 | 2006-06-06 | Adaptec, Inc. | Congestion control for internet protocol storage |
| AU2001259866A1 (en) * | 2000-05-18 | 2001-11-26 | Brix Networks, Inc. | Non-deterministic software delay estimation method and system for packet based data network systems |
| AU2001259867A1 (en) | 2000-05-18 | 2001-11-26 | Brix Networks, Inc. | Hardware time stamping and registration of packetized data method and system |
| AU2001259868A1 (en) * | 2000-05-18 | 2001-11-26 | Brix Networks, Inc. | Ip packet identification method and system for tcp connection and udp stream |
| US6816924B2 (en) | 2000-08-10 | 2004-11-09 | Infineon Technologies North America Corp. | System and method for tracing ATM cells and deriving trigger signals |
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| DE102004018200A1 (de) * | 2004-04-15 | 2005-11-10 | Deutsche Thomson-Brandt Gmbh | Verfahren zum Verarbeiten einer Folge von Datenpaketen in einer Empfängervorrichtung sowie Empfängervorrichtung |
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| CN107797902B (zh) * | 2016-09-06 | 2021-07-30 | 北京百度网讯科技有限公司 | 用于监控机器人操作系统的消息传输频率的方法和装置 |
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| CN112419698B (zh) * | 2020-10-26 | 2022-05-17 | 浙江正泰仪器仪表有限责任公司 | 基于配电线报文规范的电能表数据传输方法、系统及装置 |
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-
1996
- 1996-07-18 JP JP18947896A patent/JP2930020B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-18 US US08/896,959 patent/US6006270A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1032587A (ja) | 1998-02-03 |
| US6006270A (en) | 1999-12-21 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990420 |
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