JP2908398B1 - ディジタルｐｌｌ回路および発振器の遅延素子 - Google Patents

ディジタルｐｌｌ回路および発振器の遅延素子

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Abstract

【要約】 【課題】 低電圧でも製造ばらつきに無関係に安定動作
し、かつジッタ特性が良い。 【解決手段】 遅延素子制御回路２は、位相周波数比較
回路１から受けた出力信号の基準信号との差の誤差信号
に基づいて出力信号の遅延値を検出しこの遅延値により
発振器３の遅延素子を制御するディジタル制御信号を生
成する。発振器３で遅延値を設定する直列接続された遅
延素子３１〜３ｍそれぞれは、複数のトランジスタで構
成される遅延回路を有し複数のディジタル制御信号の制
御を受けてこの遅延回路それぞれを最適遅延値で能動化
できる。したがって、遅延素子３１〜３ｍそれぞれの遅
延回路構成と遅延素子制御回路２のディジタル制御信号
の論理構成との組み合わせで、細かい刻み幅の遅延値を
最小数の遅延素子３１〜３ｍにより備えた最適な回路を
形成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、発振器から出力さ
れる所望の出力信号と外部の基準信号との位相および周
波数を比較しその誤差に基づいて発振器の出力信号を制
御してこの出力信号を基準信号と一致させるディジタル
ＰＬＬ（位相同期ループ）回路および発振器の遅延素子
に関し、特に、特定用途向けＬＳＩ（ＡＳＩＣ）などで
遅延調整に使用され、出力信号を高い精度で基準信号に
追従できるディジタルＰＬＬ回路およびこれに用いられ
る発振器の遅延素子に関する。
【０００２】
【従来の技術】現在、ディジタルＰＬＬ回路は、データ
通信など、様々な分野で用いられている。ディジタルＰ
ＬＬ回路は、発振器を含み、周波数を可変する制御信号
を発振器に入力して出力する信号の周波数を入力する基
準信号による周波数に追従させる機能を有している。発
振器は、通常リング発振器の形態を有し、それぞれが固
有の遅延時間を有する複数の遅延素子を直列接続した構
成になっている。
【０００３】発振器の出力周波数は、上記リング発振器
の遅延時間を変化させることによって変化させることが
できる。この遅延時間を変化させる方法には、発振器の
遅延素子を制御する制御信号にアナログ制御信号または
ディジタル制御信号を用いる二つの方法がある。
【０００４】まず、図１０を参照して第一の方法である
アナログ制御信号を用いて電圧制御発振器を制御するデ
ィジタルＰＬＬ回路について説明する。ディジタルＰＬ
Ｌ回路は、図示されるように、位相周波数比較器１０
０、ローパスフィルタ（以後、ＬＰＦと略称する）１１
０、および電圧制御発振器（以後、ＶＣＯと略称する）
１２０により構成される。
【０００５】ＶＣＯ１２０の出力信号は、ＬＳＩ内部に
供給される一方、位相周波数比較器１００に基準信号と
共に入力し、位相周波数比較器１００から出力信号と基
準信号との差の信号が誤差信号としてＬＰＦ１１０に出
力される。誤差信号はＬＰＦ１１０によりアナログ制御
信号に変換されＶＣＯ１２０に入力する。ＶＣＯ１２０
では、ＬＰＦ１１０から受けるアナログ制御信号の電圧
変化に追従して出力信号の周波数が変化する。出力信号
の周波数の変化は位相周波数比較器１００から出力する
誤差信号を変化させ、この結果、ＬＰＦ１１０から出力
されるアナログ制御信号の電圧が変化する。
【０００６】次に、図１１を参照して入力するアナログ
制御信号の電圧によって制御されるＶＣＯ１２０の回路
構成およびその機能について説明する。
【０００７】ＶＣＯ１２０で使用される遅延素子は、一
つずつのＰ型トランジスタ１２１およびＮ型トランジス
タ１２２、ならびに同数のＰ型トランジスタ１２３、イ
ンバータ１２４およびＮ型トランジスタ１２５により構
成される。
【０００８】一方を電源電圧ＶＤＤに接続するＰ型トラ
ンジスタ１２１は他方を接地したＮ型トランジスタ１２
２と直列接続し、Ｐ型トランジスタ１２１とＮ型トラン
ジスタ１２２との接続はＰ型トランジスタ１２１および
複数のＰ型トランジスタ１２３のゲートと接続して制御
信号を供給する。他方、Ｎ型トランジスタ１２２および
複数のＮ型トランジスタ１２５のゲートはアナログ制御
信号を入力する。
【０００９】また、一方を電源電圧ＶＤＤに接続する遅
延値制御用の複数のＰ型トランジスタ１２３、Ｐ型およ
びＮ型のトランジスタが直列接続されＰ型トランジスタ
１２３と同数のインバータ１２４、および一方を接地さ
れＰ型トランジスタ１２３と同数の遅延値制御用のＮ型
トランジスタ１２５それぞれは、直列に接続されてい
る。
【００１０】次に、この回路における動作機能について
説明する。
【００１１】入力するアナログ制御信号の電圧が上がっ
た場合、Ｎ型トランジスタ１２２ではゲート電圧が上が
る。したがって、Ｐ型トランジスタ１２１および遅延調
整用Ｐ型トランジスタ１２３のゲートに供給される制御
信号の電圧は下がり、遅延調整用Ｐ型トランジスタ１２
３の電流値は大きくなる。この結果、遅延調整用Ｐ型ト
ランジスタ１２３と直列に接続するインバータ１２４お
よび遅延調整用Ｎ型トランジスタ１２５の電流値は増大
し、同時に遅延素子それぞれの遅延値が小さくなる。こ
のため、ＶＣＯ１２０の出力信号の発振周波数は高くな
る。
【００１２】一方、入力するアナログ制御信号の電圧が
下がった場合、Ｎ型トランジスタ１２２ではゲート電圧
が下がる。したがって、Ｐ型トランジスタ１２１および
遅延調整用Ｐ型トランジスタ１２３のゲートに供給され
る制御信号の電圧は上がり、遅延調整用Ｐ型トランジス
タ１２３の電流値は小さくなる。この結果、遅延調整用
Ｐ型トランジスタ１２３と直列に接続するインバータ１
２４および遅延調整用Ｎ型トランジスタ１２５の電流値
は小さくなり、同時に遅延素子それぞれの遅延値が大き
くなる。このためＶＣＯ１２０の出力信号の発振周波数
は低くなる。
【００１３】ＶＣＯ１２０の全ての遅延素子は、ゲート
にアナログ制御信号または制御信号が接続されているた
め、遅延素子の遅延値を個別に変更することはできな
い。また、アナログ制御信号を発生するためにＬＰＦ１
１０が必要であり、ディジタルＰＬＬ回路のブロックサ
イズが大きくなることが避けられない。
【００１４】また、電源電圧が低くなるほどアナログ制
御信号上のノイズがＶＣＯ１２０の出力信号に発生する
ジッタに対する影響が大きくなる。
【００１５】次に、図１２はアナログ制御信号の電圧変
化に対する出力信号の周波数変化の一例を示すグラフで
ある。図示されるように、アナログ制御信号の電圧が低
い範囲１３１ではアナログ制御信号の電圧変化に対して
出力信号の周波数変化が大きい。一方、アナログ制御信
号の電圧が高い範囲１３２ではアナログ制御信号の電圧
変化に対して出力信号の周波数変化が小さい。
【００１６】周波数変化の大きい範囲１３１では、ＰＬ
Ｌ回路として使用することが可能であるが、アナログ制
御信号上に含まれるノイズの影響が出力信号に生じ易
い。一方、周波数変化の小さい範囲１３２では、アナロ
グ制御信号上に含まれるノイズの影響が出力信号に生じ
ないが、製造ばらつきによる発振周波数のばらつきが大
きくデバイスの全条件においてＰＬＬ回路を構成するこ
とができない。
【００１７】次に、図１３を参照して、第二の方法であ
るディジタル制御信号を使用して発振器を制御するディ
ジタルＰＬＬ回路について説明する。
【００１８】図示されるように、ディジタルＰＬＬ回路
は、位相周波数比較回路１、遅延素子制御回路２１０、
および発振器２２０により構成される。遅延素子制御回
路２１０はアップダウンカウンタ２１１および段数切替
制御回路２１２により構成される。また、発振器２２０
はｇ個の遅延素子２２１、２２２、〜２２ｇおよび遅延
部２３０により構成される。
【００１９】位相周波数比較回路１は、基準信号とＬＳ
Ｉ内部に供給される発振器２２０の出力信号とを入力
し、出力信号の周波数が基準信号の周波数と比較した結
果を高低差信号のアップ信号／ダウン信号による誤差信
号として遅延素子制御回路２１０のアップダウンカウン
タ２１１に出力する。
【００２０】アップダウンカウンタ２１１は、誤差信号
のアップ信号／ダウン信号によりｈ個の計数値Ｃ１〜Ｃ
ｈを上下させて段数切替制御部２１２へ出力する。段数
切替制御部２１２は、アップダウンカウンタ２１１から
受ける計数値Ｃｘに基づいて決定される周波数を出力信
号とするため、制御信号Ｓ１〜Ｓｇを発振器２２０のｇ
個の遅延素子２２１〜２２ｇそれぞれの能動化指示とし
て出力する。遅延素子２２１〜２２ｇそれぞれは、最小
の周波数変化量を得るための最小遅延素子である。
【００２１】図１４は、最小遅延素子２４０として、発
振器２２０の遅延素子２２１、２２２、〜２２ｇそれぞ
れで用いられる一例を示す機能ブロック図である。複数
段を従属接続される最小遅延素子２４０では、インバー
タ２４１が前段のインバータ（２４１）からの入力を受
けて後段のインバータ（２４１）へ出力すると共にこの
出力をトランスファ２４２に接続する。トランスファ２
４２は、自己の入力にインバータ２４１の出力を接続
し、自己の出力をインバータ２４３の入力に接続する。
インバータ２４３はトランスファ２４２の出力を受ける
と共に後段のトランスファ（２４４）からの入力を受け
てトランスファ２４４へ出力し、トランスファ２４４の
出力は前段のインバータ（２４３）に接続される。
【００２２】また、遅延部２３０は、全ての遅延素子２
２１、２２２、〜２２ｇと併せた遅延値で最低周波数、
全ての遅延素子２２１、２２２、〜２２ｇを取り除いた
単独での遅延値で最高周波数、それぞれを決定する遅延
回路である。
【００２３】遅延部２３０は、図１３に示されるよう
に、３個以上の奇数段による直列インバータと一つのト
ランスファがループを形成し、トランスファの両端が初
段の遅延素子２２１の入り側の入出力端子に接続する。
発振器２２０の出力信号は、遅延素子２２１に出力する
インバータの入力側から取り出され、ＬＳＩ内部および
位相周波数比較回路１へ送出される。
【００２４】この出力信号は上述したように少くとも一
つの制御信号Ｓｘ（１≦ｘ≦ｇ）により能動化指示され
た段数の遅延素子２２ｘおよび遅延部２３０の総和の遅
延値を有する。したがって、ｇ段の遅延素子２２１、２
２２、〜２２ｇの全てが能動化する場合には発振器全体
の遅延値が最大値となり最低周波数が決定される。他
方、遅延素子２２ｘが一つも能動化されない場合には発
振器全体の遅延値が遅延部２３０の遅延値のみの最小値
となり最高周波数が決定される。
【００２５】このように、発振器全体の遅延値は、遅延
部２３０の遅延値と、能動化された遅延素子２２ｘの遅
延値の合計になる。したがって、ディジタル制御信号に
より能動化された遅延素子２２ｘの段数が少ない場合、
遅延値が小さくなり、発振器２２０の出力信号の周波数
は高くなる。一方、ディジタル制御信号により能動化さ
れた遅延素子２２ｘの段数が多い場合、遅延値が大きく
なり、発振器２２０の出力信号の周波数は低くなる。
【００２６】図１３に示される発振器２２０の出力信号
における周波数の最少刻み値は、図１４における最小遅
延素子２４０の遅延値により決定され、インバータ２４
１、２４３およびトランスファ２４２、２４４それぞれ
の遅延値の総和と同一かまたはこれより大きい。
【００２７】図１５は、ディジタル制御信号により能動
化された発振器の遅延素子段数と出力信号の発振周波数
との関係の一例を示すグラフである。
【００２８】図１３に示される発振器２２０全体の遅延
値にはディジタル制御信号Ｓ１〜Ｓｇを使用して遅延素
子２２１，２２２，〜２２ｇそれぞれの能動化段数を切
り替えて決定しているが、一般に遅延値が大きい最小遅
延素子２４０（図１４）を遅延素子２２１，２２２，〜
２２ｇそれぞれに使用しているので、図示されるよう
に、出力信号の周波数は遅延素子の能動化段数の変化に
対して階段的に変化し連続した波形にならない。したが
って、出力信号において、基準周波数に追従するのに十
分な周波数分解能を得ることができず、ジッタ特性が悪
くなるという問題点がある。
【００２９】また、発振器の全体の遅延値は、遅延素子
の段数を切り替えて決定しているため段数切り替えのタ
イミング調整が必要であり、段数切り替えのタイミング
がずれた場合、出力クロックのパルス幅が変動し、ＰＬ
Ｌ回路が誤動作するという問題がある。
【００３０】また、図１３に示されるディジタル制御信
号を使用した発振器２２０は多数段の遅延素子２２１、
２２２、〜２２ｇを接続するため、図１１に示されるア
ナログ制御信号を使用したＶＣＯ１２０と比較して消費
電力が大きいという問題点もある。
【００３１】
【発明が解決しようとする課題】上述した従来のディジ
タルＰＬＬ回路には、次のような問題点がある。
【００３２】第一の問題点は、アナログ制御の場合で
は、アナログ制御信号上のノイズが出力信号の周波数変
化として現れ、ジッタが生じることである。
【００３３】その理由は、電圧制御発振器内の遅延素子
をアナログ制御信号の電圧により制御する際、アナログ
制御信号電圧の変化に対応して出力信号の周波数が大き
く変化する箇所を使用するからである。
【００３４】第二の問題点は、アナログ制御の場合で
は、電源電圧が低いほどアナログ制御信号上のノイズに
対する耐圧が小さいことである。
【００３５】その理由は、上記同様、電圧制御発振器内
の遅延素子をアナログ制御信号の電圧により制御する
際、アナログ制御信号電圧の変化に対応して出力信号の
周波数が大きく変化する箇所を使用するからである。
【００３６】第三の問題点は、ディジタル制御の場合、
出力信号の周波数切り替えの際、ＰＬＬ回路が誤動作す
ることである。
【００３７】その理由は、発振器を構成する遅延素子の
能動化段数を切り替えて周波数を決めているので、切り
替えタイミングを間違えた場合、出力されるクロック信
号のパルス幅が変化するためである。
【００３８】第四の問題点は、ディジタル制御の場合、
出力信号の周波数の切り替えによる変更が段階的のみで
あり、ジッタ特性が悪くなることである。
【００３９】その理由は、発振器を構成する遅延素子の
能動化段数を切り替えて周波数を決めているので、出力
信号の周波数の切り替えステップの最小刻み値が遅延素
子が有する遅延値となるからである。遅延値の最小刻み
値は上述したように遅延素子を構成するインバータおよ
びトランスファそれぞれの遅延値の和の２倍に等しいか
またはこれより大きい値である。
【００４０】第五の問題点は、ディジタル制御の場合、
消費電力が大きいことである。
【００４１】その理由は、発振器を構成する遅延素子の
能動化段数を切り替えて周波数を決めているので、出力
信号の周波数を決める多数の遅延素子が常に動作状態に
なるからである。
【００４２】本発明の課題は、上記問題点を解決して、
発振器の出力信号を高い精度で基準信号に追従できるデ
ィジタルＰＬＬ回路を提供することである。
【００４３】
【課題を解決するための手段】本発明によるディジタル
ＰＬＬ回路は、発振器から出力される所望の出力信号と
外部の基準信号との位相および周波数を比較しその誤差
に基づいて前記発振器の前記出力信号を制御してこの出
力信号を前記基準信号と一致させるディジタルＰＬＬ
（位相同期ループ）回路において、複数の遅延素子を有
し前記遅延素子それぞれの遅延値を変更設定するディジ
タル制御信号を受けこのディジタル制御信号に基づいて
制御された出力信号を出力する発振器と、この発振器の
出力信号と前記基準信号とを入力してそれぞれの位相お
よび周波数を比較しその差を誤差信号として出力する比
較回路と、この誤差信号を入力し、この誤差信号に基づ
いて前記発振器の遅延素子それぞれにおける遅延値を設
定するディジタル制御信号を作成し、前記発振器の遅延
素子それぞれへ出力する制御回路とを備え、かつ前記複
数の遅延素子それぞれが並列に接続された複数の遅延調
整用Ｐ型トランジスタおよび複数の遅延調整用Ｎ型トラ
ンジスタそれぞれを備え、それぞれのトランジスタのゲ
ートに前記ディジタル制御信号を入力し微細な遅延の刻
み幅を設定している。
【００４４】この構成により、ディジタル制御信号の制
御により出力信号の周波数を変化させる遅延値の最小刻
み値が、発振器を構成する遅延素子の遅延値ではなく、
遅延素子を構成するトランジスタ単位で設定できるよう
に、複数のディジタル制御信号を遅延素子それぞれに接
続し内部の構成素子を制御して遅延素子それぞれの遅延
値を変更できる。したがって、遅延値のきめ細かな設定
により、ほぼ連続した周波数の変化が可能になる。
【００４５】また、発振器に用いられる遅延素子の具体
的な構成の一つは、ディジタル制御信号により出力信号
の発振周波数の制御を受ける発振器に備える遅延素子
が、一方を電源電圧に接続する論理を決めるＰ型トラン
ジスタと、並列に接続され一方を前記論理を決めるＰ型
トランジスタの他方、かつ他方を出力端子それぞれに接
続する複数の遅延調整用Ｐ型トランジスタと、並列に接
続され一方を出力端子に接続する複数の遅延調整用Ｎ型
トランジスタと、一方をこの遅延調整用Ｎ型トランジス
タの他方に接続し、かつ他方を接地する論理を決めるＮ
型トランジスタとを備え、論理を決める前記Ｐ型トラン
ジスタおよびＮ型トランジスタそれぞれのゲートに遅延
素子の入力、複数の前記遅延調整用Ｐ型トランジスタそ
れぞれのゲートにＰ型トランジスタを制御する前記ディ
ジタル制御信号、ならびに複数の前記遅延調整用Ｎ型ト
ランジスタそれぞれのゲートにＮ型トランジスタを制御
する前記ディジタル制御信号、それぞれを接続してい
る。
【００４６】この構成によれば、各遅延素子において、
論理を決めるトランジスタが複数の遅延調整用トランジ
スタに対して一つで済むうえ、複数の遅延調整用トラン
ジスタそれぞれのゲートに対してディジタル制御信号に
よる能動化制御ができるのできめの細かい遅延値の設定
制御、すなわちほぼ連続的な遅延設定ができる。
【００４７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００４８】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示されたディジタルＰＬＬ回路
では、位相周波数比較回路１、遅延素子制御回路２およ
び発振器３が設けられている。遅延素子制御回路２は遅
延値検出部２１および論理値設定部２２を備えるものと
し、発振器３はｍ個の遅延素子３１、３２〜３ｍを備え
るものとする。
【００４９】位相周波数比較回路１は基準信号とＬＳＩ
内部に供給される発振器３の出力信号とを入力してそれ
ぞれの位相および周波数を比較し出力信号の周波数を基
準信号の周波数と比較した結果を高低差信号のアップ信
号／ダウン信号による誤差信号として遅延素子制御回路
２に出力するものとする。
【００５０】遅延素子制御回路２は、位相周波数比較回
路１から誤差信号を入力し、この誤差信号に基づいて発
振器３の遅延素子３１〜３ｍそれぞれにおける遅延値を
設定するディジタル制御信号Ｓ１〜Ｓｎを作成し、発振
器３の遅延素子３１〜３ｍそれぞれへ出力するものとす
る。
【００５１】発振器３の遅延素子３１、３２〜３ｍそれ
ぞれは、異なる遅延値の設定が可能であり、遅延素子制
御回路２からディジタル制御信号Ｓ１〜Ｓｎの少くとも
一つを受けて遅延素子内部の構成素子（例えば、図３を
参照して説明する遅延調整用トランジスタ）毎の能動化
を図り、それぞれに遅延値を設定するものとする。ま
た、遅延素子３１、３２〜３ｍはループを形成し、遅延
素子３ｍの出力信号を発振器３の出力信号とするものと
し、遅延素子３１、３２〜３ｍそれぞれにディジタル制
御信号Ｓ１〜Ｓｎにより設定された遅延値の総和による
遅延値が発振器３の出力信号における発振周波数を決定
している。
【００５２】このような構成により、異なる遅延値を有
する遅延素子の組み合わせが微小な遅延値の設定を可能
とするので、一連の動作を繰り返すことにより発振器の
出力信号と基準信号との誤差によりこの誤差を零にする
方向へ微小な遅延値を比較的少数の遅延素子により設定
して位相と周波数とが一致するまでほぼ連続的に変化さ
せることができる。すなわち、発振器の出力信号を高い
精度で基準信号に追従させることができる
【００５３】
【実施例】次に、上記実施の形態のうち、図１に示され
た機能ブロックの詳細について実施例を示す図面を参照
して説明する。
【００５４】まず、図１に示された遅延素子制御回路２
では、遅延値検出部２１が誤差信号のアップ信号／ダウ
ン信号によりｋ個の計数値Ｄ１〜Ｄｋを上下させて論理
値設定部２２へ出力するものとする。論理値設定部２２
は遅延値検出部２１から受ける計数値Ｄｉに基づいて決
定される周波数を出力信号とするため、ディジタル制御
信号Ｓ１〜Ｓｎを発振器３のｍ個の遅延素子３１〜３ｎ
それぞれの遅延値を設定するために出力するものとす
る。
【００５５】このディジタル制御信号Ｓ１〜Ｓｎは、遅
延素子３１〜３ｎそれぞれの遅延回路構成および発振器
３の遅延値決定のために適用する遅延値の刻み値に基づ
いて設定されるものとする。図示されるディジタル制御
信号Ｓ１〜Ｓｎでは、後における説明のために、ディジ
タル制御信号Ｓ１〜Ｓ４が全ての遅延素子３１〜３ｎに
複式に接続しているが、この接続も、論理値設定部２２
に含まれてよい。
【００５６】次に、図１に図２を併せ参照して遅延値検
出部２１にシフトレジスタ回路構成を用いた場合につい
て説明する。
【００５７】図２では、８ビットのシフトレジスタ回路
を使用した例が示されており、左端が最下位ビットで、
左から１ビット目、２ビット目、かつ最後を８ビット目
とする。
【００５８】初期状態（ａ）の初期値“１０００００
０”は左端が符号“１”であり、この状態で位相周波数
比較回路１からアップ信号が入ると、状態（ｂ）に示さ
れるように２ビット目まで符号“１”が入る。再度アッ
プ信号が入ると、状態（ｃ）に示されるように３ビット
目まで符号“１”が入る。このようにアップ信号が入る
毎に右側のビット位置に符号“１”が入る。
【００５９】状態（ｄ）のように４ビット目まで符号
“１”がある状態でダウン信号が位相周波数比較回路１
から入る場合、状態（ｅ）に変化し、４ビット目が符号
“０”になり符号“１”は３ビット目までになる。この
状態で再度ダウン信号が入った際には、状態（ｆ）に変
化し、３ビット目が符号“０”になり符号“１”は２ビ
ット目までになる。
【００６０】この符号“１”の数が発振器３の遅延値、
すなわち出力信号の発振周波数を決定する論理値Ｄ１〜
Ｄ８となる。したがって、基準信号と出力信号とが一致
し誤差がない場合には誤差信号のアップ信号もダウン信
号も入らず、発振器３の遅延値は不変であり、したがっ
て出力信号の発振周波数は不変である。
【００６１】次に、図３に図１を併せ参照して発振器３
の遅延素子３１〜３ｍそれぞれに使用される第一の遅延
素子４０について説明する。
【００６２】図３に示される遅延素子４０は、並列構成
により接続されるａ個の遅延調整用Ｐ型トランジスタ４
１、一つずつの論理を決めるＰ型トランジスタ４２およ
び論理を決めるＮ型トランジスタ４３、ならびに並列構
成により接続されるｂ個の遅延値調整用Ｎ型トランジス
タ４４により構成され、この順序で直列構成により接続
されるものとする。またこの直列構成は、遅延値調整用
Ｐ型トランジスタ４１により電源電圧ＶＤＤに接続し、
遅延値調整用Ｎ型トランジスタ４４により接地されるも
のとする。
【００６３】遅延素子４０の入力は論理を決めるＰ型ト
ランジスタ４２およびＮ型トランジスタ４３それぞれの
ゲートに接続し、出力は論理を決めるＰ型トランジスタ
４２とＮ型トランジスタ４３との接続点に接続し、複数
個の遅延素子４０は、図１に示される発振器３の遅延素
子３１〜３ｍとして直列に接続されるものとし、最終段
の出力は初段の入力に接続されている。
【００６４】遅延素子制御回路２から受けるディジタル
制御信号は、図３において、Ｐ型トランジスタへの制御
に対してはａ個の信号をａ個の遅延調整用Ｐ型トランジ
スタ４１それぞれのゲートに接続し、一方Ｎ型トランジ
スタへの制御に対してはｂ個の信号をｂ個の遅延調整用
Ｐ型トランジスタ４４それぞれのゲートに接続して、ト
ランジスタそれぞれを選択的に能動化して遅延調整して
いる。
【００６５】したがって、遅延調整用Ｐ型トランジスタ
４１ではＰ型トランジスタ制御のディジタル制御信号に
よりａ個の中からいくつかが選択能動化され、また遅延
調整用Ｎ型トランジスタ４４ではＮ型トランジスタ制御
のディジタル制御信号によりｂ個の中からいくつかが選
択能動化されることにより、遅延素子４０の遅延値が決
定される。
【００６６】このようにして図１に示される発振器３の
ｍ個の遅延素子３１〜３ｍそれぞれの遅延値が決まるこ
とにより発振器３全体の遅延値が決定して出力信号の発
振周波数が決定する。また遅延値が遅延調整用のトラン
ジスタ毎に制御できるので、最小変化単位を数ピコ秒
（ｐｓ）単位にすることができる。
【００６７】次に、図４および図５に図１を併せ参照し
て遅延素子制御回路２が出力するディジタル制御信号Ｓ
１〜Ｓｎのうち（ｍ＋４）個を使用して、発振器３の遅
延素子３１〜３ｍに対して遅延値を制御する例について
説明する。
【００６８】図４に示されるように、ディジタル制御信
号Ｓ１〜Ｓｎのうち、下位ビットのディジタル制御信号
Ｓ１〜Ｓ４は全ての遅延素子３１〜３ｍに接続され、上
位のディジタル制御信号Ｓｉ（５≦ｉ≦ｍ＋４）それぞ
れは遅延素子３（ｉ−４）に個別に接続されているもの
とする。この接続により、全ての遅延素子３１〜３ｍそ
れぞれでは、ディジタル制御信号Ｓ１〜Ｓ（ｍ＋４）に
より遅延値を個別に変化することができる。
【００６９】図５（Ａ）には、各遅延素子で、４個の遅
延調整用Ｐ型トランジスタのサイズが同一であり、かつ
４個の遅延調整用Ｎ型トランジスタのサイズが同一、デ
ィジタル制御信号Ｓ１がＨレベル、かつディジタル制御
信号Ｓ２、Ｓ３、Ｓ４の全てがＬレベルの状態での遅延
値を“１”とした場合のディジタル制御信号Ｓ１〜Ｓｎ
の４ビットの論理と遅延素子３１〜３ｍそれぞれに対す
る遅延値との関係の一例を表す真理値が図示されてい
る。この場合の遅延値は，ディジタル制御信号Ｓ２、Ｓ
３、Ｓ４の論理ＬＬＬ、ＨＬＬ、ＬＨＬ、ＨＨＬ、ＬＬ
Ｈ、ＨＬＨ、ＬＨＨ、ＨＨＨに対応して１倍、２倍、３
倍、４倍、５倍、６倍、７倍、８倍と均等に変化する。
【００７０】次に、図５（Ｂ）では、各遅延素子で、４
個の遅延調整用Ｐ型トランジスタそれぞれのサイズが異
なり、かつ４個の遅延調整用Ｎ型トランジスタそれぞれ
のサイズが異なり、ディジタル制御信号Ｓ１がＨレベ
ル、かつディジタル制御信号Ｓ２、Ｓ３、Ｓ４の全てが
Ｌレベルの状態での遅延値を“１”とした場合のディジ
タル制御信号Ｓ１〜Ｓｎの４ビットの論理と遅延素子３
１〜３ｍそれぞれに対する遅延値との関係の一例を表す
真理値が図示されている。この場合の遅延値は、ディジ
タル制御信号Ｓ２、Ｓ３、Ｓ４の論理ＬＬＬ、ＨＬＬ、
ＬＨＬ、ＨＨＬ、ＬＬＨ、ＨＬＨ、ＬＨＨ、ＨＨＨに対
応して１倍、１．１倍、１．２倍、１．３倍、２倍、４
倍、８倍、１０倍と不均等に変化させることができる。
【００７１】このように、図１に示される遅延素子制御
回路２では、ディジタル制御信号Ｓ１〜Ｓｎの中から複
数の遅延素子３１〜３ｍに共通に接続する回路、および
個別に接続する回路が予め設定された遅延条件に基づい
て形成されると共に、遅延素子制御回路２の遅延値検出
部２１が検出し計数値Ｄ１、Ｄ２、〜Ｄｋにより出力さ
れる遅延値に基づいて、ディジタル制御信号Ｓ１〜Ｓｎ
の論理値が、論理値設定部２２の論理設定回路において
決定されるものとしている。
【００７２】次に、図６に図１を併せ参照して発振器３
の遅延素子３１〜３ｍそれぞれに使用される第二の遅延
素子５０について説明する。
【００７３】図６に示される遅延素子５０は、一つの論
理を決めるＰ型トランジスタ５１、並列構成により接続
されるｃ個の遅延調整用Ｐ型トランジスタ５２、並列構
成により接続されるｄ個の遅延値調整用Ｎ型トランジス
タ５３および一つの論理を決めるＮ型トランジスタ５４
により構成され、この順序で直列構成により接続される
ものとする。またこの直列構成は、Ｐ型トランジスタ５
１により電源電圧ＶＤＤに接続し、Ｎ型トランジスタ５
４により接地されるものとする。
【００７４】遅延素子５０の入力は論理を決めるＰ型ト
ランジスタ５１およびＮ型トランジスタ５４それぞれの
ゲートに接続し、出力は遅延調整用Ｐ型トランジスタ５
２と遅延調整用Ｎ型トランジスタ５４との接続点に接続
している。また、複数個の遅延素子５０は、図１に示さ
れる発振器３の遅延素子３１〜３ｍとして直列に接続さ
れるものとし、最終段の出力は初段の入力に接続されて
いる。
【００７５】遅延素子制御回路２から受けるディジタル
制御信号は、図６において、Ｐ型トランジスタへの制御
に対してはｃ個の信号をｃ個の遅延調整用Ｐ型トランジ
スタ５２それぞれのゲートに接続し、一方Ｎ型トランジ
スタへの制御に対してはｄ個の信号をｄ個の遅延調整用
Ｐ型トランジスタ５４それぞれのゲートに接続して、ト
ランジスタそれぞれを選択的に能動化して遅延調整して
いる。
【００７６】したがって、遅延調整用Ｐ型トランジスタ
５２ではＰ型トランジスタ制御のディジタル制御信号に
よりｃ個の中からいくつかが選択能動化され、また遅延
調整用Ｎ型トランジスタ５４ではＮ型トランジスタ制御
のディジタル制御信号によりｄ個の中からいくつかが選
択能動化されることにより、遅延素子５０の遅延値が決
定される。
【００７７】このようにして図１に示される発振器３の
ｍ個の遅延素子３１〜３ｍそれぞれの遅延値が決まるこ
とにより発振器３全体の遅延値が決定して出力信号の発
振周波数が決定する。
【００７８】次に、図７および図８それぞれを参照して
図１に示される遅延素子３１〜３ｍに、図３を参照して
説明した遅延素子４０および図６を参照して説明した遅
延素子５０を混在して使用した例について説明する。
【００７９】図７においては、初段の遅延素子３１に第
二の遅延素子５０、残りの遅延素子３２〜３ｍに第一の
遅延素子４０それぞれが使用されている。
【００８０】一方、図８においては、初段および二段目
の遅延素子３１、３２に第一の遅延素子４０、残りの遅
延素子３３〜３ｍに第二の遅延素子５０それぞれを使用
している。
【００８１】遅延素子４０および遅延素子５０それぞれ
では遅延値の刻み値が異なり、遅延素子４０の遅延値の
刻み値に比べ、遅延素子５０の遅延値の刻み値の方が大
きいものとする。発振器としてはディジタル制御信号に
より、遅延値の刻み値が大きい遅延素子５０の遅延値を
先に決定し、次いで、遅延値の刻み値が小さい遅延素子
４０の遅延値を決定することにより発振器全体の遅延値
を決定して出力信号の発振周波数が決定されている。
【００８２】二種類の遅延素子４０および遅延素子５０
を使用することにより、必要な発振周波数に対し、発振
器を最小の遅延素子段数で構成することができる。した
がって、消費電力を低減することもできる。また、遅延
値の刻み値が異なる二種類の遅延素子を使用した発振器
では、遅延値の刻み値が大きい遅延素子を粗調整用とし
て、また遅延値の刻み値が小さい遅延素子を微調整用と
してそれぞれ使用することにより、ディジタルＰＬＬ回
路の基準信号であるクロックの引き込み時間を小さくす
ることができる。
【００８３】次に、図９に図１を併せ参照して遅延素子
制御回路２が出力するディジタル制御信号Ｓ１〜Ｓｎの
うち（４ｍ）個を使用して、発振器３の遅延素子３１〜
３ｍに対して遅延値を制御する図４とは別の例について
説明する。
【００８４】図９に示されるように、ディジタル制御信
号Ｓ１〜Ｓｎのうち、下位のディジタル制御信号Ｓ１〜
Ｓ（４ｍ）の４本ずつが全ての遅延素子３１〜３ｍそれ
ぞれに接続されている。ディジタル制御信号Ｓ１〜Ｓｎ
の論理は遅延値検出部２１から出力される計数値Ｄ１、
Ｄ２、〜Ｄｋに基づいて論理値設定部２３の論理設定回
路により遅延素子３１、３２、〜、３ｍそれぞれの遅延
値を決定している。
【００８５】したがって、上述した図４の場合と異な
り、このような単純な接続により、全ての遅延素子３１
〜３ｍそれぞれに対する遅延値を、ディジタル制御信号
Ｓ１〜Ｓ（４ｍ）に基づいて個別に変化させることがで
きる。
【００８６】上述したように、発振器を構成している遅
延素子の個々の遅延値を、ディジタル制御信号を使用し
て制御しているので、制御信号上のノイズが出力信号の
ジッタに影響することがなく、また、低電圧の際にも安
定した動作を容易に確保できる。
【００８７】また、遅延素子の遅延値を個別に制御する
ので段数の切り替えがなく、遅延値を変化させる際でも
タイミングの調整が不要である。更に、発振器を構成す
る遅延素子の段数は、必要最小限の段数で構成できるた
め、消費電力を小さくすることもできる。
【００８８】
【発明の効果】以上説明したように本発明によれば、次
のような効果を得ることができる。
【００８９】第一の効果は、ディジタルＰＬＬ回路であ
るがアナログ同様、ほぼ連続的に周波数を変化させ得る
ことである。
【００９０】その理由は、発振器を構成する遅延素子に
おいて遅延値の最小変化単位をトランジスタ単位の数ｐ
ｓ単位に制御できるからである。
【００９１】第二の効果は、電源電圧が低い場合に、制
御信号上に数ミリボルト（ｍＶ）程度のノイズが含まれ
る場合でも、出力信号に影響が及ばないことである。
【００９２】その理由は、遅延素子の制御信号をディジ
タル的にオン・オフできるからである。
【００９３】第三の効果は、ローパスフィルタが不要な
ことである。
【００９４】その理由は、発振器を構成する遅延素子が
ディジタル的に制御できるからである。
【００９５】第四の効果は、発振器を構成する遅延素子
の切り替えタイミングが誤動作することによる次段の回
路ブロックの誤動作を回避できることである。
【００９６】その理由は、発振器の遅延値を変化させる
際に発振器を構成している遅延素子の段数を切り替える
必要がないため、制御信号の切り替えの際に、出力信号
のパルス幅を大きくすることがなく、発振周波数を変更
させるタイミングの配慮を不要にするからである。
【００９７】第五の効果は、従来のディジタルＰＬＬ回
路と比較して消費電力を低減できることである。
【００９８】その理由は、発振器を構成する遅延素子の
段数を、アナログＰＬＬ回路の発振器で構成される遅延
素子の段数と同一の段数まで低減できるからである。
【００９９】第六の効果は、製造ばらつきによる特性の
劣化が小さいことである。
【０１００】その理由は、遅延素子の遅延値をでディジ
タル的に制御できるからである。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
【図２】図１の遅延値検出部にシフトレジスタを用いた
場合の動作の一形態を示すイメージ図である。
【図３】本発明による第一の遅延素子の一形態を示す回
路図である。
【図４】本発明による遅延素子制御回路内での実施の一
形態を示すブロック接続図である。
【図５】図４の接続のディジタル制御信号により決定さ
れる真理値の一形態を示す説明図である。
【図６】本発明による第二の遅延素子の一形態を示す回
路図である。
【図７】本発明による発振器の遅延素子構成の一形態を
示すブロック図である。
【図８】本発明による発振器の遅延素子構成の図７とは
別の一形態を示すブロック図である。
【図９】本発明による遅延素子制御回路内での図４とは
別の実施の一形態を示すブロック接続図である。
【図１０】従来の一例を示す機能ブロック図である。
【図１１】図１０におけるＶＣＯの一例を示す回路図で
ある。
【図１２】図１１のＶＣＯにおける信号電圧と発振周波
数との関係の一例を示すグラフである。
【図１３】従来のディジタル制御信号により発振器を制
御する一例を示す機能ブロック図である。
【図１４】図１３における発振器の遅延素子を形成する
一例を示す回路図である。
【図１５】図１３の発振器において遅延素子の段数と出
力信号の発振周波数との関係の一例を示すグラフであ
る。
【符号の説明】
１ 位相周波数比較回路 ２ 遅延素子制御回路 ３ 発振器 ２１ 遅延値検出部 ２２、２３ 論理値設定部 ３１、３２〜３ｍ、４０、５０ 遅延素子 ４１、５２ 遅延調整用Ｐ型トランジスタ ４２、５１ 論理を決めるＰ型トランジスタ ４３、５４ 論理を決めるＮ型トランジスタ ４４、５３ 遅延値調整用Ｎ型トランジスタ
フロントページの続き (56)参考文献 特開 平３−206726（ＪＰ，Ａ) 特開 平３−153124（ＪＰ，Ａ) 特開 平５−315899（ＪＰ，Ａ) 特開 平９−275332（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/14

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 発振器から出力される所望の出力信号と
    外部の基準信号との位相および周波数を比較しその誤差
    に基づいて前記発振器の前記出力信号を制御してこの出
    力信号を前記基準信号と一致させるディジタルＰＬＬ
    （位相同期ループ）回路において、複数の遅延素子を有
    し前記遅延素子それぞれの遅延値を変更設定するディジ
    タル制御信号を受けこのディジタル制御信号に基づいて
    制御された出力信号を出力する発振器と、この発振器の
    出力信号と前記基準信号とを入力してそれぞれの位相お
    よび周波数を比較しその差を誤差信号として出力する比
    較回路と、この誤差信号を入力し、この誤差信号に基づ
    いて前記発振器の遅延素子それぞれにおける遅延値を設
    定するディジタル制御信号を作成し、前記発振器の遅延
    素子それぞれへ出力する制御回路とを備え、かつ前記複
    数の遅延素子それぞれが並列に接続された複数の遅延調
    整用Ｐ型トランジスタおよび複数の遅延調整用Ｎ型トラ
    ンジスタそれぞれを備え、それぞれのトランジスタのゲ
    ートに前記ディジタル制御信号を入力し微細な遅延の刻
    み幅を設定することを特徴とするディジタルＰＬＬ回
    路。
  2. 【請求項２】 請求項１に記載のディジタルＰＬＬ回路
    において、前記遅延素子が、並列に接続され一方を電源
    電圧に接続する複数の遅延調整用Ｐ型トランジスタと、
    一方をこの遅延調整用Ｐ型トランジスタの他方、かつ他
    方を出力端子それぞれに接続する論理を決めるＰ型トラ
    ンジスタと、並列に接続され一方を接地する複数の遅延
    調整用Ｎ型トランジスタと、一方をこの遅延調整用Ｎ型
    トランジスタの他方、かつ他方を出力端子それぞれに接
    続する論理を決めるＮ型トランジスタとを備え、論理を
    決める前記Ｐ型トランジスタおよびＮ型トランジスタそ
    れぞれのゲートに遅延素子の入力、複数の前記遅延調整
    用Ｐ型トランジスタそれぞれのゲートにＰ型トランジス
    タを制御する前記ディジタル制御信号、および複数の前
    記遅延調整用Ｎ型トランジスタそれぞれのゲートにＮ型
    トランジスタを制御する前記ディジタル制御信号それぞ
    れを接続する第一の遅延素子であることを特徴とするデ
    ィジタルＰＬＬ回路。
  3. 【請求項３】 請求項１に記載のディジタルＰＬＬ回路
    において、前記遅延素子が、一方を電源電圧に接続する
    論理を決めるＰ型トランジスタと、並列に接続され一方
    を前記論理を決めるＰ型トランジスタの他方、かつ他方
    を出力端子それぞれに接続する複数の遅延調整用Ｐ型ト
    ランジスタと、並列に接続され一方を出力端子に接続す
    る複数の遅延調整用Ｎ型トランジスタと、一方をこの遅
    延調整用Ｎ型トランジスタの他方に接続し、かつ他方を
    接地する論理を決めるＮ型トランジスタとを備え、論理
    を決める前記Ｐ型トランジスタおよびＮ型トランジスタ
    それぞれのゲートに遅延素子の入力、複数の前記遅延調
    整用Ｐ型トランジスタそれぞれのゲートにＰ型トランジ
    スタを制御する前記ディジタル制御信号、および複数の
    前記遅延調整用Ｎ型トランジスタそれぞれのゲートにＮ
    型トランジスタを制御する前記ディジタル制御信号それ
    ぞれを接続する第二の遅延素子であることを特徴とする
    ディジタルＰＬＬ回路。
  4. 【請求項４】 請求項２または請求項３に記載のディジ
    タルＰＬＬ回路において、前記制御回路が出力するディ
    ジタル制御信号は、前記発振器に備えられる複数の遅延
    素子それぞれの遅延値を同時に決定することを特徴とす
    るディジタルＰＬＬ回路。
  5. 【請求項５】 請求項２または請求項３に記載のディジ
    タルＰＬＬ回路において、前記制御回路が出力するディ
    ジタル制御信号は、前記発振器に備えられる複数の遅延
    素子それぞれの遅延値を個別に決定することを特徴とす
    るディジタルＰＬＬ回路。
  6. 【請求項６】 請求項１に記載のディジタルＰＬＬ回路
    において、前記発振器は、請求項２に記載の第一の遅延
    素子および請求項３に記載の第二の遅延素子の両者を混
    合して備え、前記第一の遅延素子および前記第二の遅延
    素子では互いに遅延の刻み幅が相違し、前記遅延素子制
    御回路が出力する制御信号は、前に遅延の刻み幅が大き
    い遅延素子の遅延値を調整設定し、これに次いで遅延の
    刻み幅が小さい遅延素子の遅延値を調整設定することを
    特徴とするディジタルＰＬＬ回路。
  7. 【請求項７】 ディジタル制御信号により出力信号の発
    振周波数の制御を受ける発振器に備えられる遅延素子
    が、一方を電源電圧に接続する論理を決めるＰ型トラン
    ジスタと、並列に接続され一方を前記論理を決めるＰ型
    トランジスタの他方、かつ他方を出力端子それぞれに接
    続する複数の遅延調整用Ｐ型トランジスタと、並列に接
    続され一方を出力端子に接続する複数の遅延調整用Ｎ型
    トランジスタと、一方をこの遅延調整用Ｎ型トランジス
    タの他方に接続し、かつ他方を接地する論理を決めるＮ
    型トランジスタとを備え、論理を決める前記Ｐ型トラン
    ジスタおよびＮ型トランジスタそれぞれのゲートに遅延
    素子の入力、複数の前記遅延調整用Ｐ型トランジスタそ
    れぞれのゲートにＰ型トランジスタを制御する前記ディ
    ジタル制御信号、ならびに複数の前記遅延調整用Ｎ型ト
    ランジスタそれぞれのゲートにＮ型トランジスタを制御
    する前記ディジタル制御信号、それぞれを接続する構成
    であることを特徴とする発振器の遅延素子。
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