JP2890980B2 - Gradation power supply circuit - Google Patents
Gradation power supply circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は階調電源回路に関し、特
に半導体基板上に形成される階調電源回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gradation power supply circuit, and more particularly to a gradation power supply circuit formed on a semiconductor substrate.
【０００２】[0002]
【従来の技術】従来この階調電源回路は、図５に示すよ
うに第１の抵抗４１の一端をグランドに接続し、他端を
第１のボルテージフォロア４６の入力に接続し、第２の
抵抗４２の一端を前記第１のボルテージフォロア４６の
入力に接続している。同様にして、第（ｎ−１）番目の
抵抗４３の一端を第（ｎ−１）番目のボルテージフォロ
ア４７の入力に接続し、第ｎ番目の抵抗４４の一端を前
記第（ｎ−１）番目のボルテージフォロア４７の入力に
接続し、その他端を定電圧回路４５の出力に接続してい
る。なおｎは整数を表している。2. Description of the Related Art Conventionally, in this gradation power supply circuit, as shown in FIG. 5, one end of a first resistor 41 is connected to the ground, the other end is connected to the input of a first voltage follower 46, One end of the resistor 42 is connected to the input of the first voltage follower 46. Similarly, one end of the (n-1) th resistor 43 is connected to the input of the (n-1) th voltage follower 47, and one end of the nth resistor 44 is connected to the (n-1) th resistor. The other end is connected to the input of the voltage follower 47 and the other end is connected to the output of the constant voltage circuit 45. Note that n represents an integer.
【０００３】第ｉ番目のボルテージフォロアの出力は、
前記定電圧回路４５の出力電圧を前記第１の抵抗４１か
ら前記第ｎ番目の抵抗４４により比例配分された分圧電
圧となっている。The output of the i-th voltage follower is
The output voltage of the constant voltage circuit 45 is a divided voltage proportionally distributed from the first resistor 41 to the n-th resistor 44.
【０００４】[0004]
【発明が解決しようとする課題】この従来の階調電源回
路は、例えば液晶パネルの駆動用に適用されると、前記
第１の抵抗４１から前記第ｎ番目の抵抗４４までの抵抗
値が決ってしまうと、その階調電圧にあった液晶パネル
しか使えず、別種の液晶パネルを駆動する場合に抵抗値
の設定をやり直さなければならないという問題があっ
た。When this conventional gradation power supply circuit is applied, for example, for driving a liquid crystal panel, resistance values from the first resistor 41 to the n-th resistor 44 are determined. In such a case, only the liquid crystal panel corresponding to the gradation voltage can be used, and when driving another type of liquid crystal panel, there is a problem that the resistance value must be set again.
【０００５】[0005]
【課題を解決するための手段】本発明の要旨は、定電圧
回路と、該定電圧回路の出力と定電圧源との間に接続さ
れ複数の分圧電圧を発生する抵抗列と、該複数の分圧電
圧に基づき階調電圧を発生させる階調電圧発生回路とを
備えた階調電源回路において、上記定電圧回路と上記定
電圧源との間に接続され複数の補助分圧電圧を発生する
補助抵抗列を備え、上記階調電圧発生回路は上記複数の
分圧電圧に上記複数の補助分圧電圧を選択的に加算して
出力する複数の加算バッファ回路で構成されたことであ
る。The gist of the present invention is to provide a constant voltage circuit, a resistor string connected between an output of the constant voltage circuit and a constant voltage source for generating a plurality of divided voltages, A gray-scale power supply circuit including a gray-scale voltage generating circuit for generating a gray-scale voltage based on the divided voltage of a plurality of auxiliary divided voltages connected between the constant-voltage circuit and the constant-voltage source. And the gradation voltage generating circuit includes a plurality of addition buffer circuits for selectively adding the plurality of auxiliary divided voltages to the plurality of divided voltages and outputting the result.
【０００６】[0006]
【発明の作用】上記構成に係る階調電源回路は複数の分
圧電圧のそれぞれに補助分圧電圧の１つを加算して階調
電圧を形成できるだけでなく、複数の分圧電圧のそれぞ
れに補助分圧電圧の他の１つを加算すると、階調電圧を
抵抗列を変更することなく変化させることができる。The gradation power supply circuit according to the above construction can form a gradation voltage by adding one of the auxiliary divided voltages to each of the plurality of divided voltages, and can also apply the divided voltage to each of the plurality of divided voltages. By adding another one of the auxiliary divided voltages, the gray scale voltage can be changed without changing the resistance string.
【０００７】[0007]
【実施例】次に本発明の実施例に付いて図面を参照して
説明する。図１は本発明の第１実施例を示す回路図であ
る。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【０００８】第１の加算器抵抗１は一端を第１の入力と
し、その他端が第１の演算増幅器５の反転入力に接続し
ている。第２の加算器抵抗２は一端を第２の入力とし、
その他端は第１のアナログスイッチ６の一端に接続して
いる。前記第１のアナログスイッチ６の他端は前記第１
の演算増幅器５の反転入力に接続している。第３の加算
器抵抗３は一端を第３の入力とし、その他端は第２のア
ナログスイッチ７の一端に接続している。前記第２のア
ナログスイッチ７の他端は前記第１の演算増幅器５の反
転入力に接続している。第４の加算器抵抗４は一端を前
記第１の演算増幅器５の反転入力に接続し、その他端は
前記第１の演算増幅器５の出力に接続している。前記第
１の演算増幅器５の正相入力は接地されている。The first adder resistor 1 has one end as a first input and the other end connected to the inverting input of the first operational amplifier 5. The second adder resistor 2 has one end as a second input,
The other end is connected to one end of the first analog switch 6. The other end of the first analog switch 6 is connected to the first analog switch 6.
Are connected to the inverting input of the operational amplifier 5. The third adder resistor 3 has one end as a third input and the other end connected to one end of the second analog switch 7. The other end of the second analog switch 7 is connected to the inverting input of the first operational amplifier 5. The fourth adder resistor 4 has one end connected to the inverting input of the first operational amplifier 5 and the other end connected to the output of the first operational amplifier 5. The positive-phase input of the first operational amplifier 5 is grounded.
【０００９】前記第１のアナログスイッチ６及び前記第
２のアナログスイッチ７は、制御回路８により選択的に
オン・オフされる。The first analog switch 6 and the second analog switch 7 are selectively turned on and off by a control circuit 8.
【００１０】第１のバッファ抵抗９の一端を前記第１の
演算増幅器５の出力に接続し、その他端は第２の演算増
幅器１１の反転入力に接続している。第２のバッファ抵
抗１０の一端は前記第２の演算増幅器１１の反転入力に
接続し、その他端は前記第２の演算増幅器１１の出力に
接続している。前記第２の演算増幅器１１の正相入力は
接地されている。One end of the first buffer resistor 9 is connected to the output of the first operational amplifier 5, and the other end is connected to the inverting input of the second operational amplifier 11. One end of the second buffer resistor 10 is connected to the inverting input of the second operational amplifier 11, and the other end is connected to the output of the second operational amplifier 11. The positive-phase input of the second operational amplifier 11 is grounded.
【００１１】加算器バッファ１２は前記第１の演算増幅
器５による加算回路と前記第２の演算増幅器１１による
反転バッファにより構成されている。The adder buffer 12 comprises an adder circuit using the first operational amplifier 5 and an inverting buffer using the second operational amplifier 11.
【００１２】第１の抵抗１４は一端をグランドに接続
し、その他端は第１の加算器バッファ１２から第（ｎ−
１）番目の加算器バッファ１３までの第２の入力に接続
している。第２の抵抗１５は一端を前記第一の加算器バ
ッファ１２から第（ｎ−１）番目の加算器バッファ１３
までの第２入力に接続し、その他端は前記第１の加算器
バッファ１２から前記第（ｎ−１）番目の加算器バッフ
ァ１３までの第３の入力に接続している。第３の抵抗１
６は一端を前記第１の加算器バッファ１２から前記第
（ｎ−１）番目の加算器バッファ１３までの第３の入力
に接続し、その他端は定電圧回路１７の出力に接続して
いる。One end of the first resistor 14 is connected to the ground, and the other end of the first resistor 14 is connected to the (n−
1) connected to the second input to the adder buffer 13; The second resistor 15 has one end connected to the (n−1) th adder buffer 13 from the first adder buffer 12.
The other end is connected to a third input from the first adder buffer 12 to the (n-1) th adder buffer 13. Third resistor 1
6 has one end connected to the third input from the first adder buffer 12 to the (n-1) th adder buffer 13 and the other end connected to the output of the constant voltage circuit 17. .
【００１３】第４の抵抗１８は一端を接地され、その他
端は前記第１の加算器バッファ１２の第１の入力に接続
し、第５の抵抗１９は一端を前記第１の加算器バッファ
１２の第１の入力に接続している。第（ｎ−１）番目の
抵抗２０の一端は前記第（ｎ−１）番目の加算器バッフ
ァ１３の第１の入力に接続し、第ｎ番目の抵抗２１の一
端は前記第（ｎ−１）番目の加算器バッファ１３の第１
の入力に接続し、その他端は前記定電圧回路１７の出力
に接続している。なお、ｎは５以上の整数；ｋ＝ｎ−４
である。A fourth resistor 18 has one end grounded, the other end connected to a first input of the first adder buffer 12, and a fifth resistor 19 having one end connected to the first adder buffer 12. Connected to the first input of One end of the (n-1) -th resistor 20 is connected to a first input of the (n-1) -th adder buffer 13, and one end of the n-th resistor 21 is connected to the (n-1) -th resistor. ) First adder buffer 13
The other end is connected to the output of the constant voltage circuit 17. Note that n is an integer of 5 or more; k = n−4
It is.
【００１４】前記第１の加算器抵抗１から前記第４の加
算器抵抗４の抵抗値をＲ１、前記第１のバッファ抵抗９
と前記第２のバッファ抵抗１０の抵抗値をＲ２とする
と、前記第１の加算器バッファ１２から前記第（ｎ−
１）番目の加算器バッファ１３までの出力電圧は、前記
定電圧回路１７の出力電圧を前記第４の抵抗１８から前
記第ｎ番目の抵抗２１による分圧電圧に前記第１の抵抗
１４から前記第３の抵抗１６による電圧を選択的に加算
した電圧となる。The resistance values of the first to fourth adder resistors 1 to 4 are represented by R1 and the first buffer resistor 9 respectively.
And the resistance value of the second buffer resistor 10 is R2, the first adder buffer 12 outputs the (n−
1) The output voltage up to the adder buffer 13 is obtained by dividing the output voltage of the constant voltage circuit 17 from the fourth resistor 18 into a divided voltage by the n-th resistor 21 from the first resistor 14. The voltage is obtained by selectively adding the voltage by the third resistor 16.
【００１５】本実施例の階調電圧回路は各加算器バッフ
ァ１２〜１３の出力電圧を制御回路８でアナログスイッ
チ６，７を選択的に制御することにより変更できる。し
たがって、この階調電圧回路は複数種類の液晶パネルに
適用可能であり、階調電圧回路の共通化を図れるという
利点がある。The gradation voltage circuit of this embodiment can change the output voltage of each of the adder buffers 12 to 13 by selectively controlling the analog switches 6 and 7 by the control circuit 8. Therefore, this gradation voltage circuit can be applied to a plurality of types of liquid crystal panels, and has an advantage that the gradation voltage circuit can be shared.
【００１６】図２は本発明の第２実施例を示す回路図で
ある。第１実施例と同一構成部分には同一符号を付し、
説明を省略する。FIG. 2 is a circuit diagram showing a second embodiment of the present invention. The same components as those of the first embodiment are denoted by the same reference numerals,
Description is omitted.
【００１７】第２実施例は各加算器バッファ１２〜１３
の具体的構成が異なっており、以下説明する。第１のア
ナログスイッチ２２は一端を第１の入力とし、その他端
は第１の容量３１の下部電極に接続する。第２のアナロ
グスイッチ２３は一端を前記第１の容量３１の下部電極
に接続し、その他端は接地されている。第３のアナログ
スイッチ２４は一端を第２の入力とし、その他端は第２
の容量３２の下部電極に接続している。第４のアナログ
スイッチ２５は一端を前記第２の容量３２の下部電極に
接続し、その他端は接地されている。第５のアナログス
イッチ２６は一端を第３の入力としその他端は第３の容
量３３の下部電極に接続している。第６のアナログスイ
ッチ２７は一端を前記容量第３の容量３３の下部電極に
接続し、その他端は接地されている。第７のアナログス
イッチ２８は一端を第１の演算増幅器３５の出力に接続
し、その他端は第４の容量３４の下部電極に接続してい
る。第８のアナログスイッチ２９は一端を前記第４の容
量３４の下部電極に接続し、その他端は接地されてい
る。前記第１の容量３１から前記第４の容量３４の上部
電極は前記第１の演算増幅器３５の逆相入力に接続して
いる。第９のアナログスイッチ３０は一端を前記第１の
演算増幅器３５の出力に接続し、その他端を前記第１の
演算増幅器３５の逆相入力に接続している。前記第１の
演算増幅器３５の正相入力は接地されている。第１０の
アナログスイッチ３６の一端は前記演算増幅器３５の出
力に接続し、その他端は第２の演算増幅器３８の正相入
力に接続している。第５の容量３７の上部電極は前記第
R>２の演算増幅器３８の正相入力に接続し、その下部電
極は接地されている。前記第２の演算増幅器３８の逆相
入力は出力と接続している。In the second embodiment, adder buffers 12 to 13 are used.
Are different from each other, and will be described below. The first analog switch 22 has one end as a first input and the other end connected to a lower electrode of the first capacitor 31. The second analog switch 23 has one end connected to the lower electrode of the first capacitor 31 and the other end grounded. The third analog switch 24 has one end as a second input and the other end as the second input.
Is connected to the lower electrode of the capacitor 32 of FIG. The fourth analog switch 25 has one end connected to the lower electrode of the second capacitor 32 and the other end grounded. The fifth analog switch 26 has one end as a third input and the other end connected to the lower electrode of the third capacitor 33. The sixth analog switch 27 has one end connected to the lower electrode of the third capacitor 33 and the other end grounded. The seventh analog switch 28 has one end connected to the output of the first operational amplifier 35 and the other end connected to the lower electrode of the fourth capacitor 34. The eighth analog switch 29 has one end connected to the lower electrode of the fourth capacitor 34 and the other end grounded. The upper electrodes of the first to fourth capacitors 31 to 34 are connected to the negative-phase inputs of the first operational amplifier 35. The ninth analog switch 30 has one end connected to the output of the first operational amplifier 35 and the other end connected to the negative-phase input of the first operational amplifier 35. The positive-phase input of the first operational amplifier 35 is grounded. One end of the tenth analog switch 36 is connected to the output of the operational amplifier 35, and the other end is connected to the positive-phase input of the second operational amplifier 38. The upper electrode of the fifth capacitor 37 is
It is connected to the positive-phase input of an operational amplifier 38 with R> 2, and its lower electrode is grounded. The opposite-phase input of the second operational amplifier 38 is connected to the output.
【００１８】加算器バッファは前記第１の演算増幅器３
５による加算回路と前記第２の演算増幅器３８によるサ
ンプルホールド回路により構成している。The adder buffer includes the first operational amplifier 3
5 and a sample-and-hold circuit by the second operational amplifier 38.
【００１９】前記第１のアナログスイッチ２２、前記第
８のアナログスイッチ２９、及び前記第９のアナログス
イッチ３０はクロックφ１によりオンする。The first analog switch 22, the eighth analog switch 29, and the ninth analog switch 30 are turned on by a clock φ1.
【００２０】一方、前記第２のアナログスイッチ２３、
前記第７のアナログスイッチ２８、及び前記第１０のア
ナログスイッチ３６はクロックφ２によりオンする。On the other hand, the second analog switch 23,
The seventh analog switch 28 and the tenth analog switch 36 are turned on by the clock φ2.
【００２１】前記第１の容量３１から前記第５の容量３
７の容量値をＣとする。前記第３のアナログスイッチ２
４と前記第４のアナログスイッチ２５、前記第５のアナ
ログスイッチ２６と前記第６のアナログスイッチ２７の
クロック駆動を停止した場合、加算は行わない。したが
って、図３のようなクロックを入力した場合、加算を行
い、図４のようなクロックで駆動した場合、減算を行
う。From the first capacitor 31 to the fifth capacitor 3
The capacitance value of 7 is C. The third analog switch 2
When the clock driving of the fourth analog switch 25 and the fourth analog switch 25 and the fifth analog switch 26 and the sixth analog switch 27 is stopped, the addition is not performed. Therefore, when a clock as shown in FIG. 3 is input, addition is performed, and when driven by a clock as shown in FIG. 4, subtraction is performed.
【００２２】本実施例では前記第３のアナログスイッチ
２４と前記第４のアナログスイッチ２５、前記第５のア
ナログスイッチ２６と前記第６のアナログスイッチ２７
のクロックシーケンスにより加減算を行うことができ、
各加算器バッファ１２〜１３の出力は抵抗１８〜２１に
よる分圧配圧に抵抗１４〜１６の電圧を選択的に加減し
た値となる。In this embodiment, the third analog switch 24 and the fourth analog switch 25, the fifth analog switch 26 and the sixth analog switch 27
Addition and subtraction can be performed by the clock sequence of
The output of each of the adder buffers 12 to 13 has a value obtained by selectively adding or subtracting the voltage of the resistors 14 to 16 to the divided voltage distribution by the resistors 18 to 21.
【００２３】[0023]
【発明の効果】以上説明したように本発明は、バッファ
の入力に電圧を加算する手段備えているので、階調電圧
を抵抗を変更することなく変化させることができ、必要
とされる階調電圧が異なる多種の液晶パネルに対応でき
るという効果を有する。As described above, the present invention has means for adding a voltage to the input of the buffer, so that the gray scale voltage can be changed without changing the resistance, and the required gray scale can be changed. This has an effect that it can cope with various types of liquid crystal panels having different voltages.
【図１】本発明の第１実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】本発明の第２実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
【図３】第２実施例の加算動作時の駆動波形を示す波形
図である。FIG. 3 is a waveform diagram showing a driving waveform during an adding operation according to a second embodiment.
【図４】第２実施例の減算動作時の駆動波形を示す波形
図である。FIG. 4 is a waveform diagram showing a driving waveform at the time of a subtraction operation of the second embodiment.
【図５】従来の階調電源回路の回路図である。FIG. 5 is a circuit diagram of a conventional gradation power supply circuit.
１ 第１の加算器抵抗 ２ 第２の加算器抵抗 ３ 第３の加算器抵抗 ４ 第４の加算器抵抗 ５ 第１の演算増幅器 ６ 第１のアナログスイッチ ７ 第２のアナログスイッチ ８ 制御回路 ９ 第１のバッファ抵抗 １０ 第２のバッファ抵抗 １１ 第２の演算増幅器 １２ 第１の加算器バッファ １３ 第（ｎ−１）番目の加算器バッファ １４ 第１の抵抗 １５ 第２の抵抗 １６ 第３の抵抗 １７ 定電圧回路 １８ 第４の抵抗 １９ 第５の抵抗 ２０ 第（ｎ−１）番目の抵抗 ２１ 第ｎ番目の抵抗 ２２ 第１のアナログスイッチ ２３ 第２のアナログスイッチ ２４ 第３のアナログスイッチ ２５ 第４のアナログスイッチ ２６ 第５のアナログスイッチ ２７ 第６のアナログスイッチ ２８ 第７のアナログスイッチ ２９ 第８のアナログスイッチ ３０ 第９のアナログスイッチ ３１ 第１の容量 ３２ 第２の容量 ３３ 第３の容量 ３４ 第４の容量 ３５ 第１の演算増幅器 ３６ 第１０のアナログスイッチ ３７ 第５の容量 ３８ 第２の演算増幅器 ４１ 第１の抵抗 ４２ 第２の抵抗 ４３ 第（ｎ−１）番目の抵抗 ４４ 第ｎ番目の抵抗 ４５ 定電圧回路 ４６ 第１のボルテージフォロア ４７ 第（ｎ−１）番目のボルテージフォロア DESCRIPTION OF SYMBOLS 1 1st adder resistance 2 2nd adder resistance 3 3rd adder resistance 4 4th adder resistance 5 1st operational amplifier 6 1st analog switch 7 2nd analog switch 8 Control circuit 9 1st buffer resistance 10 2nd buffer resistance 11 2nd operational amplifier 12 1st adder buffer 13 1st (n-1) th adder buffer 14 1st resistance 15 2nd resistance 16 3rd Resistor 17 Constant voltage circuit 18 Fourth resistor 19 Fifth resistor 20 (n-1) th resistor 21 nth resistor 22 First analog switch 23 Second analog switch 24 Third analog switch 25 Fourth analog switch 26 Fifth analog switch 27 Sixth analog switch 28 Seventh analog switch 29 Eighth analog switch 30 Ninth analog switch Switch 31 first capacitance 32 second capacitance 33 third capacitance 34 fourth capacitance 35 first operational amplifier 36 tenth analog switch 37 fifth capacitance 38 second operational amplifier 41 first resistor 42 second resistor 43 (n-1) th resistor 44 nth resistor 45 constant voltage circuit 46 first voltage follower 47 (n-1) th voltage follower
Claims (1)
電圧源との間に接続され複数の分圧電圧を発生する抵抗
列と、該複数の分圧電圧に基づき階調電圧を発生させる
階調電圧発生回路とを備えた階調電源回路において、上
記定電圧回路と上記定電圧源との間に接続され複数の補
助分圧電圧を発生する補助抵抗列を備え、上記階調電圧
発生回路は上記複数の分圧電圧に上記複数の補助分圧電
圧を選択的に加算して出力する複数の加算バッファ回路
で構成されたことを特徴とする階調電源回路。1. A constant voltage circuit, a resistor string connected between an output of the constant voltage circuit and a constant voltage source for generating a plurality of divided voltages, and a gradation voltage based on the plurality of divided voltages. A gray-scale power supply circuit including a gray-scale voltage generation circuit for generating a gray-scale voltage, comprising: an auxiliary resistor string connected between the constant voltage circuit and the constant voltage source to generate a plurality of auxiliary divided voltages; A gradation power supply circuit comprising: a plurality of addition buffer circuits for selectively adding and outputting the plurality of auxiliary divided voltages to the plurality of divided voltages.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163682A JP2890980B2 (en) | 1992-05-29 | 1992-05-29 | Gradation power supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163682A JP2890980B2 (en) | 1992-05-29 | 1992-05-29 | Gradation power supply circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05333807A JPH05333807A (en) | 1993-12-17 |
| JP2890980B2 true JP2890980B2 (en) | 1999-05-17 |
Family
ID=15778601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163682A Expired - Lifetime JP2890980B2 (en) | 1992-05-29 | 1992-05-29 | Gradation power supply circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890980B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4674790B2 (en) * | 2004-03-31 | 2011-04-20 | シャープ株式会社 | Display device and electronic information device |
| CN105676948A (en) * | 2014-11-21 | 2016-06-15 | 鸿富锦精密工业(武汉)有限公司 | Power conditioning circuit and all-in-one machine provided with power conditioning circuit |
-
1992
- 1992-05-29 JP JP4163682A patent/JP2890980B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05333807A (en) | 1993-12-17 |
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