JP2834732B2

JP2834732B2 - Video memory control circuit

Info

Publication number: JP2834732B2
Application number: JP62241620A
Authority: JP
Inventors: 智志田中; 宏明佐野
Original assignee: Sanyo Denki Co Ltd
Current assignee: Sanyo Denki Co Ltd
Priority date: 1987-09-25
Filing date: 1987-09-25
Publication date: 1998-12-14
Anticipated expiration: 2013-12-14
Also published as: JPS6482864A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はピクチヤインピクチヤ処理等の映像処理を行
なうビデオメモリの制御回路に関する。（ロ）従来の技術テレビジヨン（TV）受像機の画面に複数の映像信号を
表示するピクチヤ・イン・ピクチヤといわれる映像処理
技術が、ビデオテープレコーダ（VTR）等において採用
されている。 VTRと、TV受像機との組み合せでは、VTR再生画面中
に、VTRチユーナの選局番組が合成されることがある。
そして、このときチユーナの選局プログラムが順次変化
し、放送されているプログラムのすべてを見ることがで
きる様な機能についても提案されている（特開昭62−59
475号、H04N5/45）。ところで、順次選局チヤンネルが切換つた場合、通常
のテレビジヨン受像機でチヤンネル切換えた場合と同じ
様に、画面が一瞬暗くなつたり、画像が乱れたりする。
しかし、子画面でチヤンネルのスキヤンが行なわれてい
るならば、親画面には何の乱れもないのに、子画面が繰
り返し乱れるので非常に見苦しいものとなる。（ハ）発明が解決しようとする問題点すなわち、従来子画面においてチヤンネルスキヤン動
作を行なつた場合には、子画面のみの画像が乱れるなど
して見苦しいという欠点があつた。（ニ）問題点を解決するための手段本発明では、メモリに書き込まれる映像信号が切換え
られるとき、それに先立つてメモリへの書き込みを停止
し、その後所定期間は同じ内容を繰り返し読み出すこと
により、切換時の画像の乱れが画面上に生じるのを防止
する。その後は切換えられた後の信号についてメモリへ
の読み出し、書き込みを実行する。（ホ）作用そこで、信号の切換時点の画像の乱れは切換前の信号
の静止画を繰り返し読み出すことにより、使用者の目に
つかない。そこで見苦しが解消される。（ヘ）実施例以下、図面に従い本発明の実施例を説明する。第１図は実施例の要部を示すブロツク図、第２図はピ
クチヤ・イン・ピクチヤを実現するための構成を示すブ
ロツク図、第３図は動作説明のための波形図、第４図は
フローチヤートである。まず、第２図に従い説明する。第２図において（１）
はチユーナ、（２）は映像中間周波数回路、（３）はVT
Rの再生信号源、（４）は切換回路、（５）は親画面の
映像処理回路、（６）は親画面の同期分離回路、（７）
は子画面の映像処理回路、（８）はA/D変換器、（９）
はデジタルメモリ、（10）はD/A変換器、（11）は子画
面の同期分離回路、（12）はメモリコントローラ、（1
3）は２画面合成回路、（14）は映像出力端子である。（15）は選局回路、（16）は選局切換命令回路、（1
7）は順次選局手段、（18）は順次選局開始命令回路で
ある。又、（19）はタイミング制御回路、（21）（22）は第
１、第2ORゲート、（23）はシステムコントロール回路
からの子画面スチル信号の入力端子である。チユーナ（１）は選局回路（15）の出力に応じて選局
状態が変わる。選局回路（15）は選局切換命令回路（1
6）、順次選局手段（17）、タイミング制御回路（19）
からのチヤンネル切換信号を入力して、その出力を変更
する。順次選局手段（17）は、このチヤンネル切換信号
を所定の周期で出力するものであり、この動作は順次選
局開始命令回路（18）の指示で開始される。そこで、使用者がチヤンネル変更しようとするときに
は、選局切換命令回路（16）の操作釦が操作され、チヤ
ンネル切換信号が発生し、選局チヤンネルが切換えられ
る。順次選局を希望するときには、順次選局開始命令回
路（17）の操作釦が操作され、選局チヤンネルが順次変
更されていくことになる。一方、ピクチヤ・イン・ピクチヤ処理が行なわれてい
て、チユーナ（１）からの映像信号が子画面用に選択さ
れているときには、選局切換命令回路（16）、順次選局
手段（17）からのチヤンネル切換信号は無視される。そ
してタイミング制御回路（19）からのチヤンネル切換信
号のみが有効となる。切換回路（４）は親画面の信号と、子画面の信号とを
選択する回路である。親画面の映像信号は映像処理回路
（５）を介して２画面合成回路（13）へ印加される。
又、親画面の同期信号は同期分離回路（６）で分離され
て、メモリコントローラ（12）に印加される。子画面の映像信号は映像処理回路（７）を介し、A/D
変換器（８）でA/D変換され、メモリ（９）の入力とな
る。メモリ（９）の出力はD/A変換器（10）によつてD/A
変換され、合成回路（13）に印加される。子画面の同期
信号は同期分離回路（11）で分離され、メモリコントロ
ーラ（12）及びタイミング制御回路（19）に印加され
る。ピクチヤ・イン・ピクチヤにおいては、子画面が縮小
されて、親画面と合成されて、表示が行なわれる。この
縮小処理のため、一担メモリ（９）に書き込み、読み出
す動作を行なう。この書き込み動作では書き込まれる子
画面の同期信号が基準となる。一方、読み出し動作で
は、親画面との合成を考慮して、親画面の同期信号に基
づいて読み出しが行なわれる。書き込み動作を途中で停止し、その時に書き込まれて
いる映像情報を繰り返し読み出すことにより、子画面の
表示を静止画とすることができる。メモリコントローラ
（12）の端子（12a）をＨレベルとすることで、静止画
の表示が行なえる様になつている。タイミング制御回路（19）はチヤンネル切換信号と子
画面の同期信号が入力され、新しいチヤンネル切換信号
と静止画指示信号を所定のタイミングで出力する。この
タイミング制御回路（19）の主な動作は、選局チヤンネ
ルの切換に先立つて子画面の表示を静止画表示に変え、
切換が完了し新しい子画面の映像信号が安定して入力さ
れる様になつてからメモリ（９）への書き込みを再開す
るものである。次にタイミング制御回路（19）の具体的構成につい
て、説明する。第３図において、（25）は子画面の垂直
同期信号の入力端子、（26）は第1ORゲート（21）から
のチヤンネル切換信号の入力端子、（27）はタイミング
制御回路（19）からの新しいチヤンネル切換信号の出力
端子、（28）は静止画指示信号の出力端子である。（29）（30）は第１、第２カウンタ、（31）（32）は
第１〜第２インバータ、（33）（34）（35）（36）（3
7）（38）は第１〜第6ANDゲート、（39）（40）は第
１、第2NANDゲート、（41）（42）は第１、第2R−Ｓフ
リツプフロツプ（FF）である。第１、第２カウンタ（29）（30）は共に子画面の垂直
同期信号（VD）を計数するカウンタである。第1R−SFF
（41）はその出力が新しいチヤンネル切換信号（Tu）
となる。第2R−SFF（42）ではＱ出力が静止画指示信号
（Ｓ）となる。第１インバータ（31）及び第１、第2AND
ゲート（33）（34）は第１カウンタ（29）の出力（QA、
QB）及び垂直同期信号（VD）を入力とするデコーダを構
成するものであり、第1R−SFF（41）のセツト、リセツ
トを制御する。第１カウンタ（29）がチヤンネル切換信
号（CH）によつてリセツトされてから２個目の垂直同期
信号のタイミングで第1R−SFF（41）がセツトされ、３
個目の垂直同期信号のタイミングでリセツトされる。又、この３個目の垂直同期信号の入力以後は、第1NAN
Dゲート（39）出力がＬとなり、第3ANDゲート（35）が
閉じるので、次のチヤンネル切換信号（CH）が入力され
るまで計数動作は中止されている。第２インバータ（32）と第4ANDゲート（36）で第１カ
ウンタ（29）の「１」を検出するデコーダが構成され、
第2R−SFF（42）をセツトする。第２カウンタ（30）は
第1R−SFF（41）からのチヤンネル切換信号（Tu）でリ
セツトされる。第2R−SFF（42）は第２カウンタ（30）
出力（QA、QB）を入力とする第5ANDゲート（37）出力で
リセツトされる。これはチヤンネル切換信号（Tu）の立
上りから３個目の垂直同期信号のタイミングである。こ
のとき、第2NANDゲート（40）がＬとなり、第6ANDゲー
ト（38）が閉じて、第２カウンタ（30）の計数動作が停
止される。次に、第３図を参照して、動作を説明する。前述の様
に、ピクチヤ・イン・ピクチヤ動作が行なわれていると
きには選局回路（15）はタイミング制御回路（19）から
のチヤンネル切換信号（Tu）しか受け付けない。そこ
で、選局切換命令回路（16）又は順次選局手段（17）か
らのチヤンネル切換信号（CH）が生じた次の子画面の垂
直同期信号のタイミングで静止画指示信号（Ｓ）が立ち
上る。従い、メモリ（９）については読み出し動作しか
行なわれなくなる。そして、２個目の垂直同期信号のタイミングでチヤン
ネル切換信号（Tu）が出力され、選局チヤンネルが変更
される。このとき、切換回路（４）から出力される信号
は乱れているが、このときは旧チヤンネルの映像信号が
繰り返し、読み出されているので、TV受像機の画面上で
は乱れが生じない。その後、新チヤンネルの映像信号が
安定した頃に、静止画指示信号（Ｓ）がＬレベルとな
り、新チヤンネルの映像信号についてのメモリ（９）へ
の書き込み、読み出しが実行され、子画面の内容が新チ
ヤンネルの映像信号となる。尚、上記の実施例では、チヤンネルスキヤンで子画面
の映像信号が切換るものであるが、他の理由により切換
えられる場合でも本発明が適用できる。又、第４図はマイクロコンピユータで構成した場合の
フローチヤートである。（ト）発明の効果以上述べた様に本発明によれば、ピクチヤ・イン・ピ
クチヤにおける子画面の映像信号を切換えた場合でも、
子画面の画像が乱れることがないので、その効果は大で
ある。The present invention relates to a video memory control circuit for performing video processing such as picture-in-picture processing. (B) Conventional technology A video processing technique called picture-in-picture which displays a plurality of video signals on a screen of a television (TV) receiver is employed in a video tape recorder (VTR) and the like. In a combination of a VTR and a TV receiver, a VTR channel selected program may be synthesized in a VTR playback screen.
At this time, a function has been proposed in which the channel selection program of the tuner is sequentially changed so that all programs being broadcast can be viewed (Japanese Patent Laid-Open No. 62-59).
No. 475, H04N5 / 45). By the way, when the channel is sequentially switched, the screen is momentarily darkened or the image is disturbed, as in the case where the channel is switched by a normal television receiver.
However, if the scanning of the channel is performed in the child screen, the child screen is repeatedly disturbed even though the parent screen is not disturbed at all, which is very unsightly. (C) Problems to be Solved by the Invention That is, when a channel scan operation is performed on a conventional small screen, there is a disadvantage that an image of only the small screen is disturbed and it is unsightly. (D) Means for Solving the Problems According to the present invention, when the video signal to be written to the memory is switched, the writing to the memory is stopped prior to the switching, and the same content is repeatedly read out for a predetermined period thereafter. This prevents image disturbances from occurring on the screen. Thereafter, reading and writing of the switched signal to and from the memory are executed. (E) Operation Then, the disturbance of the image at the time of the signal switching is invisible to the user by repeatedly reading the still image of the signal before the switching. Then the discomfort is resolved. (F) Example Hereinafter, an example of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a main part of the embodiment, FIG. 2 is a block diagram showing a configuration for realizing a picture-in-picture, FIG. 3 is a waveform diagram for explaining the operation, and FIG. It is a flow chart. First, a description will be given with reference to FIG. In FIG. 2 (1)
Is a tuner, (2) is a video intermediate frequency circuit, (3) is VT
R reproduction signal source, (4) switching circuit, (5) main screen video processing circuit, (6) main screen sync separation circuit, (7)
Is a video processing circuit for a small screen, (8) is an A / D converter, (9)
Is a digital memory, (10) is a D / A converter, (11) is a sub screen sync separation circuit, (12) is a memory controller, (1
3) is a two-screen combining circuit, and (14) is a video output terminal. (15) is a channel selection circuit, (16) is a channel selection command circuit, (1)
7) is a sequential tuning means, and 18 is a sequential tuning start instruction circuit. Further, (19) is a timing control circuit, (21) and (22) are first and second OR gates, and (23) is an input terminal of a small picture still signal from the system control circuit. The tuning state of the tuner (1) changes according to the output of the tuning circuit (15). The tuning circuit (15) is a tuning selection command circuit (1
6), channel selection means (17), timing control circuit (19)
And changes its output. The sequential tuning means (17) outputs this channel switching signal at a predetermined cycle, and this operation is started by the instruction of the sequential tuning start instruction circuit (18). Therefore, when the user intends to change the channel, the operation button of the channel selection switching instruction circuit (16) is operated, a channel switching signal is generated, and the channel selection is switched. When sequential tuning is desired, the operation button of the sequential tuning start instruction circuit (17) is operated, and the tuning channel is sequentially changed. On the other hand, when the picture-in-picture processing is performed and the video signal from the tuner (1) is selected for the small screen, the channel selection switching instruction circuit (16) and the channel selection means (17) sequentially Is ignored. Then, only the channel switching signal from the timing control circuit (19) becomes valid. The switching circuit (4) is a circuit for selecting a signal of the main screen and a signal of the child screen. The video signal of the main screen is applied to the two-screen combining circuit (13) via the video processing circuit (5).
The synchronization signal of the main screen is separated by the synchronization separation circuit (6) and applied to the memory controller (12). The video signal of the small screen is sent to the A / D via the video processing circuit (7).
A / D conversion is performed by the converter (8), and the converted data is input to the memory (9). The output of the memory (9) is D / A converted by a D / A converter (10).
It is converted and applied to the combining circuit (13). The synchronization signal of the small picture is separated by a synchronization separation circuit (11) and applied to a memory controller (12) and a timing control circuit (19). In picture-in-picture, the child screen is reduced and combined with the parent screen for display. For this reduction process, an operation of writing to and reading from the shared memory (9) is performed. In this writing operation, the synchronization signal of the small picture to be written is used as a reference. On the other hand, in the read operation, reading is performed based on the synchronization signal of the parent screen in consideration of the combination with the parent screen. By stopping the writing operation halfway and repeatedly reading the video information written at that time, the display of the small screen can be a still image. By setting the terminal (12a) of the memory controller (12) to the H level, a still image can be displayed. The timing control circuit (19) receives the channel switching signal and the sub-screen synchronization signal, and outputs a new channel switching signal and a still image instruction signal at a predetermined timing. The main operation of this timing control circuit (19) is to change the display of the sub-screen to a still image display before switching the channel selection,
The writing to the memory (9) is restarted after the switching is completed and the video signal of the new small picture is stably input. Next, a specific configuration of the timing control circuit (19) will be described. In FIG. 3, (25) is an input terminal of a vertical synchronizing signal of a small picture, (26) is an input terminal of a channel switching signal from a first OR gate (21), and (27) is a timing control circuit (19). An output terminal for a new channel switching signal, and (28) is an output terminal for a still image instruction signal. (29) (30) are the first and second counters, (31) (32) are the first and second inverters, (33) (34) (35) (36) (3
7) (38) is first to sixth AND gates, (39) and (40) are first and second NAND gates, and (41) and (42) are first and second RS flip-flops (FF). Both the first and second counters (29) and (30) are counters for counting the vertical synchronization signal (VD) of the small picture. 1st R-SFF
(41) is a new channel switching signal (Tu)
Becomes In the second R-SFF (42), the Q output becomes a still image instruction signal (S). First inverter (31) and first and second AND
The gates (33) and (34) output the first counter (29) (QA,
QB) and a vertical synchronizing signal (VD) as inputs, and controls the setting and resetting of the first R-SFF (41). After the first counter (29) is reset by the channel switching signal (CH), the first R-SFF (41) is set at the timing of the second vertical synchronizing signal, and 3
It is reset at the timing of the vertical synchronization signal. After the input of the third vertical synchronizing signal, the first NAN
Since the output of the D gate (39) becomes L and the third AND gate (35) closes, the counting operation is suspended until the next channel switching signal (CH) is input. The second inverter (32) and the fourth AND gate (36) constitute a decoder for detecting "1" of the first counter (29),
The second R-SFF (42) is set. The second counter (30) is reset by the channel switching signal (Tu) from the first R-SFF (41). The second R-SFF (42) is the second counter (30)
It is reset at the output of the fifth AND gate (37) that receives the outputs (QA, QB) as inputs. This is the timing of the third vertical synchronization signal from the rise of the channel switching signal (Tu). At this time, the second NAND gate (40) becomes L, the sixth AND gate (38) closes, and the counting operation of the second counter (30) is stopped. Next, the operation will be described with reference to FIG. As described above, when the picture-in-picture operation is being performed, the channel selection circuit (15) accepts only the channel switching signal (Tu) from the timing control circuit (19). Then, the still image instruction signal (S) rises at the timing of the vertical synchronization signal of the next small screen in which the channel switching signal (CH) from the channel selection switching instruction circuit (16) or the channel selection means (17) is generated. Therefore, only the read operation is performed for the memory (9). Then, a channel switching signal (Tu) is output at the timing of the second vertical synchronizing signal, and the selected channel is changed. At this time, the signal output from the switching circuit (4) is disturbed. At this time, since the video signal of the old channel is repeatedly read, no disturbance occurs on the screen of the TV receiver. Thereafter, when the video signal of the new channel is stabilized, the still image instruction signal (S) becomes L level, writing and reading of the video signal of the new channel to and from the memory (9) are performed, and the contents of the child screen are changed. It becomes a new channel video signal. In the above embodiment, the video signal of the child screen is switched by the channel scan. However, the present invention can be applied to a case where the video signal is switched for another reason. FIG. 4 is a flow chart in the case of being constituted by a micro computer. (G) Effect of the Invention As described above, according to the present invention, even when the video signal of the small screen in the picture-in-picture is switched,
The effect is great because the image on the small screen is not disturbed.

【図面の簡単な説明】第１図は本発明実施例の要部を示すブロツク図、第２図
は実施例のブロツク図、第３図は波形図である。第４図
は他の実施例におけるフローチヤートである。（９）……ビデオメモリ、（19）……タイミング制御回
路、（Tu）……新しいチヤンネル切換信号、（Ｓ）……
静止画指示信号。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a main part of an embodiment of the present invention, FIG. 2 is a block diagram of the embodiment, and FIG. 3 is a waveform diagram. FIG. 4 is a flow chart in another embodiment. (9) Video memory (19) Timing control circuit (Tu) New channel switching signal (S)
Still image instruction signal.

Claims

(57) [Claims] Once the video signal of the channel for the inset screen is written,
A video memory for picture-in-picture for reading the written video signal and synthesizing the read video signal with a video serving as a main screen; and a channel switch for generating a sub-screen video signal input to the video memory in accordance with a channel switching operation. Switching means for switching based on a signal; receiving the channel switching signal at the time of the channel switching, stopping writing of the small-screen video signal input to the video memory prior to the channel switching; A video memory control circuit comprising: control means for repeatedly performing a read operation and resuming the write operation after the channel switching.