JP2791243B2 - 階層間同期化システムおよびこれを用いた大規模集積回路 - Google Patents

階層間同期化システムおよびこれを用いた大規模集積回路

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    • G06F30/35—Delay-insensitive circuit design, e.g. asynchronous or self-timed

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、階層間同期化システム
およびこれを用いた大規模集積回路に関するもので、特
に既存のシステムを半導体チップ内に階層構造で実現し
た大規模集積回路に関する。
【０００２】
【従来の技術】素子数で数十万以上に及ぶ大規模集積回
路は、その複雑さからマニュアル設計は不可能で、必然
的にＣＡＤによる設計が行われ、その場合、すでに作成
されているブロック化された回路を組み合わせて構成さ
れる。この場合、組み合わされるブロックの代表的なも
のはゲートアレイやスタンダードセルを用いて設計され
たものである。
【０００３】図１２は応用機器の一部または大部分をな
すシステムとして使用される従来の大規模集積回路の一
例を示す内部構成図である。図１２に示すように、この
大規模集積回路は、ＬＳＩチップ１１内に、第１〜８の
回路ブロック１〜８が構成されている。これらのブロッ
ク１〜８は、内部２相クロック発生部９または外部クロ
ック入力端子１０からのクロック信号によって動作させ
られる。また、これらのブロック１〜８は、ボンディン
グ用パッドエリア１２を通じて、ＬＳＩチップ１１の外
部との間で信号の入出力を行うように構成されている。
【０００４】このような大規模集積回路を設計するに
は、システムをその機能に応じて第１〜８のブロックに
分割し、それぞれのブロックについて論理回路の設計を
ゲートアレイ等を用いて行う。そしてこれらのブロック
１〜８を全て接続し、ＣＡＤツールに論理図面の内容を
入力し、全体の論理シミュレーションを行って設計が正
しいか否かの検証を行う。この結果に基づいて、大規模
集積回路の配置、配線、試作、改良を行っていた。
【０００５】また、大規模集積回路を正しくかつ安定に
動作させるために、以下の手法を用いている。すなわ
ち、内部２相クロック発生部９または外部クロック入力
端子１０から供給される同期化クロックをチップ全体に
配送するようにする。例えば、各ブロックをクロックφ
1 ，φ2 のような単一な２相クロック系で統一し、さら
に可能な限り記憶回路部分を同期型で構成する。また、
重要なタイミング判定及び発生部分は、この単一な２相
クロックで同期を取るようにする。この結果、それぞれ
の回路ブロック相互間には制御信号が網の目のように張
り巡らされ、各回路は強いタイミング依存関係で結ばれ
ていた。
【０００６】以上説明したように、従来の大規模集積回
路では、これを安定に動作させるために、マイクロプロ
セッサ、ゲートアレイ及びスタンダードセル等の論理構
成要素に対して、単一な２相クロック系を用いてチップ
全域を同期化させる、いわゆる絶対同期型の設計方法が
採用されていた。このため、もしチップ全体に配送して
いる単一な２相クロックの表す時刻がチップ内のある場
所に異なって到着した場合には、チップ内の回路システ
ムが誤動作してしまう危険性を内包する。
【０００７】この危険性は現実のものとなっており、上
記した方法は、すでに現在の１．５μｍ〜１．０μｍル
ールのＣＭＯＳプロセスでさえ通用しないことがある。
例えば、図１２の装置の場合、チップ内部を第１〜８の
ブロック１〜８に分割しているが、これらのブロック分
割に当たっては、システム要求仕様の詳細な分析を行っ
て設計するケースはほとんどない。すなわち、既に設計
されているＡＬＵ、マルチプレクサ、デコーダ、レジス
タファイル、フリップフロップ、ＲＯＭ、ＲＡＭ、カウ
ンタ、シフトレジスタ及びプリミティブゲート（ＮＡＮ
Ｄ、ＮＯＲ、ＮＯＴ他）等の物理的な寸法の判っている
セルライブラリや、さらにはＭＰＵコアやペリフェラル
コア等のメガセルを、直接割り当てて行くチップ構成法
が主流である。
【０００８】従って、先にも述べたように、超高速・大
規模集積回路に強引にこの絶対同期式の設計手法を適用
しようとすると、クロック配送ライン群 はほとんど迷
走に近くなり、これを救済するように設計的に配慮する
ことはほどんど不可能であるため、誤動作を生じる確率
が非常に高くなる。
【０００９】このため、クロック周波数を下げて確実な
動作をめざすことになる。その結果、１．０μルールで
構成した大規模集積回路の場合、素子のスイッチング速
度は３００ｐｓ〜１ｎｓと非常に高速であるにも拘ら
ず、チップ全体のシステム動作最高速度は、その１／５
０〜１／１００の非常に低速に設定せざるを得ない状況
となる。
【００１０】今後の超大規模集積回路では、０．６μｍ
ルール以下の超微細化技術が採用されて、ロジックでは
数百万から数千万、メモリでは１億程度の素子数とな
り、チップサイズが１０ｍｍ×１０ｍｍ以上と大きくな
ることが予想されている。しかも、動作周波数は３０Ｍ
Ｈｚ〜１００ＭＨｚと高速化される。
【００１１】このような状況では、素子遅延時間に比べ
て配線遅延時間の割合が増加する。すなわち、素子のス
イッチング速度が０．１〜０．３nsに対し、配線遅延は
数ｎｓ/ ｍｍとなる。例えば１００ＭＨｚのクロック周
波数では１クロックが１０ｎｓであるから、配線遅延の
影響がいかに大きいかがわかる。
【００１２】現在でも、既に製品化されているＬＳＩチ
ップを、コストダウンと高速化を図るために、チップ縮
小化（シュリンク）を図ると、チップの誤動作を招き根
本的な設計の見直しを迫られることが少なくない。まし
て、超大規模集積回路の場合、クロックは、チップの各
所で固有の同期化手法を採用しているために、配送経路
や間接的なタイミングの変動によって大幅な位相差の発
生を余儀なくされている。
【００１３】このように、チップサイズが大きければ大
きい程、また、微細プロセスになればなる程、タイミン
グ的な副作用が大きくなる。この様子を図１３に示すタ
イミングチャートを例にとって説明する。図１３
（ａ）、（ｂ）に示すように、クロックφ1 のクロック
φ11，φ12や、クロックφ2 のクロックφ21，φ22も、
システム内のブロックに到着するときには、同図
（ｄ）、（ｅ）に示すように、クロックφ1 ′のクロッ
クφ11′、クロックφ12′やクロックφ2 ′のクロック
φ21′、φ22′のように大幅に位相がずれてしまう。
【００１４】このようなクロックで動作するシステムの
例として図１４に示す回路を考える。そして、第１の記
憶回路１３から図１３（ｃ）に示すようなデータＤを取
り出し、第２の記憶回路１４から図１３（ｆ）に示すよ
うなデータＤ′を取り出すと、組合わせ回路／記憶回路
１５を通して図１３（ｇ）に示すような出力Ｘを得るも
のとする。この場合、第１の記憶回路１３に図１３
（ａ）（ｂ）のクロックφ1 ，φ2 が供給され、第２の
記憶回路１４に図１３（ｄ）（ｅ）のクロックφ1′，
φ2 ′が供給され、組み合わせ回路／記憶回路１５にク
ロックφ2 ′が供給されるような状態となったとする。
この場合、組み合わせ回路／記憶回路１５からの出力Ｘ
としては、期待されたｆ（Ｄ1 ，Ｄ1 ′）が得られず、
誤った結果ｆ（Ｄ1 ′，Ｄ2 ）が得られてしまうという
問題が発生する。
【００１５】また、クロック系の配送経路の長さの差や
引き回し等に起因する位相差は、集積回路の各所でクリ
ティカルパスを生じさせ、同期型回路設計法の利点が失
われてしまう。これを回避するには、動作周波数を下げ
て、次の安全なタイミングまで待たせる局所的な時間調
整が必要となる。このことは、素子数の余分な増大を招
き、さらには大局的なタイミング予測ができなくなって
しまうという新たな問題を生じさせることとなる。さら
に、従来行われてきたれように、チップ縮小化や回路変
更に伴って再び誤動作を引き起こす原因となってしま
う。
【００１６】したがって、以上のような問題は、ＡＳＩ
Ｃ時代に設計者が既に完成したＬＳＩをメガセル（大き
なセル）として用い、またＬＳＩ製造業者が提供するメ
ガセルのライブラリを活用したより大規模なＬＳＩ設計
を行う上で、大きな障害となる。このことは、ちょうど
大規模なソフトウエアを構築するときに、小規模なソフ
トウエアの時に有効であった共通変数がかえって副作用
を引き起こし、安全なシステム構築が実現できなくなっ
てしまうのと同様である。
【００１７】
【発明が解決しようとする課題】このように、従来の大
規模集積回路では、重要な要件としてきた絶対同期方式
による設計を採用しながらも、現実には絶対的なタイミ
ングを作る手法は存在していなかったために、完全に動
作する大規模集積回路を予測できる大局的な設計法が見
出せず、せいぜい動作する可能性が残る程度の信頼性し
か得られなかった。
【００１８】本発明は、このような問題点を解決するた
めになされたもので、構成要素としての機能ブロックを
メガセルとして再利用した場合に、各所でクロックの遅
延が発生しても超高速動作を得ることが可能な階層間同
期化システムおよびこれを用いた大規模集積回路を提供
することを目的とする。
【００１９】
【課題を解決するための手段】本発明にかかる階層間同
期化システムは、ある上位タイミング変数で表される上
位時刻系に従って入力事象生信号を発生する上位機能ブ
ロックと、前記上位機能ブロックとともに階層構造をな
し、活性化信号に基づいて所定の作業を前記上位時刻系
とは必ずしも一致しない、ローカルタイミング変数で表
されるローカル時刻系に従って行う下位機能ブロック
と、前記上位機能ブロックと前記下位機能ブロックとの
間に設けられ、前記上位機能ブロックで発生された入力
事象発生信号に基づいて前記下位機能ブロックを活性化
する信号を前記ローカル時刻系で発生して前記下位機能
ブロックに与えると共に、前記下位機能ブロックから発
生された出力事象発生信号を待ち合わせて完了信号を前
記上位時刻系で発生させて前記上位機能ブロックに与え
る階層間同期化手段とを備えたことを特徴とする。
【００２０】前記システムは、前記上位機能ブロックが
それぞれ固有のローカル時刻系を有する複数の前記下位
機能ブロックを統括する階層構造をなしており、前記階
層間同期化手段は、複数の下位ブロックを同一の時期に
並行して活性化することができるものであると良い。
【００２１】前記階層間同期化手段は、複数の下位機能
ブロックからの完了信号を各固有のタイミングで受取
り、最終目的の完了信号を発生する判定手段を備えると
良い。
【００２２】前記階層間同期化手段は、上位機能ブロッ
クおよび下位機能ブロックでそれぞれ固有の時刻変数と
して定義された信号のタイミングが記述されるとき、上
位機能ブロックから見積もり時刻の配分および設定を行
い、下位機能ブロック側からはそこで定義された時刻と
前記見積時刻との関係に関する時間間隔変数として上位
機能ブロックに対して報告するものであると良い。
【００２３】前記時間間隔変数が前後関係、同時関係、
期間の内外関係、無関係の関係のうちのいずれかとして
定義されることが好ましい。
【００２４】前記上位機能ブロックおよび下位機能ブロ
ックの少なくともいずれか一方は既に設計されてライブ
ラリ登録されたものであると良い。
【００２５】前記階層間同期化手段は上位機能ブロック
と下位機能ブロックの各タイミング変数を用いて抽象化
タイミングシミュレーションおよび自動論理合成後の実
タイミングシミュレーションにより得られたものである
ことが好ましい。
【００２６】また、本発明にかかる大規模集積回路にお
いては、複数の階層構造に分割され、相互に独立したク
ロックで動作する複数の機能ブロック回路と、前記階層
構造のうちの上位ブロックと下位ブロックとの間に設け
られ、前記位ブロックから入力事象発生信号群を受け取
って保存し、前記下位ブロックの活性化を判定して、前
記下位ブロックに対して活性化信号を送出するととも
に、前記下位ブロックから完了信号を含む出力事象発生
信号を受取って、最終完了状態を判定して、前記上位ブ
ロックに最終完了信号を送出する階層間同期化回路とを
備える。
【００２７】この集積回路においては、階層間同期化回
路がブロック間連結部に設けられることが好ましい。
【００２８】さらに、本発明にかかる大規模集積回路に
おいては、複数の階層構造に分割され、相互に独立した
クロックで動作する複数の機能ブロック回路と、前記機
能ブロックの上位ブロックから入力事象発生信号群を受
け取って保存する入力事象一時記憶手段と、前記入力事
象一時記憶手段からの信号に基づき、前記機能ブロック
の下位ブロックの活性化を判定して、前記下位ブロック
に対して活性化信号を送出する活性化タイミング判定手
段と、前記下位ブロックから完了信号を含む出力事象発
生信号を受取って保存する出力事象一時記憶手段と、前
記出力事象一時記憶手段からの信号に基づき、最終完了
状態を判定して、前記上位ブロックに最終完了信号を送
出する最終完了信号判定手段とを備える。
【００２９】入力事象一時記憶手段および出力事象一時
記憶手段がフリップフロップ回路で構成されると良い。
【００３０】活性化タイミング判定手段および最終完了
信号判定手段がアンド回路プレーンおよびオア回路プレ
ーンをプログラミングして得られたものであると良い。
【００３１】活性化タイミング判定手段および最終完了
信号判定手段がペトリネットの理論にもとづいた待ち合
わせ制御を行うものであると良い。
【００３２】活性化タイミング判定手段における同期タ
イミングは、外部から与えられたクロックを基に作られ
たものであると良い。
【００３３】活性化タイミング判定手段における同期タ
イミングは、各機能ブロックで作成されたクロックを基
に作られたものであると良い。
【００３４】
【作用】複数の機能ブロックを有するシステムにおい
て、機能ブロックが階層構造をなし、上位時刻変数で表
現される上位時刻系で入力事象信号を発生する上位機能
ブロックとローカル時刻変数で表現されるローカル時刻
系に従って所定の作業を行う下位機能ブロックが階層間
同期化手段で結合される。この階層間同期化手段は上位
機能ブロックで発生された入力事象発生信号に基づいて
下位機能ブロックを活性化する信号をローカル時刻系で
発生して下位機能ブロックに与えると共に、下位機能ブ
ロックから発生された出力事象発生信号を待ち合わせて
完了信号を上位時刻系で発生させて上位機能ブロックに
与える。
【００３５】特に、階層間同期化手段は上位機能ブロッ
クと下位機能ブロックの各タイミング変数を用いて抽象
化タイミングシミュレーションおよび自動論理合成後の
実タイミングシミュレーションにより得られたものであ
り、各ブロック間を絶対的な同期を図ることなく高速で
確実に動作するシステムを容易に得ることができる。
【００３６】また、半導体チップ内の回路構成を階層構
造をなして独立したクロックで動作する複数の機能ブロ
ックで構成し、この階層間に入力事象一時記憶手段、活
性化タイミング判定手段、最終完了信号判定手段、出力
事象一時記憶手段を設けることにより、上位ブロックか
らの入力事象発生信号群を入力事象一時記憶手段に入力
して一時保存し、入力事象一時記憶手段からの信号に基
づき、下位ブロックの活性化、すなわち起動を判定して
前記下位ブロックに対して活性化信号を送出する。出力
事象一時記憶手段では、前記下位ブロックから、その動
作状態に応じた完了信号を含む出力事象発生信号群を受
け取って保存し、最終完了信号判定手段では出力事象一
時記憶手段からの信号に基づき最終完了状態を判定し、
前記上位ブロックに、最終完了信号を送出する。これに
より、複数のブロックは、全体的な絶対同期に無関係に
機能させることができる。
【００３７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図１は本発明の一実施例に係る大規模集積回
路の部分ブロック図である。図１に示されるように、チ
ップ内に記号Ａ０で示された親ブロック１６を最上位と
したシステムを構成する。次に、その支配下に、記号Ｒ
ＶＵ０で示された第０のランデブーユニット１７を同期
化回路として、親ブロック１６の一部として組み込む。
そして、この第０のランデブーユニット１７を通じて、
下位の記号Ａ１で示される第１の子ブロック１８、記号
Ａ２でしめされる第２の子ブロック１９、記号Ａ３で示
される第３の子ブロック２０が接続される。そして、第
１の子ブロック１８には、同期化回路として、記号ＲＶ
Ｕ１で示される第１のランデブーユニット２１が、その
一部として組み込まれている。その下には、記号Ａ１，
Ｎで示される複数の第Ｎの孫ブロック２２〜記号Ａ１，
及びＮ＋Ｍで示される第Ｎ＋Ｍの孫ブロック２３が接続
される。
【００３８】図２は図１の構成を具体的に表した平面図
である。同図に示す大規模集積回路１００は上下他端辺
に命令バス１０１、１０２に接続された命令バスドライ
バ１０３、１０４を有し、左端辺にはブロックコードバ
ス１０５と接続されたブロックコードバスドライバ１０
６、右端辺にはステータスバス１０７と接続されたステ
ータスバスドライバ１０８がそれぞれ設けられている。
【００３９】この大規模集積回路は複数の機能ブロック
を有しており、この複数の機能ブロックは階層構造をな
している。例えば、機能ブロック１１０、１３０、１４
０は第１階層であり、他のブロックは下位階層をなして
いる。ブロック１１０はランデブーユニットＲ１０を介
して第２階層の機能ブロック１１１に接続されており、
この機能ブロック１１１には第３階層の機能ブロック１
１２、１１３、１１４がそれぞれランデブーユニットＲ
１１、Ｒ１２、Ｒ１３で接続される。機能ブロック１１
４にはランデブーユニットＲ１４を介して第４階層の機
能ブロック１１５、さらに機能ブロック１１５にはラン
デブーユニットＲ１５を介して機能ブロック１１６が接
続されている。
【００４０】また、ブロック１１０には第２階層のブロ
ック１２０がランデブーユニットＲ２０を介して接続さ
れ、以下第３階層のブロック１２１、第４階層のブロッ
ク１２２がそれぞれランデブーユニットＲ２１、Ｒ２２
を介して順次接続され、第３階層のブロック１２３、第
４階層のブロック１２４、１２５、１２６がそれぞれラ
ンデブーユニットＲ２３、Ｒ２４、Ｒ２５、Ｒ２６を介
して順次接続されている。以下、同様に機能ブロック１
３０〜１３６および１４０〜１４６、ランデブーユニッ
トＲ３１〜Ｒ３７、Ｒ４１〜Ｒ４５による階層構造が実
現されている。なお、ランデブーユニットは機能ブロッ
ク間に形成された連結部に形成されている。例えば、ラ
ンデブーユニットＲ１０は連結部１５１の部分に形成さ
れている。
【００４１】次に、機能ブロックの内容について図３を
参照して説明する。図３に示すように、自己同期クロッ
クで動作する機能ブロック２４は、外部から活性化信号
２９を与えられて入力信号・データ群３０を処理し、出
力信号・データ群３１を出力するものである。また完了
信号３２を外部に出力する。
【００４２】このブロックについては、超大規模集積回
路を実現する上で最も重要な要件である、実際にブロッ
クを構成する外部条件を厳密に定義する必要がある。こ
の定義はシステム記述言語およびこれに続くハードウェ
ア記述言語を用いて、セマンティックス（意味的）やシ
ンタックス（構文的）が正確に定義でき、かつＬＳＩＣ
ＡＤやチップそのものにとって有利となるべく、どのブ
ロックやどの階層でも同一形式で回路が構成できるよう
にする。
【００４３】ここで、機能ブロック２４の動作について
説明する。機能ブロックは、上位ブロックからランデブ
ーユニットを経由して活性化信号が与えられると、入力
信号・データ群３０を受け取って期待された仕事を行
い、その仕事が終了すると完了信号３２を発生し、続い
て出力信号・データ群３１を上位ブロックに引き渡す。
ここで、活性化期間は、τＸ＝ｔｅｘ−ｔａｘで表され
る。ここで、ｔｃｘは機能ブロックｘの仕事完了時刻で
あり、ｔａｘは起動時刻である。なお、各機能ブロック
２４内で使用されるタイミングは外部のブロックに直接
依存せず独立である。なお、機能ブロックは活性化信号
が与えられている状態では何らかの仕事を行っている。
この仕事には自身は特に仕事を行わず、下位ブロックか
らの完了報告を待っている場合や、自身が仕事を行う場
合がある。
【００４４】例えば、図１に示した各機能ブロック、即
ち、親ブロック１６、第１の子ブロック１８、第２の子
ブロック１９、第３の子ブロック２０、第Ｎの孫ブロッ
ク２２、及び第Ｎ＋Ｍの孫ブロック２３は、それぞれ起
動時刻ｔa0，ｔa1，ｔa2，ｔa3，ｔa1・N ，ｔc1・(N+
M) に起動し、それぞれ完了時刻ｔc0，ｔc1，ｔc2，ｔc
3，ｔc1・N ，ｔc1・(N+M) まで動作する。
【００４５】図４は、図１に示した第０のランデブーユ
ニット１７、第１のランデブーユニット２１を初めとす
るランデブーユニットの構成を示す概略図である。この
ユニットは、上位ブロックの同期系と、その上位ブロッ
クが直接利用する下位ブロックの同期系との調整、即
ち、データ及び事象の待ち合わせを専門に実行する待ち
合わせゾーンとしての同期化ブロックである。
【００４６】この同期化ブロックは上位ブロックからの
入力事象発生信号群３３を受け付ける入力事象一時記憶
回路２５、活性化条件（トランジション条件）を判定し
て下位ブロックに１〜ｎ本の活性化信号３５を出力する
活性化タイミング判定回路２７、逆に下位ブロック群か
ら返却される完了信号を、出力事象発生信号群３６とし
て受け付けて保存する出力事象一時記憶回路２８、上位
ブロックに対して１〜ｍ本の最終完了信号３４を出力す
る最終完了信号判定回路２６を備えている。
【００４７】図５は、図４における上位ブロックから下
位ブロックに信号伝達を行う部分、すなわち、入力事象
発生信号群３３、入力事象一時記憶回路２５、活性化タ
イミング判定回路２７、および下位の機能ブロックとし
てのＤＭＡ機能ブロックを示したものである。
【００４８】ここでは、入力事象発生信号群として、リ
セット（ＲＥＳＥＴ）、エラー受取（ＥＲＲ−ＲＣ
Ｖ）、起動（ＳＴＡＲＴ）、中止（ＳＴＯＰ）、停止
（ＴＥＲＭ）、事象（ＥＶＥＮＴ）を表す信号が含まれ
る。
【００４９】入力事象一時記憶回路２５は複数のラッチ
を含んでおり、ＲＥＳＥＴ信号はラッチＬ１、ＥＲＲ−
ＲＣＶ信号はラッチＬ２、ＳＴＡＲＴ信号はラッチＬ
３、ＳＴＯＰ信号はラッチＬ４、ＴＥＲＭ信号はラッチ
Ｌ５、ＥＶＥＮＴ信号は残りのラッチに入力され、保持
される。
【００５０】ラッチＬ１の出力とラッチＬ２の出力とは
オアゲートＯＲ１で論理和が取られ、初期化出力を発生
する端子Ｔ１に導出される。ラッチＬ２の出力はそのま
ま起動出力を発生する端子Ｔ２に導出される。ラッチＬ
２およびラッチＬ４の出力はアンドゲートＡＮＤ１に入
力され、ラッチＬ４およびＬ５の出力はアンドゲートＡ
ＮＤ２に入力され、これらの論理積出力はオアゲートＯ
Ｒ２で論理和出力が得られ、停止出力を発生する端子Ｔ
４に導出される。残りのイベント信号を保持するラッチ
の出力はアンドゲートを組み合わせて配置したアンド論
理回路プレーンおよびオアゲートを組み合わせて配置し
たオア論理回路プレーンを経て、中断出力を発生する端
子Ｔ４から再開出力を発生する端子Ｔｎに導出される。
【００５１】端子群Ｔ１〜Ｔｎに現れた活性化信号は下
位のブロックであるＤＭＡ機能ブロック５０の外部相互
動作制御部５１に入力される。ここでは起動、停止、中
断、再開などの制御を行う。外部相互動作制御部５１に
はコマンドレジスタ５２、ステータスレジスタ５３、パ
ラメータレジスタ５４、状態制御論理回路および状態レ
ジスタ群５５が設けられ、それぞれ内部データバス６５
と接続されている。
【００５２】レジスタ５２、５３、５４を用いて論理回
路５５で得られた演算制御信号はレジスタファイル付き
ＡＬＵ６１に与えられ、その演算結果は内部バス６５に
出力される。
【００５３】この内部バス６５には転送元先頭アドレス
レジスタ５６、転送元最終アドレスレジスタ５７、転送
先先頭アドレスレジスタ５８、データバッファレジスタ
５９、ワーキングレジスタ群６０なども接続されてい
る。
【００５４】内部データバス６５は外部データバス６３
とレジスタ選択・バス開閉制御部６２を介して接続され
ており、ここには外部アドレスバス６４も接続されてい
る。レジスタ選択・バス開閉制御部６２と状態制御論理
回路および状態レジスタ群５５間は専用線６６で接続さ
れている。
【００５５】このＤＭＡ機能ブロックでは活性化タイミ
ング判定回路２７から出力された信号に基づいて所望の
データ転送動作を行う。
【００５６】図６は、図４における下位ブロックから上
位ブロックに信号伝達を行う部分、すなわち、制御され
る下位のＤＭＡ機能ブロック５０、出力事象一時記憶回
路２８、最終完了信号判定回路２６を示したものであ
る。
【００５７】図５に示したものと同じものである外部の
ＤＭＡ機能ブロック５０からは転送エラー信号ＴＦ−Ｅ
ＲＲ、システムバスエラー信号ＢＵＳ−ＥＲＲ、メモリ
パリティエラー信号ＭＢＬ−ＰＡＲ、ブロック転送完了
信号ＢＬＫ−ＣＯＭＰ、全転送完了信号ＴＦ−ＣＯＭ
Ｐ、中断信号ＩＮＴＲＰＴなどが出力される。そして、
これらの信号は出力事象一時記憶回路２８に設けられた
複数のラッチＬＯ１〜ＬＯｎにに入力され、保持され
る。
【００５８】これらのラッチの出力により最終完了信
号、例えばエラー中断信号ＥＲＲ−ＣＯＭＰ、正常転送
完了信号ＭＮＬ−ＣＯＭＰ、ブロック転送中断信号ＢＬ
Ｋ−ＩＮＴＲなどが最終完了信号判定回路２６のアンド
論理回路プレーン２６ａおよびオア論理回路プレーン２
６ｂにより形成され、出力される。例えば、エラー中断
信号ＥＲＲ−ＣＯＭＰはラッチＬＯ１、ＬＯ２、ＬＯ３
の出力とＬＯｎの出力とをアンドゲートＡＮＤ１１、１
２、１３により論理積をとり、それらの出力をオアゲー
トＯＲ１１により論理和をとったものである。
【００５９】図７は図６に示したアンド論理回路プレー
ン２６ａおよびオア論回路プレーン２６ｂの詳細構成を
示す回路図である。この回路はプログラマブルロジック
アレイ（ＰＬＡ）となっており、入力端子群Ｉ１〜Ｉｎ
に接続された、図中×印で表されている接続交点を論
理”０”に対して切断するプログラミングを行うことに
より、所望のアンドゲートおよびオアゲートの組み合わ
せ論理を出力端子群Ｏ１〜Ｏｍから得るものである。図
５におけるアンド論理回路プレーン２７ａおよびオア論
回路プレーン２７ｂの構成も同様である。
【００６０】この実施例では入力事象一時記憶回路およ
び出力事象一時記憶回路はラッチ回路で構成されている
が、ラッチに限らず、Ｊ−Ｋタイプ、ＲＳタイプ等のフ
リップフロップや他の形式の一時記憶手段を用いること
ができることは言うまでもない。
【００６１】以上説明した同期化ブロック（ランデブー
ユニット）は、図８に示したリアルタイム動作モデル記
述／検証法として著名なペトリネットの理論に適合して
いる。すなわち、この理論により条件がそろったら次の
ステップに進むという待ち合わせを行う。この結果、ラ
ンデブーユニットはペトリネットにおいて発火条件と称
されるトランジション（活性化条件）を判定して活性化
信号を発生し、プレースと称される機能ブロックに与え
る。すなわち、この同期化ブロックでは活性化信号を下
位の機能ブロックに対して与えるだけで、直接クロック
を与えるわけではない。
【００６２】また、このペトリネットの理論は下位の機
能ブロックから上位の機能ブロックへデータや命令を転
送する場合にも適用される。すなわち、下位での仕事の
完了条件が揃ったことをもって上位ブロックに完了報告
を行う。このとき、上位ブロックは下位からの仕事の完
了報告を待っている場合もあれば、完了報告を待ちなが
ら、自分の仕事を実行している場合もある。このような
場合、下位からの完了報告と自分の仕事の結果により、
さらに上位のブロックがある場合には、そのブロックに
対して完了報告を行うことになる。
【００６３】次にこの同期化ブロックの動作について述
べる。まず、上位ブロックから下位ブロックの活性化に
必要な条件となる入力事象発生信号群３３を入力事象一
時記憶回路２５に保存する。次に、活性化タイミング判
定回路２７により、活性化条件（トランジション条件）
を判定し、１〜ｎ本の活性化信号３５を発生する。逆に
下位ブロック群から返却される完了信号を、出力事象発
生信号群３６として、出力事象一時記憶回路２８に保存
する。最終完了信号判定回路２６で最終完了状態になる
まで待ち合わせ、条件が合致したところで、上位ブロッ
クに１〜ｍ本の最終完了信号３４を出力する。
【００６４】図９は、本実施例における階層構造同期化
システムの動作を説明する説明図である。例えば、第１
の子ブロック１８が、第Ｎの孫ブロック２２、図示しな
い第Ｎ＋１の孫ブロック、図示しない第Ｎ＋Ｐの孫ブロ
ック、及び第Ｎ＋Ｍの孫ブロック２３を活性化するとす
る。図４は、それらの動作の完了を待ち合わせる場合に
おける、第１のランデブーユニット２１の役割を示すも
のである。各孫ブロック（Ｎ，Ｎ＋１，Ｎ＋Ｐ，Ｎ＋
Ｍ）は、互いに同期系が独立であり、それぞれ独立系ク
ロックｔ（Ａ１，Ｎ）、ｔ（Ａ１，Ｎ＋１）、ｔ（Ａ
１，Ｎ＋Ｐ）、ｔ（Ａ１，Ｎ＋Ｍ）を有する。これらの
孫ブロックは記号ＲＶＵ１で表される第１のランデブー
ユニット２１と記号ＲＶＵ１′で表される図示しないラ
ンデブーユニットを介して、上位のブロックである記号
Ａ１で表される第１の子ブロック１８のクロックｔ（Ａ
１）に対して、全く無関係に動作する。この図において
は、時間は左から右へ進行し、一例として上位ブロック
である子ブロックからの孫ブロックへの仕事が孫ブロッ
クＮ、孫ブロックＮ＋１、孫ブロックＮ＋Ｐに与えられ
てその結果を待ち、次には孫ブロックＮと孫ブロックＮ
＋Ｍに仕事が与えられてその結果を待っている様子が示
されている。図の点線は上位ブロックの動作が継続して
いることを示す。すなわち、孫ブロックからの結果を待
っている期間、ただ待つだけの動作も可能であるし、待
ちの動作に平行して子ブロックは自身の仕事を行うこと
ができる。このように、システム全体としては、あたか
も絶対的な時間が存在しないような系となっている。
【００６５】図１０に本発明にかかる大規模集積回路の
設計手順を示す。まず、概念設計を行う（ステップＳ１
１）。このステップにおいては、設計しようとする超大
規模集積回路にどのような機能を与えるかの要求特性と
しての基本仕様を決定する。したがって既存のメガセル
としてどのようなものを使用するかについても決定され
る。続いて、このようなメガセルを組み合わせた場合に
全体としてどのような動作を行うのかについて動作・振
る舞いモデル設計を行う（ステップＳ１２）。
【００６６】これらの設計においては上流ＣＡＳＥ（Co
mputer Asisted Software Engineering ）ツールと
言われる例えばＣＡＤＲＥ社のＴｅａｍｗｏｒｋなどの
設計ツールが使用される。このツールはユーザ要求仕様
を分析してシステム設計を行うのを援助するものであ
る。
【００６７】次にシステム機能設計およびアーキテクチ
ャ設計が行われる（ステップＳ１３）。すなわち、各ブ
ロックにおける機能およびアーキテクチャの詳細が検討
される。その結果に基づいてＬＳＩ詳細機能の記述およ
び機能シミュレーションが行われる（ステップＳ１
４）。これらの設計においてはＬＳＩシステム記述言語
として例えばＶＨＤＬなどが使用される。
【００６８】続いて論理合成および厳密なタイミングシ
ミュレーションが行われて（ステップＳ１５）、回路の
詳細が決定され、これに基づいて素子の配置、配線、マ
スクパターンなどが設計される。この段階では自動論理
合成のツールが使用され、代表的なものはＳｙｎｏｐｓ
ｙｓである。
【００６９】得られた配置、配線、マスクパターン等の
良否のシミュレーションを行う（ステップＳ１６）。こ
の段階で用いられるのは配置、配線後の遅れ付き論理シ
ミュレーションを行うことができる自動レイアウト、Ｃ
ＡＤである。
【００７０】このような設計におけるタイミングの設計
はつぎのように行われる。設計レベルとしては２段階が
あり、レベル１としては次の９段階がある。
【００７１】まず、上位ブロックである駆動プロセスと
して （１）システム外部からのデータ、信号、プロセスの到
着時刻（ｔariv） （２）これらの生存期間（τin-life ）すなわち、 がある。
【００７２】また、下位ブロックである被駆動プロセス
として、 （３）（１）の受信可能期間（τin-rv ）および受信開
始可能時刻（ｔin-rcv） （４）システム内部プロセス生成時刻（ｔbirth ） （５）システム内部プロセス生存期間（τproc） （６）システム内部からのデータ、信号、プロセスの発
信時刻（ｔxf） （７）（６）の生存期間（τxf-lifx ） （８）システム内部プロセスの消滅時刻（ｔdeath ） がある。
【００７３】さらに、駆動プロセス（上位ブロック）結
果の受信として （９）システム内部でのデータ、信号、プロセスの受信
可能期間（τex-rv ）および受信開始可能時刻（ｔex-r
cv） これらの関係は図１１に示される。
【００７４】ランデブーユニットにおける呼出側（外部
プロセス側）の時計をＴａ、被呼出側（内部プロセス
側）の時計をＴｂとし、両者の間には時計は存在しない
ものとする。これは一般に異なるプロセスは全く別個の
時計により独立に表現できるためである。
【００７５】上述したステップＳ１１およびＳ１２によ
りレベル１の抽象化タイミングシミュレーションを用
い、完成されたモデルによりステップＳ１３によりラン
デブーユニットの外部仕様設計、検証を行う。
【００７６】レベル１における時間変数ｔは時刻、τは
時間間隔を表すものとするが、厳密に区別が必要な場合
のために次のような表現を行うものとする。
【００７７】前後関係 ｔ１＜ｔ２ 同時関係 ｔ３／／ｔ４ τ３／／τ４ 無関係 ｔ５／＝ｔ６ τ５／＝τ６ 期間内 ｔ７ ｉｎ ｔ８ τ７ ｉｎ τ８ 期間外 ｔ９ ｏｕｔ ｔ１０ τ９ ｏｕｔ τ
１０ なお、この表現は一例であって、他の表記法を採用する
ことができることはいうまでもない。
【００７８】次に設計レベル２に移行する。このレベル
では上述のステップＳ１４、Ｓ１５、Ｓ１６に適合でき
るように、抽象化時間変数（時刻、時間間隔）に駆動側
の時計および既設計の評価済みマクロセルを割り付ける
ことができる。
【００７９】このような系で、ランデブーユニットを計
画的に使用すれば、チップ内で信号やデータを正確に受
け渡せる。また、システム記述言語やハードウエア記述
言語に、新たに前後順序、同時、無関係、期間外、期間
内等の、時刻及び時間間隔変数を重要な手段として取入
れると効果的である。その結果、超大規模集積回路は、
設計者のなじみの深い言語で、設計や構成を行うことが
可能となる。
【００８０】このように、超大規模集積回路を構成する
各ブロックを図２に示した機能ブロックの作成条件を厳
密に守って設計し、さらに上位ブロックがランデブーユ
ニットを同期ユニットとして活用すれば、図４からわか
るように、システム設計者がチップ内に要求システムを
実現する場合、上位ブロックとタイミングの連係を予見
することができる。これより、数学的な手段によるシス
テムシミュレーションも容易となる。
【００８１】このことは、論理図を人手で書く論理設計
法ではもはや超大規模集積回路を構成できなくなってき
ている現在、システム記述言語レベルで十分にシステム
動作モデルの正しい検証が可能になるという非常に大き
な意味を持っている。そして、ユーザとメーカが協力、
分担し合って所望の超大規模集積回路を得るに当たって
も、ユーザが自分でチップの構成を言語レベルで行う必
要がある。
【００８２】しかし、上述したように、階層化同期化手
段を設計するにあたって、ＣＡＤツールを用いて上流設
計工程ではタイミングの前後、同時関係等を時刻変数で
定義する抽象化タイミングを用いてシミュレーションと
自動論理合成を行い、その後実タイミングシミュレーシ
ョンを行う設計手法を取入れることにより、超大規模集
積回路を安全で短期間に開発することができる。
【００８３】以上のようにして実現される大規模集積回
路は、以下に示す技術的特徴に集約される。まず、階層
構造設計手法により分割した機能ブロックは、各層毎に
用いられる複数のブロックのいずれであっても、そのブ
ロック内で論理回路（記憶回路群と組み合わせ回路群）
によって実行される機能は単一であり且つ独立である。
【００８４】そして、機能ブロックは、活性化されてか
ら独自の動作が完了するまで、同一のタイミングを保証
する。即ち、毎回同一の動作を予見できる。上位ブロッ
クは同期化回路ブロック（ランデブーユニット）を用い
て、下位ブロック群を必要に応じて活性化（起動）して
所期の機能で動作させる。逆に、このユニットで下位ブ
ロックの完了信号群を同期化し、その結果のタイミング
でデータまたは制御信号を上位ブロックが受け取る。
【００８５】このように同期化回路ブロックを用いるこ
とにより、各機能ブロックは他のブロックとのタイミン
グ依存関係から完全に開放され、独立にシステム記述言
語またはハードウエア記述言語で設計を行うことが可能
となる。これにより、絶対タイミングのクロック系のチ
ップ全域への配送遅延誤差に影響されずに、システムの
要求仕様通りの順序関係、つまりタイミング設計が可能
となる。そして、階層構造設計におけるタイミングの問
題は、上位ブロックが下位ブロックを活性化している期
間にのみ依存し、予見できるため、大規模集積回路は正
確に設計通りに実現される。
【００８６】次に、以上の大規模集積回路を具体化する
場合の手順について詳述する。超大規模集積回路（例え
ば、５０万素子以上、０．６μｍルール以下のＣＭＯＳ
またはＢｉＣＭＯＳプロセスでチップサイズ１０ｍｍ×
１０ｍｍ以上）を設計製造する場合を対象として、構造
化システム分析、設計手法を用いて数階層の機能ブロッ
クに分解する。
【００８７】次に、各機能ブロックを、それ自身で閉じ
た独立の機能と、それを円滑に実行するための独立のタ
イミング（クロック系）とを有するように設計する。こ
の場合、各機能ブロックは、それに与える入力信号また
はデータ群と、結果として得られる出力信号またはデー
タ群とを待ち、活性化される時は、常に、同一の動作が
実行されるように、つまり可視値を高くする。
【００８８】機能ブロックの活性化はこのブロックの外
部から行われるように構成し、これを利用する上位の機
能ブロックで調整するようにする。
【００８９】上位の機能ブロックは、ランデブーユニッ
トと称する階層構造同期化回路部により、利用する下位
機能ブロックの活性化時期及び完了時期を待ち合わせる
ように設定する。
【００９０】活性化時期、完了時期のタイミングは、ペ
トリネットと呼ばれるリアルタイムモデリングシュミレ
ーション表記法におけるトークンを実現する事象発生信
号群により作ることにする。
【００９１】同期化回路部（ランデブーユニット）は、
少なくとも入力事象発生信号群を一時的に保持する記憶
回路と、それらの記憶回路の組み合わせで活性化（発
生）させるタイミングを判定する回路と、出力信号群ま
たはデータ群または独自の完了タイミングを知らせる出
力事象発生信号群を一時的に保持する記憶回路と、記憶
回路の出力の組み合わせで期待している最終目的の完了
信号を判定する回路から構成される。
【００９２】同期化回路は、単独でも複数の下位ブロッ
クを同一の時期に並行して活性化することができるよう
にする。
【００９３】同期化回路は、単独でも複数の下位ブロッ
クからここの完了信号を別々のタイミングを受取り、判
定回路を通じて、最終目的の完了信号を作り出すことが
できるようにする。
【００９４】上記同期化回路は、階層的に組み合わせて
複数個用いることもできる。このため、同期タイミング
の待ち合わせを数段階に分けて利用することも可能であ
る。
【００９５】同期タイミングとしては、超大規模集積回
路チップの外から与えられたオリジナルクロックを親と
して作られたものでも、各階層レベルに位置する機能ブ
ロックの中で独自に生成されたものでも、オリジナルク
ロック系を利用して間接的に作られたものでもよい。
【００９６】なお、同期タイミングで最も重要なのは、
同期化回路内で作られた入力または出力の事象発生信号
群を判定した結果の活性化または完了タイミングであ
る。これらが、超大規模集積回路チップ内に表現したシ
ステムを階層構造で有機的に同期化するようにする。以
上のような条件で、本発明の大規模集積回路を実現する
ことができる。
【００９７】次に各構成要素をシステム記述言語とそれ
に続くハードウエア記述言語で表現し、設計し、システ
ムタイミングを含めた機能検証を行ない、自動論理合成
ツールをより有効にすることにより、超大規模集積回路
チップを表現するＣＡＤツールを可能にする手法を以下
に説明する。
【００９８】まず、システム記述言語では、動作モデル
（ビヘイビアモデル）を記述する際に、システム分析、
設計で階層的に分解された機能ブロックで、タイミング
信号をそのブロック内のローカル時刻変数として定義す
る。この変数は、実数型（ｐｓ、ｎｓ、μｓ、ｍｓ…
…）値ではなく、別のタイミング信号との間の相対的な
前後順序または同一タイミング、独立（ドントケア）で
表わせる。最も重要なのは、同期化回路を同期化システ
ムとして、関数値または手続き値として呼び出して利用
すること、つまり変数の値に置き換えることである。
【００９９】ハードウエア記述言語では、詳細機能モデ
ルを記述する際に、システム記述の場合と同様に分解さ
れた機能ブロックでタイミング信号をそのブロック内の
ローカル時刻変数として定義する。この場合、前後順
序、同一タイミング、独立、同期化回路関数に加えて、
レジスタトランスファレベルのスタンダードセルや既に
設計・製造されているマクロセル（メガセル、ＭＰＵコ
ア等も含む）の入出力タイミングを、組み込み関数とし
て置き換えて使う手段を用いる。
【０１００】全ての時刻変数は、上位モジュール側から
は見積もり時刻の配分と設定ができる。下位モジュール
側からは定義時刻の報告が上位に向って設定できる。こ
れを利用して、既設計モジュールの時刻変数に値を設定
し、上位モジュールの見積もり値に適合するかどうか検
証する。
【０１０１】時間間隔変数も、上記と同様に他の変数に
比べて広いか、狭いか、同一か、一部重なるか、互いに
外側で前後順序かまたは互いに無関係かを、定義する。
時刻や時間間隔を表わすタイミング変数は、同期化回路
そのものを関数型の変数として定義したり、または同期
化回路内部をこれらの変数を用いて定義する。そして、
タイミング変数、超大規模集積回路記述の際の信号名称
についても、また機能ブロックを単一ユニットとした場
合の機能ブロック内の要素、即ち下位ブロックまたはセ
ルについても定義する。
【０１０２】以上のような手法を通じて、システム記述
言語、ハードウエア記述言語による回路設計と機能検証
が可能となり、１００ＭＨｚ以上のクロックを採用し、
０．２μｍルールで１億素子以上のシステムでも回路間
の小同期、ブロック間の中同期、システム全体としての
大同期を各ブロック独立の非同期クロックを採用しても
設計を正しく行うことができる。
【０１０３】
【発明の効果】以上のように、本発明の階層間同期化シ
ステムによれば、それぞれ固有の時間変数で表現される
固有時刻系を持つ機能ブロックを階層化し、同期化ブロ
ックを上位ブロックと下位ブロックの間に介在させるこ
とにより、全体のタイミングに無関係に各機能ブロック
の動作を確保することが可能となる。また、階層間同期
化手段は上位機能ブロックと下位機能ブロックの各タイ
ミング変数を用いて抽象化タイミングシミュレーション
および自動論理合成後の実タイミングシミュレーション
により得られるのでシステム構成を容易に行うことが可
能となる。
【０１０４】また、このような階層間同期化手段を複数
の機能ブロック回路と共にチップ上に実現した大規模集
積回路では、機能ブロック間のクロックを調整する必要
がないため、無理に高い周波数のクロックを採用する必
要がなく、クロックの遅れ時間が問題となるような大規
模高速の集積回路においても確実で信頼性の高い回路を
実現できる。
【０１０５】さらに、各機能ブロックを最適なクロック
で動作させれば良いので高機能の機能ブロックを使用す
ることができ、設計の自由度が向上する。
【図面の簡単な説明】
【図１】本発明の一実施例に係る大規模集積回路の階層
構造を表す部分ブロック図。
【図２】図１の構成を実現した大規模集積回路の平面
図。
【図３】図１の構成における機能ブロックの作成条件の
説明図。
【図４】図１の構成におけるランデブーユニットの概略
構成図。
【図５】ランデブーユニットの上位から下位への伝達部
分を示すブロック図。
【図６】ランデブーユニットの下位から上位への伝達部
分を示すブロック図。
【図７】図６におけるＡＮＤ論理回路プレーンおよびＯ
Ｒ論理回路プレーンの詳細構成を示す回路図。
【図８】ペトリネットによるリアルタイムシステムモデ
リングシュミレーション表記法の説明図。
【図９】階層構造同期化システムの動作の説明図
【図１０】本発明にかかる大規模集積回路の設計手順を
示すフローチャート。
【図１１】上位ブロックと下位ブロックにおける時刻及
び時間の関係を示す説明図。
【図１２】従来の大規模集積回路の内部構成図。
【図１３】絶対同期式の集積回路における動作を説明す
るタイミングチャート。
【図１４】絶対同期式の集積回路における動作を説明す
るための回路例を示すブロック図。
【符号の説明】
１ 第１のブロック ２ 第２のブロック ３ 第３のブロック ４ 第４のブロック ５ 第５のブロック ６ 第６のブロック ７ 第７のブロック ８ 第８のブロック ９ 内部２相クロック発生部 １０ 外部クロック入力端子 １１ ＬＳＩチップ １２ ボンディング用パッドエリア １３ 第１の記憶回路 １４ 第２の記憶回路 １５ 組み合わせ回路／記憶回路 １６ 親ブロック １７ 第０のランデブーユニット １８ 第１の子ブロック １９ 第２の子ブロック ２０ 第３の子ブロック ２１ 第１のランデブーユニット ２２ 第Ｎの孫ブロック ２３ 第Ｎ＋Ｍの孫ブロック ２４ 機能ブロック ２５ 入力事象一時記憶回路 ２６ 最終完了信号判定回路 ２６ａ ＡＮＤ論理回路プレーン ２６ｂ ＯＲ論理回路プレーン ２７ 活性化タイミング判定回路 ２７ａ ＡＮＤ論理回路プレーン ２７ｂ ＯＲ論理回路プレーン ２８ 出力事象一時記憶回路 ２９ 活性化信号 ３０ 入力信号とデータ群 ３１ 出力信号とデータ群 ３２ 完了信号 ３３ 入力事象発生信号群 ３４ 最終完了信号 ３５ 活性化信号 ３６ 出力事象発生信号群 ５０ ＤＭＡ機能ブロック

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】ある上位タイミング変数で表される上位時
    刻系に従って入力事象生信号を発生する上位機能ブロッ
    クと、 前記上位機能ブロックとともに階層構造をなし、活性化
    信号に基づいて所定の作業を前記上位時刻系とは必ずし
    も一致しない、ローカルタイミング変数で表されるロー
    カル時刻系に従って行う下位機能ブロックと、 前記上位機能ブロックと前記下位機能ブロックとの間に
    設けられ、前記上位機能ブロックで発生された入力事象
    発生信号に基づいて前記下位機能ブロックを活性化する
    信号を前記ローカル時刻系で発生して前記下位機能ブロ
    ックに与えると共に、前記下位機能ブロックから発生さ
    れた出力事象発生信号を待ち合わせて完了信号を前記上
    位時刻系で発生させて前記上位機能ブロックに与える階
    層間同期化手段とを備えた階層間同期化システム。
  2. 【請求項２】前記システムは、前記上位機能ブロックが
    それぞれ固有のローカル時刻系を有する複数の前記下位
    機能ブロックを統括する階層構造をなしており、 前記階層間同期化手段は、複数の下位ブロックを同一の
    時期に並行して活性化することができるものであること
    を特徴とする請求項１に記載の階層間同期化システム。
  3. 【請求項３】前記階層間同期化手段は、複数の下位機能
    ブロックからの完了信号を各固有のタイミングで受取
    り、最終目的の完了信号を発生する判定手段を備えたこ
    とを特徴とする請求項１に記載の階層間同期化システ
    ム。
  4. 【請求項４】前記階層間同期化手段は、上位機能ブロッ
    クおよび下位機能ブロックでそれぞれ固有の時刻変数と
    して定義された信号のタイミングが記述されるとき、上
    位機能ブロックから見積もり時刻の配分および設定を行
    い、下位機能ブロック側からはそこで定義された時刻と
    前記見積時刻との関係に関する時間間隔変数として上位
    機能ブロックに対して報告するものである請求項３に記
    載の階層間同期化システム。
  5. 【請求項５】前記時間間隔変数が前後関係、同時関係、
    期間の内外関係、無関係の関係のうちのいずれかとして
    定義されることを特徴とする請求項４に記載の階層間同
    期化システム。
  6. 【請求項６】前記上位機能ブロックおよび下位機能ブロ
    ックの少なくともいずれか一方は既に設計されてライブ
    ラリ登録されたものであることを特徴とする請求項１に
    記載の階層間同期化システム。
  7. 【請求項７】前記階層間同期化手段は上位機能ブロック
    と下位機能ブロックの各タイミング変数を用いて抽象化
    タイミングシミュレーションおよび自動論理合成後の実
    タイミングシミュレーションにより得られたものである
    ことを特徴とする請求項１に記載の階層間同期化システ
    ム。
  8. 【請求項８】複数の階層構造に分割され、相互に独立し
    たクロックで動作する複数の機能ブロック回路と、 前記階層構造のうちの上位ブロックと下位ブロックとの
    間に設けられ、前記上位ブロックから入力事象発生信号
    群を受け取って保存し、前記下位ブロックの活性化を判
    定して、前記下位ブロックに対して活性化信号を送出す
    るとともに、前記下位ブロックから完了信号を含む出力
    事象発生信号を受け取って、最終完了状態を判定して、
    前記上位ブロックに最終完了信号を送出する階層間同期
    化回路とを備えた、 大規模集積回路。
  9. 【請求項９】階層間同期化回路がブロック間連結部に設
    けられたことを特徴とする請求項８に記載の大規模集積
    回路。
  10. 【請求項１０】複数の階層構造に分割され、相互に独立
    したクロックで動作する複数の機能ブロック回路と、 前記機能ブロックの上位ブロックから入力事象発生信号
    群を受け取って保存する入力事象一時記憶手段と、 前記入力事象一時記憶手段からの信号に基づき、前記機
    能ブロックの下位ブロックの活性化を判定して、前記下
    位ブロックに対して活性化信号を送出する活性化タイミ
    ング判定手段と、 前記下位ブロックから完了信号を含む出力事象発生信号
    を受取って保存する出力事象一時記憶手段と、 前記出力事象一時記憶手段からの信号に基づき、最終完
    了状態を判定して、前記上位ブロックに最終完了信号を
    送出する最終完了信号判定手段と、 を備えた大規模集積回路。
  11. 【請求項１１】入力事象一時記憶手段および出力事象一
    時記憶手段がフリップフロップ回路で構成されたことを
    特徴とする請求項１０に記載の大規模集積回路。
  12. 【請求項１２】活性化タイミング判定手段および最終完
    了信号判定手段がアンド回路プレーンおよびオア回路プ
    レーンをプログラミングして得られたものであることを
    特徴とする請求項１０に記載の大規模集積回路。
  13. 【請求項１３】活性化タイミング判定手段および最終完
    了信号判定手段がペトリネットの理論にもとづいた待ち
    合わせ制御を行うものである請求項１０に記載の大規模
    集積回路。
  14. 【請求項１４】活性化タイミング判定手段における同期
    タイミングは、外部から与えられたクロックを基に作ら
    れたものである請求項１０に記載の大規模集積回路。
  15. 【請求項１５】活性化タイミング判定手段における同期
    タイミングは、各機能ブロックで作成されたクロックを
    基に作られたものである請求項１０に記載の大規模集積
    回路。
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