JP2760333B2 - 半導体装置 - Google Patents
半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 230000002950 deficient Effects 0.000 claims description 24
- 238000012546 transfer Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に出力端子毎の部分良品を用いる半導体メモリ装置に
関する。
特に出力端子毎の部分良品を用いる半導体メモリ装置に
関する。
【０００２】
【従来の技術】図３は、従来の半導体装置の部分良品の
選別工程の流れ（フロー）を模式的に説明するための図
である。図３では、４つの出力端子を持つ半導体メモリ
製品を例として説明されている。
選別工程の流れ（フロー）を模式的に説明するための図
である。図３では、４つの出力端子を持つ半導体メモリ
製品を例として説明されている。
【０００３】この半導体メモリ製品の選別工程では、４
つの出力端子が全て良品の完動品と、４つの出力端子の
うち３つの出力端子が動作する部分良品にわけて選別が
行われる。例えば４つの出力端子のうち一の出力端子に
接続されるメモリセル等に不良がある場合にも、該一出
力端子が製品として用いない場合には良品とされ（この
部分良品は「Ｉ／Ｏ良品」とも呼ばれる）、部分良品は
製品として選別の対象とされる。
つの出力端子が全て良品の完動品と、４つの出力端子の
うち３つの出力端子が動作する部分良品にわけて選別が
行われる。例えば４つの出力端子のうち一の出力端子に
接続されるメモリセル等に不良がある場合にも、該一出
力端子が製品として用いない場合には良品とされ（この
部分良品は「Ｉ／Ｏ良品」とも呼ばれる）、部分良品は
製品として選別の対象とされる。
【０００４】その際、部分良品のメモリ製品に対して
は、通常の選別プログラムから、使用しない出力端子を
マスクするように修正した選別プログラムを作成し（例
えば完動品用の選別プログラムから出力１不良品用の選
別プログラムを作成する等）、部分良品の選別時には、
この選別プログラムを用いることが必要とされる。な
お、選別工程において被試験半導体メモリはメモリテス
タ等からテストプログラム制御のもとテストパタン信
号、電源電圧等が印加され、出力不良品の選別プログラ
ムにおいては、所定の出力端子にフェイル（例えば期待
値パタンと不一致等）が検出されてもこれをフェイルと
して判定することがないように出力端子の測定系をマス
クするように制御する。
は、通常の選別プログラムから、使用しない出力端子を
マスクするように修正した選別プログラムを作成し（例
えば完動品用の選別プログラムから出力１不良品用の選
別プログラムを作成する等）、部分良品の選別時には、
この選別プログラムを用いることが必要とされる。な
お、選別工程において被試験半導体メモリはメモリテス
タ等からテストプログラム制御のもとテストパタン信
号、電源電圧等が印加され、出力不良品の選別プログラ
ムにおいては、所定の出力端子にフェイル（例えば期待
値パタンと不一致等）が検出されてもこれをフェイルと
して判定することがないように出力端子の測定系をマス
クするように制御する。
【０００５】
【発明が解決しようとする課題】上述した選別フローに
よる、部分良品の選別においては、完動品と部分良品と
でそれぞれ異なったプログラムを作成しなければならな
いという問題点を有する他、更に、どの出力端子を使用
しない出力端子とするかによって、マスクする出力端子
が異なり、動作する出力端子の組合せの数に応じた種別
の選別プログラムを作成しなければならないという問題
点を有する。
よる、部分良品の選別においては、完動品と部分良品と
でそれぞれ異なったプログラムを作成しなければならな
いという問題点を有する他、更に、どの出力端子を使用
しない出力端子とするかによって、マスクする出力端子
が異なり、動作する出力端子の組合せの数に応じた種別
の選別プログラムを作成しなければならないという問題
点を有する。
【０００６】このため、完動品に比べて実質的に少数で
ある部分良品に対して、より多数の選別プログラム、及
び選別フローを用意することが必要とされ、その結果、
選別工程の増大、複雑及び煩雑化、更に選別コストの増
大を招くという問題を有している。
ある部分良品に対して、より多数の選別プログラム、及
び選別フローを用意することが必要とされ、その結果、
選別工程の増大、複雑及び煩雑化、更に選別コストの増
大を招くという問題を有している。
【０００７】本発明は、上記問題点に鑑みて為されたも
のであって、メモリ製品等の半導体装置の部分良品の選
別において完動品と区別することなく同じ選別を行うこ
とを可能とする半導体装置を提供することを目的とす
る。また、本発明は、選別工程及び選別プログラム作成
工程において大幅な工数の削減を達成する半導体装置を
提供することを目的とする。
のであって、メモリ製品等の半導体装置の部分良品の選
別において完動品と区別することなく同じ選別を行うこ
とを可能とする半導体装置を提供することを目的とす
る。また、本発明は、選別工程及び選別プログラム作成
工程において大幅な工数の削減を達成する半導体装置を
提供することを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、複数の出力端子を有し、前記出力端子の
全てが完動する完動品と、前記出力端子のうち用いられ
ることがない所定の出力端子を含む部分良品と、が共に
製品として利用される半導体装置において、前記部分良
品において用いられることのない前記所定の出力端子
に、他の出力端子と同様の信号を出力するための冗長回
路を備え、前記完動品を選別するためのプログラムと同
一のプログラムにて前記部分良品の選別が行われるよう
にしたことを特徴とする半導体装置を提供する。
め、本発明は、複数の出力端子を有し、前記出力端子の
全てが完動する完動品と、前記出力端子のうち用いられ
ることがない所定の出力端子を含む部分良品と、が共に
製品として利用される半導体装置において、前記部分良
品において用いられることのない前記所定の出力端子
に、他の出力端子と同様の信号を出力するための冗長回
路を備え、前記完動品を選別するためのプログラムと同
一のプログラムにて前記部分良品の選別が行われるよう
にしたことを特徴とする半導体装置を提供する。
【０００９】
【作用】このように本発明は、部分良品の不良出力端子
に正常な出力端子と同じ出力を出力させることにより、
完全良品と同一のプログラムを用いて選別が行え、プロ
グラム作成工程及び選別工程等の作業工数を削減するよ
うにしたものである。
に正常な出力端子と同じ出力を出力させることにより、
完全良品と同一のプログラムを用いて選別が行え、プロ
グラム作成工程及び選別工程等の作業工数を削減するよ
うにしたものである。
【００１０】
【発明の実施の形態】本発明の実施形態について図面を
参照して説明する。
参照して説明する。
【００１１】図１は、本発明の一実施形態の要部の回路
構成を示す図である。本実施形態に係る半導体メモリ装
置は４つの出力端子を持ち、４つの出力端子が全て良品
の完動品と、４つの出力端子のうち３つが正常に動作す
る部分良品とが、製品として選別対象とされるメモリ製
品とされるものとする。
構成を示す図である。本実施形態に係る半導体メモリ装
置は４つの出力端子を持ち、４つの出力端子が全て良品
の完動品と、４つの出力端子のうち３つが正常に動作す
る部分良品とが、製品として選別対象とされるメモリ製
品とされるものとする。
【００１２】本実施形態に係る半導体メモリ装置は、図
１に示すような構成の冗長回路を有し、ヒューズ１〜３
はそれぞれ抵抗Ｒ1〜Ｒ3を介して電源に接続され、ヒュ
ーズ１〜３と抵抗Ｒ１〜Ｒ３との接続点電位の、２段の
インバータによる正転電位、及び１段のインバータによ
る反転電位の組合せが３入力ＮＡＮＤ回路ＮＡＮＤ１〜
ＮＡＮＤ４に入力され、例えばＮＡＮＤ２の出力５（切
り替え信号）はＰチャネルＭＯＳトランジスタＭＰ１と
ＮチャネルＭＯＳトランジスタＭＮ２とゲートに接続さ
れると共に、インバータＩＮＶ７を介してＮチャネルＭ
ＯＳトランジスタＭＮ１とＰチャネルＭＯＳトランジス
タＭＰ２のゲートに接続され、ＭＯＳトランジスタＭＮ
１、ＭＰ１は第１の出力用出力バス８と出力端子用出力
バス１０の導通を制御する第１のＣＭＯＳ型パストラン
ジスタ（トランスファゲート）、ＭＯＳトランジスタＭ
Ｎ２、ＭＰ２は第２の出力用出力バス９と出力端子用出
力バス１０の導通を制御する第２のＣＭＯＳ型パストラ
ンジスタ（トランスファゲート）としてそれぞれ作用す
る。
１に示すような構成の冗長回路を有し、ヒューズ１〜３
はそれぞれ抵抗Ｒ1〜Ｒ3を介して電源に接続され、ヒュ
ーズ１〜３と抵抗Ｒ１〜Ｒ３との接続点電位の、２段の
インバータによる正転電位、及び１段のインバータによ
る反転電位の組合せが３入力ＮＡＮＤ回路ＮＡＮＤ１〜
ＮＡＮＤ４に入力され、例えばＮＡＮＤ２の出力５（切
り替え信号）はＰチャネルＭＯＳトランジスタＭＰ１と
ＮチャネルＭＯＳトランジスタＭＮ２とゲートに接続さ
れると共に、インバータＩＮＶ７を介してＮチャネルＭ
ＯＳトランジスタＭＮ１とＰチャネルＭＯＳトランジス
タＭＰ２のゲートに接続され、ＭＯＳトランジスタＭＮ
１、ＭＰ１は第１の出力用出力バス８と出力端子用出力
バス１０の導通を制御する第１のＣＭＯＳ型パストラン
ジスタ（トランスファゲート）、ＭＯＳトランジスタＭ
Ｎ２、ＭＰ２は第２の出力用出力バス９と出力端子用出
力バス１０の導通を制御する第２のＣＭＯＳ型パストラ
ンジスタ（トランスファゲート）としてそれぞれ作用す
る。
【００１３】ウエハ試験等で部分良品であると判定され
た半導体チップは、例えばヒューズ１が切断され、対応
する出力の切り替え信号をイネーブル（Ｌｏｗレベル）
とする。
た半導体チップは、例えばヒューズ１が切断され、対応
する出力の切り替え信号をイネーブル（Ｌｏｗレベル）
とする。
【００１４】また、これと同時に２本のヒューズ２及び
３を適当な組合せによって切断し、出力を切り替える出
力端子を選択する。
３を適当な組合せによって切断し、出力を切り替える出
力端子を選択する。
【００１５】例えば４つの出力のうち、第２の出力のみ
が正常に動作しないチップでは、ヒューズ１及びヒュー
ズ２を切断することにより、ヒューズ１、２と抵抗Ｒ
１、Ｒ２の接続点の電位を入力するインバータＩＮＶ
１、ＩＮＶ５の入力電位はＨｉｇｈレベルとなり、ヒュ
ーズ３と抵抗Ｒ３の接続点の電位を入力するインバータ
ＩＮＶ３の入力電位はＬｏｗレベルとされ、このため第
２のＮＡＮＤ回路ＮＡＮＤ２の３つの入力電位がＨｉｇ
ｈレベルとされ、ＮＡＮＤ２の出力である切替信号５
（第２の出力端子に接続する出力信号１０を切り替える
信号でありＣＭＯＳ型パストランジスタの制御信号）は
ＨｉｇｈレベルからＬｏｗレベルへと変化する。
が正常に動作しないチップでは、ヒューズ１及びヒュー
ズ２を切断することにより、ヒューズ１、２と抵抗Ｒ
１、Ｒ２の接続点の電位を入力するインバータＩＮＶ
１、ＩＮＶ５の入力電位はＨｉｇｈレベルとなり、ヒュ
ーズ３と抵抗Ｒ３の接続点の電位を入力するインバータ
ＩＮＶ３の入力電位はＬｏｗレベルとされ、このため第
２のＮＡＮＤ回路ＮＡＮＤ２の３つの入力電位がＨｉｇ
ｈレベルとされ、ＮＡＮＤ２の出力である切替信号５
（第２の出力端子に接続する出力信号１０を切り替える
信号でありＣＭＯＳ型パストランジスタの制御信号）は
ＨｉｇｈレベルからＬｏｗレベルへと変化する。
【００１６】これにより、ＭＯＳトランジスタＭＮ１と
ＭＰ１からなる第１のＣＭＯＳ型パストランジスタは導
通状態となり、一方、ＭＯＳトランジスタＭＮ２とＭＰ
２からなるＣＭＯＳ型パストランジスタは非導通状態と
され、第２の出力端子に接続される信号１０は第２の出
力に対応するメモリセルに接続された信号９から、第１
の出力に対応するメモリセルに接続された出力用出力バ
ス８に切り替えられる。
ＭＰ１からなる第１のＣＭＯＳ型パストランジスタは導
通状態となり、一方、ＭＯＳトランジスタＭＮ２とＭＰ
２からなるＣＭＯＳ型パストランジスタは非導通状態と
され、第２の出力端子に接続される信号１０は第２の出
力に対応するメモリセルに接続された信号９から、第１
の出力に対応するメモリセルに接続された出力用出力バ
ス８に切り替えられる。
【００１７】すなわち、第２の出力端子には、第１の出
力端子と同じ信号が出力されることになる。
力端子と同じ信号が出力されることになる。
【００１８】このようにして、正常に動作しない出力端
子の出力を、正常に動作している端子と同一とすること
により、図２に選別工程を模式的に示すように、部分良
品に対して、完動品と同じ選別プログラムを用いること
ができる（例えば第１、第２の出力に同一パタン（又は
電位）が出力される試験等では部分良品は完動品用の選
別プログラムでもフェイルとならない）。
子の出力を、正常に動作している端子と同一とすること
により、図２に選別工程を模式的に示すように、部分良
品に対して、完動品と同じ選別プログラムを用いること
ができる（例えば第１、第２の出力に同一パタン（又は
電位）が出力される試験等では部分良品は完動品用の選
別プログラムでもフェイルとならない）。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
部分良品の不良出力端子に正常な出力端子と同じ出力を
出力させることにより、完全良品と同一の選別プログラ
ムを用いることができ選別プログラム作成、選別の工程
等の作業工数を大幅に削減することができるという効果
を有する。
部分良品の不良出力端子に正常な出力端子と同じ出力を
出力させることにより、完全良品と同一の選別プログラ
ムを用いることができ選別プログラム作成、選別の工程
等の作業工数を大幅に削減することができるという効果
を有する。
【図１】本発明の一実施形態の要部を示す図である。
【図２】本発明の一実施形態に係る半導体装置における
完全良品と部分良品の選別フローを示す図である。
完全良品と部分良品の選別フローを示す図である。
【図３】従来の半導体装置における完全良品と部分良品
の選別フローを示す図である。
の選別フローを示す図である。
１〜４ 部分良品用ヒューズ ４〜７ 第１〜４の出力端子用切り替え信号線 ８、９ 第１、第２の出力用出力バス １０ 第２の出力端子用出力バス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 G11C 29/00 H01L 21/822 H01L 27/04
Claims (2)
- 【請求項１】複数の出力端子を有し、前記出力端子の全
てが完動する完動品と、前記出力端子のうち用いられる
ことがない所定の出力端子を含む部分良品と、が共に製
品として利用される半導体装置において、 前記部分良品において用いられることのない前記所定の
出力端子に、他の出力端子と同様の信号を出力するため
の冗長回路を備え、 前記完動品を選別するためのプログラムと同一のプログ
ラムにて前記部分良品の選別が行われるようにしたこと
を特徴とする半導体装置。 - 【請求項２】前記冗長回路が、出力不良の有無に応じて
切断されるヒューズを複数備えると共に、該ヒューズの
切断の有無の情報をデコードして出力端子に出力する信
号を切り換える制御信号を出力する回路手段と、該制御
信号により導通／非導通が制御されるトランスファゲー
トを少なくとも二つの出力用バスと一の出力端子用バス
との間に並列して挿入し、部分良品の不良出力端子に対
して他の出力端子と同一の出力信号を出力するように構
成されたことを特徴とする請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7323628A JP2760333B2 (ja) | 1995-11-17 | 1995-11-17 | 半導体装置 |
| US08/751,729 US5802007A (en) | 1995-11-17 | 1996-11-18 | Semiconductor device having redundancy controlling circuit for selectively connecting signal paths to pin |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7323628A JP2760333B2 (ja) | 1995-11-17 | 1995-11-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09145775A JPH09145775A (ja) | 1997-06-06 |
| JP2760333B2 true JP2760333B2 (ja) | 1998-05-28 |
Family
ID=18156859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7323628A Expired - Fee Related JP2760333B2 (ja) | 1995-11-17 | 1995-11-17 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5802007A (ja) |
| JP (1) | JP2760333B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011744A (en) * | 1997-07-16 | 2000-01-04 | Altera Corporation | Programmable logic device with multi-port memory |
| US6972612B2 (en) * | 1999-06-22 | 2005-12-06 | Samsung Electronics Co., Ltd. | Semiconductor device with malfunction control circuit and controlling method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229966A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体集積回路 |
| JP3059024B2 (ja) * | 1993-06-15 | 2000-07-04 | 沖電気工業株式会社 | 半導体記憶回路 |
-
1995
- 1995-11-17 JP JP7323628A patent/JP2760333B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-18 US US08/751,729 patent/US5802007A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5802007A (en) | 1998-09-01 |
| JPH09145775A (ja) | 1997-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980217 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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