JP2747697B2 - ダイナミック分周器 - Google Patents
ダイナミック分周器Info
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- JP2747697B2 JP2747697B2 JP63126740A JP12674088A JP2747697B2 JP 2747697 B2 JP2747697 B2 JP 2747697B2 JP 63126740 A JP63126740 A JP 63126740A JP 12674088 A JP12674088 A JP 12674088A JP 2747697 B2 JP2747697 B2 JP 2747697B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロ波周波数帯の周波数シンセサイザに
利用するに適する。
利用するに適する。
本発明は、インバータ回路とその出力に接続されたス
イッチ回路とを一つの要素とするダイナミック分周器に
おいて、この要素を多段に縦続接続することにより、2n
以外の分周比を実現するものである。
イッチ回路とを一つの要素とするダイナミック分周器に
おいて、この要素を多段に縦続接続することにより、2n
以外の分周比を実現するものである。
第５図に従来例のダイナミック分周器を示す。この回
路は、米国学会IEEEの雑誌SCの1983年６月号（M.Rocchi
et al″GaAs digital dynamic ICs for applications
up to 10GHz″,IEEE Journal of Solid−State Circuit
s,vol.SC−18,No.3,p.371,June1983.）に掲載されたも
ので、一つのインバータ回路２とこの出力に接続された
スイッチ回路３と、このスイッチ回路３の出力を上記イ
ンバータ回路２の入力に帰還接続するとともに、このス
イッチ回路３の制御入力を入力端子１に接続し、このス
イッチ回路３の出力を出力端子４に接続したものであ
る。
路は、米国学会IEEEの雑誌SCの1983年６月号（M.Rocchi
et al″GaAs digital dynamic ICs for applications
up to 10GHz″,IEEE Journal of Solid−State Circuit
s,vol.SC−18,No.3,p.371,June1983.）に掲載されたも
ので、一つのインバータ回路２とこの出力に接続された
スイッチ回路３と、このスイッチ回路３の出力を上記イ
ンバータ回路２の入力に帰還接続するとともに、このス
イッチ回路３の制御入力を入力端子１に接続し、このス
イッチ回路３の出力を出力端子４に接続したものであ
る。
第６図にこの回路の動作タイムチャートを示す。すな
わちこの回路は、入力端子１の電圧V1がハイレベルのと
きスイッチ回路３が導通し、インバータ回路２の出力電
圧V3は出力電圧V2として出力端子４に出力されるととも
に、インバータ回路２の入力に帰還される。インバータ
回路２はその入力電圧が変化すると、その動作遅延時間
tdの後に出力電圧が反転する。
わちこの回路は、入力端子１の電圧V1がハイレベルのと
きスイッチ回路３が導通し、インバータ回路２の出力電
圧V3は出力電圧V2として出力端子４に出力されるととも
に、インバータ回路２の入力に帰還される。インバータ
回路２はその入力電圧が変化すると、その動作遅延時間
tdの後に出力電圧が反転する。
第６図のように時刻ｔ＝０で、インバータ回路２の入
力V2がローレベルでその出力V3がハイレベルであると
き、入力端子１の電圧V1がハイレベルになると、スイッ
チ回路３が導通し、インバータ回路２の入力V2は反転す
る。これによりインバータ回路２の動作遅延時間td後に
その出力V3が反転する（ｔ＝２）。このとき入力端子１
の電圧V1はローレベルに戻っているから、電圧V3がロー
レベルになっても、電圧V2はハイレベルのままであり、
これは次の導通状態まで維持される。次に時刻ｔ＝３で
入力端子１の電圧がハイレベルになると、スイッチ回路
３が再び導通し、インバータ回路２の入力電圧V2は出力
電圧V3と等しいローレベルに反転する。これから時間td
後に、出力電圧V3は反転する（ｔ＝５）。このときすで
に、入力端子１の電圧V1はローレベルに戻っているか
ら、電圧V3がハイレベルになっても電圧V2はローレベル
のままであり、これは次の導通状態まで維持される。こ
れを繰り返すことにより、端子１の信号周期に対する端
子４の信号周期は２倍になる。
力V2がローレベルでその出力V3がハイレベルであると
き、入力端子１の電圧V1がハイレベルになると、スイッ
チ回路３が導通し、インバータ回路２の入力V2は反転す
る。これによりインバータ回路２の動作遅延時間td後に
その出力V3が反転する（ｔ＝２）。このとき入力端子１
の電圧V1はローレベルに戻っているから、電圧V3がロー
レベルになっても、電圧V2はハイレベルのままであり、
これは次の導通状態まで維持される。次に時刻ｔ＝３で
入力端子１の電圧がハイレベルになると、スイッチ回路
３が再び導通し、インバータ回路２の入力電圧V2は出力
電圧V3と等しいローレベルに反転する。これから時間td
後に、出力電圧V3は反転する（ｔ＝５）。このときすで
に、入力端子１の電圧V1はローレベルに戻っているか
ら、電圧V3がハイレベルになっても電圧V2はローレベル
のままであり、これは次の導通状態まで維持される。こ
れを繰り返すことにより、端子１の信号周期に対する端
子４の信号周期は２倍になる。
このダイナミック分周器は、フリップフロップ回路を
用いたスタティック型の分周器に比べてその構成が簡単
であり、高速の分周動作が可能である。
用いたスタティック型の分周器に比べてその構成が簡単
であり、高速の分周動作が可能である。
このダイナミック分周器はその分周比（入力端子１の
入力信号周期に対する出力端子４の出力信号周期）は２
であり、このダイナミック分周器を多段に連続すること
により、分周比として2nを実現することができる。
入力信号周期に対する出力端子４の出力信号周期）は２
であり、このダイナミック分周器を多段に連続すること
により、分周比として2nを実現することができる。
しかし、このダイナミック分周器は2n以外の分周比を
実現することができないため、周波数シンセサイザその
他の応用回路において、汎用性に欠ける。
実現することができないため、周波数シンセサイザその
他の応用回路において、汎用性に欠ける。
本発明はこれを改良するもので、ダイナミック分周器
の特性を生かして、分周比として2n以外の値を実現する
ことができる回路を提供することを目的とする。
の特性を生かして、分周比として2n以外の値を実現する
ことができる回路を提供することを目的とする。
本発明は、インバータ回路とそのインバータ回路の出
力に接続されたスイッチ回路とを一つの要素として、こ
の要素が複数ｎ段縦続に接続され、最終段のスイッチ回
路の出力が出力端子に接続されるとともに初段のインバ
ータ回路の入力に帰還接続され、上記各要素のスイッチ
回路の制御信号が共通に入力端子に接続された回路を含
むことを特徴とする。
力に接続されたスイッチ回路とを一つの要素として、こ
の要素が複数ｎ段縦続に接続され、最終段のスイッチ回
路の出力が出力端子に接続されるとともに初段のインバ
ータ回路の入力に帰還接続され、上記各要素のスイッチ
回路の制御信号が共通に入力端子に接続された回路を含
むことを特徴とする。
ここで「インバータ回路」とは、入力信号に対して反
転位相の出力信号を送出する回路を言い、位相反転型の
増幅器、NAND回路、NOR回路、EXOR回路などはここで言
うインバータ回路に含まれる。
転位相の出力信号を送出する回路を言い、位相反転型の
増幅器、NAND回路、NOR回路、EXOR回路などはここで言
うインバータ回路に含まれる。
イバータ回路は、その動作遅延時間tdが入力端子の信
号の１周期内でスイッチ回路が導通状態となる時間より
大きく、入力端子の信号の１周期より小さくなる特性の
ものが選ばれる。上記構造において、複数のインバータ
回路の出力が特定の組み合わせにあり、その場合に分周
器が非所望モードで動作する可能性のある場合には、そ
の特定の組み合わせを検出する論理回路を設け、この論
理回路の検出出力にしたがってその複数のインバータ回
路の一部の出力レベルを強制的に変更させることによ
り、非所望モードにおける動作を回避することができ
る。
号の１周期内でスイッチ回路が導通状態となる時間より
大きく、入力端子の信号の１周期より小さくなる特性の
ものが選ばれる。上記構造において、複数のインバータ
回路の出力が特定の組み合わせにあり、その場合に分周
器が非所望モードで動作する可能性のある場合には、そ
の特定の組み合わせを検出する論理回路を設け、この論
理回路の検出出力にしたがってその複数のインバータ回
路の一部の出力レベルを強制的に変更させることによ
り、非所望モードにおける動作を回避することができ
る。
インバータ回路の入力に与えられた電圧レベルは、イ
ンバータ回路の動作遅延時間tdの経過後にその出力に反
転して現わる。この出力のレベルは入力端子の信号に同
期して導通状態となるスイッチ回路により次の段に伝達
される。したがって上記要素がｎ段縦続接続された回路
では、入力端子にパルスがｎ回入力すると出力端子の電
圧レベルが反転し、さらに入力端子にパルスがｎ回入力
すると出力端子の電圧レベルが元のレベルに戻る。すな
わち入力パルスが2n回入力する毎に１回の出力パルスが
送出されることになり、分周比2nの分周器となる。
ンバータ回路の動作遅延時間tdの経過後にその出力に反
転して現わる。この出力のレベルは入力端子の信号に同
期して導通状態となるスイッチ回路により次の段に伝達
される。したがって上記要素がｎ段縦続接続された回路
では、入力端子にパルスがｎ回入力すると出力端子の電
圧レベルが反転し、さらに入力端子にパルスがｎ回入力
すると出力端子の電圧レベルが元のレベルに戻る。すな
わち入力パルスが2n回入力する毎に１回の出力パルスが
送出されることになり、分周比2nの分周器となる。
上記接続により分周比として６または10などの実用的
に有用な回路が実現できる。これを用いてデュアルモジ
ュラス、パルススワローカウンタが実現でき、これを用
いて周波数シンセサイダの設計自由度が大幅に向上す
る。
に有用な回路が実現できる。これを用いてデュアルモジ
ュラス、パルススワローカウンタが実現でき、これを用
いて周波数シンセサイダの設計自由度が大幅に向上す
る。
第１図は本発明実施例回路のブロック構成図である。
この回路は、インバータ回路22とスイッチ回路31とを一
組の要素として、これを３組各出力が次の段の入力に接
続されるように縦続に接続した回路であり、第三段目の
スイッチ回路33の出力を第一段目のインバータ回路21の
入力に帰還接続する。また、各スイッチ回路31、32、33
の制御入力を共通に接続して入力端子１に接続し、第三
段フレームのスイッチ回路33の出力を出力端子４に接続
する。
この回路は、インバータ回路22とスイッチ回路31とを一
組の要素として、これを３組各出力が次の段の入力に接
続されるように縦続に接続した回路であり、第三段目の
スイッチ回路33の出力を第一段目のインバータ回路21の
入力に帰還接続する。また、各スイッチ回路31、32、33
の制御入力を共通に接続して入力端子１に接続し、第三
段フレームのスイッチ回路33の出力を出力端子４に接続
する。
各スイッチ回路31、32、33はその制御入力がハイレベ
ルのときに導通状態であり、ローレベルのときに開放状
態である。また各インバータ回路21、22、23には動作が
遅延があり、その入力が反転してから動作遅延時間td後
に出力が入力と反対のレベルにに反転する。
ルのときに導通状態であり、ローレベルのときに開放状
態である。また各インバータ回路21、22、23には動作が
遅延があり、その入力が反転してから動作遅延時間td後
に出力が入力と反対のレベルにに反転する。
第１図の回路の全体の動作は、端子１の電圧がハイレ
ベルになる毎に各インバータ回路の出力電圧が次の段イ
ンバータ回路の入力電圧として伝達するから、端子１の
電圧の変化３で出力端子４の電圧レベルが反転し、次の
３回で再び出力端子４の電圧レベルが元のレベルに戻
る。すなわち、入力端子１のパルス６回で出力端子４の
パルスが１回発生することになる。つまり分周比が６に
なる。
ベルになる毎に各インバータ回路の出力電圧が次の段イ
ンバータ回路の入力電圧として伝達するから、端子１の
電圧の変化３で出力端子４の電圧レベルが反転し、次の
３回で再び出力端子４の電圧レベルが元のレベルに戻
る。すなわち、入力端子１のパルス６回で出力端子４の
パルスが１回発生することになる。つまり分周比が６に
なる。
さらに詳しい動作を第２図に示すタイムチャートを用
いて説明する。V1は入力端子１の電圧、V21、V22、V23
はインバータ回路21、22、23の入力電圧V31、V32、V33
は各スイッチ回路31、32、33の入力電圧である。
いて説明する。V1は入力端子１の電圧、V21、V22、V23
はインバータ回路21、22、23の入力電圧V31、V32、V33
は各スイッチ回路31、32、33の入力電圧である。
インバータ回路21に着目して、その入力電圧V21がレ
ーレベルで出力電圧V31がハイレベルであるｔ＝３にお
いて、入力端子１の電圧がハイレベルになると、各スイ
ッチ回路31、32、33が一斉に導通状態になり、電圧V21
は前段の電圧V31と等しいハイレベルに設定する。これ
からインバータ回路21の動作遅延時間tdが経過すると、
電圧V31は入力電圧V21の反対レベルすなわちローレベル
に反転する（ｔ＝５）。このときすでに、入力端子の電
圧V1はローレベルに戻っていて、各スイッチ回路33は開
放状態であるから、入力電圧V21はハイレベルのまま維
持され、次に電圧V33がローレベルになり、かつスイッ
チ回路33が導通状態になる時刻ｔ＝12までこれが保たれ
る。
ーレベルで出力電圧V31がハイレベルであるｔ＝３にお
いて、入力端子１の電圧がハイレベルになると、各スイ
ッチ回路31、32、33が一斉に導通状態になり、電圧V21
は前段の電圧V31と等しいハイレベルに設定する。これ
からインバータ回路21の動作遅延時間tdが経過すると、
電圧V31は入力電圧V21の反対レベルすなわちローレベル
に反転する（ｔ＝５）。このときすでに、入力端子の電
圧V1はローレベルに戻っていて、各スイッチ回路33は開
放状態であるから、入力電圧V21はハイレベルのまま維
持され、次に電圧V33がローレベルになり、かつスイッ
チ回路33が導通状態になる時刻ｔ＝12までこれが保たれ
る。
次段のインバータ回路22についても、その次の段のイ
ンバータ回路23についても、同様の動作が時刻を順次ず
らして行われる。そして、入力端子１に６個のパルスが
入力されたときに、全てのインバータ回路21、22、23が
はじめの状態に戻る。すなわち、入力端子１のパルス６
回で出力端子４のパルスが１回送出されることになり、
分周比６の分周器として動作する。
ンバータ回路23についても、同様の動作が時刻を順次ず
らして行われる。そして、入力端子１に６個のパルスが
入力されたときに、全てのインバータ回路21、22、23が
はじめの状態に戻る。すなわち、入力端子１のパルス６
回で出力端子４のパルスが１回送出されることになり、
分周比６の分周器として動作する。
ここで、イバータ回路の動作遅延時間tdについて考え
ると、この動作遅延時間tdは入力端子１の入力信号周期
に相応の時間のものを用いることがよい。さらに詳しく
は、上に示したタイムチャートのように理想的な状態で
は、動作遅延時間tdはスイッチ回路が導通状態にある時
間幅（入力信号のパルス幅に対応する）より大きく、し
かも入力信号の周期より小さいことが条件となる。しか
しスイッチ回路にも動作遅延時間があるとともに、実用
的な回路では動作波形は時間軸に対して傾斜をもつ波形
となるので、所望の動作周期に対応して各素子の特性は
余裕をもたせて選択し設計することが望ましい。
ると、この動作遅延時間tdは入力端子１の入力信号周期
に相応の時間のものを用いることがよい。さらに詳しく
は、上に示したタイムチャートのように理想的な状態で
は、動作遅延時間tdはスイッチ回路が導通状態にある時
間幅（入力信号のパルス幅に対応する）より大きく、し
かも入力信号の周期より小さいことが条件となる。しか
しスイッチ回路にも動作遅延時間があるとともに、実用
的な回路では動作波形は時間軸に対して傾斜をもつ波形
となるので、所望の動作周期に対応して各素子の特性は
余裕をもたせて選択し設計することが望ましい。
第３図は本発明第二実施例回路のブロック構成図であ
る。この動作タイムチャートを第４図に示す。この回路
はインバータ回路およびその出力に接続されたスイッチ
回路を一組の要素として、この要素を５段縦続に接続し
た回路である。各スイッチ回路はその制御入力が共通に
入力端子１に接続されて一斉に連動動作する。また最終
段のスイッチ回路の出力は初段のインバータ回路の入力
に帰還接続され、この最終段のスイッチ回路の出力が出
力端子４に接続される。
る。この動作タイムチャートを第４図に示す。この回路
はインバータ回路およびその出力に接続されたスイッチ
回路を一組の要素として、この要素を５段縦続に接続し
た回路である。各スイッチ回路はその制御入力が共通に
入力端子１に接続されて一斉に連動動作する。また最終
段のスイッチ回路の出力は初段のインバータ回路の入力
に帰還接続され、この最終段のスイッチ回路の出力が出
力端子４に接続される。
この第二実施例回路では、各インバータ回路の入力電
圧は、反転されて、各インバータ回路の動作遅延時間td
後にその出力に現れる。その出力に現れた電圧は入力端
子１の信号にしたがって導通状態となる各スイッチ回路
により、１回導通状態となる毎に次の段に伝達される。
したがって、出力端子４の電圧は、入力端子１にパルス
が５回印加されると反転状態になり、さらに入力端子１
にパルスが５回印加されると元の状態に戻る。すなわ
ち、入力パルスが10回印加される毎に出力パルスが１回
送出されることになり、分周比が10の分周器となる。第
４図に示す動作タイムチャートについては同様に理解で
きるので詳しい説明は省略する。
圧は、反転されて、各インバータ回路の動作遅延時間td
後にその出力に現れる。その出力に現れた電圧は入力端
子１の信号にしたがって導通状態となる各スイッチ回路
により、１回導通状態となる毎に次の段に伝達される。
したがって、出力端子４の電圧は、入力端子１にパルス
が５回印加されると反転状態になり、さらに入力端子１
にパルスが５回印加されると元の状態に戻る。すなわ
ち、入力パルスが10回印加される毎に出力パルスが１回
送出されることになり、分周比が10の分周器となる。第
４図に示す動作タイムチャートについては同様に理解で
きるので詳しい説明は省略する。
第７図は本発明第三実施例回路のブロック構成図であ
る。この回路は、第１図で説明した第一実施例回路にモ
ード設定回路を付加してその動作を改良したものであ
る。モード設定回路は各インバータ回路の出力端子を一
つのアンド回路６の入力に接続し、このアンド回路６の
出力を第一段目のインバータ回路に帰還接続された信号
とオア回路を介して接続するものである。
る。この回路は、第１図で説明した第一実施例回路にモ
ード設定回路を付加してその動作を改良したものであ
る。モード設定回路は各インバータ回路の出力端子を一
つのアンド回路６の入力に接続し、このアンド回路６の
出力を第一段目のインバータ回路に帰還接続された信号
とオア回路を介して接続するものである。
第１図で説明した第一実施例回路は、分周比が６であ
る分周器として動作するが、何らかの条件で全てのイン
バータ回路の出力が一様にハイレベルまたローレベルに
なってしまうと、別のモードで動作する。これを第８図
に非所望モードのタイムチャートとして示す。すなわ
ち、この非所望モードでは、時刻ｔ＝０で各インバータ
回路の出力電圧V31、V32、V33が全てハイレベルにあ
り、ここを起点として動作させるとこの分周器はその分
周比が２となる。
る分周器として動作するが、何らかの条件で全てのイン
バータ回路の出力が一様にハイレベルまたローレベルに
なってしまうと、別のモードで動作する。これを第８図
に非所望モードのタイムチャートとして示す。すなわ
ち、この非所望モードでは、時刻ｔ＝０で各インバータ
回路の出力電圧V31、V32、V33が全てハイレベルにあ
り、ここを起点として動作させるとこの分周器はその分
周比が２となる。
第７図に示す第三実施例回路は分周器が非所望モード
に陥ることがないようにモード設定回路を付加したもの
である。すなわち、各インバータ回路の出力を一つのア
ンド回路６の入力に接続し、このアンド回路６に出力が
あるとき、すなわち、全てのインバータ回路の出力が一
致しているときには、第一段目のインバータ回路を強制
的に反転させる。このモード設定回路により、起動時あ
るいはその他の条件によって回路が非所望モードに陥る
ことがあっても、これを強制的に所望モードに復帰させ
ることができる。この回路が所望モードにあるときはア
ンド回路６の入力がすべて一致した電圧レベルになるこ
とはないから、このモード設定回路が付加されたこと
は、所望モードの動作をなんら妨害しない。
に陥ることがないようにモード設定回路を付加したもの
である。すなわち、各インバータ回路の出力を一つのア
ンド回路６の入力に接続し、このアンド回路６に出力が
あるとき、すなわち、全てのインバータ回路の出力が一
致しているときには、第一段目のインバータ回路を強制
的に反転させる。このモード設定回路により、起動時あ
るいはその他の条件によって回路が非所望モードに陥る
ことがあっても、これを強制的に所望モードに復帰させ
ることができる。この回路が所望モードにあるときはア
ンド回路６の入力がすべて一致した電圧レベルになるこ
とはないから、このモード設定回路が付加されたこと
は、所望モードの動作をなんら妨害しない。
この第７図に示す例は縦続接続された数が３であり、
分周比が６の回路について、３個のインバータ回路の出
力が同一のレベルになる場合を説明したが、本発明によ
り構成されるさまざまな分周比のダイナミック分周器に
ついては、これと異なる条件で非所望モードが発生する
場合があり、これらの場合にも、同様にその非所望モー
ドとなる条件を検出する論理回路と、この論理回路の検
出出力にしたがって、一部のインバータ回路についてそ
の出力レベルを強制的に反転させることにより、その非
所望モードで動作することを回避させる構成を実現する
ことができる。
分周比が６の回路について、３個のインバータ回路の出
力が同一のレベルになる場合を説明したが、本発明によ
り構成されるさまざまな分周比のダイナミック分周器に
ついては、これと異なる条件で非所望モードが発生する
場合があり、これらの場合にも、同様にその非所望モー
ドとなる条件を検出する論理回路と、この論理回路の検
出出力にしたがって、一部のインバータ回路についてそ
の出力レベルを強制的に反転させることにより、その非
所望モードで動作することを回避させる構成を実現する
ことができる。
第９図は本発明第四実施例回路のブロック構成図であ
る。この回路は本発明の応用回路の一例である。すなわ
ち第９図において、分周器41は第１図に示す分周比が６
の第一実施例回路であり、分周器42は第３図で説明した
分周比が10の第二実施例回路である。この二つの分周器
41および42を並行して動作させておき、その出力を切替
回路を介して出力端子４に導く構成である。切替回路は
切替制御入力端子５の信号にしたがって、スイッチ回路
51または52のいずれかが導通状態となるように構成され
ている。
る。この回路は本発明の応用回路の一例である。すなわ
ち第９図において、分周器41は第１図に示す分周比が６
の第一実施例回路であり、分周器42は第３図で説明した
分周比が10の第二実施例回路である。この二つの分周器
41および42を並行して動作させておき、その出力を切替
回路を介して出力端子４に導く構成である。切替回路は
切替制御入力端子５の信号にしたがって、スイッチ回路
51または52のいずれかが導通状態となるように構成され
ている。
この第９図の回路を用いることにより、分周比６また
は分周比10を１ビットの切替信号により切替えて実現で
きるので、周波数シンセサイザにおいてきわめて有用で
ある。
は分周比10を１ビットの切替信号により切替えて実現で
きるので、周波数シンセサイザにおいてきわめて有用で
ある。
以上説明したように、本発明によれば、ダイナミック
分周器としてきわめて高い周波数まで安定に動作すると
ともに、回路構成が簡単である優れた特性を維持しなが
ら、分周比が2n以外の分周器を実現することができる。
分周器としてきわめて高い周波数まで安定に動作すると
ともに、回路構成が簡単である優れた特性を維持しなが
ら、分周比が2n以外の分周器を実現することができる。
また、モード設定回路を付加する構成では、回路が非
所望モードに陥って所望の分周比以外の分周比で動作す
る不都合を確実に回避できる効果がある。
所望モードに陥って所望の分周比以外の分周比で動作す
る不都合を確実に回避できる効果がある。
本発明は、マイクロ波周波数での周波数シンセサイザ
に利用して、その設計自由度を向上するとともにその構
成をいちじるしく簡単化することができる。
に利用して、その設計自由度を向上するとともにその構
成をいちじるしく簡単化することができる。
第１図は本発明第一実施例のブロック構成図。 第２図はその動作タイムチャート。 第３図は本発明第二実施例のブロック構成図。 第４図はその動作タイムチャート。 第５図は従来例回路のブロック構成図。 第６図はその動作タイムチャート。 第７図はモード設定回路を付加した本発明第三実施例回
路のブロック構成図。 第８図は非所望モードを説明するタイムチャート。 第９図は本発明の応用例を示す第四実施例回路のブロッ
ク構成図。 １……分周すべき信号が入力する入力端子、４……分周
された信号が送出される出力端子、５……切替制御信号
が入力する端子、６……アンド回路、７……オア回路。
路のブロック構成図。 第８図は非所望モードを説明するタイムチャート。 第９図は本発明の応用例を示す第四実施例回路のブロッ
ク構成図。 １……分周すべき信号が入力する入力端子、４……分周
された信号が送出される出力端子、５……切替制御信号
が入力する端子、６……アンド回路、７……オア回路。
Claims (1)
- 【請求項１】インバータ回路とこのインバータ回路の出
力を通過または遮断して次段のインバータ回路へ接続す
るスイッチ回路とを一つの要素とし、このインバータ回
路とスイッチ回路の要素が複数段縦続に接続され、最終
段のスイッチ回路の出力が出力端子に接続されるととも
に初段のインバータ回路の入力に帰還接続され、上記各
段のスイッチ回路の制御信号が共通に入力端子に接続さ
れた回路を含み、 複数のインバータ回路の出力が非所望モードで動作する
特定の組み合わせになることを検出する論理回路と、こ
の回路の検出出力にしたがって上記インバータ回路の内
の一部の出力を強制的に反転させる回路手段とを備えた ことを特徴とするダイナミック分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126740A JP2747697B2 (ja) | 1988-05-23 | 1988-05-23 | ダイナミック分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126740A JP2747697B2 (ja) | 1988-05-23 | 1988-05-23 | ダイナミック分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01295528A JPH01295528A (ja) | 1989-11-29 |
| JP2747697B2 true JP2747697B2 (ja) | 1998-05-06 |
Family
ID=14942731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126740A Expired - Lifetime JP2747697B2 (ja) | 1988-05-23 | 1988-05-23 | ダイナミック分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747697B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738423A (ja) * | 1993-07-23 | 1995-02-07 | Mitsubishi Electric Corp | 分周回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245317B2 (ja) * | 1982-06-29 | 1990-10-09 | Matsushita Electric Works Ltd | Hodentoheiretsutatotentosochi |
| JPS60121822A (ja) * | 1983-12-05 | 1985-06-29 | Toshiba Corp | カウンタ回路 |
-
1988
- 1988-05-23 JP JP63126740A patent/JP2747697B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01295528A (ja) | 1989-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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