JP2741769B2 - Liquid crystal display - Google Patents

Liquid crystal display

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JP2741769B2
JP2741769B2 JP761489A JP761489A JP2741769B2 JP 2741769 B2 JP2741769 B2 JP 2741769B2 JP 761489 A JP761489 A JP 761489A JP 761489 A JP761489 A JP 761489A JP 2741769 B2 JP2741769 B2 JP 2741769B2
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秀明 谷口
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

〔産業上の利用分野〕 この発明はたとえば薄膜トランジスタと画素電極とを
画素の一構成要素とするアクティブ・マトリックス方式
のカラー液晶表示装置等の液晶表示装置に関するもので
ある。 〔従来の技術〕 従来のアクティブ・マトリックス方式の液晶表示装に
おいては、特開昭61−151516号公報に示されるように、
走査信号線、ゲート電極、保持容量素子の電極膜をITO
(インジュウム・錫酸化物)膜で構成しており、また保
持容量素子の電極膜を走査信号線から分岐させている。 またカラーフィルタを形成する基板にブラックマトリ
ックスを設けコントラストを向上する構成も特開昭59−
46626号公報で公知である。 さらにブラックマトリックスにより薄膜トランジスタ
を遮光する構成も特開昭61−38931,特開昭61−105583号
公報により公知である。 しかしいずれの公知例も保持容量素子とブラックマト
リックスとの関係には着目していない。 〔発明が解決しようとする課題〕 しかし、このような液晶表示装置においては、ITO膜
のシート抵抗が大きいから、走査信号線の抵抗が大きく
なるので、画素電極への信号書き込みができなくなる。 そこで、走査信号線、ゲート電極、保持容量素子の電
極膜をクロム膜で構成することが考えられ、この場合に
走査信号線と保持容量素子の電極膜とを一体に形成する
と、走査信号線と映像信号線との交差部における走査信
号線と映像信号線との重なり面積が大きくなるので、走
査信号線と映像信号線との間のショートが多くなり、歩
留まりが悪くなる。 また、走査信号線、保持容量素子の電極膜をクロム膜
で構成したときに、保持容量素子の電極膜を走査信号線
から分岐させてたときには、開口率が低下するから、画
像が暗くなる。 また保持容量素子の電極をクロム膜等の遮光性の金属
膜で形成した場合、保持容量素子までブラックマトリッ
クスで覆うと開口率が低下する問題がある。 この発明は上述の課題を解決するためになされたもの
で、画素電極への信号書き込みができなくなることがな
く、しかも歩留まりがよい液晶表示装置、画像が明るい
液晶表示装置を提供することを目的とする。 〔課題を解決するための手段〕 上記目的を達成するために、この発明においては、画
素電極と走査信号線とが重なる部分に保持容量を設け、
走査信号線を金属膜で形成し、上記保持容量はブラック
マトリックスから露出させたことを特徴とする。 〔作用〕 この液晶表示装置においては、遮光性を有する保持容
量がブラックマトリックスから露出しているので、保持
容量電極も画素の輪郭を形成することに寄与し、保持容
量をブラックマトリックスで完全に覆う場合に比べて開
口率を大きくすることが出来る。 また、光導電性の高いアモルファスシリコンを半導体
層に用いた液晶表示装置に本発明を適用することによ
り、外部光により薄膜トランジスタが誤動作するのを防
止することが出来る。 また、走査信号線にクロム膜を用いることにより配線
抵抗を下げることが出来、画素電極への信号書き込みが
速くなる。 また、一つのカラーフィルタと隣接するカラーフィル
タの間にブラックマトリックスを設けているので、カラ
ー表示画像のコントラストが向上する。 さらに、ブラックマトリックスとカラーフィルタを一
部重ねることにより、ブラックマトリックスとカラーフ
ィルタが合せずれを起こすことがない。 〔実施例〕 この発明を適用すべきアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画素を第2図
(要部平面図)で示し、第2図のII−II切断線で切った
断面を第3図で示す。また、第4図(要部平面図)に
は、第2図に示す画素を複数配置した液晶表示部の要部
を示す。 第2図〜第4図に示すように、液晶表示装置は、下部
透明ガラス基板SUB1の内側(液晶側)の表面上に、薄膜
トランジスタTFTおよび透明画素電極ITOを有する画素が
構成されている。下部透明ガラス基板SUB1はたとえば1.
1[mm]程度の厚さで構成されている。 各画素は、隣接する2本の走査信号線(ゲート信号線
または水平信号線)GLと、隣接する2本の映像信号線
(ドレイン信号線または垂直信号線)DLとの交差領域内
(4本の信号線で囲まれた領域内)に配置されている。
走査信号線GLは、第2図および第4図に示すように、列
方向に延在し、行方向に複数本配置されている。映像信
号線DLは、行方向に延在し、列方向に複数本配置されて
いる。 各画素の薄膜トランジスタTFTは、画素内において3
つ(複数)に分割され、薄膜トランジスタ(分割薄膜ト
ランジスタ)TFT1、TFT2およびTFT3で構成されている。
薄膜トランジスタTFT1〜TFT3のそれぞれは、実質的に同
一サイズ(チャンネル長と幅が同じ)で構成されてい
る。この分割された薄膜トランジスタTFT1〜TFT3のそれ
ぞれは、主にゲート電極GT、絶縁膜GI、i型(真性、in
trinsic、導電型決定不純物がドープされていない)シ
リコン(Si)からなるi型半導体層AS、一対のソース電
極SD1およびドレイン電極SD2で構成されている。なお、
ソース・ドレインは本来その間のバイアス極性によって
決まり、この液晶表示装置の回路ではその極性は動作中
反転するので、ソース・ドレインは動作中入れ替わると
理解されたい。しかし以下の説明でも、便宜上一方をソ
ース、他方をドレインと固定して表現する。 前記ゲート電極GTは、第5図(所定の製造工程におけ
る要部平面図)に詳細に示すように、走査信号線GLから
行方向(第2図および第5図において下方向)に突出す
るT字形状で構成されている(T字形状に分岐されてい
る)。つまり、ゲート電極GTは、映像信号線DLと実質的
に平行に延在するように構成されている。ゲート電極GT
は、薄膜トランジスタTFT1〜TFT3のそれぞれの形成領域
まで突出するように構成されている。薄膜トランジスタ
TFT1〜TFT3のそれぞれのゲート電極GTは、一体に(共通
ゲート電極として)構成されており、同一の走査信号線
GLに連続して形成されている。ゲート電極GTは、薄膜ト
ランジスタTFTの形成領域において大きい段差をなるべ
く作らないように、単層の第1導電膜g1で構成する。第
1導電膜g1は、たとえばスパッタで形成されたクロム
(Cr)膜を用い、1100[Å]程度の膜厚で形成する。 このゲート電極GTは、第2図、第3図および第6図に
示されているように、i型半導体層ASを完全に覆うよう
(下方からみて)それより大き目に形成される。したが
って、下部透明ガラス基板SUB1の下方に蛍光灯等のバッ
クライトを取り付けた場合、この不透明のCrゲート電極
GTが影となって、半導体層ASにはバックライト光が当た
らず、前述した光照射による導電現象すばわちTFTのオ
フ特性劣化は起きにくくなる。なお、ゲート電極GTの本
来の大きさは、ソース・ドレイン電極SD1、SD2間をまた
がるに最低限必要な(ゲート電極とソース・ドレイン電
極の位置合わせ余裕分も含めて)幅を持ち、チャンネル
幅Wを決めるその奥行き長さはソース・ドレイン電極間
の距離(チャンネル長)Lとの比、すなわち相互コンダ
クタンスgmを決定するファクタW/Lをいくつにするかに
よって決められる。 この液晶表示装置におけるゲート電極の大きさはもち
ろん、上述した本来の大きさよりも大きくされる。 ゲート電極GTのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極GTおよびその配線GLは単一の層で
一体に形成してもよく、この場合不透明導電材料として
Siを含有させたAl、純Al、およびPdを含有させたAl等を
選ぶことができる。 前記走査信号線GLは、第1導電膜g1およびその上部に
設けられた第2導電膜g2からなる複合膜で構成されてい
る。この走査信号線GLの第1導電膜g1は、前記ゲート電
極GTの第1導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。第2導電膜g2はたとえばスパッタ
で形成されたアルミニウム(Al)膜を用い、900〜4000
[Å]程度の膜厚で形成する。第2導電膜g2は、走査信
号線GLの抵抗値を低減し、信号伝達速度の高速化(画素
の情報の書込特性)を図ることができるように構成され
ている。 また、走査信号線GLは、第1導電膜g1の幅寸法に比べ
て第2導電膜g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLは、その側壁の段差形状をゆるやかに
することができるので、その上層の絶縁膜GIの表面を平
坦化できるように構成されている。 絶縁膜GIは、薄膜トランジスタTFT1〜TFT3のそれぞれ
のゲート絶縁膜として使用される。絶縁膜GIは、ゲート
電極GTおよび走査信号線GLの上層に形成されている。絶
縁膜GIはたとえばプラズマCVDで形成された窒化珪素膜
を用い、3000[Å]程度の膜厚で形成する。前述のよう
に、絶縁膜GIの表面は、薄膜トランジスタTFT1〜TFT3の
それぞれの形成領域および走査信号線GL形成領域におい
て平坦化されている。 i型半導体層ASは、第6図(所定の製造工程における
要部平面図)で詳細に示すように、複数に分割された薄
膜トランジスタTFT1〜TFT3のそれぞれのチャネル形成領
域として使用される。複数に分割された薄膜トランジス
タTFT1〜TFT3のそれぞれのi型半導体層ASは、画素内に
おいて一体に構成されている。すなわち、画素の分割さ
れた複数の薄膜トランジスタTFT1〜TFT3のそれぞれは、
1つの(共通の)i型半導体層ASの島領域で構成されて
いる。i型半導体層ASは、非晶質シリコン膜または多結
晶シリコン膜で形成し、約1800[Å]程度の膜厚で形成
する。 このi型半導体層ASは、供給ガスの成分を変えてSi3N
4からなる絶縁膜GIの形成に連続して、同じプラズマCVD
装置で、しかもその装置から外部に露出することなく形
成される。また、オーミックコンタクト用のPをドープ
したN+型半導体層d0(第3図)も同様に連続して約400
[Å]の厚さに形成される。しかる後、下部透明ガラス
基板SUB1はCVD装置から外に取り出され、写真処理技術
により、N+型半導体層d0およびi型半導体層ASは第2
図、第3図および第6図に示すように独立した島状にパ
ターニングされる。 このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3のそれぞれのi型半導体層ASを一体に構成
することにより、薄膜トランジスタTFT1〜TFT3のそれぞ
れに共通のドレイン電極SD2がi型半導体層AS(実際に
は、第1導電膜g1の膜厚、N+型半導体層d0の膜厚および
i型半導体層ASの膜厚とを加算した膜厚に相当する段
差)をドレイン電極SD2側からi型半導体層AS側に向っ
て1度乗り越えるだけなので、ドレイン電極SD2が断線
する確率が低くなり、点欠陥の発生する確率を低減する
ことができる。つまり、この液晶表示装置では、ドレイ
ン電極SD2がi型半導体層ASの段差を乗り越える際に画
素内に発生する点欠陥が3分の1に低減できる。 また、この液晶表示装置のレイアウトと異なるが、i
型半導体層ASを映像信号線DLが直接乗り越え、この乗り
越えた部分の映像信号線DLをドレイン電極SD2として構
成する場合、映像信号線DL(ドレイン電極SD2)がi型
半導体層ASを乗り越える際の断線に起因する線欠陥の発
生する確率を低減することができる。つまり、画素の複
数に分割された薄膜トランジスタTFT1〜TFT3のそれぞれ
のi型半導体層ASを一体に構成することにより、映像信
号線DL(ドレイン電極SD2)がi型半導体層ASを1度だ
けしか乗り越えないためである(実際には、乗り始めと
乗り終わりの2度である)。 前記i型半導体層ASは、第2図および第6図に詳細に
示すように、走査信号線GLと映像信号線DLとの交差部
(クロスオーバ部)の両者間まで延在させて設けられて
いる。この延在させたi型半導体層ASは、交差部におけ
る走査信号線GLと映像信号線DLとの短絡を低減するよう
に構成されている。 画素の複数に分割された薄膜トランジスタTFT1〜TFT3
のそれぞれのソース電極SD1とドレイン電極SD2とは、第
2図、第3図および第7図(所定の製造工程における要
部平面図)で詳細に示すように、i型半導体層AS上にそ
れぞれ離隔して設けられている。ソース電極SD1、ドレ
イン電極SD2のそれぞれは、回路のバイアス極性が変る
と、動作上、ソースとドレインとが入れ替わるように構
成されている。つまり、薄膜トランジスタTFTは、FETと
同様に双方向性である。 ソース電極SD1、ドレイン電極SD2のそれぞれは、N+
半導体層d0に接触する下層側から、第1導電膜d1、第2
導電膜d2、第3導電膜d3を順次重ね合わせて構成されて
いる。ソース電極SD1の第1導電膜d1、第2導電膜d2お
よび第3導電膜d3は、ドレイン電極SD2のそれぞれと同
一製造工程で形成される。 第1導電膜d1は、スパッタで形成したクロム膜を用
い、500〜1000[Å]の膜厚(この液晶表示装置では、6
00[Å]程度の膜厚)で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので、2000[Å]
程度の膜厚を越えない範囲で形成する。クロム膜は、N+
型半導体層d0との接触が良好である。クロム膜は、後述
する第2導電膜d2のアルミニウムがN+型半導体層d0に拡
散することを防止する、所謂バリア層を構成する。第1
導電膜d1としては、クロム膜の他に、高融点金属(Mo、
Ti、Ta、W)膜、高融点金属シリサイド(MoSi2、TiS
i2、TaSi2、WSi2)膜で形成してもよい。 第1導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクであるいは第1導電膜d1をマスクとし
てN+型半導体層d0が除去される。つまり、i型半導体層
AS上に残っていたN+型半導体層d0は第1導電膜d1以外の
部分がセルフアラインで除去される。このとき、N+型半
導体層d0はその厚さ分は全て除去されるようエッチされ
るのでi型半導体層ASも若干その表面部分でエッチされ
るが、その程度はエッチ時間で制御すればよい。 しかる後、第2導電膜d2がアルミニウムのスパッタリ
ングで3000〜5500[Å]の膜厚(この液晶表示装置で
は、3500[Å]程度の膜厚)に形成される。アルミニウ
ム膜は、クロム膜に比べてストレスが小さく、厚い膜厚
に形成することが可能で、ソース電極SD1、ドレイン電
極SD2および映像信号線DLの抵抗値を低減するように構
成されている。第2導電膜d2は、薄膜トランジスタTFT
の動作速度の高速化および映像信号線DLの信号伝達速度
の高速化を図ることができるように構成されている。つ
まり、第2導電線d2は、画素の書込特性を向上すること
ができる。第2導電膜d2としては、アルミニウム膜の他
に、シリコン(Si)や銅(Cu)やパラジウム(Pd)を添
加物として含有させたアルミニウム膜で形成してもよ
い。 第2導電膜d2の写真処理技術によるパターニング後、
第3導電膜d3がスパッタで形成された透明導電膜(ITO:
ネサ膜)を用い、1000〜2000[Å]の膜厚(この液晶表
示装置では、1200[Å]程度の膜厚)で形成される。こ
の第3導電膜d3は、ソース電極SD1、ドレイン電極SD2お
よび映像信号線DLを構成するとともに、透明画素電極IT
Oを構成するようになっている。 ソース電極SD1の第1導電膜d1、ドレイン電極SD2の第
1導電膜d1のそれぞれは、上層の第2導電膜d2および第
3導電膜d3に比べてチャネル形成領域側を大きいサイズ
で構成している。つまり、第1導電膜d1は、第1導電膜
d1と第2導電膜d2および第3導電膜d3との間の製造工程
におけるマスク合せずれが生じても、第2導電膜d2およ
び第3導電膜d3に比べて大きいサイズ(第1導電膜d1〜
第3導電膜d3のそれぞれのチャネル形成領域側がオンザ
ラインでもよい)になるように構成されている。ソース
電極SD1の第1導電膜d1、ドレイン電極SD2の第1導電膜
d1のそれぞれは、薄膜トランジスタTFTのゲート長Lを
規定するように構成されている。 このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3において、ソース電極SD1、ドレイン電極S
D2のそれぞれの第1導電膜d1のチャネル形成領域側を第
2導電膜d2および第3導電膜d3に比べて大きいサイズで
構成することにより、ソース電極SD1、ドレイン電極SD2
のそれぞれの第1導電膜d1間の寸法で、薄膜トランジス
タTFTのゲート長Lを規定することができる。第1導電
膜d1間の離隔寸法(ゲート長L)は、加工精度(パター
ンニング精度)で規定することができるので、薄膜トラ
ンジスタTFT1〜TFT3のそれぞれのゲート長Lを均一にす
ることができる。 ソース電極SD1は、前記のように、透明画素電極ITOに
接続されている。ソース電極SD1は、i型半導体層ASの
段差形状(第1導電膜g1の膜厚、N+型半導体層d0の膜厚
およびi型半導体層ASの膜厚とを加算した膜厚に相当す
る段差)に沿って構成されている。具体的には、ソース
電極SD1は、i型半導体層ASの段差形状に沿って形成さ
れた第1導電膜d1と、この第1導電膜d1の上部にそれに
比べて透明画素電極ITOと接続される側を小さいサイズ
で形成した第2導電膜d2と、この第2導電膜から露出す
る第1導電膜d1に接続された第3導電膜d3とで構成され
ている。ソース電極SD1の第1導電膜d1は、N+型半導体
層d0との接着性が良好であり、かつ主に第2導電膜d2か
らの拡散物に対するバリア層として構成されている。ソ
ース電極SD1の第2導電膜d2は、第1導電膜d1のクロム
膜がストレスの増大から厚く形成できず、i型半導体層
ASの段差形状を乗り越えられないので、このi型半導体
層ASを乗り越えるために構成されている。つまり、第2
導電膜d2は、厚く形成することでステップカバレッジを
向上している。第2導電膜d2は、厚く形成できるので、
ソース電極SD1の抵抗値(ドレイン電極SD2や映像信号線
DLについても同様)の低減に大きく寄与している。第3
導電膜d3は、第2導電膜d2のi型半導体層ASに起因する
段差形状を乗り越えることができないので、第2導電膜
d2のサイズを小さくすることで露出する第1導電膜dd1
に接続するように構成されている。第1導電膜d1と第3
導電膜d3とは、接着性が良好であるばかりか、両者間の
接続部の段差形状が小さいので、確実に接続することが
できる。 このように、薄膜トランジスタTFTのソース電極SD1
を、少なくともi型半導体層ASに沿って形成されたバリ
ア層としての第1導電膜d1と、この第1導電膜d1の上部
に形成され、第1導電膜d1に比べて比抵抗値が小さく、
かつ第1導電膜d1に比べて小さいサイズの第2導電膜d2
とで構成し、この第2導電膜d2から露出する第1導電膜
d1に透明画素電極ITOである第3導電膜d3を接続するこ
とにより。薄膜トランジスタTFTと透明画素電極ITOとを
確実に接続することができるので、断線に起因する点欠
陥を低減することができる。しかも、ソース電極SD1
は、第1導電膜d1によるバリア効果で、抵抗値の小さい
第2導電膜d2(アルミニウム膜)を用いることができる
ので、抵抗値を低減することができる。 ドレイン電極SD2は、映像信号線DLと一体に構成され
ており、同一製造工程で形成されている。ドレイン電極
SD2は、映像信号線DLと交差する列方向に突出したL字
形状で構成されている。つまり、画素の複数に分割され
た薄膜トランジスタTFT1〜TFT3のそれぞれのドレイン電
極SD2は、同一の映像信号線DLに接続されている。 前記透明画素電極ITOは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITOは、画素の複数に分割された薄膜トランジスタT
FT1〜TFT3のそれぞれに対応して3つの透明画素電極
(分割透明画素電極)ITO1、ITO2およびITO3に分割され
ている。透明画素電極ITO1は、薄膜トランジスタTFT1の
ソース電極SD1に接続されている。透明画素電極ITO2
は、薄膜トランジスタTFT2のソース電極SD1に接続され
ている。透明画素電極ITO3は、薄膜トランジスタTFT3の
ソース電極SD1に接続されている。 透明画素電極ITO1〜ITO3のそれぞれは、薄膜トランジ
スタTFT1〜TFT3のそれぞれと同様に、実質的に同一サイ
ズで構成されている。透明画素電極ITO1〜ITO3のそれぞ
れは、薄膜トランジスタTFT1〜TFT3のそれぞれのi型半
導体層ASを一体に構成してある(分割されたそれぞれの
薄膜トランジスタTFTを一個所に集中的に配置してあ
る)ので、L字形状で構成している。 このように、隣接する2本の走査信号線GLと隣接する
2本の映像信号線DLとの交差領域内に配置された画素の
薄膜トランジスタTFTを複数の薄膜トランジスタTFT1〜T
FT3に分割し、この複数に分割された薄膜トランジスタT
FT1〜TFT3のそれぞれに複数に分割した透明画素電極ITO
1〜ITO3のそれぞれを接続することにより、画素の分割
された一部分(たとえば、薄膜トランジスタTFT1)が点
欠陥になるだけで、画素の全体としては点欠陥でなくな
る(薄膜トランジスタTFT2およびTFT3が点欠陥でない)
ので、画素全体としての点欠陥を低減することができ
る。 また、前記画素の分割された一部の点欠陥は、画素の
全体の面積に比べて小さい(この液晶表示装置の場合、
画素の3分の1の面積)ので、前記点欠陥を見にくくす
ることができる。 また、前記画素の分割された透明画素電極ITO1〜ITO3
のそれぞれを実質的に同一サイズで構成することによ
り、画素内の点欠陥の面積を均一にすることができる。 また、前記画素の分割された透明画素電極ITO1〜ITO3
のそれぞれを実質的に同一サイズで構成することによ
り、透明画素電極ITO1〜ITO3のそれぞれと共通透明画素
電極ITOとで構成されるそれぞれの液晶容量(Cpix)
と、この透明画素電極ITO1〜ITO3のそれぞれに付加され
る透明画素電極ITO1〜ITO3とゲート電極GTとの重ね合せ
で生じる重ね合せ容量(Cgs)とを均一にすることがで
きる。つまり、透明画素電極ITO1〜ITO3のそれぞれは液
晶容量および重ね合せ容量を均一にすることができるの
で、この重ね合せ容量に起因する液晶LCの液晶分子に印
加されようとする直流成分を均一とすることができ、こ
の直流成分を相殺する方法を採用した場合、各画素の液
晶にかかる直流成分のばらつきを小さくすることができ
る。 薄膜トランジスタTFTおよび透明画素電極ITO上には、
保護膜PSV1が設けられている。保護膜PSV1は、主に薄膜
トランジスタTFTを湿気等から保護するために形成され
ており、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、たとえばプラズマCVDで形成した酸
化珪素膜や窒化珪素膜で形成されており、5000〜11000
[Å]の膜厚(この液晶表示装置では、8000[Å]程度
の膜厚)で形成する。 薄膜トランジスタTFT上の保護膜PSV1の上部には、外
部光がチャネル形成領域として使用されるi型半導体層
ASに入射されないように、遮蔽膜LSが設けられている。
第2図に示すように、遮蔽膜LSは、点線で囲まれた領域
内に構成されている。遮蔽膜LSは、光に対する遮蔽性が
高い、たとえばアルミニウム膜やクロム膜等で形成され
ており、スパッタで1000[Å]程度の膜厚に形成する。 したがって、薄膜トランジスタTFT1〜TFT3の共通半導
体層ASは上下にある遮光膜LSおよび大き目のゲート電極
GTによってサンドイッチにされ、外部の自然光やバック
ライト光が当たらなくなる。遮光膜LSとゲート電極GTは
半導体層ASより大き目でほぼそれと相似形に形成され、
両者の大きさはほぼ同じとされる(図では境界線が判る
ようゲート電極GTを遮光膜LSより小さ目に描いてい
る)。 なお、バックライトを上部透明ガラス基板SUB2側に取
り付け、下部透明ガラス基板SUB1を観察側(外部露出
側)とすることもでき、この場合は遮光膜LSはバックラ
イト光の、ゲート電極GTは自然光の遮光体として働く。 薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように構成されている。つまり、薄膜トランジ
スタTFTは、透明画素電極ITOに印加される電圧を制御す
るように構成されている。 液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1および上部配向膜ORI2に規定
され、封入されている。 下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に形成される。 上部透明ガラス基板SUB2の内側(液晶側)の表面に
は、カラーフィルタFIL、保護膜PSV2、共通透明画素電
極(COM)ITOおよび前記上部配向膜ORI2が順次積層して
設けられている。 前記共通透明画素電極ITOは、下部透明ガラス基板SUB
1側に画素毎に設けられた透明画素電極ITOに対向し、隣
接する他の共通透明画素で電極ITOと一体に構成されて
いる。この共通透明画素電極ITOには、コモン電圧Vcom
が印加されるように構成されている。コモン電圧Vcom
は、映像信号線DLに印加されるロウレベルの駆動電圧Vd
minとハイレベルの駆動電圧Vd maxとの中間電位であ
る。 カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素ご
とに構成され、染め分けられている。すなわち、カラー
フィルタFILは、画素と同様に、隣接する2本の走査信
号線GLと隣接する2本の映像信号線DLとの交差領域内に
構成されている。各画素は、カラーフィルタFILの個々
の所定色フィルタ内において、複数に分割されている。 カラーフィルタFILは、つぎのように形成することが
できる。まず、上部透明ガラス基板SUB2の表面に染色基
材を形成し、フォトリソグラフィ技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタRを形
成する。次に、同様な工程を施すことによって、緑色フ
ィルタG、青色フィルタBを順次形成する。 このように、カラーフィルタFILの各色フィルタを各
画素と対向する交差領域内に形成することにより、カラ
ーフィルタFILの各色フィルタ間に、走査信号線GL、映
像信号線DLのそれぞれが存在するので、それらの存在に
相当する分、各画素とカラーフィルタFILの各色フィル
タとの位置合せ余裕寸法を確保する(位置合せマージン
を大きくする)ことができる。さらに、カラーフィルタ
FILの各色フィルタを形成する際に、異色フィルタ間の
位置合せ余裕寸法を確保することができる。 すなわち、この液晶表示装置では、隣接する2本の走
査信号線GLと隣接する2本の映像信号線DLとの交差領域
内に画素を構成し、この画素を複数に分割し、この画素
に対向する位置にカラーフィルタFILの各色フィルタを
形成することにより、前述の点欠陥を低減することがで
きるとともに、各画素と各色フィルタとの位置合せ余裕
寸法を確保することができる。 保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、たとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。 この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側のそれぞれの層を別々に形成
し、その後下部透明ガラス基板SUB1と上部透明ガラス基
板SUB2とを重ね合せ、両者間に液晶LCを封入することに
よって組み立てられる。 前記液晶表示部の各画素は、第4図に示すように、走
査信号線GLが延在する方向と同一列方向に複数配置さ
れ、画素列X1,X2,X3,X4,…のそれぞれを構成してい
る。各画素列X1,X2,X3,X4,…のそれぞれの画素は、
薄膜トランジスタTFT1〜TFT3および透明画素電極ITO1〜
ITO3の配置位置を同一に構成している。つまり、画素列
X1,X3,…のそれぞれの画素は、薄膜トランジスタTFT1
〜TFT3の配置位置を左側、透明画素電極ITO1〜ITO3の配
置位置を右側に構成している。画素列X1,X3,…のそれ
ぞれの行方向の次段の画素列X2,X4,…のそれぞれの画
素は、画素列X1,X3,…のそれぞれの画素を前記映像信
号線DLに対して線対称で配置した画素で構成されてい
る。すなわち、画素列X2,X4,…のそれぞれの画素は、
薄膜トランジタTFT1〜TFT3の配置位置を右側、透明画素
電極ITO1〜ITO3の配置位置を右側に構成している。そし
て、画素列X2,X4,…のそれぞれの画素は、画素列X1
X3,…のそれぞれの画素に対し、列方向に半画素間隔移
動させて(ずらして)配置されている。つまり、画素列
Xの各画素間隔を1.0(1.0ピッチ)とすると、次段の画
素列Xは、各画素間隔を1.0とし、前段の画素列Xに対
して列方向に0.5画素間隔(0.5ピッチ)ずれている。各
画素間を行方向に延在する映像信号線DLは、各画素列X
間において、半画素間隔分(0.5ピッチ分)列方向に延
在するように構成されている。 このように、液晶表示部において、薄膜トランジスタ
TFTおよび透明画素電極ITOの配置位置が同一の画素を列
方向に複数配置して画素列Xを構成し、画素列Xの次段
の画素列Xを、前段の画素列Xの画素を映像信号線DLに
対して線対称で配置した画素で構成し、次段の画素列を
前段の画素列に対して半画素間隔移動させて構成するこ
とにより、第8図(画素とカラーフィルタとを重ね合せ
た状態における要部平面図)で示すように、前段の画素
列Xの所定色フィルタが形成された画素(たとえば、画
素列X3の赤色フィルタRが形成された画素)と次段の画
素列Xの同一色フィルタが形成された画素(たとえば、
画素列X4の赤色フィルタRが形成された画素)とを1.5
画素間隔(1.5ピッチ)離隔することができる。つま
り、前段の画素列Xの画素は、最っとも近傍の次段の画
素列の同一色フィルタが形成された画素と常時1.5画素
間隔分離隔するように構成されており、カラーフィルタ
FILはRGBの三角形配置構造を構成できるようになってい
る。カラーフィルタFILのRGBの三角形配置構造は、各色
の混色を良くすることができるので、カラー画像の解像
度を向上することができる。 また、映像信号線DLは、各画素列X間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
引き回しをなくしその占有面積を低減することができ、
又映像信号線DLの迂回をなくし多層配線構造を廃止する
ことができる。 この液晶表示部の構成を回路的に示すと、第10図(液
晶表示部の等価回路図)に示すようになる。第10図に示
すXiG,Xi+1G,…は、緑色フィルタGが形成される画素
に接続された映像信号線DLである。XiB,Xi+1B,…は、
青色フィルタBが形成される画素に接続された映像信号
線DLである。Xi+1R,Xi+2R,…は、赤色フィルタRが形
成される画素に接続された映像信号線DLである。これら
の映像信号線DLは、映像信号駆動回路で選択される。Yi
は前記第4図および第8図に示す画素列X1を選択する走
査信号線GLである。同様に、Yi+1,Yi+2,…のそれぞれ
は、画素列X2,X3,…のそれぞれを選択する走査信号線
GLである。これらの走査信号線GLは、垂直走査回路に接
続されている。 前記第3図の中央部は一画素部分の断面を示している
が、左側は下部透明ガラス基板SUB1および上部透明ガラ
ス基板SUB2の左側縁部分で外部引出配線の存在する部分
の断面を示している。右側は、透明ガラス基板SUB1およ
びSUB2の右側縁部分で外部引出配線の存在しない部分の
断面を示している。 第3図の左側、右側のそれぞれに示すシール材SLは、
液晶LCを封止するように構成されており、液晶封入口
(図示していない)を除く透明ガラス基板SUB1およびSU
B2の縁周囲全体に沿って形成されている。シール材SL
は、たとえばエポキシ樹脂で形成されている。 前記上部透明ガラス基板SUB2側の共通透明画素電極IT
Oは、少なくとも一個所において、銀ペースト材SILによ
って、下部透明ガラス基板SUB1側に形成された外部引出
配線に接続されている。この外部引出配線は、前述した
ゲート電極GT、ソース電極SD1、ドレイン電極SD2のそれ
ぞれと同一製造工程で形成される。 前記配向膜ORI1およびORI2、透明画素電極ITO、共通
透明画素電極ITO、保護膜PSV1およびPSV2、絶縁膜GIの
それぞれの層は、シール材SLの内側に形成される。偏光
板POLは、下部透明ガラス基板SUB1、上部透明ガラス基
板SUB2のそれぞれの外側の表面に形成されている。 この発明を適用すべき他の液晶表示装置の液晶表示部
の一画素を第9A図(要部平面図)に、また同図の左下方
に示した太い実線枠Bに囲まれた部分(薄膜トランジス
タ3とその周辺部)を3倍に拡大した図を第9B図に示
す。 この液晶表示装置においては、液晶表示部の各画素の
開口率を向上することができるとともに、液晶にかかる
直流成分を小さくし、液晶表示部の点欠陥を低減しかつ
黒むらを低減することができる。 この液晶表示装置は、第9A図および第9B図に示すよう
に、液晶表示部の各画素内のi型半導体層ASを薄膜トラ
ンジスタTFT1〜TFT3毎に分割して構成されている。つま
り、画素の複数に分割された薄膜トランジスタTFT1〜TF
T3のそれぞれは、独立したi型半導体層ASの島領域で構
成されている。 このように構成される画素は、映像信号線DLの延在す
る行方向に、薄膜トランジスタTFT1〜TFT3のそれぞれを
均等に分散し配置することができるので、薄膜トランジ
スタTFT1〜TFT3のそれぞれに接続される透明画素電極IT
O1〜ITO3のそれぞれを方形状で構成することができる。
方形状で構成される透明画素電極ITO1〜ITO3のそれぞれ
は、画素内において隣接する透明画素電極ITO間の行方
向における離隔面積を低減することができるので、面積
(開口率)を向上することができる。 また、第9A図に符号Aを付けて点線で囲んで示すよう
に、透明画素電極ITO1〜ITO3のそれぞれの形状を変化さ
せる場合は、走査信号線GLまたは映像信号線DLに対して
傾斜する角度を有する線(たとえば、45度の角度の線)
で変化させる。つまり、透明画素電極ITO1〜ITO3のそれ
ぞれは、走査信号線GLまたは映像信号線DLと平行な線あ
るいは直交する線で形状を変化させた場合に比べて、透
明画素電極ITO間の離隔面積を低減することができるの
で、開口率を向上することができる。 また、透明画素電極ITO1〜ITO3のそれぞれは、薄膜ト
ランジスタTFTと接続される辺と対向する反対側の辺に
おいて、行方向の次段の走査信号線GLと重ね合わされて
いる。この重ね合せは、薄膜トランジスタTFT1〜TFT3の
ゲート電極GTと同様に、そのゲート電極GTを選択する走
査信号線DL(画素を選択する走査信号線DL)と隣接する
次段の走査信号線DLをT字形状に分岐させて行なわれて
いる。分岐させた走査信号線GLは、薄膜トランジスタTF
Tのゲート電極GTと同様に、第1導電膜(クロム膜)g1
の単層で構成されている。前記重ね合せは、透明画素電
極ITO1〜ITO3のそれぞれを一方の電極とし、次段の走査
信号線GLを容量電極線として用いてそれから分岐された
部分を他方の電極とする保持容量素子(静電容量素子)
Caddを構成する。この保持容量素子Caddの誘電体膜は、
薄膜トランジスタTFTのゲート絶縁膜として使用される
絶縁膜GIと同一層で構成されている。 ゲート電極GTは、第2図等に示した液晶表示装置と同
様i型半導体層ASより大き目に形成されるが、この液晶
表示装置では薄膜トランジスタTFT1〜TFT3が独立したi
型半導体層ASごとに形成されているため、各薄膜トラン
ジスタTFTごとに大き目のパターンが形成されるととも
に、分岐したゲート配線GL(g1)に連結される。 前記保持容量素子Caddの他のレイアウトを第11図(他
の例の一画素を示す要部平面図)に示し、前記第9A図お
よび第11図に記載される画素の等価回路を第12図(等価
回路図)に示す。第11図に示す画素の保持容量素子Cadd
は、透明画素電極ITO1〜ITO3のそれぞれと容量電極線の
分岐させた部分(保持容量素子Caddの他方の電極)との
重ね合せ量を増加させ、保持容量を増加させている。基
本的には、第11図に示す保持容量素子Caddと前記第9A図
に示す保持容量素子Caddとは同じである。第12図におい
て、前述と同様に、Cgsは薄膜トランジスタTFTのゲート
電極GTおよびソース電極SD1で形成される重ね合せ容量
である。重ね合せ容量Cgsの誘電体膜は絶縁膜GIであ
る。Cpixは透明画素電極ITO(PIX)および共通透明画素
電極ITO(COM)間で形成される液晶容量である。液晶容
量Cpixの誘電体膜は液晶LC、保護膜PSV1および配向膜OR
I1、ORI2である。Vlcは中点電位である。 前記保持容量素子Caddは、薄膜トランジスタTFTがス
イッチングするとき、中点電位(画素電極電位)Vlcに
対するゲート電位変化ΔVgの影響を低減するように働
く。この様子を式で表すと次式となる。 ΔVlc={(Cgs/(Cgs+Cadd+Cpix)}×ΔVg ここで、ΔVlcはΔVgによる中点電位の変化分を表わ
す。この変化分ΔVlcは液晶に加わる直流成分の原因と
なるが、保持容量素子Caddの保持容量を大きくすればす
る程その値を小さくすることができる。また、保持容量
素子Caddは放電時間を長くする作用もあり、薄膜トラン
ジスタTFTがオフした後の映像情報を長く蓄積する。液
晶LCに印加される直流成分の低減は、液晶LCの寿命を向
上し、液晶表示画面の切り替え時に前の画像が残るいわ
ゆる焼き付きを低減することができる。 上述したように、ゲート電極GTは半導体層ASを完全に
覆うよう大きくされている分、ソース・ドレイン電極SD
1、SD2とのオーバラップ面積が増え、したがって寄生容
量Cgsが大きくなり中点電位Vlcはゲート(走査)信号Vg
の影響を受け易くなるという逆効果が生じる。しかし、
保持容量素子Caddを設けることによりこのデメリットも
解消することができる。 また、2本の走査信号線GLと2本の映像信号線DLとの
交差領域内に画素を有する液晶表示装置において、前記
2本の走査信号線GLのうちの一方の走査信号線GLで選択
される画素の薄膜トランジスタTFTを複数に分割し、こ
の分割された薄膜トランジスタTFT1〜TFT3のそれぞれに
透明画素電極ITOを複数に分割したそれぞれ(ITO1〜ITO
3)を接続し、この分割された透明画素電極ITO1〜ITO3
のそれぞれにこの画素電極ITOを一方の電極とし前記2
本の走査信号線DLのうちの他方の走査信号線DLを容量電
極線として用いて他方の電極とする保持容量素子Caddを
構成することにより、前述のように、画素の分割された
一部分が点欠陥になるだけで、画素の全体としては点欠
陥でなくなるので、画素の点欠陥を低減することができ
るとともに、前記保持容量素子Caddで液晶LCに加わる直
流成分を低減することができるので、液晶LCの寿命を向
上することができる。とくに、画素を分割することによ
り、薄膜トランジスタTFTのゲート電極GTとソース電極S
D1またはドレイン電極SD2との短絡に起因する点欠陥を
低減することができるとともに、透明画素電極ITO1〜IT
O3のそれぞれと保持容量素子Caddの他方の電極(容量電
極線)との短絡に起因する点欠陥を低減することができ
る。後者側の点欠陥はこの液晶表示装置の場合3分の1
になる。この結果、前記画素の分割された一部の点欠陥
は、画素の全体の面積に比べて小さいので、前記点欠陥
を見にくくすることができる。 前記保持容量素子Caddの保持容量は、画素の書込特性
から、液晶容量Cpixに対して4〜8倍(4・Cpix<Cadd
<8・Cpix)、重ね合せ容量Cgsに対して8〜32倍(8
・Cgs<Cadd<32・Cgs)程度の値に設定する。 また、前記走査信号線GLを第1導電膜(クロム膜)g1
に第2導電膜(アルミニウム膜)g2を重ね合せた複合膜
で構成し、前記保持容量素子Caddの他方の電極つまり容
量電極線の分岐された部分を前記複合膜のうちの一層の
第1導電膜g1からなる単層膜で構成することにより、走
査信号線GLの抵抗値を低減し、書込特性を向上すること
ができるとともに、保持容量素子Caddの他方の電極に基
づく段差部に沿って確実に保持容量素子Caddの一方の電
極(透明画素電極ITO)を絶縁膜GI上に接着させること
ができるので、保持容量素子Caddの一方の電極の断線を
低減することができる。 また、保持容量素子Caddの他方の電極を単層の第1導
電膜g1で構成し、アルミニウム膜である第2導電膜g2を
構成しないことにより、アルミニウム膜のヒロックによ
る保持容量素子Caddの他方の電極と一方の電極との短絡
を防止することができる。 前記保持容量素子Caddを構成するために重ね合わされ
る透明画素電極ITO1〜ITO3のそれぞれと容量電極線の分
岐された部分との間の一部には、前記ソース電極SD1と
同様に、分岐された部分の段差形状を乗り越える際に透
明画素電極ITOが断線しないように、第1導電膜d1およ
び第2導電膜d2で構成された島領域が設けられている。
この島領域は、透明画素電極ITOの面積(開口率)を低
下しないように、できる限り小さく構成する。 このように、前記保持容量素子Caddの一方の電極とそ
の誘電体膜として使用される絶縁膜GIとの間に、第1導
電膜d1とその上に形成された第1導電膜d1に比べて比抵
抗値が小さくかつサイズが小さい第2導電膜d2とで形成
された下地層を構成し、前記一方の電極(第3導電膜d
3)を前記下地層の第2導電膜d2から露出する第1導電
膜d1に接続することにより、保持容量素子Caddの他方の
電極に基づく段差部に沿って確実に保持容量素子Caddの
一方の電極を接着させることができるので、保持容量素
子Caddの一方の電極の断線を低減することができる。 前記画素の透明画素電極ITOに保持容量素子Caddを設
けた液晶表示装置の液晶表示部は、第14図(液晶表示部
を示す等価回路図)に示すように構成されている。液晶
表示部は、画素、走査信号線GLおよび映像信号線DLを含
む単位基本パターンの繰返しで構成されている。容量電
極線として使用される最終段の走査信号線GL(または初
段の走査信号線GL)は、第14図に示すように、共通透明
画素電極(Vcom)ITOに接続する。共通透明画素電極ITO
は、前記第3図に示すように、液晶表示装置の周縁部に
おいて銀ペースト材SLによって外部引出配線に接続され
ている。しかも、この外部引出配線の一部の導電層(g1
およびg2)は走査信号線GLと同一製造工程で構成されて
いる。この結果、最終段の走査信号線GL(容量電極線)
は、共通透明画素電極ITOに簡単に接続することができ
る。 このように、容量電極線の最終段を前記画素の共通透
明画素電極(Vcom)ITOに接続することにより、最終段
の容量電極線は外部引出配線の一部の導電層と一体に構
成することができ、しかも共通透明画素電極ITOは前記
外部引出配線に接続されているので、簡単な構成で最終
段の容量電極線を共通透明画素電極ITOに接続すること
ができる。 また、液晶表示装置は、先に本願出願人によって出願
された特願昭62−95125号に記載される直流相殺方式(D
Cキャンセル方式)に基づき、第13図(タイムチャー
ト)に示すように、走査信号線DLの駆動電圧を制御する
ことによって、さらに液晶LCに加わる直流成分を低減す
ることができる。第13図において、Viは任意の走査信号
線GLの駆動電圧、Vi+1はその次段の走査信号線GLの駆
動電圧である。Veeは走査信号線GLに印加されるロウレ
ベルの駆動電圧Vd min、Vddは走査信号線GLに印加され
るハイレベルの駆動電圧Vd maxである。各時刻t=t1
t4における中点電位Vlc(第12図参照)の電圧変化分ΔV
1〜ΔV4は、画素の合計の容量(Cgs+Cpix+Cadd)をC
とすると、次式のようになる。 ΔV1=−(Cgs/C)・V2 ΔV2=+(Cgs/C)・(V1+V2)−(Cadd/C)・V2 ΔV3=−(Cgs/C)・V1+(Cadd/C)・(V1+V2) ΔV4=−(Cadd/C)・V1 ここで、走査信号線GLに印加される駆動電圧が充分で
あれば(下記
 [Industrial Application Field] The present invention relates to, for example, a thin film transistor and a pixel electrode.
Active matrix method as one component of pixel
Related to liquid crystal display devices such as color liquid crystal display devices
is there. [Prior art] Conventional active matrix liquid crystal display
In, as shown in JP-A-61-151516,
ITO for scanning signal lines, gate electrodes, and electrode films for storage capacitors
(Indium tin oxide) film.
The electrode film of the capacitance element is branched from the scanning signal line. In addition, black matrix
A configuration for improving contrast by providing
It is known from 46626. In addition, a thin film transistor using a black matrix
JP-A-61-38931, JP-A-61-105583
It is known from the gazette. However, in each of the known examples, the storage capacitor element and the black mat
I do not focus on the relationship with Rix. [Problems to be Solved by the Invention] However, in such a liquid crystal display device, an ITO film
The sheet resistance of the scanning signal line is large
Therefore, it becomes impossible to write a signal to the pixel electrode. Therefore, the scanning signal lines, gate electrodes,
It is conceivable that the pole film is composed of a chromium film.
The scanning signal line and the electrode film of the storage capacitor are formed integrally.
And the scanning signal at the intersection of the scanning signal line and the video signal line.
Line and the video signal line have a large overlapping area.
The number of shorts between the test signal line and the video signal line increases,
Retention becomes worse. In addition, the scanning signal line and the electrode film of the storage capacitor
When configured with, the electrode film of the storage capacitor element is connected to the scanning signal line.
When branching off from the
The image becomes dark. Also, use a light-shielding metal such as a chrome film
When formed with a film, the black matrix
However, there is a problem that the aperture ratio is reduced when the cover is covered with the filter. The present invention has been made to solve the above problems.
Signal writing to the pixel electrode
Liquid crystal display device with good yield and bright image
It is an object to provide a liquid crystal display device. [Means for Solving the Problems] To achieve the above object, the present invention provides
A storage capacitor is provided at a portion where the elementary electrode and the scanning signal line overlap,
The scanning signal line is formed of a metal film, and the storage capacitance is black.
It is characterized by being exposed from the matrix. [Operation] In this liquid crystal display device, a holding container having a light shielding property is provided.
Retained because the amount is exposed from the black matrix
The capacitance electrode also contributes to the contour of the pixel,
Compared to completely covering the volume with black matrix.
The mouth ratio can be increased. In addition, amorphous silicon with high photoconductive
By applying the present invention to the liquid crystal display device used for the layers,
To prevent the thin film transistor from malfunctioning due to external light.
Can be stopped. Also, by using a chrome film for the scanning signal line,
Resistance can be reduced, and signal writing to the pixel electrode
Be faster. In addition, one color filter and the adjacent color filter
The black matrix between the
-The contrast of the displayed image is improved. In addition, the black matrix and color filter
By overlapping, black matrix and color
There is no misalignment of the filter. [Embodiment] Active matrix system to which the present invention is applied
FIG. 2 shows one pixel of the liquid crystal display section of the color liquid crystal display device of FIG.
(Main part plan view), cut along the II-II section line in FIG.
The cross section is shown in FIG. FIG. 4 (plan view of main part)
Is a main part of a liquid crystal display unit in which a plurality of pixels shown in FIG. 2 are arranged.
Is shown. As shown in FIGS. 2 to 4, the liquid crystal display device has a lower part.
A thin film is placed on the inner surface (liquid crystal side) of the transparent glass substrate SUB1.
A pixel having a transistor TFT and a transparent pixel electrode ITO
It is configured. The lower transparent glass substrate SUB1 is 1.
The thickness is about 1 mm. Each pixel has two adjacent scanning signal lines (gate signal lines).
Or horizontal signal line) GL and two adjacent video signal lines
(Drain signal line or vertical signal line) In the intersection area with DL
(Within a region surrounded by four signal lines).
The scanning signal lines GL are arranged in columns as shown in FIGS.
And a plurality of them are arranged in the row direction. Video signal
The line DL extends in the row direction and is arranged in a plurality in the column direction.
I have. The thin film transistor TFT of each pixel has 3
(Multiple) thin film transistors
Transistor) consisting of TFT1, TFT2 and TFT3.
Each of the thin film transistors TFT1 to TFT3 is substantially the same.
One size (same channel length and width)
You. That of this divided thin film transistor TFT1 to TFT3
Each is mainly composed of gate electrode GT, insulating film GI, i-type (intrinsic, in
trinsic, not doped with conductivity type determining impurities)
I-type semiconductor layer AS made of silicon (Si), a pair of source electrodes
It is composed of a pole SD1 and a drain electrode SD2. In addition,
The source / drain originally depends on the bias polarity between them.
The polarity of this liquid crystal display device is in operation
Since the source and drain are reversed during operation,
I want to be understood. However, in the following explanation, one is
And the other is fixed as drain. The gate electrode GT is formed as shown in FIG.
As shown in detail in the main part plan view), from the scanning signal line GL
Projects in the row direction (downward in FIGS. 2 and 5)
(T-shaped branch)
). That is, the gate electrode GT is substantially connected to the video signal line DL.
Is configured to extend in parallel with Gate electrode GT
Are the formation areas of the thin film transistors TFT1 to TFT3, respectively.
It is configured to protrude up to Thin film transistor
The gate electrodes GT of TFT1 to TFT3 are integrated (common
The same scanning signal line
It is formed continuously to GL. Gate electrode GT is a thin film transistor.
A large step should be formed in the transistor TFT formation region.
The first conductive film g1 is formed as a single layer so as not to be formed. No.
1 The conductive film g1 is made of, for example, chromium formed by sputtering.
A (Cr) film is formed with a thickness of about 1100 [Å]. This gate electrode GT is shown in FIG. 2, FIG. 3 and FIG.
As shown, completely cover the i-type semiconductor layer AS.
It is formed larger (as viewed from below). But
Therefore, a bag such as a fluorescent lamp is placed below the lower transparent glass substrate SUB1.
This opaque Cr gate electrode when fitted with Krite
GT becomes a shadow and the semiconductor layer AS is backlit
However, the above-mentioned conduction phenomenon caused by light irradiation, that is, TFT
The characteristics are less likely to deteriorate. The gate electrode GT book
The size is between the source and drain electrodes SD1 and SD2.
(Minimum required for gate electrode and source / drain
Width (including allowance for pole alignment) and channel
The depth length that determines the width W is between the source and drain electrodes
To the distance (channel length) L, ie, the mutual conductor
How many factors W / L determine the reactance gm
Is determined. The size of the gate electrode in this liquid crystal display device is
Of course, it is made larger than the original size described above. Only from the gate electrode GT's gate and light shielding function side
Considering that, the gate electrode GT and its wiring GL are a single layer
It may be formed integrally, in this case as an opaque conductive material
Al containing Si, pure Al, and Al containing Pd
You can choose. The scanning signal line GL is formed on the first conductive film g1 and on the first conductive film g1.
A composite film composed of the second conductive film g2 provided.
You. The first conductive film g1 of the scanning signal line GL is connected to the gate electrode.
Formed in the same manufacturing process as the first conductive film g1 of the pole GT, and
The body is made up. The second conductive film g2 is formed, for example, by sputtering.
900-4000 using aluminum (Al) film formed by
It is formed with a film thickness of about [Å]. The second conductive film g2 has a scanning signal
To reduce the resistance of signal line GL and increase the signal transmission speed (pixel
Information writing characteristics).
ing. Also, the scanning signal line GL is smaller than the width of the first conductive film g1.
Thus, the width of the second conductive film g2 is reduced. Sand
That is, the scanning signal line GL has a stepped shape on its side wall.
The surface of the insulating film GI on top of it.
It is configured so that it can be supported. The insulating film GI is provided for each of the thin film transistors TFT1 to TFT3.
Used as a gate insulating film. Insulating film GI is the gate
It is formed above the electrodes GT and the scanning signal lines GL. Absolute
The edge film GI is, for example, a silicon nitride film formed by plasma CVD.
And formed with a film thickness of about 3000 [用 い]. As mentioned above
In addition, the surface of the insulating film GI is the same as that of the thin film transistors TFT1 to TFT3.
In each forming area and scanning signal line GL forming area
Is flattened. The i-type semiconductor layer AS is formed as shown in FIG.
As shown in detail in the main part plan view),
Channel formation area of each of the thin film transistors TFT1 to TFT3
Used as an area. Thin film transistor divided into several parts
Each i-type semiconductor layer AS of TFT1 to TFT3 is
In one piece. That is, the pixel division
Each of the plurality of thin film transistors TFT1 to TFT3,
Consisting of island regions of one (common) i-type semiconductor layer AS
I have. The i-type semiconductor layer AS is an amorphous silicon film or
Formed with a crystalline silicon film and formed with a film thickness of about 1800 [Å]
I do. This i-type semiconductor layer AS is made of SiThreeN
FourThe same plasma CVD is performed successively after the formation of the insulating film GI made of
Device and without exposing it to the outside
Is done. Also, dope P for ohmic contact
N+The type semiconductor layer d0 (FIG. 3) is also continuously
It is formed to a thickness of [Å]. After that, the lower transparent glass
Substrate SUB1 is taken out of the CVD equipment and photo processing technology
By N+Semiconductor layer d0 and i-type semiconductor layer AS
As shown in Fig. 3, Fig. 3 and Fig. 6,
Turned. In this way, the thin-film transistor divided into a plurality of pixels
Each i-type semiconductor layer AS of TFT1 to TFT3 is integrated
By doing so, each of the thin film transistors TFT1 to TFT3
The common drain electrode SD2 is connected to the i-type semiconductor layer AS (actually,
Is the film thickness of the first conductive film g1, N+Thickness of the semiconductor layer d0 and
Step corresponding to the film thickness obtained by adding the film thickness of the i-type semiconductor layer AS
Difference) from the drain electrode SD2 side to the i-type semiconductor layer AS side.
The drain electrode SD2 is disconnected.
Probability of occurrence of point defects is reduced.
be able to. In other words, in this liquid crystal display,
When the electrode SD2 climbs over the step of the i-type semiconductor layer AS.
Point defects occurring in the element can be reduced to one third. Also, although different from the layout of this liquid crystal display device, i
The video signal line DL directly passes over the semiconductor layer AS,
The excess video signal line DL is used as the drain electrode SD2.
If the video signal line DL (drain electrode SD2) is an i-type
Generation of line defects due to disconnection when going over the semiconductor layer AS
The probability of occurrence can be reduced. In other words, multiple pixels
Each of thin-film transistors TFT1 to TFT3 divided into numbers
By integrating the i-type semiconductor layer AS of
Line DL (drain electrode SD2) is once on i-type semiconductor layer AS
Because you can only get over it.
Two times at the end of the ride). The i-type semiconductor layer AS is described in detail in FIG. 2 and FIG.
As shown, the intersection of the scanning signal line GL and the video signal line DL
(Crossover part)
I have. The extended i-type semiconductor layer AS is located at the intersection.
To reduce the short circuit between the scanning signal line GL and the video signal line DL.
Is configured. Thin-film transistor TFT1 to TFT3 divided into multiple pixels
The source electrode SD1 and the drain electrode SD2 of the
2, 3 and 7 (necessary in a predetermined manufacturing process)
As shown in detail in FIG.
They are provided separately from each other. Source electrode SD1, drain
Each of the in-electrodes SD2 changes the bias polarity of the circuit
So that the source and drain are interchangeable in operation.
Has been established. In other words, a thin film transistor TFT is
Similarly, it is bidirectional. Each of the source electrode SD1 and the drain electrode SD2 is N+Type
From the lower side in contact with the semiconductor layer d0, the first conductive film d1, the second conductive film d1,
The conductive film d2 and the third conductive film d3 are sequentially superposed.
I have. The first conductive film d1, the second conductive film d2 and the
And the third conductive film d3 are the same as each of the drain electrodes SD2.
It is formed in one manufacturing process. For the first conductive film d1, a chromium film formed by sputtering is used.
A film thickness of 500 to 1000 [Å] (in this liquid crystal display,
(Thickness of about 00 [Å]). Chromium film
If it is formed thickly, the stress increases, so 2000 [Å]
It is formed in a range that does not exceed a certain thickness. Chrome film is N+
Good contact with the mold semiconductor layer d0. Chromium film will be described later
Of the second conductive film d2 to be N+Type semiconductor layer d0
A so-called barrier layer that prevents scattering is formed. First
As the conductive film d1, in addition to the chromium film, a high melting point metal (Mo,
Ti, Ta, W) film, refractory metal silicide (MoSi)Two, TiS
iTwo, TaSiTwo, WSiTwo) It may be formed of a film. After patterning the first conductive film d1 by photo processing, the same
Using a mask for photo processing or using the first conductive film d1 as a mask
N+The type semiconductor layer d0 is removed. That is, the i-type semiconductor layer
N left on AS+Type semiconductor layer d0 is a layer other than the first conductive film d1.
Portions are removed by self-alignment. At this time, N+Mold half
The conductor layer d0 is etched so that the entire thickness is removed.
Therefore, the i-type semiconductor layer AS is also slightly etched on its surface.
However, the degree may be controlled by the etch time. Thereafter, the second conductive film d2 is formed by sputtering aluminum.
Film thickness of 3000-5500 [Å] (with this liquid crystal display
Is formed to a thickness of about 3500 [Å]. Alminium
The film is less stressed and thicker than the chromium film.
The source electrode SD1 and the drain electrode
The configuration is such that the resistance values of the pole SD2 and the video signal line DL are reduced.
Has been established. The second conductive film d2 is a thin film transistor TFT
Operation speed and signal transmission speed of video signal line DL
Is configured to be able to achieve high speed. One
That is, the second conductive line d2 improves the writing characteristics of the pixel.
Can be. As the second conductive film d2, other than the aluminum film
With silicon (Si), copper (Cu) and palladium (Pd)
It may be formed of an aluminum film contained as an additive.
No. After patterning the second conductive film d2 by the photo processing technique,
A transparent conductive film (ITO:
Nesa film) and a film thickness of 1000 to 2000 [Å]
In the display device, the thickness is about 1200 [Å]. This
The third conductive film d3 has a source electrode SD1, a drain electrode SD2 and
And video signal lines DL, and transparent pixel electrodes IT
O is configured. The first conductive film d1 of the source electrode SD1 and the first conductive film d1 of the drain electrode SD2
Each of the first conductive films d1 is an upper second conductive film d2 and a second conductive film d2.
3 Larger size on the channel formation region side than the conductive film d3
It consists of. That is, the first conductive film d1 is the first conductive film
Manufacturing process between d1, second conductive film d2 and third conductive film d3
Even if the mask misalignment occurs in the second step, the second conductive film d2 and
And a size larger than the third conductive film d3 (the first conductive film d1 to
Each channel formation region side of the third conductive film d3 is on the
(May be a line). Source
First conductive film d1 of electrode SD1, first conductive film of drain electrode SD2
Each of d1 is the gate length L of the thin film transistor TFT.
It is configured to prescribe. In this way, the thin-film transistor divided into a plurality of pixels
In the TFT1 to TFT3, the source electrode SD1 and the drain electrode S
The channel forming region side of each first conductive film d1 of D2 is
2 Larger size than the conductive film d2 and the third conductive film d3
By configuring, the source electrode SD1 and the drain electrode SD2
Between the first conductive film d1 and the thin film transistor
The gate length L of the TFT can be defined. 1st conductivity
The separation dimension (gate length L) between the films d1 depends on the processing accuracy (pattern
Thinning)
The gate length L of each of the transistors TFT1 to TFT3 is made uniform.
Can be As described above, the source electrode SD1 is connected to the transparent pixel electrode ITO.
It is connected. The source electrode SD1 is connected to the i-type semiconductor layer AS.
Step shape (film thickness of first conductive film g1, N+Film thickness of semiconductor layer d0
And the film thickness of the i-type semiconductor layer AS.
Along the steps). Specifically, the source
The electrode SD1 is formed along the step shape of the i-type semiconductor layer AS.
The first conductive film d1 and the first conductive film d1
Smaller side connected to transparent pixel electrode ITO compared to
And a second conductive film d2 formed by
And a third conductive film d3 connected to the first conductive film d1
ing. The first conductive film d1 of the source electrode SD1 is N+Type semiconductor
Good adhesion to the layer d0, and mainly the second conductive film d2
It is configured as a barrier layer against these diffused substances. Seo
The second conductive film d2 of the source electrode SD1 is made of chromium of the first conductive film d1.
The film cannot be formed thick due to increased stress, and the i-type semiconductor layer
This i-type semiconductor can't get over the step shape of AS
Configured to get over layer AS. That is, the second
The conductive film d2 is formed to be thick to provide step coverage.
Has improved. Since the second conductive film d2 can be formed thick,
Resistance value of source electrode SD1 (drain electrode SD2 and video signal line
The same applies to DL). Third
The conductive film d3 is caused by the i-type semiconductor layer AS of the second conductive film d2.
Since it is not possible to get over the step shape, the second conductive film
First conductive film dd1 exposed by reducing the size of d2
It is configured to be connected to. First conductive film d1 and third conductive film d1
The conductive film d3 not only has good adhesion, but also
The connection is small, so the connection can be made securely.
it can. Thus, the source electrode SD1 of the thin film transistor TFT
Are formed at least along the i-type semiconductor layer AS.
A first conductive film d1 as a layer and an upper portion of the first conductive film d1
And has a smaller specific resistance value than the first conductive film d1,
And a second conductive film d2 smaller in size than the first conductive film d1.
And the first conductive film exposed from the second conductive film d2.
A third conductive film d3, which is a transparent pixel electrode ITO, is connected to d1.
And by. Thin film transistor TFT and transparent pixel electrode ITO
Since the connection can be made securely, the discontinuity caused by the disconnection
Depression can be reduced. Moreover, the source electrode SD1
Is a barrier effect of the first conductive film d1 and has a small resistance value.
Second conductive film d2 (aluminum film) can be used
Therefore, the resistance value can be reduced. The drain electrode SD2 is formed integrally with the video signal line DL.
And are formed in the same manufacturing process. Drain electrode
SD2 is an L-shaped projecting in the column direction that intersects with the video signal line DL
It has a shape. That is, it is divided into a plurality of pixels
Of each of the thin film transistors TFT1 to TFT3
The pole SD2 is connected to the same video signal line DL. The transparent pixel electrode ITO is provided for each pixel.
This constitutes one of the pixel electrodes of the liquid crystal display section. Transparent pixel
The electrode ITO is a thin film transistor T divided into a plurality of pixels.
Three transparent pixel electrodes corresponding to each of FT1 to TFT3
(Divided transparent pixel electrode) divided into ITO1, ITO2 and ITO3
ing. The transparent pixel electrode ITO1 is a thin film transistor TFT1
Connected to source electrode SD1. Transparent pixel electrode ITO2
Is connected to the source electrode SD1 of the thin film transistor TFT2.
ing. The transparent pixel electrode ITO3 is a thin film transistor TFT3
Connected to source electrode SD1. Each of the transparent pixel electrodes ITO1 to ITO3 is a thin film transistor.
As in the case of each of the TFT1 to TFT3,
It is composed of Each of transparent pixel electrodes ITO1 to ITO3
This corresponds to the i-type half of each of the thin film transistors TFT1 to TFT3.
The conductor layer AS is integrally configured (each divided
The thin film transistor TFT is concentrated in one place.
Therefore, it is configured in an L-shape. In this manner, two adjacent scanning signal lines GL and two adjacent scanning signal lines GL
Of pixels arranged in the intersection area with the two video signal lines DL
A thin film transistor TFT is divided into a plurality of thin film transistors TFT1 to T
FT3, and the thin-film transistor T
Transparent pixel electrode ITO divided into multiple parts for each of FT1 to TFT3
Pixel division by connecting each of 1 to ITO3
(For example, thin film transistor TFT1)
A pixel is not a point defect as a whole
(Thin film transistors TFT2 and TFT3 are not point defects)
So that point defects as a whole pixel can be reduced
You. Further, some of the point defects obtained by dividing the pixel are
Small compared to the total area (in this liquid crystal display,
(One-third of the area of the pixel)
Can be Further, the transparent pixel electrodes ITO1 to ITO3 obtained by dividing the pixels.
Each having substantially the same size.
Therefore, the area of the point defect in the pixel can be made uniform. Further, the transparent pixel electrodes ITO1 to ITO3 obtained by dividing the pixels.
Each having substantially the same size.
Transparent pixel electrode and common transparent pixel with each of ITO1 to ITO3
Liquid crystal capacitance (Cpix) composed of electrodes ITO
Is added to each of the transparent pixel electrodes ITO1 to ITO3.
Of transparent pixel electrodes ITO1 to ITO3 and gate electrode GT
And the overlapping capacity (Cgs) generated by
Wear. In other words, each of the transparent pixel electrodes ITO1 to ITO3
Crystal volume and superposition volume can be made uniform
This marks the liquid crystal molecules of the liquid crystal LC caused by this superposition capacity.
The DC component to be added can be made uniform.
When the method of canceling the DC component of
The variation of the DC component applied to the crystal
You. On the thin film transistor TFT and the transparent pixel electrode ITO,
A protective film PSV1 is provided. The protective film PSV1 is mainly a thin film
Formed to protect the transistor TFT from moisture, etc.
Use a material that is highly transparent and has good moisture resistance.
You. The protective film PSV1 is made of, for example, an acid formed by plasma CVD.
5000 to 11000
[Å] film thickness (about 8000 [Å] in this liquid crystal display device)
(Film thickness). Outside of the protective film PSV1 on the thin film transistor TFT,
I-type semiconductor layer in which light is used as a channel forming region
A shielding film LS is provided so as not to be incident on the AS.
As shown in FIG. 2, the shielding film LS is a region surrounded by a dotted line.
Is configured within. The shielding film LS has a light shielding property.
High, for example, made of aluminum film or chromium film
And is formed to a thickness of about 1000 [Å] by sputtering. Therefore, the common semiconductor of the thin film transistors TFT1 to TFT3
The body layer AS consists of upper and lower light shielding films LS and a large gate electrode
Sandwiched by GT, outside natural light or back
The light will not hit. The light shielding film LS and the gate electrode GT
It is larger than the semiconductor layer AS and is formed in a shape similar to it,
Both are assumed to be almost the same size.
The gate electrode GT is drawn smaller than the light shielding film LS
). The backlight is placed on the upper transparent glass substrate SUB2 side.
And attach the lower transparent glass substrate SUB1 to the observation side (external
Side), in which case the light shielding film LS
The gate electrode GT of the light source functions as a light shield for natural light. The thin-film transistor TFT has a positive via on the gate electrode GT.
The source-drain channel resistance
When the bias decreases to zero, the channel resistance increases.
It is configured to work. In other words, the thin film transistor
The star TFT controls the voltage applied to the transparent pixel electrode ITO.
It is configured to: The liquid crystal LC consists of a lower transparent glass substrate SUB1 and an upper transparent glass
In the space formed between the substrate and SUB2, the orientation of the liquid crystal molecules
Specified for lower alignment film ORI1 and upper alignment film ORI2
It is enclosed. The lower alignment film ORI1 protects the lower transparent glass substrate SUB1 side.
It is formed on the film PSV1. On the inner (liquid crystal side) surface of the upper transparent glass substrate SUB2
Indicates the color filter FIL, protective film PSV2,
The pole (COM) ITO and the upper alignment film ORI2 are sequentially laminated
Is provided. The common transparent pixel electrode ITO has a lower transparent glass substrate SUB
Opposite and adjacent to the transparent pixel electrode ITO provided for each pixel on one side
Other common transparent pixels in contact with the electrode ITO
I have. The common transparent pixel electrode ITO has a common voltage Vcom
Is applied. Common voltage Vcom
Is a low-level drive voltage Vd applied to the video signal line DL.
 min and the high level drive voltage Vd max.
You. The color filter FIL is made of a resin material such as acrylic resin.
The dyed base material is formed by coloring a dye.
The color filter FIL is placed at the position facing the pixel for each pixel.
It is composed and dyed separately. That is, color
The filter FIL is, like the pixel, the two adjacent scanning signals.
Signal line GL and the adjacent two video signal lines DL
It is configured. Each pixel is an individual color filter FIL
Are divided into a plurality of parts in the predetermined color filter. The color filter FIL can be formed as follows.
it can. First, a dye group was applied to the surface of the upper transparent glass substrate SUB2.
Material is formed and red filter type by photolithography technology
The dyed substrate other than the formation area is removed. After this, the dyed substrate is
Dye with red dye, fixation process, form red filter R
To achieve. Next, by performing a similar process, the green
A filter G and a blue filter B are sequentially formed. Thus, each color filter of the color filter FIL is
By forming it in the intersection area facing the pixel,
-The scanning signal line GL and the video signal
Since each of the image signal lines DL exists,
Equivalent to each pixel and each color filter of color filter FIL
To secure the alignment margin with the data (alignment margin
Can be increased). In addition, color filters
When forming each color filter of FIL,
Alignment margin dimensions can be secured. That is, in this liquid crystal display device, two adjacent running lines
Intersection area between the scanning signal line GL and two adjacent video signal lines DL
Within the pixel, divide this pixel into multiple
The color filters of the color filter FIL are
By forming, the above-mentioned point defects can be reduced.
And the alignment margin between each pixel and each color filter
Dimensions can be secured. The protective film PSV2 changes the color filter FIL to a different color.
To prevent the dye that has been dyed from leaking into the liquid crystal LC
Is provided. The protective film PSV2 is, for example, an acrylic resin
It is formed of a transparent resin material such as fat or epoxy resin. This liquid crystal display device has a lower transparent glass substrate SUB1 side and an upper
Each layer on the transparent glass substrate SUB2 side is formed separately
After that, the lower transparent glass substrate SUB1 and the upper transparent glass substrate
Superimpose the board SUB2 and fill the liquid crystal LC between them
It is assembled. As shown in FIG. 4, each pixel of the liquid crystal display section
Multiple lines are arranged in the same column direction as the
Pixel row X1, XTwo, XThree, XFour,…
You. Each pixel row X1, XTwo, XThree, XFour, ... each pixel is
Thin film transistors TFT1 to TFT3 and transparent pixel electrodes ITO1 to
The arrangement position of ITO3 is the same. That is, the pixel column
X1, XThree, ... are the thin film transistor TFT1
To TFT3 on the left, transparent pixel electrodes ITO1 to ITO3
The position is configured on the right side. Pixel row X1, XThree, ... of that
Next row of pixel columns X in each row directionTwo, XFour, ... each picture
The element is pixel row X1, XThree,... Each pixel
It is composed of pixels arranged symmetrically with respect to the line DL.
You. That is, pixel row XTwo, XFour, ... each pixel is
Transistor pixels on the right side of TFT1 to TFT3 thin film transistors
The arrangement positions of the electrodes ITO1 to ITO3 are configured on the right side. Soshi
Pixel row XTwo, XFour,... Each pixel is a pixel row X1,
XThree,... For each pixel in the column direction
It is arranged to be moved (shifted). That is, the pixel column
If the pixel interval of X is 1.0 (1.0 pitch), the next image
The element sequence X has a pixel interval of 1.0, and corresponds to the pixel sequence X in the preceding stage.
And is shifted by 0.5 pixel intervals (0.5 pitch) in the column direction. each
The video signal line DL extending between pixels in the row direction is connected to each pixel column X
Half a pixel interval (0.5 pitch) in the row direction.
It is configured to exist. Thus, in the liquid crystal display unit, the thin film transistor
Pixels with the same position of TFT and transparent pixel electrode ITO
A plurality of pixels are arranged in the direction to form a pixel column X, and the next stage of the pixel column X
Of the pixel row X of the preceding stage to the video signal line DL.
It is composed of pixels arranged in line symmetry with respect to
It is configured to be shifted by a half pixel interval with respect to the previous pixel row.
Fig. 8 (Pixel and color filter overlap
Pixels in the previous stage, as shown in
A pixel (for example, an image) in which a predetermined color filter of column X is formed.
Sequence XThreePixel on which the red filter R is formed) and the image of the next stage
Pixels in which the same color filter of the element array X is formed (for example,
Pixel row XFourPixel on which the red filter R is formed) and 1.5
Pixel spacing (1.5 pitch) is possible. Toes
Therefore, the pixels in the previous pixel row X are the pixels in the next nearest pixel row.
Pixels with the same color filter in the elementary row and 1.5 pixels at all times
The color filter is configured to be separated by an interval.
FIL can configure RGB triangle arrangement structure
You. The RGB triangle structure of the color filter FIL
Resolution of color images
The degree can be improved. In addition, the video signal line DL is connected between each pixel column X by a half image.
Since only the elementary interval extends in the column direction, adjacent video signals
Stop crossing Route DL. Therefore, the video signal line DL
Wiring can be eliminated and the occupied area can be reduced,
Eliminate the bypass of the video signal line DL and abolish the multilayer wiring structure
be able to. A circuit diagram of the structure of the liquid crystal display unit is shown in FIG.
(Equivalent circuit diagram of crystal display section). Shown in Figure 10
XiG, Xi + 1G,... Are pixels where the green filter G is formed
Are connected to the video signal line DL. XiB, Xi + 1B, ...
Video signal connected to the pixel where blue filter B is formed
Line DL. Xi + 1R, Xi + 2R, ... are red filters R
This is a video signal line DL connected to a pixel to be formed. these
Is selected by the video signal drive circuit. Yi
Is the pixel column X shown in FIGS. 4 and 8.1Run to choose
This is the inspection signal line GL. Similarly, each of Yi + 1, Yi + 2, ...
Is the pixel row XTwo, XThreeScanning signal line for selecting each of
GL. These scanning signal lines GL are connected to a vertical scanning circuit.
Has been continued. The central part in FIG. 3 shows a cross section of one pixel portion.
On the left, the lower transparent glass substrate SUB1 and the upper transparent glass
Where the external wiring is located at the left edge of the circuit board SUB2
2 shows a cross section of FIG. On the right are the transparent glass substrates SUB1 and
And the right edge of SUB2 where there is no external wiring
It shows a cross section. The sealing material SL shown on each of the left and right sides of FIG.
It is configured to seal the liquid crystal LC, and the liquid crystal filling port
Transparent glass substrates SUB1 and SU excluding (not shown)
It is formed along the entire periphery of the edge of B2. Seal material SL
Is formed of, for example, an epoxy resin. The common transparent pixel electrode IT on the upper transparent glass substrate SUB2 side
O is at least at one location due to the silver paste material SIL.
The external drawer formed on the lower transparent glass substrate SUB1 side
Connected to wiring. This external wiring is
Gate electrode GT, source electrode SD1, drain electrode SD2
Each is formed in the same manufacturing process. The alignment films ORI1 and ORI2, transparent pixel electrode ITO, common
Transparent pixel electrode ITO, protective films PSV1 and PSV2, insulating film GI
Each layer is formed inside the sealing material SL. Polarization
Plate POL consists of lower transparent glass substrate SUB1 and upper transparent glass substrate
It is formed on the outer surface of each of the plates SUB2. Liquid crystal display of another liquid crystal display to which the present invention is applied
One pixel is shown in Fig. 9A (plan view of the main part) and the lower left of the figure.
(Thin film transistor B)
Fig. 9B shows a three-fold enlarged view of the
You. In this liquid crystal display device, each pixel of the liquid crystal display section is
The aperture ratio can be improved and the liquid crystal
Reduces DC component, reduces point defects in liquid crystal display and
Black unevenness can be reduced. This liquid crystal display device is as shown in FIGS. 9A and 9B.
The i-type semiconductor layer AS in each pixel of the liquid crystal display is
Each of the transistors TFT1 to TFT3 is divided. Toes
And the thin film transistors TFT1 to TF divided into a plurality of pixels.
Each of T3 is composed of island regions of independent i-type semiconductor layer AS.
Has been established. The pixel configured in this way extends the video signal line DL.
In the row direction, each of the thin film transistors TFT1 to TFT3
Because they can be evenly distributed and placed,
Transparent pixel electrode IT connected to each of the TFT1 to TFT3
Each of O1 to ITO3 can be configured in a square shape.
Each of the transparent pixel electrodes ITO1 to ITO3 configured in a square shape
Is the direction between adjacent transparent pixel electrodes ITO in the pixel
Area can be reduced in the direction
(Aperture ratio) can be improved. Also, as shown in FIG.
The shape of the transparent pixel electrodes ITO1 to ITO3
When scanning, the scanning signal line GL or the video signal line DL
Line with a sloping angle (for example, a line at a 45 degree angle)
To change. In other words, that of the transparent pixel electrodes ITO1 to ITO3
Each is a line parallel to the scanning signal line GL or the video signal line DL.
Or when the shape is changed with orthogonal lines.
The separation area between the bright pixel electrodes ITO can be reduced.
Thus, the aperture ratio can be improved. Each of the transparent pixel electrodes ITO1 to ITO3 is a thin film transistor.
On the side opposite to the side connected to the transistor TFT
In this case, the signal is superimposed on the next scanning signal line GL in the row direction.
I have. This superposition is performed by the thin film transistors TFT1 to TFT3.
As with the gate electrode GT, a run to select that gate electrode GT
Adjacent to the scanning signal line DL (the scanning signal line DL for selecting pixels)
The scanning signal line DL of the next stage is branched into a T-shape.
I have. The branched scanning signal line GL is a thin film transistor TF.
Like the T gate electrode GT, the first conductive film (chromium film) g1
Of a single layer. The superposition is performed by a transparent pixel electrode.
Each of the poles ITO1 to ITO3 is used as one electrode, and the next scan
The signal line GL was used as a capacitive electrode line and then branched off
Capacitance element (capacitance element) whose part is the other electrode
Configure Cadd. The dielectric film of the storage capacitor Cadd is:
Used as gate insulating film of thin film transistor TFT
It is composed of the same layer as the insulating film GI. The gate electrode GT is the same as the liquid crystal display device shown in FIG.
Is formed larger than the i-type semiconductor layer AS.
In the display device, the thin film transistors TFT1 to TFT3 are independent i
Since it is formed for each type semiconductor layer AS, each thin film transistor
A large pattern is formed for each transistor TFT
Is connected to the branched gate line GL (g1). FIG. 11 shows another layout of the storage capacitance element Cadd.
9A and FIG. 9A.
The equivalent circuit of the pixel described in FIG. 11 and FIG.
Circuit diagram). The storage capacitor Cadd of the pixel shown in FIG.
Are the transparent pixel electrodes ITO1 to ITO3 and the capacitor electrode lines.
With the branched part (the other electrode of the storage capacitor Cadd)
The amount of superposition is increased, and the storage capacity is increased. Base
Basically, the holding capacitance element Cadd shown in FIG.
Is the same as the storage capacitance element Cadd shown in FIG. Fig. 12 Smell
As before, Cgs is the gate of the thin film transistor TFT
Superposition capacitance formed by electrode GT and source electrode SD1
It is. The dielectric film of the superposed capacitance Cgs is the insulating film GI.
You. Cpix is transparent pixel electrode ITO (PIX) and common transparent pixel
This is the liquid crystal capacitance formed between the electrodes ITO (COM). Liquid crystal
The dielectric film with the amount of Cpix is the liquid crystal LC, the protective film PSV1, and the alignment film OR.
I1, ORI2. Vlc is the midpoint potential. The storage capacitor Cadd is formed by a thin film transistor TFT.
When switching, the midpoint potential (pixel electrode potential) Vlc
Acts to reduce the effect of gate potential change ΔVg on
Good. This situation is represented by the following equation. ΔVlc = {(Cgs / (Cgs + Cadd + Cpix))} × ΔVg where ΔVlc represents a change in the midpoint potential due to ΔVg.
You. This change ΔVlc is the cause of the DC component applied to the liquid crystal.
However, if the storage capacitance of the storage capacitor Cadd is increased,
The smaller the value, the smaller the value. Also, the holding capacity
The element Cadd also has the effect of extending the discharge time,
The video information after the transistor TFT is turned off is accumulated for a long time. liquid
The reduction of the DC component applied to the crystal LC improves the life of the liquid crystal LC.
The previous image remains when switching the LCD screen.
Loose seizure can be reduced. As described above, the gate electrode GT completely covers the semiconductor layer AS.
Source / drain electrodes SD
1.The area of overlap with SD2 increases,
The amount Cgs increases and the midpoint potential Vlc becomes the gate (scan) signal Vg
Has the opposite effect of being more susceptible to the effects of But,
This disadvantage can be eliminated by providing the storage capacitor Cadd.
Can be eliminated. Also, the connection between the two scanning signal lines GL and the two video signal lines DL
In a liquid crystal display device having pixels in an intersection area,
Select with one of the two scanning signal lines GL
The thin film transistor TFT of the pixel to be
For each of the divided thin film transistors TFT1 to TFT3
The transparent pixel electrode ITO is divided into multiple parts (ITO1-ITO
3) Connect the divided transparent pixel electrodes ITO1 to ITO3
The pixel electrode ITO is used as one electrode for each of
The other one of the scanning signal lines DL is connected to a capacitor.
The storage capacitor Cadd which is used as a polar line and is used as the other electrode is
By configuring, as described above, the divided pixels
Only part of the pixel becomes a point defect, but the whole pixel is a point defect.
It is possible to reduce pixel point defects because
At the same time as the liquid crystal LC is applied by the storage capacitor Cadd.
Flow component can be reduced, which extends the life of the liquid crystal LC.
Can be up. In particular, by dividing pixels
The gate electrode GT and the source electrode S of the thin film transistor TFT.
Point defects caused by short circuit with D1 or drain electrode SD2
And the transparent pixel electrodes ITO1 to IT
O3 and the other electrode of the storage capacitor Cadd (capacitive
Point defects caused by short-circuit with
You. The point defect on the latter side is one third in the case of this liquid crystal display device.
become. As a result, some of the divided point defects of the pixel
Is smaller than the total area of the pixel,
Can be difficult to see. The storage capacitance of the storage capacitor Cadd is determined by the writing characteristics of the pixel.
From 4 to 8 times the liquid crystal capacitance Cpix (4 · Cpix <Cadd
<8 · Cpix), 8 to 32 times (8
・ Set to a value of about Cgs <Cadd <32 · Cgs). Further, the scanning signal line GL is connected to a first conductive film (chrome film) g1.
Composite film in which the second conductive film (aluminum film) g2 is laminated
And the other electrode of the storage capacitor Cadd, that is, a capacitor.
The branched portion of the electrode wire is connected to one of the composite membranes.
By forming a single-layer film composed of the first conductive film g1,
To reduce the resistance value of the test signal line GL and improve the write characteristics
And the other electrode of the storage capacitor Cadd
Along the stepped portion of the capacitor Cadd
Attach pole (transparent pixel electrode ITO) on insulating film GI
So that the disconnection of one electrode of the storage capacitor Cadd can be
Can be reduced. Also, the other electrode of the storage capacitor Cadd is connected to the first conductive layer of the single layer.
The second conductive film g2 which is composed of the conductive film g1 and is an aluminum film
By not configuring, due to the hillock of the aluminum film
Between the other electrode and one electrode of the storage capacitor Cadd
Can be prevented. Superimposed to form the storage capacitor Cadd
Of each of the transparent pixel electrodes ITO1 to ITO3 and the capacitance electrode line
The part between the forked part and the source electrode SD1
Similarly, when climbing over the step shape of the branched part,
The first conductive film d1 and the first conductive film d1 are connected so that the bright pixel electrode ITO is not disconnected.
And an island region composed of the second conductive film d2.
This island region reduces the area (aperture ratio) of the transparent pixel electrode ITO.
Make it as small as possible so that it does not fall. As described above, one electrode of the storage capacitance element Cadd is connected to the other electrode.
Between the insulating film GI used as the dielectric film of
The specific resistance is smaller than that of the conductive film d1 and the first conductive film d1 formed thereon.
Formed with the second conductive film d2 having a small resistance value and a small size
Forming one of the electrodes (the third conductive film d).
3) the first conductive layer exposed from the second conductive layer d2 of the underlayer.
By connecting to the film d1, the other side of the storage capacitance element Cadd
Ensure that the storage capacitor Cadd along the step based on the electrode
Since one electrode can be bonded, the storage capacitor element
Disconnection of one electrode of the child Cadd can be reduced. A storage capacitor Cadd is provided on the transparent pixel electrode ITO of the pixel.
The liquid crystal display section of the liquid crystal display device is shown in FIG. 14 (liquid crystal display section).
). liquid crystal
The display unit includes pixels, scanning signal lines GL, and video signal lines DL.
It consists of repetition of a unit basic pattern. Capacity
The final scanning signal line GL (or the first
As shown in FIG. 14, the scanning signal lines GL of the stage are common transparent.
Connect to pixel electrode (Vcom) ITO. Common transparent pixel electrode ITO
Is located on the periphery of the liquid crystal display device as shown in FIG.
Is connected to the external wiring by silver paste material SL
ing. In addition, some of the conductive layers (g1
And g2) have the same manufacturing process as the scanning signal line GL
I have. As a result, the final scanning signal line GL (capacitance electrode line)
Can be easily connected to common transparent pixel electrode ITO
You. Thus, the last stage of the capacitor electrode line is connected to the common transparent line of the pixel.
By connecting to bright pixel electrode (Vcom) ITO, the final stage
Capacitor electrode wire is integrated with a part of the conductive layer of the external wiring.
And the common transparent pixel electrode ITO is
Since it is connected to the external lead-out wiring, the final configuration is simple.
Connecting the capacitance electrode line of the step to the common transparent pixel electrode ITO
Can be. In addition, the liquid crystal display device has been applied for
DC cancellation method described in Japanese Patent Application No. 62-95125 (D
Figure 13 (Time chart)
G) to control the drive voltage of the scanning signal line DL
This further reduces the DC component applied to the liquid crystal LC.
Can be In FIG. 13, Vi is an arbitrary scanning signal.
The driving voltage of the line GL, Vi + 1 is the driving voltage of the scanning signal line GL at the next stage.
Dynamic voltage. Vee is the low level applied to the scanning signal line GL.
The bell driving voltages Vd min and Vdd are applied to the scanning signal line GL.
High level driving voltage Vd max. Each time t = t1~
tFourVoltage change ΔV of the midpoint potential Vlc (see FIG. 12) at
1~ ΔVFourIs the total capacity of the pixels (Cgs + Cpix + Cadd) as C
Then, the following equation is obtained. ΔV1= − (Cgs / C) · V2 ΔVTwo= + (Cgs / C) · (V1 + V2)-(Cadd / C) · V2 ΔVThree= − (Cgs / C) · V1 + (Cadd / C) · (V1 + V2) ΔVFour= − (Cadd / C) · V1 Here, the driving voltage applied to the scanning signal line GL is sufficient.
If you have (below

【注】参照)、液晶LCに加わる直流電圧
は、次式で表される。 ΔV3+ΔV4=(Cadd・V2−Cgs・V1)/C このため、Cadd・V2=Cgs・V1とすると、液晶LCに加
わる直流電圧は0になる。
Note: The DC voltage applied to the liquid crystal LC is expressed by the following equation. ΔV 3 + ΔV 4 = (Cadd · V2−Cgs · V1) / C Therefore, if Cadd · V2 = Cgs · V1, the DC voltage applied to the liquid crystal LC becomes zero.

〔発明の効果〕〔The invention's effect〕

以上説明したように、この発明に係る液晶表示装置に
おいては、遮光性を有する保持容量がブラックマトリッ
クスから露出しているので、保持容量をブラックマトリ
ックスで完全に覆う場合に比べて開口率を大きくするこ
とが出来る。 このように、この発明の効果は顕著である。
As described above, in the liquid crystal display device according to the present invention, since the storage capacitor having the light shielding property is exposed from the black matrix, the aperture ratio is increased as compared with the case where the storage capacitor is completely covered by the black matrix. I can do it. Thus, the effect of the present invention is remarkable.

【図面の簡単な説明】[Brief description of the drawings]

第1図は第16図に示す画素の所定の製造工程における要
部平面図、第2図はこの発明を適用すべきアクティブ・
マトリックス方式のカラー液晶表示装置の液晶表示部の
一画素を示す要部平面図、第3図は第2図のII−II切断
線で切った部分とシール部周辺部の断面図、第4図は第
2図に示す画素を複数配置した液晶表示部の要部平面
図、第5図〜第7図は第2図に示す画素の所定の製造工
程における要部平面図、第8図は第4図に示す画素とカ
ラーフィルタとを重ね合せた状態における要部平面図、
第9A図はこの発明を適用すべきアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図、第9B図はその一部拡大図、第10図は上記
のアクティブ・マトリックス方式のカラー液晶表示装置
の液晶表示部を示す等価回路図、第11図は第9A図に示す
画素と異なるレイアウトの一画素を示す要部平面図、第
12図は第9A図、第11図のそれぞれに記載される画素の等
価回路図、第13図は直流相殺方式による走査信号線の駆
動電圧を示すタイムチャート、第14図、第15図はそれぞ
れ第9A図、第11図に示したアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部を示す等価回路
図、第16図はこの発明に係るアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部の一画素を示す
要部平面図、第17a図は第16図のB−B切断線で切った
部分の断面図、第17b図は第16図のC−C切断線で切っ
た部分の断面図、第18図は第16図に示した液晶表示装置
の液晶表示部とシール部周辺部の断面図、第19図は第16
図に示す画素とブラックマトリックスパターンとを重ね
合せた状態を示す平面図である。 SUB……透明ガラス基板 GL……走査信号線 DL……映像信号線 GI……絶縁膜 GT……ゲート電極 AS……i型半導体層 SD……ソース電極またはドレイン電極 PSV……保護膜 LS……遮光膜 LC……液晶 TFT……薄膜トランジスタ ITO(COM)……透明画素電極 g,d……導電膜 Cadd……保持容量素子 Cgs……重ね合せ容量 Cpix……液晶容量 BM……ブラックマトリックスパターン
FIG. 1 is a plan view of a main part in a predetermined manufacturing process of the pixel shown in FIG. 16, and FIG. 2 is an active element to which the present invention is applied.
FIG. 3 is a plan view of an essential part showing one pixel of a liquid crystal display portion of a matrix type color liquid crystal display device. FIG. 3 is a cross-sectional view of a portion cut along a II-II cutting line in FIG. 5 is a plan view of a main part of a liquid crystal display unit in which a plurality of pixels shown in FIG. 2 are arranged, FIGS. 5 to 7 are plan views of a main part in a predetermined manufacturing process of the pixel shown in FIG. 2, and FIG. 4 is a plan view of a main part in a state where the pixel and the color filter shown in FIG.
9A is a plan view of a principal part showing one pixel of a liquid crystal display portion of an active matrix color liquid crystal display device to which the present invention is applied, FIG. 9B is a partially enlarged view thereof, and FIG. FIG. 11 is an equivalent circuit diagram showing a liquid crystal display portion of a matrix type color liquid crystal display device, FIG.
12 is an equivalent circuit diagram of the pixel described in each of FIG. 9A and FIG. 11, FIG. 13 is a time chart showing the driving voltage of the scanning signal line by the DC canceling method, FIG. 14 and FIG. 9A and 9 are equivalent circuit diagrams showing a liquid crystal display portion of the active matrix type color liquid crystal display device shown in FIG. 11, and FIG. 16 is a liquid crystal display portion of the active matrix type color liquid crystal display device according to the present invention. 17a is a cross-sectional view of a portion cut along the line BB of FIG. 16, and FIG. 17b is a cross-sectional view of a portion cut along the line CC of FIG. FIG. 18 is a cross-sectional view of the liquid crystal display device and the periphery of the seal portion of the liquid crystal display device shown in FIG. 16, and FIG.
FIG. 3 is a plan view showing a state in which the pixel shown in the figure and a black matrix pattern are superimposed. SUB: Transparent glass substrate GL: Scan signal line DL: Video signal line GI: Insulating film GT: Gate electrode AS: i-type semiconductor layer SD: Source or drain electrode PSV: Protective film LS: … Light-shielding film LC… Liquid crystal TFT… Thin film transistor ITO (COM)… Transparent pixel electrode g, d… Conductive film Cadd… Holding capacitance element Cgs… Overlapping capacitance Cpix… Liquid crystal capacitance BM… Black matrix pattern

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−46626(JP,A) 特開 昭61−38931(JP,A) 特開 昭61−105583(JP,A) 特開 平2−63020(JP,A) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-59-46626 (JP, A) JP-A-61-38931 (JP, A) JP-A-61-105583 (JP, A) JP-A-2- 63020 (JP, A)

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】透明基板上に複数の画素電極を設けた第一
基板と、該第一基板の各画素電極に対応した位置にカラ
ーフィルタを設けた第二基板の間に液晶層を挟んで成る
液晶表示装置であって、 上記第一基板は複数の走査信号線と複数の映像信号線が
複数箇所で交差するように設けられて成り、上記走査信
号線と上記映像信号線の交差部に対応して上記画素電極
と薄膜トランジスタを有し、 上記薄膜トランジスタはシリコンよりなる半導体層と、
上記複数の走査信号線の一つに電気的に接続されたゲー
ト電極と、上記複数の映像信号の一つに電気的に接続さ
れたドレイン電極と、対応する上記画素電極に電気的に
接続されたソース電極とを有し、 上記第二基板の、上記走査信号線、上記映像信号線及び
上記薄膜トランジスタに対応する部分には、該薄膜トラ
ンジスタの半導体層を完全に覆い外部の光が薄膜トラン
ジスタの半導体層に当たるのを防止する、ブラックマト
リックスを設け、 上記画素電極と該画素電極と隣接する走査信号線とが重
なる部分に保持容量を設け、上記走査信号線を遮光性の
金属膜で形成し、 上記保持容量は、上記第二基板側から見て平面的に、上
記ブラックマトリックスから露出していることを特徴と
する液晶表示装置。
1. A liquid crystal layer is sandwiched between a first substrate having a plurality of pixel electrodes provided on a transparent substrate and a second substrate having a color filter provided at a position corresponding to each pixel electrode on the first substrate. In the liquid crystal display device, the first substrate is provided so that a plurality of scanning signal lines and a plurality of video signal lines intersect at a plurality of locations, and at the intersection of the scanning signal lines and the video signal lines. Correspondingly, the pixel electrode and the thin film transistor, the thin film transistor is a semiconductor layer made of silicon,
A gate electrode electrically connected to one of the plurality of scanning signal lines, a drain electrode electrically connected to one of the plurality of video signals, and an electrically connected pixel electrode corresponding to the gate electrode; A portion corresponding to the scanning signal line, the video signal line, and the thin film transistor on the second substrate, and completely covers the semiconductor layer of the thin film transistor and external light is applied to the semiconductor layer of the thin film transistor. A black matrix is provided so as to prevent the pixel electrode from hitting, a storage capacitor is provided at a portion where the pixel electrode overlaps a scanning signal line adjacent to the pixel electrode, and the scanning signal line is formed of a light-shielding metal film. The liquid crystal display device, wherein the capacitance is exposed from the black matrix in a plan view when viewed from the second substrate side.
【請求項2】上記半導体層はアモルファスシリコンより
成ることを特徴とする請求項1記載の液晶表示装置。
2. The liquid crystal display device according to claim 1, wherein said semiconductor layer is made of amorphous silicon.
【請求項3】上記走査信号線はクロム膜より成ることを
特徴とする請求項1記載の液晶表示装置。
3. The liquid crystal display device according to claim 1, wherein said scanning signal line is made of a chromium film.
【請求項4】上記ブラックマトリックスは一つの上記カ
ラーフィルタと隣接する上記カラーフィルタの間に設け
られることを特徴とする請求項1記載の液晶表示装置。
4. The liquid crystal display device according to claim 1, wherein said black matrix is provided between one color filter and said adjacent color filter.
【請求項5】上記ブラックマトリックスは上記カラーフ
ィルタと一部重なる部分を有することを特徴とする請求
項4記載の液晶表示装置。
5. The liquid crystal display device according to claim 4, wherein said black matrix has a portion partially overlapping said color filter.
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