JP2741280B2 - Game equipment control device - Google Patents

Game equipment control device

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JP2741280B2
JP2741280B2 JP2186722A JP18672290A JP2741280B2 JP 2741280 B2 JP2741280 B2 JP 2741280B2 JP 2186722 A JP2186722 A JP 2186722A JP 18672290 A JP18672290 A JP 18672290A JP 2741280 B2 JP2741280 B2 JP 2741280B2
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JP
Japan
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data
cpu
rom
input
Prior art date
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JP2186722A
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Japanese (ja)
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征一郎 福島
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Sanyo Bussan Co Ltd
Original Assignee
Sanyo Bussan Co Ltd
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Publication date
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION 【産業上の利用分野】[Industrial applications]

本発明は、中央処理装置と複数の周辺装置とを備え、
遊技機器の動作を制御する遊技機器の制御装置に関す
る。
The present invention includes a central processing unit and a plurality of peripheral devices,
The present invention relates to a control device of a game machine for controlling an operation of the game machine.

【従来の技術】[Prior art]

近年、マイクロコンピュータの普及には目をみはるも
のがあり、パチンコ機、ゲーム機等の遊技機器にも、マ
イクロコンピュータは多く使われている。 マイクロコンピュータは、中央処理装置(以下、CPU
と呼ぶ)と、記憶部としてのROM,RAMと、入出力部とし
ての入出力インターフェースとを基本構成とするもの
で、例えば、3桁の数字等の組み合わせで大当り等の入
賞を作るいわゆるデジタルを備えたパチンコ機にあって
は、次のように動作する。 入出力インターフェースからデジタルスタート入賞ス
イッチの検出信号を取り込み、CPUでは、その検出信号
がオン状態であれば、入出力インターフェースを介して
センター役物のデジタルを始動させ、所定のタイミング
で停止させる。さらに、CPUでは、そのデジタルの停止
時にデジタルの数字や図柄が大当りの組み合わせとなる
と、入出力インターフェースを介して大入賞口を開口さ
せる。 なお、センター役物のデジタルの図柄は、ROMに予め
記憶された図柄のデータを取りだしたもので、その図柄
の変動は、同じくROMに予め記憶された乱数テーブルに
基づいて定められる。
2. Description of the Related Art In recent years, the spread of microcomputers is remarkable, and microcomputers are widely used in game machines such as pachinko machines and game machines. The microcomputer is a central processing unit (hereafter, CPU)
), A ROM, RAM as a storage unit, and an input / output interface as an input / output unit. The operation of the pachinko machine provided is as follows. The detection signal of the digital start winning switch is fetched from the input / output interface, and if the detection signal is in the ON state, the CPU starts the digital of the center role via the input / output interface and stops it at a predetermined timing. Further, when the digital stops and the digital numbers and symbols become a big hit combination, the CPU opens the big winning opening via the input / output interface. The digital symbol of the center role is obtained by extracting the symbol data stored in the ROM in advance, and the fluctuation of the symbol is determined based on a random number table also stored in the ROM in advance.

【発明が解決しようとする課題】[Problems to be solved by the invention]

ところで、こうしたパチンコ機等の遊技機器では、出
玉等の賞品の出る確率を、短期的には大きく変動させて
遊技性を高めつつも、長期的には安定させて、遊技者と
遊技場との利益の両立を図る必要があった。 しかしながら、かかる従来のパチンコ機では、乱数テ
ーブルにより出玉の確率が定められていることから、RO
Mを、別の乱数テーブルが記憶されたものに交換するだ
けで、出玉の確率を容易に変更することができた。 こうした不正は、遊技場の管理者によりなされたり、
遊技場の管理者は知らずに遊技場の店員によってなされ
たりするが、その発見は難しかった。 本発明の遊技機器の制御装置は、こうした問題点に鑑
みてなされたもので、CPUで実行される記憶手段に記憶
された遊技制御プログラムの不正な交換を防止すること
により、例えば、パチンコ機では、出玉の確率を操作す
る不正改造を防止することを目的とする。
By the way, in such a gaming machine such as a pachinko machine, the probability that prizes such as payouts are greatly fluctuated in the short term to improve the gameability, but also stabilize in the long term, and the It was necessary to balance the interests of the two. However, in such conventional pachinko machines, since the probability of payout is determined by a random number table, the RO
By simply exchanging M for one in which another random number table was stored, it was possible to easily change the probability of a ball to come out. Such misconduct can be done by the playground manager,
The arcade manager was unknowingly made by the arcade clerk, but its discovery was difficult. The control device of the gaming machine of the present invention has been made in view of such problems, and by preventing unauthorized exchange of the game control program stored in the storage means executed by the CPU, for example, in pachinko machines, The purpose of the present invention is to prevent unauthorized remodeling in which the probability of a ball is manipulated.

【課題を解決するための手段】[Means for Solving the Problems]

かかる目的を達成すべく、前記課題を解決するための
手段として、本発明は以下に示す構成を取った。即ち、
本発明の遊技機器の制御装置は、第1図に例示するよう
に、 中央処理装置M1と該中央処理装置M1で実行される処理
を定めた遊技制御プログラムを記憶する記憶手段M2とを
備えて、遊技機器の動作を制御する遊技機器の制御装置
において、 前記記憶手段M2は、 前記遊技制御プログラムを構成するプログラム自体の
少なくとも一部と相関のある識別情報を記憶する識別情
報記憶部M2aを備えるとともに、 前記中央処理装置M1に、 前記識別情報記憶部M2bから前記識別情報を取り込む
識別情報取込手段M1aと、 該取り込んだ識別情報が比較用の識別情報と一致して
いるか否かを判定する識別情報判定手段M1bと、 該識別情報判定手段M1bにて両者が一致していないと
判定されたとき、前記記憶手段M2に記憶された遊技制御
プログラムの実行を不能とする実行不能化手段M1cと を設けたことをその要旨としている。
In order to achieve the above object, the present invention has the following configuration as means for solving the above-mentioned problems. That is,
As illustrated in FIG. 1, the control device for a game machine according to the present invention includes a central processing unit M1 and a storage unit M2 that stores a game control program that defines processing executed by the central processing unit M1. In the gaming machine control device that controls the operation of the gaming machine, the storage unit M2 includes an identification information storage unit M2a that stores identification information that is correlated with at least a part of a program itself constituting the game control program. At the same time, the central processing unit M1 includes: an identification information capturing unit M1a that captures the identification information from the identification information storage unit M2b; and determines whether the captured identification information matches the identification information for comparison. When the identification information determination means M1b and the identification information determination means M1b determine that they do not match, an execution failure that disables the execution of the game control program stored in the storage means M2. The gist is that the functionalization means M1c and are provided.

【作用】[Action]

以上のように構成された本発明の遊技機器の制御装置
では、記憶手段M2に、遊技制御プログラムとその遊技制
御プログラムを構成するプログラム自体の少なくとも一
部と相関のある識別情報とが記憶される。中央処理装置
M1では、記憶手段M2からその識別情報を取り込んで、そ
の取り込んだ識別情報が比較用の識別情報と一致してい
るか否かを判定し、両者が一致していないと判定された
とき、実行不能化手段M1cにより、記憶手段M2に記憶さ
れた遊技制御プログラムの実行を不能とする。 記憶手段M2に記憶された遊技制御プログラムが不正に
交換された場合には、その遊技制御プログラムとともに
記憶されている識別情報が正しいものであるはずもな
く、したがって、中央処理装置M1では、不一致の判定が
なされ、その交換後の記憶手段M2に記憶された遊技制御
プログラムは実行が不能となる。
In the gaming machine control device of the present invention configured as described above, the storage means M2 stores a game control program and identification information correlated with at least a part of the program itself constituting the game control program. . Central processing unit
M1 fetches the identification information from the storage means M2, determines whether the fetched identification information matches the identification information for comparison, and determines that the two do not match. The execution means M1c disables execution of the game control program stored in the storage means M2. If the game control program stored in the storage means M2 is exchanged improperly, the identification information stored together with the game control program cannot be correct, and therefore, the central processing unit M1 does not match the identification information. The determination is made, and the game control program stored in the storage unit M2 after the exchange cannot be executed.

【実施例】【Example】

次に、本発明の好適な実施例について図面を用いて詳
細に説明する。 第2図は本発明の第1実施例である遊技機器の制御装
置を搭載するパチンコ機の制御系の要部を示すブロック
図である。 同図に示すように、第1実施例の遊技機器の制御装置
は、CPU(central processing unit)1を中心に構成さ
れている。CPU1は、周辺装置としてのROM(read only m
emory)3,RAM(random access memory)5および入出力
インターフェース7を統合、制御し、またデータに適用
されるすべての算術または論理演算を実行する。本実施
例の場合、8ビットのマイクロプロセッサで、後述する
プログラムをファームウェアとして内蔵したものであ
る。 ROM3は、読み出し専用のメモリであり、CPU1で演算処
理を実行するのに必要な遊技制御プログラムや各種デー
タが予め記録されている。ここで、各種データとは、セ
ンター役物のデジタル(表示装置)に表示する図柄のデ
ータを始めとして、大当たりを決める乱数の発生のため
の乱数テーブル等である。 RAM5は、読み書きできるメモリであり、CPU1で演算処
理を実行するのに必要な各種データが一時的に読み書き
される。 入出力インターフェース7は、波形整形回路11を介し
て、パチンコ機本体の入賞スイッチ13,デジタルスター
ト入賞スイッチ14等からデータを入力し、また、ドライ
バ15を介して、パチンコ機本体の当りランプ17,センタ
ー役物のデジタル部分である表示装置18,大入賞口を開
口させるソレノイド19等にデータを出力する。 なお、ROM3は、所定時間10msecだけ遅延する遅延器3a
と、予め記憶されたコード0001を出力するコード発生器
3bとを内蔵しており、電源投入後またはリセット後にお
ける最初のリード信号入力時に、遅延器3aを動作させ
て、コード発生器3bからコード0001を出力する。また、
入出力インターフェース7は、所定時間20msecだけ遅延
する遅延器7aと、予め記憶されたコード0002を出力する
コード発生器7bとを内蔵しており、電源投入後またはリ
セット後における最初のリード信号入力時に、遅延器7a
を動作させて、コード発生器7bからコード0002を出力す
る。 CPU1とこれら周辺装置、即ち、ROM3,RAM5および入出
力インターフェース7との間の信号経路を次に説明す
る。 CPU1とこれら周辺装置との間には、主な信号線として
アドレスバスB1およびデータバスB2が接続されている。
さらに、コントロールバスとして、CPU1とこれら周辺装
置との間にリード信号線L1が接続され、CPU1とRAM5およ
び入出力インターフェース7との間にライト信号線L2が
接続されている。 なお、ROM3および入出力インターフェース7に接続さ
れるそれぞれのリード信号線L1の途中には、アンド回路
21,23が設けられている。アンド回路21の他方の入力端
子には、CPU1からの制御信号線L3がノット回路25を介し
て接続され、また、アンド回路23の他方の入力端子に
は、CPUからの制御信号線L4がノット回路27を介して接
続されている。 次に、CPU1とこれら周辺装置との間で、どのようにデ
ータのやり取りがなされるかを説明する。 RAM5にデータを書き込む場合には、まず、CPU1は、書
き込みたい番地をアドレスバスB1に出力する。RAM5は、
その番地のメモリセルだけをデータバスB2に接続する。
次いで、CPU1は、データをそのデータバスB2から出力す
るとともに、ライト信号をライト信号線L2から出力す
る。RAM5は、そのデータバスB2上のデータをその番地の
メモリセルに書き込む。 一方、RAM5からデータを読み込む場合には、まず、CP
U1から読み込みたい番地をアドレスバスB1に出力する。
RAM5は、その番地のメモリセルだけをデータバスB2に接
続し、その番地のメモリセルからデータをデータバスB2
に出力する。次いで、CPU1は、リード信号をリード信号
線L1から出力するとともに、そのデータバス上のデータ
を読み込む。 ROM3からデータを読み込む場合には、上記RAM5からデ
ータを読み込む場合と同様のデータのやりとりがなされ
る。しかも、この場合には、CPU1から出力されるリード
信号のROM3への到達を妨いで、ROM3からのデータの読み
込みを不能とすることができる。CPU1から信号線L3に出
力される信号が低レベル(以下、単に[L]と記載)で
あると、ノット回路25から出力される信号は高レベル
(以下、単に[H]と記載)となり、リード信号はアン
ド回路21を介してROM3に到達するが、これに対して、CP
U1から信号線L3に出力される信号が[H]となると、ノ
ット回路25から出力される信号は[L]となり、リード
信号はアンド回路21にて遮断された状態となるからであ
る。 入出力インターフェース7からデータを読み込む場合
も、ROM3からデータを読み込む場合と同様に、信号線L4
に出力される信号を[H]とすることにより、データ読
み込みを不能とすることができる。 こうして、CPU1は、周辺装置との間でデータのやり取
りを行ないつつ、 (1) 入賞スイッチ13の検出信号を受けて、当りラン
プ17を点灯しつつ賞品球の排出を行なう処理、 (2) デジタルスタート入賞スイッチ14の検出信号を
受けて、センター役物のデジタルを始動し、その後、停
止する処理、 (3) そのデジタルの停止時にデジタルの図柄が大当
りの組み合わせと一致するか否かを判定し、両者が一致
すると判定されたとき、ソレノイド19を駆動して大入賞
口を開口する処理、 (4) ROM3等の周辺装置が不正に取り替えられた際の
実行を禁止する不正防止処理、 等を実行する。上記(2)の処理は、ROM3に記憶された
乱数テーブルを読み出して、その乱数テーブルに基づく
図柄を同じくROM3に記憶された図柄データから読み出し
て、表示装置18に順に表示することによりなされる。 なお、上記(1)〜(3)の処理は、ROM3から読み出
した遊技制御プログラムにより実行され、また上記
(4)の処理は、CPU1に内蔵された制御プログラムによ
り実行される。 次に、上記(4)の不正防止処理について、第3図の
フローチャートに沿って詳しく説明する。 この不正防止処理は、電源投入後またはリセット後、
最初に実行される。 処理が開始されると、まず、テーブル等の各種変数に
初期値を設定する初期化処理を実行する(ステップ10
0)。次いで、ROM3および入出力インターフェース7に
リード信号線L1を介してリード信号を出力する(ステッ
プ110)。 こうした結果、ROM3では、遅延器3aが動作して、10ms
ec経過後、コード発生器3bからコード0001が出力され
る。また、入出力インターフェース7では、遅延器7aが
動作して、20msec経過後、コード発生器7bからコード00
02が出力される。 CPU1は、ステップ110の実行後、ROM3からデータの出
力があるか否かを判定し(ステップ120)、データ出力
があると判定されると、ROM3からそのデータであるコー
ドCROMを取り込む(ステップ130)。 続いて、入出力インターフェース7からデータの出力
があるか否かを判定し(ステップ140)、データ出力が
あると判定されると、入出力インターフェース7からそ
のデータであるコードCIOを取り込む(ステップ15
0)。 続いて、ステップ130で取り込んだコードCROMが、コ
ード0001と等しいか否かを判定する(ステップ160)。
ここで、両者が等しいと判定されると、処理は次ステッ
プに移り、一方、両者が等しくないと判定されると、RO
M側の信号線L3が接続されたポートの出力を[H]に固
定する(ステップ170)。 続いて、ステップ130で取り込んだコードCIOが、コ
ード0002と等しいか否かを判定する(ステップ180)。
ここで、両者が等しいと判定されると、処理は次ステッ
プに移り、一方、両者が等しくないと判定されると、入
出力インターフェース側の信号線L4が接続されたポート
の出力を[H]に固定する(ステップ190)。 その後、「EXIT」に抜けて、本不正防止処理を終了す
る。 こうした構成の不正防止処理によるCPU1の動作を、第
4図のタイミングチャートに基づいて説明する。 電源投入後またはリセット後、まず、リード信号線L1
にリード信号が出力される。そのリード信号出力後から
10msec後に、ROM3からデータバスB2を介してコードのデ
ータが入力され、そのコードが予め定められた0001でな
ければ、ROM側の信号線L3が接続されたポートの出力が
[H]に固定される。その結果、リード信号はアンド回
路21にて遮断され、ROM3からのデータの読み込みは、以
後、不可能となる。また、リード信号出力時から20msec
後に、入出力インターフェース7からデータバスB2を介
してコードのデータが入力され、そのコードが予め定め
られた0002でなければ、入出力インターフェース側の信
号線L4が接続されたポートの出力が[H]に固定され
る。この結果、リード信号はアンド回路23にて遮断さ
れ、入出力インターフェース7からのデータの読み込み
は、以後、不可能となる。 したがって、ROM3が不正に交換された場合には、その
交換後のROM3に遅延器3aおよびコード発生器3bが設けら
れているはずもなく、そのため、CPU1により実行される
不正防止処理により、ROM側の信号線L3に[H]の信号
が出力されて、ROM3からのデータの読み込みは、以後、
不可能となる。かかる結果、ROM3の不正な交換を防止す
ることができ、出玉の確率を操作する不正を防止するこ
とができる。また、入出力インターフェース7について
も、同様に、不正な交換を防止することができる。 本発明の第2実施例を次に説明する。 第1実施例では、ROM3および入出力インターフェース
7に入力されるリード信号がアンド回路21、23を介して
入力されていたが、これに替えて、本第2実施例では、
第5図に示すように、ROM3および入出力インターフェー
ス7に直接リード信号が入力されるようになされてい
る。 さらに、第6図に示すように、CPU1で実行される不正
防止処理において、第1実施例のステップ170に替え
て、予め設定されたテーブルの第1セルTBL(1)に値
1を代入し(ステップ200)、また、第1実施例のステ
ップ190に替えて、そのテーブルの第2セルTBL(2)に
値1を代入するようになされている(ステップ210)。 そうして、CPU1で実行する別処理で、テーブルの各セ
ルに値1が代入されているか否かを判定し、TBL(1)
に値1が代入されている場合、以後のCPU1で実行される
各種処理において、ROM3からのデータの読み込みを禁止
し、また、TBL(2)に値1が代入されている場合、以
後のCPU1で実行される各種処理において、入出力インタ
ーフェース7からのデータの読み込みを禁止する。 こうして構成された本第2実施例の遊技機器の制御装
置では、第1実施例と同様に、ROM3および入出力インタ
ーフェース7の不正な交換を防止して、出玉の確率を操
作する等の不正を防止することができる。しかも、本実
施例の場合、ROM3および入出力インターフェース7から
のデータの読み込みを禁止するのを、CPU1で実行される
ソフトにより実現しているために、構成が簡単で済む。 なお、前記第1実施例および第2実施例では、ROM3の
識別情報として0001のコードを説明の簡略化のため採用
したが、記憶手段に格納される遊技制御プログラムの一
部もしくは全部を予め符号化し、その遊技制御プログラ
ムの実行部分と相関のある符号化情報を識別情報とする
ものである。なお、この識別情報は、常時もしくは、所
定または必要に応じたタイミングでその記憶手段からCP
Uに取り込むようにし、CPUは、その符号化情報が正当で
ないと判定した場合に、その記憶手段へのアクセスを禁
止するようにしてもよい。こうした構成によれば、その
記憶手段の遊技制御プログラムの不正な変更をも防止す
ることができる。 さらに、前記第1実施例および第2実施例では、実行
不能化手段M1cとして、ROMからのデータの読み込みを禁
止するように構成されていたが、これに替えて、CPUの
動作自体を停止させて間接的にそれら記憶手段の動作を
停止させるように構成してもよい。 以上、本発明のいくつかの実施例を詳述してきたが、
本発明は、こうした実施例に何等限定されるものではな
く、本発明の要旨を逸脱しない範囲において種々なる態
様にて実施することができるのは勿論のことである。
Next, a preferred embodiment of the present invention will be described in detail with reference to the drawings. FIG. 2 is a block diagram showing a main part of a control system of a pachinko machine equipped with a control device for a game machine according to a first embodiment of the present invention. As shown in FIG. 1, the control device of the gaming machine according to the first embodiment is mainly configured with a CPU (central processing unit) 1. CPU1 is a ROM (read only m
emory) 3, integrates and controls a RAM (random access memory) 5 and an input / output interface 7, and performs all arithmetic or logical operations applied to the data. In the case of this embodiment, an 8-bit microprocessor incorporates a program described later as firmware. The ROM 3 is a read-only memory, in which a game control program and various data necessary for the CPU 1 to execute arithmetic processing are recorded in advance. Here, the various data is a random number table or the like for generating random numbers for determining a jackpot, including data of symbols to be displayed on a digital (display device) of the center role. The RAM 5 is a readable and writable memory, in which various data necessary for executing arithmetic processing by the CPU 1 are temporarily read and written. The input / output interface 7 inputs data from the winning switch 13 of the pachinko machine main body, the digital start winning switch 14 and the like via the waveform shaping circuit 11, and also receives the hit lamp 17, The data is output to the display device 18, which is a digital part of the center role, a solenoid 19 for opening a special winning opening, and the like. Note that the ROM 3 has a delay unit 3a that delays by a predetermined time 10 msec.
And a code generator for outputting a code 0001 stored in advance
When the first read signal is input after power-on or reset, the delay unit 3a is operated to output the code 0001 from the code generator 3b. Also,
The input / output interface 7 has a built-in delay unit 7a that delays by a predetermined time of 20 msec and a code generator 7b that outputs a code 0002 stored in advance, at the time of inputting the first read signal after power-on or after reset. , Delay unit 7a
To output code 0002 from the code generator 7b. A signal path between the CPU 1 and these peripheral devices, that is, the ROM 3, the RAM 5, and the input / output interface 7 will be described below. An address bus B1 and a data bus B2 are connected as main signal lines between the CPU 1 and these peripheral devices.
Further, as a control bus, a read signal line L1 is connected between the CPU 1 and these peripheral devices, and a write signal line L2 is connected between the CPU 1, the RAM 5, and the input / output interface 7. Note that an AND circuit is provided in the middle of each read signal line L1 connected to the ROM 3 and the input / output interface 7.
21,23 are provided. A control signal line L3 from the CPU 1 is connected to the other input terminal of the AND circuit 21 via a knot circuit 25, and a control signal line L4 from the CPU is connected to the other input terminal of the AND circuit 23. It is connected via a circuit 27. Next, how data is exchanged between the CPU 1 and these peripheral devices will be described. When writing data to the RAM 5, first, the CPU 1 outputs an address to be written to the address bus B1. RAM5 is
Only the memory cell at that address is connected to the data bus B2.
Next, the CPU 1 outputs data from the data bus B2 and outputs a write signal from the write signal line L2. The RAM 5 writes the data on the data bus B2 to the memory cell at that address. On the other hand, when reading data from RAM5,
The address to be read from U1 is output to address bus B1.
The RAM 5 connects only the memory cell at that address to the data bus B2, and transfers data from the memory cell at that address to the data bus B2.
Output to Next, the CPU 1 outputs a read signal from the read signal line L1, and reads data on the data bus. When reading data from the ROM 3, the same data exchange is performed as when reading data from the RAM 5. Moreover, in this case, it is possible to prevent the read signal output from the CPU 1 from reaching the ROM 3 and to disable reading of data from the ROM 3. If the signal output from the CPU 1 to the signal line L3 is at a low level (hereinafter simply referred to as [L]), the signal output from the knot circuit 25 will be at a high level (hereinafter simply referred to as [H]), The read signal reaches ROM 3 via the AND circuit 21, whereas the read signal
This is because when the signal output from U1 to the signal line L3 becomes [H], the signal output from the knot circuit 25 becomes [L] and the read signal is cut off by the AND circuit 21. When reading data from the input / output interface 7, the same as when reading data from the ROM 3, the signal line L4
Is set to [H], data reading can be disabled. In this way, the CPU 1 exchanges data with the peripheral device, (1) receives the detection signal of the winning switch 13 and discharges the prize ball while turning on the hit lamp 17; Upon receiving the detection signal of the start winning switch 14, the digital processing of the center character is started and then stopped. (3) When the digital is stopped, it is determined whether or not the digital symbol matches the big hit combination. When it is determined that the two match, the solenoid 19 is driven to open a special winning opening, and (4) a fraud prevention process that prohibits execution when a peripheral device such as the ROM 3 is illegally replaced. Run. The process (2) is performed by reading out the random number table stored in the ROM 3, reading out the symbols based on the random number table from the symbol data also stored in the ROM 3, and displaying them sequentially on the display device 18. Note that the processes (1) to (3) are executed by a game control program read from the ROM 3, and the process (4) is executed by a control program built in the CPU 1. Next, the fraud prevention process (4) will be described in detail with reference to the flowchart of FIG. This fraud prevention process is performed after power-on or reset.
Executed first. When the process is started, first, an initialization process for setting initial values to various variables such as a table is executed (step 10).
0). Next, a read signal is output to the ROM 3 and the input / output interface 7 via the read signal line L1 (step 110). As a result, in ROM3, the delay device 3a operates and
After ec has elapsed, code 0001 is output from code generator 3b. In the input / output interface 7, the delay unit 7a operates, and after the elapse of 20 msec, the code 00
02 is output. After executing step 110, the CPU 1 determines whether or not there is data output from the ROM 3 (step 120). When it is determined that there is data output, the CPU 1 fetches the code CROM as the data from the ROM 3 (step 130). ). Subsequently, it is determined whether or not there is data output from the input / output interface 7 (step 140). If it is determined that there is data output, the code CIO as the data is fetched from the input / output interface 7 (step 15).
0). Subsequently, it is determined whether or not the code CROM taken in step 130 is equal to the code 0001 (step 160).
Here, if both are determined to be equal, the process proceeds to the next step, while if it is determined that both are not equal, RO
The output of the port to which the signal line L3 on the M side is connected is fixed to [H] (step 170). Subsequently, it is determined whether or not the code CIO captured in step 130 is equal to the code 0002 (step 180).
Here, if both are determined to be equal, the process proceeds to the next step, while if it is determined that they are not equal, the output of the port to which the signal line L4 on the input / output interface side is connected is set to [H]. (Step 190). Then, the process exits to “EXIT” and ends the fraud prevention process. The operation of the CPU 1 in the fraud prevention process having such a configuration will be described with reference to the timing chart of FIG. After turning on the power or resetting, first, the read signal line L1
Output a read signal. After that read signal output
After 10 msec, the data of the code is input from the ROM 3 via the data bus B2, and if the code is not the predetermined 0001, the output of the port to which the signal line L3 on the ROM side is connected is fixed to [H]. You. As a result, the read signal is cut off by the AND circuit 21, and reading of data from the ROM 3 becomes impossible thereafter. Also, 20msec from output of read signal
Later, code data is input from the input / output interface 7 via the data bus B2, and if the code is not a predetermined 0002, the output of the port connected to the signal line L4 on the input / output interface side becomes [H]. ] Is fixed. As a result, the read signal is cut off by the AND circuit 23, and reading of data from the input / output interface 7 becomes impossible thereafter. Therefore, if the ROM 3 is exchanged improperly, the ROM 3 after the exchange cannot be provided with the delay device 3a and the code generator 3b. The signal [H] is output to the signal line L3, and the reading of data from the ROM 3 is performed thereafter.
Impossible. As a result, unauthorized replacement of the ROM 3 can be prevented, and unauthorized manipulation of the probability of payout can be prevented. Similarly, with regard to the input / output interface 7, unauthorized exchange can be prevented. Next, a second embodiment of the present invention will be described. In the first embodiment, the read signals input to the ROM 3 and the input / output interface 7 are input via the AND circuits 21 and 23. Instead, in the second embodiment,
As shown in FIG. 5, a read signal is directly input to the ROM 3 and the input / output interface 7. Further, as shown in FIG. 6, in the fraud prevention processing executed by the CPU 1, the value 1 is substituted into the first cell TBL (1) of the preset table instead of step 170 of the first embodiment. (Step 200) In addition, the value 1 is substituted for the second cell TBL (2) of the table in place of Step 190 of the first embodiment (Step 210). Then, in another process executed by the CPU 1, it is determined whether or not the value 1 is assigned to each cell of the table, and TBL (1)
When the value 1 is assigned to the CPU 1, reading of data from the ROM 3 is prohibited in various processes executed by the CPU 1 thereafter, and when the value 1 is assigned to the TBL (2), the CPU 1 In the various processes executed in step 1, the reading of data from the input / output interface 7 is prohibited. In the control device of the gaming machine according to the second embodiment configured as described above, similarly to the first embodiment, the illegal exchange of the ROM 3 and the input / output interface 7 is prevented, and the illegal operation such as manipulating the probability of payout is performed. Can be prevented. Moreover, in the case of the present embodiment, the prohibition of reading data from the ROM 3 and the input / output interface 7 is realized by software executed by the CPU 1, so that the configuration can be simplified. In the first embodiment and the second embodiment, the code of 0001 is used as the identification information of the ROM 3 for simplification of description, but a part or all of the game control program stored in the storage means is encoded in advance. The encoded information correlated with the execution part of the game control program is used as identification information. The identification information is stored in the storage means at all times, or at a predetermined or necessary timing.
U, and the CPU may prohibit access to the storage unit when the CPU determines that the encoded information is not valid. According to such a configuration, it is possible to prevent the game control program in the storage unit from being illegally changed. Furthermore, in the first and second embodiments, the execution disabling means M1c is configured to prohibit the reading of data from the ROM. Alternatively, the operation of the CPU may be stopped. Alternatively, the operation of the storage means may be indirectly stopped. As described above, some embodiments of the present invention have been described in detail.
The present invention is not limited to these embodiments at all, and it goes without saying that the present invention can be implemented in various modes without departing from the gist of the present invention.

【発明の効果】【The invention's effect】

以上詳述したように本発明の遊技機器の制御装置によ
れば、中央処理装置で実行される遊技制御プログラムを
記憶するROM等の記憶手段の不正な交換を防止すること
ができ、例えば、パチンコ機では、出玉の確率を操作す
る不正を防止することができる。
As described in detail above, according to the gaming machine control device of the present invention, it is possible to prevent unauthorized replacement of storage means such as a ROM for storing a game control program executed by the central processing unit. In the machine, it is possible to prevent fraudulent operation of operating the probability of a ball being thrown out.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の基本的構成を例示するブロック図、第
2図は第1実施例の遊技機器の制御装置を搭載するパチ
ンコ機の制御系の要部を示すブロック図、第3図はその
CPUにて実行される不正防止処理を示すフローチャー
ト、第4図はその不正防止処理による動作のタイミング
チャート、第5図は第2実施例の遊技機器の制御装置の
一部を示すブロック図、第6図はそのCPUにて実行され
る不正防止処理を示すフローチャートである。 M1……中央処理装置 M1a……識別情報取込手段 M1b……識別情報判定手段 M1c……実行不能化手段 M2……記憶手段 1……CPU 3……ROM 3a……遅延器 3b……コード発生器 5……RAM 7……入出力インターフェース 7a……遅延器 7b……コード発生器 21,23……アンド回路 25,27……ノット回路 B1……アドレスバス B2……データバス L1……リード信号線
FIG. 1 is a block diagram illustrating a basic configuration of the present invention, FIG. 2 is a block diagram showing a main part of a control system of a pachinko machine equipped with a control device for a game machine of the first embodiment, and FIG. That
4 is a flowchart showing the fraud prevention processing executed by the CPU, FIG. 4 is a timing chart of the operation by the fraud prevention processing, FIG. 5 is a block diagram showing a part of the control device of the gaming machine of the second embodiment, FIG. 6 is a flowchart showing the fraud prevention processing executed by the CPU. M1 central processing unit M1a identification information capturing means M1b identification information determining means M1c disabling means M2 storage means CPU 3 ROM 3a delay unit 3b code Generator 5 RAM 7 I / O interface 7a Delay device 7b Code generator 21,23 AND circuit 25,27 Not circuit B1 Address bus B2 Data bus L1 Lead signal line

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】中央処理装置と該中央処理装置で実行され
る処理を定めた遊技制御プログラムを記憶する記憶手段
とを備えて、遊技機器の動作を制御する遊技機器の制御
装置において、 前記記憶手段は、 前記遊技制御プログラムを構成するプログラム自体の少
なくとも一部と相関のある識別情報を記憶する識別情報
記憶部を備えるとともに、 前記中央処理装置に、 前記識別情報記憶部から前記識別情報を取り込む識別情
報取込手段と、 該取り込んだ識別情報が比較用の識別情報と一致してい
るか否かを判定する識別情報判定手段と、 該識別情報判定手段にて両者が一致していないと判定さ
れたとき、前記記憶手段に記憶された遊技制御プログラ
ムの実行を不能とする実行不能化手段と を設けたことを特徴とする遊技機器の制御装置。
1. A control device for a game machine, comprising: a central processing unit; and a storage unit for storing a game control program defining processing to be executed by the central processing unit; The means includes an identification information storage unit that stores identification information that is correlated with at least a part of the program itself that constitutes the game control program, and the central processing unit loads the identification information from the identification information storage unit. Identification information capturing means, identification information determining means for determining whether the captured identification information matches identification information for comparison, and the identification information determining means determines that the two do not match. And an execution disabling means for disabling the execution of the game control program stored in the storage means.
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