JP2663441B2 - Sync signal detection method - Google Patents
Sync signal detection methodInfo
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は直列型ディジタルデータを記録再生する場合
の同期信号検出方法に関するものである。
従来の技術
従来より、直列型ディジタルデータの記録再生は多く
の分野で幅広く用いられており、最近での例としては、
ディジタルオーディオテープレコーダ（DAT）がある。
今、一例として、回転ヘッド方式ディジタルオーディ
オテープレコーダ（Ｒ−DAT）を考えれば、その記録信
号は第２図に示す如く、直列型ディジタルデータ、D0,
……Dnに対し、時間的に等間隔なブロック周期Btで特定
パターンの同期信号SYNCを挿入し、その他に、直列型デ
ィジタルデータへの記録内容等識別用コードID（Identi
fication）、ブロック周期単位でのアドレスコードBA
（Block Address）、そしてIDおよびBAに対する誤り検
出符号EDC（Error Detection Code）を備えた構成とな
っている。そして各コードは８ビット単位で構成され、
シンボルと呼ばれている。
再生側では、記録側の同期信号と同一パターンの発生
器を用意し、再生入力である直列型ディジタルデータと
逐次比較し、一致した場合を同期信号とみなし、以降の
信号処理の基準信号とする方法が広く一般的に用いられ
ている。
Ｒ−DATの場合、記録再生には８−10変調と呼ばれる
変調方式を用い、同期信号SYNC用のパターンには、通常
のデータ中には現れ得ない特殊パターンを用いており、
このため同期信号の検出精度はかなり高いものとなって
いる。
しかしながら、記録信号の帯域制限等何らかの理由で
特殊パターンの存在する変調方式が使えない場合、同期
信号SYNCとしては、データ中に存在するパターンを使わ
ざるを得なくなる。この場合、正しい同期信号以外の擬
似同期信号が発生する確率はかなり高くなり、正しい信
号処理を行うことは困難となる。これを防ぐには、同期
信号SYNCの語長を増せば良いが、記録周波数が上がる、
もしくは信号の伝送レートが下がるという欠点を有して
いる。
このため、従来の技術としては、例えば、特開昭60−
137150号公報に示されている様に、同期信号の語長を増
さずに同期信号の検出を確実に行う方法として、同期信
号検出回路に加えて、順次続く２つのブロックのアドレ
スコードBAの内容が所定の規則性を有することを検出し
て第２の同期信号とし、両者の論理積をとって同期信号
とする方法がある。
すなわちブロック周期単位のアドレスコードBAは、通
常零から連続的に増加する２進数が割り付けられるのが
普通であり、順次続く２つのアドレスコードの値の差が
所定値であることを検出することにより、同期信号検出
を確実化することが可能であった。
発明が解決しようとする問題点
しかしながら上記のような構成では、順次続く２つの
アドレスデータ値の規則性を用いているため、何らかの
理由で一方が欠除した場合、例えば、起動直後や再生デ
ータに発生した符号誤りからの復帰直後ではアドレスデ
ータ値による規則性検出が行えず、確実かつ迅速な同期
検出が困難となるものであった。
本発明は上記問題点に鑑みてなされたものであり、従
来例の如く複数ブロック間の規則性を用いることなく、
同期信号による検出と同様、ブロック内で完結し、かつ
構成的に簡単で、実質的に精度の高い同期信号検出方法
を提供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明の同期信号検出方
法は、同期信号とのパターン一致比較により同期信号検
出を行うと同時に、補助コードとアドレスコードおよび
誤り検査コードより所定の演算で誤り検査を行い、誤り
検査結果が誤り無しの場合に、前記パターン一致比較に
より検出された同期信号を出力として取り出すという構
成を備えたものである。
作用
本発明は上記の構成により、同期パターンとの一致比
較により検出される疑似同期信号を含む同期検出信号に
対し、誤り検出コード系を一種の同期信号とみなし、両
者の結果の論理積を取ることにより同期信号の検出精度
を高めるものである。同期検出信号欠落時の補助コード
系の誤り検出結果は有効性が少なく、かつ誤り検出コー
ド系全体の語長が比較的短い場合、符号誤りによる影響
は少なく擬似同期信号を選別するための基準信号として
の役割りは十分果たしうる。その結果、実質的に同期信
号誤長が伸びたことと等価の効果が得られ、複数ブロッ
ク間の規則性を用いることなく、ブロック内で完結した
精度の高い同期信号検出が行えることとなる。
実 施 例
以下本発明の一実施例の同期信号検出方法の構成につ
き、図面を参照しながら説明する。
第１図は本発明の実施例における同期検出方法を具現
化する装置の構成を示すものである。
第１図において、１は直列型ディジタルデータの入力
端子、2a〜2dは直列並列変換用のシフトレジスタ、３は
再生側であらかじめ準備された記録側と同一の同期パタ
ーン発生器、４はシフトレジスタ2aで並列化されたディ
ジタルデータと同期パターン発生器３で発生されたデー
タとの一致比較を行い、疑似同期信号を含む同期信号ａ
を発生するための同期パターン比較器５はシフトレジス
タ2bおよび2cで並列化されたデータから所定の演算によ
り、誤り検出符号を発生するためのパリティ発生器、６
は再生側で発生したパリティと記録時に付加したパリテ
ィとの一致比較を行い誤り検出信号ｂを発生させるため
のパリティ検査器、７は疑似同期信号を含む同期信号ａ
と誤り検出信号ｂより出力同期信号ｃを発生するための
AND回路である。
以上のように構成された同期信号検出方法を具現化す
る装置の一実施例について、以下第１図および第２図を
用いてその動作を説明する。
第２図に示す形式の信号を、第１図において直列型デ
ィジタルデータ入力端子１に入力した場合、まず、シフ
トレジスタ2a,同期パターン発生器3,同期パターン比較
器４により、直列型ディジタルデータ中より同期信号と
一致するパターン信号の検出を行い、疑似同期信号を含
む同期信号ａとする。同期信号のパターン長が十分長け
れば高い精度で同期信号検出が可能であり、また同期信
号が欠落してもその周期性を用い、同期信号の補間が可
能となる。しかしながら、何らかの理由により十分に長
いパターン長を取れない場合、直列型ディジタルデータ
中に含まれる同期信号と同一パターンのデータにより擬
似同期信号が発生する確率は非常に高くなり、正確な同
期検出が困難となる。このため、擬似同期信号を選別
し、発生を抑える手段として、本実施例では同一ブロッ
ク内での同期信号と誤り検出信号の連続的な時間的配置
の規則性を用いている。
すなわち、疑似同期信号を含む同期信号ａ検出と同時
に、同期信号と連続的に配置された、補助コード・アド
レスコードおよび誤り検出コード各部の誤り検出を、シ
フトレジスタ2b〜2d,パリティ発生器5,パリティ検査器
６により行う。そしてその結果としての誤り検出信号を
一種の同期信号とみなし、AND回路７で、疑似同期信号
を含む同期信号ａとの論理積をとることにより、擬似同
期信号の選別を行い、同期検出信号の精度向上を図るも
のである。第２図に示す信号構成の場合、同期信号他の
各コードは各々８ビット構成であるが、８ビットの誤り
検出コードによる誤検出確率は2-8であり、８ビットの
同期信号パターンと能力的に等価であることが数学的に
導ける。そして元々の同期信号パターンの８ビットと加
えて、計16ビットの同期検出精度を８ビットの同期信号
パターンにより実現できるものである。また、誤り検出
コードの種類としては並列処理の可能な符号方式であれ
ば何であっても良いが、構成が簡単で誤り検出能力の高
い方式として、例えば第２図の符号構成において
で表わせる。偶数または奇数パリティが挙げられる。但
しは排他的論理和を示す。
符号誤りが発生した場合、データがすべて論理的に
“Low"となる傾向がある場合、誤りを確実に検出できる
手段として奇数パリティが有効である。
以上のように本実施例によれば、８ビットの同期信号
に付加された、補助コード・アドレスコード・誤り検出
コードによる誤り検出結果を等価的に８ビットの同期信
号とみなして処理することにより、同期信号長を増さ
ず、かつブロック内で完結した実質的に16ビットの能力
を有する同期信号検出方法を実現できるものである。
また、本実施例においては、誤り検出コード等の符号
長を８ビットで定義したが、これはシステムの必要仕様
に合わせ、任意の値を用いてよい。
また、本実施例において同期信号検出方法は記録再生
系を例に挙げているが、通信機等ディジタル信号の伝送
を行う他の機器でも有効なことはもちろんのことであ
る。
発明の効果
以上のように本発明は、同期信号とのパターン一致比
較による同期検出信号に加えて、同期信号と共に付加さ
れた補助コード・アドレスコード・誤り検出コードによ
る誤り検出結果を一種の同期信号として用いることによ
り、同期信号の語長を増さずに、ブロック内で完結し、
かつ構成的に簡単で、実質的に精度の高い同期信号検出
方法を実現しうるものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous signal detecting method for recording and reproducing serial digital data. 2. Description of the Related Art Conventionally, recording and reproduction of serial digital data has been widely used in many fields.
There is a digital audio tape recorder (DAT). As an example, consider a rotary head type digital audio tape recorder (R-DAT), the recording signal of which is serial digital data, D 0 ,
...... to D n, and insert a synchronization signal SYNC of a specific pattern in temporally equal interval block period Bt, Other, recording contents, etc., the identification code ID of the serial type digital data (identi
fication), address code BA in block cycle unit
(Block Address), and an error detection code EDC (Error Detection Code) for ID and BA. Each code is composed of 8 bits,
They are called symbols. On the reproduction side, a generator having the same pattern as the synchronization signal on the recording side is prepared, sequentially compared with serial digital data as a reproduction input, and when they match, it is regarded as a synchronization signal and used as a reference signal for subsequent signal processing. The method is widely and commonly used. In the case of R-DAT, a modulation method called 8-10 modulation is used for recording and reproduction, and a special pattern that cannot appear in normal data is used as a pattern for the synchronization signal SYNC.
For this reason, the detection accuracy of the synchronization signal is considerably high. However, when a modulation method including a special pattern cannot be used for some reason, such as band limitation of a recording signal, a pattern existing in data must be used as the synchronization signal SYNC. In this case, the probability that a pseudo synchronization signal other than the correct synchronization signal is generated becomes considerably high, and it is difficult to perform the correct signal processing. To prevent this, increase the word length of the synchronization signal SYNC, but increase the recording frequency,
Alternatively, there is a disadvantage that the signal transmission rate is reduced. For this reason, as a conventional technique, for example,
As shown in Japanese Patent No. 137150, as a method for reliably detecting the synchronization signal without increasing the word length of the synchronization signal, in addition to the synchronization signal detection circuit, the address code BA of two successive blocks is sequentially added. There is a method in which it is detected that the contents have a predetermined regularity and used as a second synchronization signal, and a logical product of both is taken as a synchronization signal. That is, the address code BA in the block cycle unit is usually assigned a binary number that continuously increases from zero, and by detecting that the difference between the values of two successive address codes is a predetermined value. Thus, it was possible to reliably detect the synchronization signal. Problems to be Solved by the Invention However, in the above-described configuration, since the regularity of two successive address data values is used, if one of them is lost for some reason, for example, immediately after startup or in the reproduced data, Immediately after recovery from the generated code error, the regularity cannot be detected by the address data value, and it is difficult to reliably and quickly detect the synchronization. The present invention has been made in view of the above problems, without using the regularity between a plurality of blocks as in the conventional example,
As with the detection by the synchronization signal, the present invention provides a synchronization signal detection method which is completed in a block, is simple in configuration, and has substantially high accuracy. Means for Solving the Problems In order to solve the above problems, a method for detecting a synchronization signal according to the present invention detects a synchronization signal by pattern matching comparison with a synchronization signal, and simultaneously detects an auxiliary code, an address code, and an error check code. An error check is performed by a predetermined operation, and when the error check result shows no error, a synchronization signal detected by the pattern matching comparison is extracted as an output. According to the present invention, with the above configuration, an error detection code system is regarded as a kind of synchronization signal for a synchronization detection signal including a pseudo synchronization signal detected by a comparison with a synchronization pattern, and the logical product of both results is calculated. This improves the detection accuracy of the synchronization signal. When the error detection result of the auxiliary code system when the synchronization detection signal is lost is less effective, and when the word length of the entire error detection code system is relatively short, the effect of code errors is small and a reference signal for selecting a pseudo synchronization signal. Can play a sufficient role. As a result, an effect equivalent to the extension of the synchronization signal erroneous length is substantially obtained, and a complete and accurate synchronization signal detection within a block can be performed without using regularity among a plurality of blocks. Embodiment A configuration of a synchronization signal detecting method according to an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a configuration of an apparatus for realizing a synchronization detection method in an embodiment of the present invention. In FIG. 1, 1 is an input terminal for serial digital data, 2a to 2d are shift registers for serial / parallel conversion, 3 is the same synchronous pattern generator as the recording side prepared in advance on the reproducing side, and 4 is a shift register. A comparison is made between the digital data parallelized in 2a and the data generated by the synchronization pattern generator 3 to obtain a synchronization signal a including a pseudo synchronization signal.
Is a parity generator for generating an error detection code by a predetermined operation from the data parallelized by the shift registers 2b and 2c.
Is a parity checker for comparing the parity generated on the reproduction side with the parity added at the time of recording to generate an error detection signal b, and 7 is a synchronization signal a including a pseudo synchronization signal.
For generating an output synchronization signal c from the error detection signal b
It is an AND circuit. The operation of an embodiment of an apparatus for implementing the synchronization signal detecting method configured as described above will be described below with reference to FIGS. 1 and 2. When a signal of the format shown in FIG. 2 is input to the serial digital data input terminal 1 in FIG. 1, first, a shift register 2a, a synchronous pattern generator 3, and a synchronous pattern comparator 4 first generate A pattern signal that further matches the synchronization signal is detected, and is set as a synchronization signal a including a pseudo synchronization signal. If the pattern length of the synchronization signal is sufficiently long, the synchronization signal can be detected with high accuracy, and even if the synchronization signal is lost, the synchronization signal can be interpolated using the periodicity. However, if a sufficiently long pattern length cannot be obtained for some reason, the probability that a pseudo sync signal will be generated by data having the same pattern as the sync signal included in the serial digital data becomes extremely high, making it difficult to accurately detect sync. Becomes For this reason, in this embodiment, as a means for selecting a pseudo-synchronous signal and suppressing generation thereof, the regularity of the temporal arrangement of the synchronous signal and the error detection signal in the same block is used. That is, at the same time as the detection of the synchronization signal a including the pseudo synchronization signal, the error detection of each part of the auxiliary code / address code and the error detection code continuously arranged with the synchronization signal is performed by the shift registers 2b to 2d, the parity generator 5, This is performed by the parity checker 6. Then, the resulting error detection signal is regarded as a kind of synchronization signal, and the AND circuit 7 performs a logical AND operation with the synchronization signal a including the pseudo synchronization signal, thereby selecting the pseudo synchronization signal, and performing the synchronization detection signal generation. The purpose is to improve the accuracy. In the case of the signal configuration shown in FIG. 2, each code other than the synchronization signal has an 8-bit configuration, but the error detection probability of the 8-bit error detection code is 2 -8 , and the 8-bit synchronization signal pattern and capability It can be mathematically derived that they are equivalent. Then, in addition to the original 8 bits of the synchronization signal pattern, a total of 16 bits of synchronization detection accuracy can be realized by the 8 bit synchronization signal pattern. Any type of error detection code may be used as long as it is a coding method capable of parallel processing. However, as a method having a simple configuration and high error detection capability, for example, in the code configuration shown in FIG. Can be represented by Even or odd parity. However, it indicates exclusive OR. If a code error occurs and all data tend to be logically "Low", odd parity is effective as a means for reliably detecting the error. As described above, according to the present embodiment, the error detection result by the auxiliary code / address code / error detection code added to the 8-bit synchronization signal is equivalently regarded as an 8-bit synchronization signal and processed. It is possible to realize a synchronization signal detection method which does not increase the synchronization signal length and has a capability of substantially 16 bits completed in a block. Further, in this embodiment, the code length of the error detection code and the like is defined by 8 bits, but any value may be used according to the required specifications of the system. Further, in the present embodiment, the recording / reproducing system is taken as an example of the synchronizing signal detection method, but it goes without saying that the present invention is also effective for other devices such as a communication device for transmitting digital signals. As described above, according to the present invention, in addition to a synchronization detection signal based on pattern matching comparison with a synchronization signal, an error detection result based on an auxiliary code / address code / error detection code added together with the synchronization signal is used as a kind of synchronization signal. By using as, without increasing the word length of the synchronization signal, complete within the block,
Further, it is possible to realize a synchronization signal detecting method which is simple in structure and has substantially high accuracy.
【図面の簡単な説明】
第１図は本発明の一実施例における同期信号検出方法を
具現化する装置の構成を示すブロック図、第２図は第１
図における入力端子に加わる直列型ディジタルデータの
信号構成図である。
１……直列型ディジタルデータ入力端子、２……シフト
レジスタ、３……同期パターン発生器、４……同期パタ
ーン比較器、５……パリティ発生器、６……パリティ比
較器、７……AND回路。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a configuration of an apparatus embodying a synchronization signal detecting method according to an embodiment of the present invention, and FIG.
FIG. 2 is a signal configuration diagram of serial digital data applied to an input terminal in the figure. 1 ... serial digital data input terminal, 2 ... shift register, 3 ... synchronous pattern generator, 4 ... synchronous pattern comparator, 5 ... parity generator, 6 ... parity comparator, 7 ... AND circuit.
フロントページの続き (72)発明者 山内 栄二 門真市大字門真1006番地 松下電器産業 株式会社内 (72)発明者 吉野 正 門真市大字門真1006番地 松下電器産業 株式会社内 (72)発明者 田中 博司 門真市大字門真1006番地 松下電器産業 株式会社内 (56)参考文献 特開 昭63−179465（ＪＰ，Ａ) 特開 昭61−168173（ＪＰ，Ａ)Continuation of front page (72) Inventor Eiji Yamauchi 1006 Kadoma Kadoma Matsushita Electric Industrial Inside the corporation (72) Inventor Tadashi Yoshino 1006 Kadoma Kadoma Matsushita Electric Industrial Inside the corporation (72) Inventor Hiroshi Tanaka 1006 Kadoma Kadoma Matsushita Electric Industrial Inside the corporation (56) References JP-A-63-179465 (JP, A) JP-A-61-168173 (JP, A)
Claims (1)
ロックのアドレス値を示すアドレスコードと、前記補助
コードおよびアドレスコードより所定の演算により生成
される誤り検査コードとを付加された直列型ディジタル
データより前記同期信号を検出する方法において、前記
同期信号とのパターン一致比較により同期信号検出を行
うと同時に、前記補助コードとアドレスコードおよび誤
り検査コードより所定の演算で誤り検査を行い、前記誤
り検査結果が誤り無しの場合に、前記パターン一致比較
により検出された同期信号を取り出すことを特徴とする
同期信号検出方法。 ２．誤り検査コードとして、補助コードおよびアドレス
コードの各々対応するビットの奇数パリティまたは偶数
パリティを用いることを特徴とする特許請求の範囲第１
項記載の同期信号検出方法。(57) [Claims] For each block, serial digital data to which a synchronization signal, an auxiliary code, an address code indicating an address value of the block, and an error check code generated by a predetermined operation from the auxiliary code and the address code are added. In the method for detecting a synchronization signal, a synchronization signal is detected by pattern matching comparison with the synchronization signal, and at the same time, an error check is performed by a predetermined operation from the auxiliary code, the address code and the error check code, and the error check result is obtained. A synchronous signal detected by the pattern matching comparison when there is no error. 2. 2. The method according to claim 1, wherein an odd parity or an even parity of a bit corresponding to each of the auxiliary code and the address code is used as the error check code.
Synchronous signal detection method according to the paragraph.
Priority Applications (8)
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|---|---|---|---|
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| JPS63311665A JPS63311665A (en) | 1988-12-20 |
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1987
- 1987-06-12 JP JP62147586A patent/JP2663441B2/en not_active Expired - Fee Related
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