JP2644725B2 - Output circuit - Google Patents
Output circuitInfo
- Publication number
- JP2644725B2 JP2644725B2 JP60177509A JP17750985A JP2644725B2 JP 2644725 B2 JP2644725 B2 JP 2644725B2 JP 60177509 A JP60177509 A JP 60177509A JP 17750985 A JP17750985 A JP 17750985A JP 2644725 B2 JP2644725 B2 JP 2644725B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- circuit
- electrode
- transmission line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はCMOS VLSIの出力回路に係り、特にチップ間
の高速な信号伝送に好適な出力回路に関する。The present invention relates to an output circuit of a CMOS VLSI, and more particularly to an output circuit suitable for high-speed signal transmission between chips.
CMOS入力回路は高入力インピーダンスであり、CMOS出
力回路はデバイス性能の向上と、負荷駆動能力を増すた
め、配線基板の伝送線路のインピーダンスに比べ、出力
抵抗が低くなっている。このため伝送線路上で反射ノイ
ズが発生し、これが収まるまで待つ必要があり、信号の
伝搬遅延時間が大きくなっていた。この対策として入力
回路に信号のオーバシュートやアンダーシュートを吸収
するダイオード等の回路を挿入する等しているが、根本
的にきれいな伝送信号を得るためには、伝送線路を整合
終了する必要がある。The CMOS input circuit has a high input impedance, and the CMOS output circuit has a lower output resistance than the impedance of the transmission line of the wiring board in order to improve the device performance and increase the load driving capability. For this reason, reflected noise is generated on the transmission line, and it is necessary to wait until the noise is settled, and the signal propagation delay time has been increased. As a countermeasure, a circuit such as a diode for absorbing a signal overshoot or undershoot is inserted into the input circuit. However, in order to obtain a fundamentally clear transmission signal, it is necessary to terminate the matching of the transmission line. .
従来、バイポーラLSIでは、特開昭49−100984号に記
載のように伝送線路の受端に終端抵抗をつけて高速な信
号伝送を可能にしているが、終端抵抗での消費電力が大
きく、これをCMOSLSIに適用するとCMOSの最大の特長で
ある低電力の利点を生かせない。Conventionally, in bipolar LSIs, as described in JP-A-49-100984, a high-speed signal transmission is enabled by attaching a terminating resistor to the receiving end of the transmission line, but the power consumption by the terminating resistor is large. When applied to CMOS LSI, the advantage of low power which is the biggest feature of CMOS cannot be used.
一方、伝送線路の送端に終端抵抗をつける方式では、
終端抵抗をチップの外につけると実装密度が低下し、CM
OSLSIの高集積な利点を生かせない。従って終端抵抗を
チップ内に形成すればよく、具体的には、出力回路の出
力抵抗を伝送線路の特性インピーダンスに一致させれば
よい。しかし、出力回路を構成するトランジスタ特性の
製造上のばらつきが大きいことから、出力抵抗のばらつ
きも大きく整合終端を行なうには問題があった。On the other hand, in the method of adding a terminating resistor to the transmission end of the transmission line,
If a terminating resistor is attached outside the chip, the mounting density will decrease and CM
We cannot take advantage of the high integration advantages of OSLSI. Therefore, the terminating resistor may be formed in the chip, and more specifically, the output resistance of the output circuit may be made to match the characteristic impedance of the transmission line. However, since there is a large variation in the characteristics of the transistors constituting the output circuit in manufacturing, there is a problem in that the variation in the output resistance is large and the matching termination is performed.
本発明の目的は低電力で高速な信号伝送を可能にする
送端終端方式のCMOS出力回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a CMOS output circuit of a transmission end termination type which enables high-speed signal transmission with low power.
本発明は、出力回路のON抵抗が伝送線路のインピーダ
ンスに合うように、出力回路とは別に設けたモニタ用の
トランジスタの特性を、既知の抵抗値をもつ抵抗を用い
てモニタしながら、制御するものである。ここで、ON抵
抗とは、伝送線路のインピーダンスと等しい抵抗を出力
端子に接続し、抵抗の他端子は、出力とは反対の信号レ
ベルの電位に接続した時の〔（信号振幅）／（抵抗に流
れる電流）−（伝送線インピーダンス）〕である。The present invention controls the characteristics of a monitoring transistor provided separately from the output circuit while monitoring the characteristics using a resistor having a known resistance value so that the ON resistance of the output circuit matches the impedance of the transmission line. Things. Here, the ON resistance means that a resistance equal to the impedance of the transmission line is connected to the output terminal, and the other terminal of the resistance is connected to a potential of a signal level opposite to that of the output [(signal amplitude) / (resistance )-(Transmission line impedance)].
出力回路のON抵抗を伝送線インピーダンスに一致させ
ると、出力回路の信号が切換わった時、出力回路の信号
振幅の1/2の振幅の信号が伝送線路に入射される。これ
が開放受端で反射され（従って出力回路の信号振幅が受
端で得られる）、反射波が送端にもどってきて送端の信
号振幅の出力回路の信号振幅に等しくなるので、次の送
端での反射はおきない。When the ON resistance of the output circuit matches the transmission line impedance, when the signal of the output circuit is switched, a signal having an amplitude of 1/2 of the signal amplitude of the output circuit is incident on the transmission line. This is reflected at the open receiving end (therefore, the signal amplitude of the output circuit is obtained at the receiving end), and the reflected wave returns to the sending end and becomes equal to the signal amplitude of the output circuit at the sending end, so that the next sending There is no reflection at the edge.
従って、本願発明の出力回路は、（１）ゲート電極に
入力信号が与えられ、ゲート電極以外の第１の電極が第
１の電位に接続され、ゲート電極以外の第２の電極が出
力端子に接続された複数個のFETから構成され、出力端
子に接続された伝送線路に出力信号を与える出力トラン
ジスタ回路、（２）第１の端子が第２の電位に接続され
た抵抗、（３）ゲート電極が第２の電位に接続され、ゲ
ート電極以外の第１の電極が第１の電位に接続され、ゲ
ート電極以外の第２の電極が抵抗の第２の端子に接続さ
れ、この接続点を出力とし、出力トランジスタ回路と同
一チップ上に配置された制御用トランジスタ、（４）制
御用トランジスタの出力に応じて出力トランジスタ回路
の複数個のFETのゲート電極に制御信号を発生し、出力
トランジスタ回路の出力インピーダンスを伝送線路の特
性インピーダンスと略等しくする制御回路、を具備す
る。Therefore, in the output circuit of the present invention, (1) an input signal is supplied to the gate electrode, the first electrode other than the gate electrode is connected to the first potential, and the second electrode other than the gate electrode is connected to the output terminal. An output transistor circuit comprising a plurality of connected FETs and providing an output signal to a transmission line connected to an output terminal; (2) a resistor having a first terminal connected to a second potential; (3) a gate The electrode is connected to the second potential, the first electrode other than the gate electrode is connected to the first potential, the second electrode other than the gate electrode is connected to the second terminal of the resistor, and the connection point is A control transistor disposed on the same chip as the output transistor circuit as an output; (4) generating a control signal at the gate electrodes of a plurality of FETs of the output transistor circuit in accordance with the output of the control transistor; Output The comprises a control circuit, which is substantially equal to the characteristic impedance of the transmission line impedance.
以下、本発明の一実施例を第１図により説明する。本
実施例では出力トランジスタのゲート幅により出力回路
のON抵抗を制御する。図において1,6は素子の製造バラ
ツキの管理範囲内で最大ドレイン電流を流せる素子がで
きた場合に、伝送線インピーダンスに等しいON抵抗を得
るために必要なゲート幅を持つ出力PMOSトランジスタと
出力NMOSトランジスタである。２〜5,7〜10は出力トラ
ンジスタのゲート幅をトリミングするためのPMOSトラン
ジスタとNMOSトランジスタである。１〜5,6〜10のゲー
ト幅の和は、素子の製造バラツキの管理範囲内で最小ド
レイン電流を流せる素子ができた場合に、伝送線インピ
ーダンスに等しいON抵抗を得るために必要なゲート幅に
等しい。２〜5,7〜10のトランジスタのゲート幅は8:4:
2:1の大きさになっており、ゲート幅のトリミングを詳
細に行なうことができる。11はインバータ、12〜15は２
入力NAND回路、16〜19は２入力NOR回路であり、出力ト
ランジスタを駆動するドライブ回路である。11〜19の論
理回路のトランジスタのゲート幅は出力トランジスタ１
〜10のゲート幅に対応して大きさを変え、出力回路の入
力から出力までの遅延時間が、どのドライブ回路から出
力トランジスタを経由する場合も等しくなるようにす
る。20,21はトランジスタのドレイン電流をモニタする
ためのPMOSトランジスタとNMOSトランジスタであり、ソ
ース電極は電源（VDD、グランド）に、ドレイン電極
は、既知の抵抗値をもつ抵抗22,23に各々接続する。抵
抗22,23の他の端子は電源（グランド、VDD）に接続す
る。また、PMOSトランジスタ20のゲート電極はグラン
ド、NMOSトランジスタ21のゲート電極はVDDに接続す
る。24は出力PMOSトランジスタのゲート幅を制御する回
路であり、モニタ用PMOSトランジスタ20のドレイン電流
を観測するための抵抗22の両端の電圧を入力とし、この
電圧によりトリミング用PMOSトランジスタ２〜５のうち
動作させるべきトランジスタを指定する信号26を出力す
る。動作させるべきトランジスタに対しては高レベル、
動作させないトランジスに対しては低レベルを出力し、
NAND回路12〜15でデータ入力信号とNANDをとり、出力PM
OSトランジスタ２〜５のうち指定したトランジスタのみ
動作させる。25は出力NMOSトランジスタのゲート幅を制
御する回路であり、24と同様、モニタ用NMOSトランジス
タ21のドレイン電流を観測するための抵抗23の両端の電
圧を入力とし、この電圧によりトリミング用NMOSトラン
ジスタ７〜10のうち動作させるべきトランジスタを指定
する信号27を出力する。動作させるべきトランジスタに
対しては低レベル、動作させないトランジスタに対して
は高レベルを出力し、NOR回路16〜19でデータ入力信号
とNORをとり、出力NMOSトランジスタ７〜10のうち指定
したトランジスタのみ動作させる。制御信号26,27はLSI
チップ内のすべての出力回路に供給され、出力トランジ
スタのゲート幅が自動的に調整され、ON抵抗が伝送線路
のインピーダンスに略等しい所定の抵抗値に一致するよ
うに制御する。Hereinafter, an embodiment of the present invention will be described with reference to FIG. In this embodiment, the ON resistance of the output circuit is controlled by the gate width of the output transistor. In the figure, 1 and 6 are output PMOS transistors and output NMOSs with gate widths necessary to obtain an ON resistance equal to the transmission line impedance when an element capable of flowing the maximum drain current is obtained within the management range of the element manufacturing variation. It is a transistor. Reference numerals 2 to 5, 7 to 10 denote a PMOS transistor and an NMOS transistor for trimming the gate width of the output transistor. The sum of the gate widths of 1 to 5 and 6 to 10 is the gate width required to obtain an ON resistance equal to the transmission line impedance when an element capable of flowing the minimum drain current is obtained within the control range of the manufacturing variation of the element. be equivalent to. The gate width of the transistors 2 to 5, 7 to 10 is 8: 4:
It has a 2: 1 size, so that the gate width can be trimmed in detail. 11 is an inverter, 12 to 15 are 2
Input NAND circuits 16 to 19 are two-input NOR circuits, which are drive circuits for driving output transistors. The gate width of the transistors in the logic circuits 11 to 19 is the output transistor 1
The size is changed according to the gate width of ~ 10 so that the delay time from the input to the output of the output circuit is the same regardless of which drive circuit passes through the output transistor. 20, 21 are a PMOS transistor and an NMOS transistor for monitoring the drain current of the transistor. The source electrode is connected to a power supply (V DD , ground), and the drain electrode is connected to resistors 22, 23 having a known resistance value. I do. The other terminals of the resistors 22 and 23 are connected to a power supply (ground, V DD ). The gate electrode of the PMOS transistor 20 is connected to ground, and the gate electrode of the NMOS transistor 21 is connected to VDD . Reference numeral 24 denotes a circuit for controlling the gate width of the output PMOS transistor, which receives as input the voltage across the resistor 22 for observing the drain current of the monitoring PMOS transistor 20, and uses this voltage to select one of the trimming PMOS transistors 2 to 5. A signal 26 specifying a transistor to be operated is output. High level for transistors to be activated,
Outputs a low level for a transistor that is not activated,
NAND circuits 12 to 15 take NAND with the data input signal and output PM
Only the specified one of the OS transistors 2 to 5 is operated. Reference numeral 25 denotes a circuit for controlling the gate width of the output NMOS transistor. As in the case of 24, the voltage across the resistor 23 for observing the drain current of the monitoring NMOS transistor 21 is input. A signal 27 for designating a transistor to be operated out of .about.10 is output. A low level is output for the transistor to be operated, and a high level is output for the transistor not to be operated. The NOR circuit 16 to 19 takes a NOR with the data input signal, and only the specified transistor among the output NMOS transistors 7 to 10 is output. Make it work. Control signals 26 and 27 are LSI
It is supplied to all output circuits in the chip, the gate width of the output transistor is automatically adjusted, and the ON resistance is controlled to match a predetermined resistance value substantially equal to the impedance of the transmission line.
本発明では、出力トランジスタ１〜10のON抵抗を直接
モニタしているわけではなく、ON抵抗がトランジスタの
ゲート幅に反比例することを利用し、出力トランジスタ
１〜10とは別に設けたモニタ用トランジスタ20,21のON
抵抗（実際はトランジスタ20,21と抵抗22,23との接続点
の電位）をモニタし、出力トランジスタのON抵抗を制御
する。従って、トランジスタ20,21は出力トランジスタ
の制御用トランジスタということもできる。The present invention does not directly monitor the ON resistance of the output transistors 1 to 10, but utilizes that the ON resistance is inversely proportional to the gate width of the transistor, and uses a monitoring transistor provided separately from the output transistors 1 to 10. 20,21 ON
The resistance (actually, the potential at the connection point between the transistors 20 and 21 and the resistances 22 and 23) is monitored, and the ON resistance of the output transistor is controlled. Therefore, the transistors 20 and 21 can be said to be control transistors of the output transistor.
すなわち、トランジスタ20のゲート幅、ON抵抗をそれ
ぞれWm,Rm、抵抗22の抵抗値をRr、出力PMOSトランジス
タ１〜５のうちのオンされるトランジスタのゲート幅の
合計をWo、出力インピーダンスをRo、伝送線路の特性イ
ンピーダンスをZoとする。That is, the gate width and ON resistance of the transistor 20 are respectively Wm and Rm, the resistance value of the resistor 22 is Rr, the sum of the gate widths of the transistors turned on among the output PMOS transistors 1 to 5 is Wo, the output impedance is Ro, Let Zo be the characteristic impedance of the transmission line.
モニタ用トランジスタ20と抵抗22の接続点の電位Vc
は、 Vc＝VDD×Rr/（Rr＋Rm） である。また、 Rm:Ro＝1/Wm:1/Wo の関係があるため、上の２つの式から Wo＝（Rr/Ro）×（VDD/Vc−１）×Wm が得られる。ここでVDD,Wm,Rrは設計時に与えられる既
知の値なので、Vcの値をモニタすることによって、出力
トランジスタのON抵抗Roが伝送線路の特性インピーダン
スZoと等しくなるときのWoの値を知ることができる。そ
こで、制御回路24はVcの値に基づいて制御信号26を出力
して、出力トランジスタ１〜５を制御することができ
る。The potential Vc at the connection point between the monitoring transistor 20 and the resistor 22
Is Vc = V DD × Rr / (Rr + Rm). Since there is a relationship of Rm: Ro = 1 / Wm: 1 / Wo, Wo = (Rr / Ro) × (V DD / Vc−1) × Wm is obtained from the above two equations. Here, since V DD , Wm, and Rr are known values given at the time of design, by monitoring the value of Vc, the value of Wo when the ON resistance Ro of the output transistor is equal to the characteristic impedance Zo of the transmission line is known. be able to. Therefore, the control circuit 24 can output the control signal 26 based on the value of Vc to control the output transistors 1 to 5.
例えば、Zo＝50Ωの伝送線路に対し、Wm＝20μm,Rr＝
200Ωで設計し、Vcの電位がVDD/2となった場合、出力PM
OSトランジスタ回路１〜５のゲート幅の合計Woを、トラ
ンジスタ20のゲート幅Wmの４倍の800μｍになるように
制御信号26を与えれば、出力PMOSトランジスタ回路のON
抵抗Roが伝送線路の特性インピーダンスと等しい50Ωと
なる。For example, for a transmission line with Zo = 50Ω, Wm = 20 μm, Rr =
When designed with 200Ω, when the potential of Vc becomes V DD / 2, the output PM
If the control signal 26 is provided so that the total Wo of the gate widths of the OS transistor circuits 1 to 5 is 800 μm, which is four times the gate width Wm of the transistor 20, the output PMOS transistor circuit is turned on.
The resistance Ro becomes 50Ω, which is equal to the characteristic impedance of the transmission line.
以上のように、トランジスタ20と抵抗22の接続点の電
位Vcから、出力PMOSトランジス１〜５のゲート幅の合計
Woを決めることができる。出力NMOSトランジス６〜10に
ついても、トランジスタ23と抵抗21を用いて同様に制御
することができる。As described above, the sum of the gate widths of the output PMOS transistors 1 to 5 is calculated based on the potential Vc at the connection point between the transistor 20 and the resistor 22.
Wo can be decided. The output NMOS transistors 6 to 10 can be similarly controlled using the transistor 23 and the resistor 21.
第２図は制御回路24の一実施例である。30は抵抗22の
両端の電圧をディジタル値に変換するA/D変換回路、31
はA,B2つの入力の差を出力する減算回路であり、各々公
知の回路技術により構成される。PMOSトランジスタ20の
製造バラツキの管理範囲内で、最大のドレイン電流が流
れる時と最小のドレイン電流が流れる時の差が、A/D変
換回路30の出力の下位４ビットで表わされるように抵抗
22の値とA/D変換回路30の分解能を選択する。精度の高
い抵抗はアナログICで用いられる公知の技術により製造
することができる。また抵抗はチップ外に外付にしても
よい。このようにして今、最大ドレイン電流が流れるPM
OSトランジスタ20ができた時にA/D変換回路30の出力が
“11010",最小ドレイン電流が流れるPMOSトランジスタ2
0ができた時にA/D変換回路30の出力が“01011"に選択し
たとする。ここで、減算回路31のＡ入力を“11010"に設
定すれば、A/D変換回路30の出力である。Ｂ入力が“110
10"の時は“00000",“01011"の時は“01111"の出力が得
られる。この減算回路31の出力の下４ビットを制御信号
26とすると、最大のドレイン電流が流れるPMOSトランジ
スタができた場合には、１の出力PMOSトランジスタのみ
動作し、最小のドレイン電流が流れるPMOSトランジスタ
ができた場合には、１〜５の出力PMOSトランジスタ全て
が動作する。従って、素子の製造バラツキの管理範囲内
で、ドレイン電流の大きさに対応して動作させる出力ト
ランジスタのゲート幅を制御し、出力回路のON抵抗を伝
送線路のインピーダンスに一致させることができる。本
実施例では出力トランジスタを５分割しているが、制御
の精度に応じて分割数を変更できる。また、減算回路31
の出力がマイナスになったり、制御信号26として使うビ
ットより上のビットが１になったりした場合は、トラン
ジスタのドレイン電流の大きさが製造バラツキの管理範
囲をこえたことを示しているので、これをLSIチップの
選別を使うことができる。FIG. 2 shows an embodiment of the control circuit 24. 30 is an A / D conversion circuit for converting the voltage between both ends of the resistor 22 into a digital value, 31
Is a subtraction circuit that outputs the difference between the two inputs A and B, each of which is formed by a known circuit technique. Within the control range of the manufacturing variation of the PMOS transistor 20, the difference between when the maximum drain current flows and when the minimum drain current flows is expressed by the lower 4 bits of the output of the A / D conversion circuit 30,
Select the value of 22 and the resolution of the A / D conversion circuit 30. A highly accurate resistor can be manufactured by a known technique used in an analog IC. The resistor may be externally provided outside the chip. Thus, the PM where the maximum drain current flows now
When the OS transistor 20 is completed, the output of the A / D conversion circuit 30 is “11010” and the PMOS transistor 2 with the minimum drain current flows
It is assumed that the output of the A / D conversion circuit 30 is selected to be "01011" when 0 is obtained. Here, if the A input of the subtraction circuit 31 is set to “11010”, it is the output of the A / D conversion circuit 30. B input is “110”
When "10", an output of "00000" is obtained, and when "01011", an output of "01111" is obtained.
Assuming 26, when a PMOS transistor with the largest drain current is created, only one output PMOS transistor operates, and when a PMOS transistor with the smallest drain current is created, 1 to 5 output PMOS transistors are created. Everything works. Therefore, the gate width of the output transistor operated according to the magnitude of the drain current can be controlled within the management range of the manufacturing variation of the element, and the ON resistance of the output circuit can be made to match the impedance of the transmission line. In this embodiment, the output transistor is divided into five, but the number of divisions can be changed according to the control accuracy. Also, the subtraction circuit 31
Is negative or the bit above the bit used as the control signal 26 is 1, indicating that the magnitude of the drain current of the transistor has exceeded the management range of the manufacturing variation. This can be used for LSI chip sorting.
上記実施例では、出力トランジスタを分割して、各々
のドライブ回路に制御信号を入力することによりトラン
ジスタのゲート幅を変更しているが、出力トランジスタ
のゲート電極への配線をレーザ光により切断する方式な
どをとってもよい。また、CMOSインバータ型の出力回路
に本発明を適用しているが、その他の出力回路形式、例
えばNMOSトランジスタを２つ直列に接続し、各々のゲー
ト電極には逆位相のデータ入力を加え、NMOSトランジス
タの接続点から出力をとり出す形の回路などにも適用す
ることができる。In the above embodiment, the output transistor is divided and the gate width of the transistor is changed by inputting a control signal to each drive circuit. However, the method of cutting the wiring to the gate electrode of the output transistor by laser light And so on. Although the present invention is applied to a CMOS inverter type output circuit, other output circuit types, for example, two NMOS transistors are connected in series, and a data input of the opposite phase is applied to each gate electrode, and the NMOS transistor is applied. The present invention can also be applied to a circuit in which an output is obtained from a connection point of a transistor.
また、上記実施例は出力トランジスタのゲート幅を増
減させてON抵抗を調整しているが、その他の手段を用い
てもよい。例えば、PMOSトランジスタ、NMOSトランジス
タのソース電極、ドレイン電極をそれぞれ接続したトラ
ンスファゲートのいずれか一方の電極を、CMOSインバー
タ回路の出力に接続し、他方の電極を出力端子とする。
このPMOSトランジスタとNMOSトランジスタのゲート電圧
を制御することによりON抵抗を調整することが可能であ
る。In the above embodiment, the ON resistance is adjusted by increasing or decreasing the gate width of the output transistor. However, other means may be used. For example, one of the transfer gates connecting the source electrode and the drain electrode of the PMOS transistor and the NMOS transistor is connected to the output of the CMOS inverter circuit, and the other electrode is used as the output terminal.
The ON resistance can be adjusted by controlling the gate voltages of the PMOS transistor and the NMOS transistor.
本発明によれば、出力回路のON抵抗が伝送線路のイン
ピーダンスに一致するように制御することにより、伝送
波形のきれいな送端終端を行なうことができ、LSIチッ
プ間の高速な信号伝送がが可能になる。しかも、終端抵
抗により直流電流バスが形成されないので低電力であ
り、外付の終端抵抗が不要なので、LSIを高密度に実装
できる。According to the present invention, by controlling the ON resistance of the output circuit to be equal to the impedance of the transmission line, it is possible to perform a clean transmission end termination of the transmission waveform, thereby enabling high-speed signal transmission between LSI chips. become. In addition, since a direct current bus is not formed by the terminating resistor, the power consumption is low, and an external terminating resistor is not required, so that the LSI can be mounted at a high density.
送端終端伝送線路では、送端に近いほど遅延時間が大
きくなるが、負荷をグループ分けして各々別の出力回路
で信号伝送すればよい。In the transmission line at the transmitting end, the delay time increases as the distance from the transmitting end increases. However, the loads may be divided into groups and the signals may be transmitted by different output circuits.
第１図は本発明の一実施例の出力回路図、第２図はトラ
ンジスタのドレイン電流を観測して出力トランジスタの
ゲート幅を変更するための制御回路のブロック図であ
る。 １〜５……出力PMOSトランジスタ、６〜10……出力NMOS
トランジスタ、11……インバータ、12〜15……２入力NA
ND回路、16〜19……２入力NOR回路、20……モニタ用PMO
Sトランジスタ、21……モニタ用NMOSトランジスタ、24,
25……制御回路。FIG. 1 is an output circuit diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of a control circuit for changing the gate width of an output transistor by observing the drain current of the transistor. 1-5 Output PMOS transistor, 6-10 Output NMOS
Transistor, 11: Inverter, 12 to 15: 2-input NA
ND circuit, 16 to 19: 2-input NOR circuit, 20: Monitor PMO
S transistor, 21 ... NMOS transistor for monitoring, 24,
25 ... Control circuit.
Claims (1)
電極以外の第１の電極が第１の電位に接続され、ゲート
電極以外の第２の電極が出力端子に接続された複数個の
FETから構成され、上記出力端子に接続された伝送線路
に出力信号を与える出力トランジスタ回路と、 第１の端子が第２の電位に接続された抵抗と、 ゲート電極が上記第２の電位に接続され、ゲート電極以
外の第１の電極が上記第１の電位に接続され、ゲート電
極以外の第２の電極が上記抵抗の第２の端子に接続さ
れ、該接続点を出力とし、上記出力トランジスタ回路と
同一チップ上に配置された制御用トランジスタと、 上記制御用トランジスタの出力に応じて上記出力トラン
ジスタ回路の複数個のFETのゲート電極に制御信号を発
生し、出力トランジスタ回路の出力インピーダンスを上
記伝送線路の特性インピーダンスと略等しくする制御回
路と、 を具備したことを特徴とする出力回路。An input signal is applied to a gate electrode, a first electrode other than the gate electrode is connected to a first potential, and a second electrode other than the gate electrode is connected to an output terminal.
An output transistor circuit comprising an FET for providing an output signal to a transmission line connected to the output terminal; a resistor having a first terminal connected to a second potential; and a gate electrode connected to the second potential. A first electrode other than the gate electrode is connected to the first potential; a second electrode other than the gate electrode is connected to a second terminal of the resistor; A control transistor disposed on the same chip as the circuit, and a control signal is generated at the gate electrodes of a plurality of FETs of the output transistor circuit according to the output of the control transistor, and the output impedance of the output transistor circuit is set to An output circuit, comprising: a control circuit that makes the characteristic impedance substantially equal to the transmission line.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177509A JP2644725B2 (en) | 1985-08-14 | 1985-08-14 | Output circuit |
| US06/894,103 US4719369A (en) | 1985-08-14 | 1986-08-07 | Output circuit having transistor monitor for matching output impedance to load impedance |
| DE19863627681 DE3627681A1 (en) | 1985-08-14 | 1986-08-14 | OUTPUT SWITCHING |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177509A JP2644725B2 (en) | 1985-08-14 | 1985-08-14 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238616A JPS6238616A (en) | 1987-02-19 |
| JP2644725B2 true JP2644725B2 (en) | 1997-08-25 |
Family
ID=16032147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177509A Expired - Lifetime JP2644725B2 (en) | 1985-08-14 | 1985-08-14 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644725B2 (en) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
| FR2656174B1 (en) * | 1989-12-15 | 1995-03-17 | Bull Sa | METHOD AND DEVICE FOR COMPENSATING FOR CURRENT DRIFT IN A MOS INTEGRATED CIRCUIT, AND RESULTING INTEGRATED CIRCUIT. |
| US5134311A (en) * | 1990-06-07 | 1992-07-28 | International Business Machines Corporation | Self-adjusting impedance matching driver |
| FR2674076A1 (en) * | 1991-03-14 | 1992-09-18 | Bull Sa | INTEGRATED CIRCUIT WITH ENSURED IMPEDANCES AND APPLICATION TO RECEIVER TRANSMITTERS, IN PARTICULAR FOR COMMUNICATION BETWEEN UNITS OF A COMPUTER SYSTEM. |
| JP2905337B2 (en) * | 1991-06-28 | 1999-06-14 | エイ・ティ・アンド・ティ・コーポレーション | Digital control circuit |
| FR2709217B1 (en) * | 1993-08-19 | 1995-09-15 | Bull Sa | Method and device for impedance adaptation for a transmitter and / or receiver, integrated circuit and transmission system using them. |
| KR100403633B1 (en) * | 2001-08-10 | 2003-10-30 | 삼성전자주식회사 | Impedance control circuit |
| JP3667690B2 (en) | 2001-12-19 | 2005-07-06 | エルピーダメモリ株式会社 | Output buffer circuit and semiconductor integrated circuit device |
| US7285976B2 (en) | 2005-01-31 | 2007-10-23 | Freescale Semiconductor, Inc. | Integrated circuit with programmable-impedance output buffer and method therefor |
| JP2007028330A (en) * | 2005-07-19 | 2007-02-01 | Nec Electronics Corp | Semiconductor circuit and resistance value control method |
| JP5109647B2 (en) * | 2007-12-25 | 2012-12-26 | 凸版印刷株式会社 | Driver circuit |
-
1985
- 1985-08-14 JP JP60177509A patent/JP2644725B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6238616A (en) | 1987-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4719369A (en) | Output circuit having transistor monitor for matching output impedance to load impedance | |
| KR100381987B1 (en) | Binary weighted reference circuit for a variable impedance output buffer | |
| KR100232318B1 (en) | Push/pull circuit | |
| US6133749A (en) | Variable impedance output driver circuit using analog biases to match driver output impedance to load input impedance | |
| JP2644725B2 (en) | Output circuit | |
| EP0978943A2 (en) | Calibration circuit | |
| JPH1185343A (en) | Integrated circuit | |
| JP3831886B2 (en) | Semiconductor device | |
| KR20010094734A (en) | On-chip termination | |
| JPH06169252A (en) | Programmable logic-circuit device | |
| CA2038162A1 (en) | Programmable connector | |
| EP0357366B1 (en) | Improved current mirror circuit | |
| EP0606727B1 (en) | Automatic control of buffer speed | |
| US4581550A (en) | TTL tristate device with reduced output capacitance | |
| US4943740A (en) | Ultra fast logic | |
| EP0334545A2 (en) | Single-level multiplexer | |
| JPH09232940A (en) | Variable voltage variable impedance cmos off-chip driver, receiver interface and circuit | |
| JPH06232707A (en) | Input circuit for threshold-controlled integrated circuit | |
| US5043605A (en) | CMOS to ECL output buffer | |
| US6304930B1 (en) | Signal transmission system having multiple transmission modes | |
| EP0591521B1 (en) | Self-compensating voltage level shifting circuit | |
| US4613774A (en) | Unitary multiplexer-decoder circuit | |
| JPH0715475A (en) | Digital control circuit | |
| JPS5869121A (en) | Semiconductor integrated circuit | |
| JPH05225795A (en) | Programmable delay line device |