JP2635055B2 - 静止画伝送装置 - Google Patents
静止画伝送装置Info
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- JP2635055B2 JP2635055B2 JP24370487A JP24370487A JP2635055B2 JP 2635055 B2 JP2635055 B2 JP 2635055B2 JP 24370487 A JP24370487 A JP 24370487A JP 24370487 A JP24370487 A JP 24370487A JP 2635055 B2 JP2635055 B2 JP 2635055B2
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- Japan
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- field
- memory
- frame
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は静止画伝送装置に係り，特に静止画受信時の
画面のチラツキを抑えるのに最適な静止画伝送装置に関
する。
画面のチラツキを抑えるのに最適な静止画伝送装置に関
する。
静止画伝送装置としては，特公昭62−14156号に記載
のものが知られている。静止画伝送装置は，カメラから
入力された映像信号をA/D変換により画像データに変換
してフレームメモリに取り込んだ後に，フレームメモリ
から順次画像データを読み出して電話線に送信する送信
部と，電話線から受信した画像データを順次フレームメ
モリに書き込んだ後に，フレームメモリから取り出され
た画像データをD/A変換により映像信号に変換しCRTに表
示を行う受信部とからなる。
のものが知られている。静止画伝送装置は，カメラから
入力された映像信号をA/D変換により画像データに変換
してフレームメモリに取り込んだ後に，フレームメモリ
から順次画像データを読み出して電話線に送信する送信
部と，電話線から受信した画像データを順次フレームメ
モリに書き込んだ後に，フレームメモリから取り出され
た画像データをD/A変換により映像信号に変換しCRTに表
示を行う受信部とからなる。
通常のTVにおいては，第２図に示すインターレース方
式の表示走査により,1画面の表示が行われる。すなわ
ち，まず始めに１ラインおきに走査されて垂直方向のラ
イン数が半分の第１の画面が表示された後に，続いて第
１の画面で走査されなかったラインが走査されて第２の
画面が表示される。この第１の画面（以下，第１フィー
ルドと呼ぶ）と第２の画面（以下，第２フィールドと呼
ぶ）との組み合わせで最終的な１画面（以下，フレーム
と呼ぶ）が形作られる。
式の表示走査により,1画面の表示が行われる。すなわ
ち，まず始めに１ラインおきに走査されて垂直方向のラ
イン数が半分の第１の画面が表示された後に，続いて第
１の画面で走査されなかったラインが走査されて第２の
画面が表示される。この第１の画面（以下，第１フィー
ルドと呼ぶ）と第２の画面（以下，第２フィールドと呼
ぶ）との組み合わせで最終的な１画面（以下，フレーム
と呼ぶ）が形作られる。
第３図に静止画伝送装置のブロック図を示す。１は画
像データ受信回路,2はフレームメモリ,3は映像信号出力
回路,6は映像信号入力回路,7は画像データ送信回路であ
る。また，フレームメモリ２は，第１フィールドメモリ
４と第２フィールドメモリ５とからなる。送信部は，映
像信号入力回路６とフレームメモリ２と画像データ送信
回路７とから構成され，受信部は画像データ受信回路１
とフレームメモリ２と映像信号出力回路３とから構成さ
れる。
像データ受信回路,2はフレームメモリ,3は映像信号出力
回路,6は映像信号入力回路,7は画像データ送信回路であ
る。また，フレームメモリ２は，第１フィールドメモリ
４と第２フィールドメモリ５とからなる。送信部は，映
像信号入力回路６とフレームメモリ２と画像データ送信
回路７とから構成され，受信部は画像データ受信回路１
とフレームメモリ２と映像信号出力回路３とから構成さ
れる。
なお，フレームメモリ２は１フレームの画像データを
記憶保持するメモリであり，第１フィールドメモリ４は
第１フィールドの画像データを，第２フィールドメモリ
５は第２フィールドの画像データを記憶保持する。その
ため,1フレーム全体を伝送することも，第１フィールド
と第２フィールドのどちらか１フィールドのみを伝送す
ることも可能である。１フレーム全体を伝送する場合
は，第１フィールドを伝送した後に，第２フィールドを
伝送すればよい。
記憶保持するメモリであり，第１フィールドメモリ４は
第１フィールドの画像データを，第２フィールドメモリ
５は第２フィールドの画像データを記憶保持する。その
ため,1フレーム全体を伝送することも，第１フィールド
と第２フィールドのどちらか１フィールドのみを伝送す
ることも可能である。１フレーム全体を伝送する場合
は，第１フィールドを伝送した後に，第２フィールドを
伝送すればよい。
上記の従来技術では,1フレーム全体の画像データを受
信する場合は，まず第１フィールドの画像データを受信
した後に，第２フィールドの画像データを受信すること
になる。すなわち，まずフレームメモリ２をクリアして
表示を消した後，始めに受信した第１フィールドの画像
データを第１フィールドメモリ４に書き込み，続いて受
信した第２フィールドの画像データを第２フィールドメ
モリ５に書き込む。
信する場合は，まず第１フィールドの画像データを受信
した後に，第２フィールドの画像データを受信すること
になる。すなわち，まずフレームメモリ２をクリアして
表示を消した後，始めに受信した第１フィールドの画像
データを第１フィールドメモリ４に書き込み，続いて受
信した第２フィールドの画像データを第２フィールドメ
モリ５に書き込む。
通常のTVでは,1/60秒でフィールド,1/30秒で１フレー
ムを表示走査する。このように高速に表示走査が行われ
るので,1フレームの画像を表示する際にチラツキが生じ
ることはない。しかし，電話線を通して画像データを伝
送する速度は表示走査の速度よりも大幅に低速であるの
で,1フレームの静止画を伝送するのに数十秒から数分の
時間がかかる。そのため，この静止画伝送装置の場合に
は，第１フィールドを受信しているとき第２フィールド
はクリアされた状態のままであるので，チラツキが生じ
てしまう。
ムを表示走査する。このように高速に表示走査が行われ
るので,1フレームの画像を表示する際にチラツキが生じ
ることはない。しかし，電話線を通して画像データを伝
送する速度は表示走査の速度よりも大幅に低速であるの
で,1フレームの静止画を伝送するのに数十秒から数分の
時間がかかる。そのため，この静止画伝送装置の場合に
は，第１フィールドを受信しているとき第２フィールド
はクリアされた状態のままであるので，チラツキが生じ
てしまう。
本発明の目的は，上記問題点を解決し，画像データを
受信している最中の，表示のチラツキをなくすことにあ
る。
受信している最中の，表示のチラツキをなくすことにあ
る。
上記目的を達成するために，本発明では，第１フィー
ルドの画像データを受信して第１フィールドメモリ４に
書き込む際に，同時に第２フィールドメモリ５にも同一
の画像データ，または補間により生成した画像データを
書き込む。
ルドの画像データを受信して第１フィールドメモリ４に
書き込む際に，同時に第２フィールドメモリ５にも同一
の画像データ，または補間により生成した画像データを
書き込む。
第１フィールドの画像データを受信している最中で
も，第１フィールドと第２フィールドの両方に画像デー
タが書き込まれてフレームの表示が行われるので，チラ
ツキは生じない。したがって，本方式を用いると,1フレ
ーム全体の画像を受信する際に，その途中の段階でもチ
ラツキのない表示が得られる。
も，第１フィールドと第２フィールドの両方に画像デー
タが書き込まれてフレームの表示が行われるので，チラ
ツキは生じない。したがって，本方式を用いると,1フレ
ーム全体の画像を受信する際に，その途中の段階でもチ
ラツキのない表示が得られる。
以下，本発明を図面を用いて説明する。
第１図は本発明の一実施例を示すブロック図である。
また，第４図は従来例を示すブロック図である。どちら
も，第３図の静止画伝送装置における受信部のブロック
図である。
また，第４図は従来例を示すブロック図である。どちら
も，第３図の静止画伝送装置における受信部のブロック
図である。
第１図において,1は画像データ受信回路,2はフレーム
メモリ,3は映像信号出力回路である。フレームメモリ２
において,4は第１フィールドメモリ,5は第２フィールド
メモリ,8・９・12はANDゲート,10はNOTゲート,11はデー
タセレクタである。
メモリ,3は映像信号出力回路である。フレームメモリ２
において,4は第１フィールドメモリ,5は第２フィールド
メモリ,8・９・12はANDゲート,10はNOTゲート,11はデー
タセレクタである。
第４図において,13はANDゲート,14はNOTゲートであ
る。なお，第１図と同一の回路ブロックに対しては同一
の番号を付けている。
る。なお，第１図と同一の回路ブロックに対しては同一
の番号を付けている。
まず，第４図の従来の構成の動作を説明する。画像デ
ータ受信回路１は受信した画像データWDを順次フレーム
メモリ２に出力すると同時に，第１フィールド指示信号
WFと書き込みパルスWEをフレームメモリ２に出力する。
第１フィールド指示信号WFは，第１フィールドの画像デ
ータを書き込むとき１であり，第２フィールドの画像デ
ータを書き込むとき０である。
ータ受信回路１は受信した画像データWDを順次フレーム
メモリ２に出力すると同時に，第１フィールド指示信号
WFと書き込みパルスWEをフレームメモリ２に出力する。
第１フィールド指示信号WFは，第１フィールドの画像デ
ータを書き込むとき１であり，第２フィールドの画像デ
ータを書き込むとき０である。
画像データWDは第１フィールドメモリ４と第２フィー
ルドメモリ５の両方に共通に与えられるが，書き込みパ
ルスWEは第１フィールド指示信号WFに応じてどちらかの
フィールドメモリにのみ与えられる。すなわち,ANDゲー
ト12・13とNOTゲート14によって，第１フィールドメモ
リ４に対応する第１書き込みパルスと，第２フィールド
メモリ５に対する第２書き込みパルスが生成され，対応
するフィールドメモリに画像データWDが書き込まれる。
ルドメモリ５の両方に共通に与えられるが，書き込みパ
ルスWEは第１フィールド指示信号WFに応じてどちらかの
フィールドメモリにのみ与えられる。すなわち,ANDゲー
ト12・13とNOTゲート14によって，第１フィールドメモ
リ４に対応する第１書き込みパルスと，第２フィールド
メモリ５に対する第２書き込みパルスが生成され，対応
するフィールドメモリに画像データWDが書き込まれる。
映像信号出力回路３は，読み出しパルスREと第１フィ
ールド選択信号RFとをフレームメモリ２に与えて，フレ
ームメモリ２から表示走査に従い画像データRDを読み出
し,CRT等に表示出力する。第１フィールド選択信号RF
は，第１フィールドの画像データを読み出すとき１であ
り，第２フィールドの画像データを読み出すとき０であ
る。
ールド選択信号RFとをフレームメモリ２に与えて，フレ
ームメモリ２から表示走査に従い画像データRDを読み出
し,CRT等に表示出力する。第１フィールド選択信号RF
は，第１フィールドの画像データを読み出すとき１であ
り，第２フィールドの画像データを読み出すとき０であ
る。
画像データRDは，データセレクタ11により第１フィー
ルドメモリ４と第２フィールドメモリ５のどちらかから
読み出される。読み出しパルスREは第１フィールド選択
信号RFに応じてどちらかのフィールドメモリにのみ与え
られる。すなわち,ANDゲート８・９とNOTゲート10によ
って，読み出しパルスREと第１フィールド選択信号RFと
から，第１フィールドメモリ４に対する第１読み出しパ
ルスと，第２フィールドメモリ５に対する第２読み出し
パルスが生成され，対応するフィールドメモリから画像
データRDが読み出される。第２図に示したインターレー
ス方式の表示走査が行われるので，第１フィールドメモ
リ４と第２フィールドメモリ５が１フィールド単位で交
互に読み出されることになる。
ルドメモリ４と第２フィールドメモリ５のどちらかから
読み出される。読み出しパルスREは第１フィールド選択
信号RFに応じてどちらかのフィールドメモリにのみ与え
られる。すなわち,ANDゲート８・９とNOTゲート10によ
って，読み出しパルスREと第１フィールド選択信号RFと
から，第１フィールドメモリ４に対する第１読み出しパ
ルスと，第２フィールドメモリ５に対する第２読み出し
パルスが生成され，対応するフィールドメモリから画像
データRDが読み出される。第２図に示したインターレー
ス方式の表示走査が行われるので，第１フィールドメモ
リ４と第２フィールドメモリ５が１フィールド単位で交
互に読み出されることになる。
次に，第１図に示した本発明の一実施例の構成の動作
を説明する。第４図の従来例の構成とほとんど同一であ
る。異なる点は，第２フィールドメモリに対する第２書
き込みパルスの生成方法である。従来例では，この第２
書き込みパルスは,ANDゲート13とNOTゲート14とによっ
て，書き込みパルスWEと第１フィールド指示信号WFとか
ら生成される。それに対して，本発明の一実施例では，
書き込みパルスWEがそのまま第２書き込みパルスとな
る。
を説明する。第４図の従来例の構成とほとんど同一であ
る。異なる点は，第２フィールドメモリに対する第２書
き込みパルスの生成方法である。従来例では，この第２
書き込みパルスは,ANDゲート13とNOTゲート14とによっ
て，書き込みパルスWEと第１フィールド指示信号WFとか
ら生成される。それに対して，本発明の一実施例では，
書き込みパルスWEがそのまま第２書き込みパルスとな
る。
このように，書き込みパルスWEがそのまま第２フィー
ルドメモリ５に対する第２書き込みパルスとなっている
ので，第１フィールド指示信号WFに関係なく書き込みパ
ルスが第２フィールドフモリ５に与えられる。すなわ
ち，第１フィールドメモリ４に対して画像データの書き
込みが行われるときには，同時に第２フィールドメモリ
５にも同一の画像データが書き込まれることになる。
ルドメモリ５に対する第２書き込みパルスとなっている
ので，第１フィールド指示信号WFに関係なく書き込みパ
ルスが第２フィールドフモリ５に与えられる。すなわ
ち，第１フィールドメモリ４に対して画像データの書き
込みが行われるときには，同時に第２フィールドメモリ
５にも同一の画像データが書き込まれることになる。
続いて，本発明の別の実施例について詳しく説明す
る。第５図は本発明の第２の実施例を示すブロック図で
ある。第１図や第４図と同様に，第３図の静止画伝送装
置における受信部のブロック図である。ただし，フレー
ムメモリ２への画像データ書き込みに関係する部分のみ
を示している。
る。第５図は本発明の第２の実施例を示すブロック図で
ある。第１図や第４図と同様に，第３図の静止画伝送装
置における受信部のブロック図である。ただし，フレー
ムメモリ２への画像データ書き込みに関係する部分のみ
を示している。
第５図において,1は画像データ受信回路,2はフレーム
メモリ,4は第１フィールドメモリ,5は第２フィールドメ
モリ,12はANDゲート,15はラインメモリ,16は加算回路,1
7は乗算回路,18はデータセレクタである。第１図に示し
た本発明の第１の実施例の場合とは，第１フィールドメ
モリ４と第２フィールドメモリ５に対して書き込む画像
データが異なる。
メモリ,4は第１フィールドメモリ,5は第２フィールドメ
モリ,12はANDゲート,15はラインメモリ,16は加算回路,1
7は乗算回路,18はデータセレクタである。第１図に示し
た本発明の第１の実施例の場合とは，第１フィールドメ
モリ４と第２フィールドメモリ５に対して書き込む画像
データが異なる。
ラインメモリ15は,1ライン分の画像データを記憶保持
して,1ラインの遅延を実現する。加算回路16は，画像デ
ータとその１ライン前の画像データとを足し合わせる。
乗算回路17は，加算された２ラインの画像データに1/2
を掛ける。したがって，画像データの２ラインの平均が
求められ，その間のラインの画像データが補間により得
られることになる。データセレクタ18は，第１フィール
ド指示信号WFに応じて，ラインメモリ15の出力である元
の画像データと，乗算回路17の出力である補間された画
像データとを切り換えて第２フィールドメモリ５に与え
る。すなわち，第１フィールドの画像データの書き込み
のときには補間により生成された画像データに，第２フ
ィールドの画像データの書き込みのときには元の画像デ
ータに切り換える。なお，第１フィールドメモリ４には
元の画像データをそのまま与える。
して,1ラインの遅延を実現する。加算回路16は，画像デ
ータとその１ライン前の画像データとを足し合わせる。
乗算回路17は，加算された２ラインの画像データに1/2
を掛ける。したがって，画像データの２ラインの平均が
求められ，その間のラインの画像データが補間により得
られることになる。データセレクタ18は，第１フィール
ド指示信号WFに応じて，ラインメモリ15の出力である元
の画像データと，乗算回路17の出力である補間された画
像データとを切り換えて第２フィールドメモリ５に与え
る。すなわち，第１フィールドの画像データの書き込み
のときには補間により生成された画像データに，第２フ
ィールドの画像データの書き込みのときには元の画像デ
ータに切り換える。なお，第１フィールドメモリ４には
元の画像データをそのまま与える。
第１フィールドメモリ４に対する第１書き込みパルス
と第２フィールドメモリ５に対する第２書き込みパルス
は，第１図の場合と同じである。したがって，第１フィ
ールドの画像データを受信しているときには，第１フィ
ールドメモリ４にその画像データが、第２フィールドメ
モリ５に上下の２ラインから補間された画像データが書
き込まれる。また，続いて第２フィールドの画像データ
を受信しているときには，第２フィールドメモリ５にだ
けその画像データが書き込まれる。
と第２フィールドメモリ５に対する第２書き込みパルス
は，第１図の場合と同じである。したがって，第１フィ
ールドの画像データを受信しているときには，第１フィ
ールドメモリ４にその画像データが、第２フィールドメ
モリ５に上下の２ラインから補間された画像データが書
き込まれる。また，続いて第２フィールドの画像データ
を受信しているときには，第２フィールドメモリ５にだ
けその画像データが書き込まれる。
以上，本発明の２つの実施例について詳しく説明し
た。なお，特に説明は行わなかったが，画像データ受信
回路１と画像データ送信回路７において，何らかの画像
データの圧縮伸長処理を行ってもよい。また，画像デー
タの補間の方法は上下２ラインの平均をとる方法に限ら
ず，様々な方法が考えられる。第１フィールドのみを伝
送する場合でも，受信時に見やすいフレームの画像表示
が実現されるので，本発明は有効である。
た。なお，特に説明は行わなかったが，画像データ受信
回路１と画像データ送信回路７において，何らかの画像
データの圧縮伸長処理を行ってもよい。また，画像デー
タの補間の方法は上下２ラインの平均をとる方法に限ら
ず，様々な方法が考えられる。第１フィールドのみを伝
送する場合でも，受信時に見やすいフレームの画像表示
が実現されるので，本発明は有効である。
以上説明したように，本発明によれば,1フレーム全体
の画像データを受信する場合に，その途中の第１フィー
ルドの画像データの受信時に第１フィールドと第２フィ
ールドの両方に画像データが書き込まれるので，チラツ
キのないフレームの画像表示が実現される。
の画像データを受信する場合に，その途中の第１フィー
ルドの画像データの受信時に第１フィールドと第２フィ
ールドの両方に画像データが書き込まれるので，チラツ
キのないフレームの画像表示が実現される。
第１図は本発明の一実施例のブロック図，第２図は表示
走査方式の概念図，第３図は一般的な静止画伝送装置の
ブロック図，第４図は従来例のブロック図，第５図は本
発明の別の実施例のブロック図である。 １……画像データ受信回路， ２……フレームメモリ， ３……映像信号出力回路， ４……第１フィールドメモリ， ５……第２フィールドメモリ， ６……映像信号入力回路， ７……画像データ送信回路， 8,9,12,13……ANDゲート， 10,14……NOTゲート， 11,18……データセレクタ， 15……ラインメモリ， 16……加算回路， 17……乗算回路。
走査方式の概念図，第３図は一般的な静止画伝送装置の
ブロック図，第４図は従来例のブロック図，第５図は本
発明の別の実施例のブロック図である。 １……画像データ受信回路， ２……フレームメモリ， ３……映像信号出力回路， ４……第１フィールドメモリ， ５……第２フィールドメモリ， ６……映像信号入力回路， ７……画像データ送信回路， 8,9,12,13……ANDゲート， 10,14……NOTゲート， 11,18……データセレクタ， 15……ラインメモリ， 16……加算回路， 17……乗算回路。
Claims (2)
- 【請求項１】第１及び第２のフィールドメモリから構成
され、２フィールドから成る１フレームの画像データを
記憶保持するフレームメモリと、伝送回線から受信した
画像データを順次前記フレームメモリに書き込む画像デ
ータ受信部と、表示走査に従い画像データを順次前記フ
レームメモリから読み出して映像信号に変換し出力する
映像信号出力部とを備える静止画伝送装置において、 第一フィールドの画像データを受信中は、該第一フィー
ルドの画像データを前記第一のフィールドメモリに書き
込むと同時に、該第一フィールドの画像データに補間処
理を加えて生成した画像データを前記第二のフィールド
メモリに書き込み、また、第二フィールドの画像データ
を受信中は、該第二フィールドの画像データを前記第二
のフィールドメモリに書き込む書き込み制御手段を備え
たことを特徴とする静止画伝送装置。 - 【請求項２】第１及び第２のフィールドメモリから構成
され、２フィールドから成る１フレームの画像データを
記憶保持するフレームメモリと、伝送回線から受信した
画像データを順次前記フレームメモリに書き込む画像デ
ータ受信部と、表示走査に従い画像データを順次前記フ
レームメモリから読み出して映像信号に変換し出力する
映像信号出力部とを備える静止画伝送装置において、 第一フィールドの画像データを受信中は、該第一フィー
ルドの画像データを前記第一のフィールドメモリに書き
込むと同時に、該第一フィールドの画像データと同一の
画像データを前記第二のフィールドメモリに書き込み、
また、第二フィールドの画像データを受信中は、該第二
フィールドの画像データを前記第二のフィールドメモリ
に書き込む書き込み制御手段を備えたことを特徴とする
静止画伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24370487A JP2635055B2 (ja) | 1987-09-30 | 1987-09-30 | 静止画伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24370487A JP2635055B2 (ja) | 1987-09-30 | 1987-09-30 | 静止画伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6489682A JPS6489682A (en) | 1989-04-04 |
| JP2635055B2 true JP2635055B2 (ja) | 1997-07-30 |
Family
ID=17107745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24370487A Expired - Lifetime JP2635055B2 (ja) | 1987-09-30 | 1987-09-30 | 静止画伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635055B2 (ja) |
-
1987
- 1987-09-30 JP JP24370487A patent/JP2635055B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6489682A (en) | 1989-04-04 |
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