JP2619648B2 - Color image display control device - Google Patents

Color image display control device

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JP2619648B2
JP2619648B2 JP62214831A JP21483187A JP2619648B2 JP 2619648 B2 JP2619648 B2 JP 2619648B2 JP 62214831 A JP62214831 A JP 62214831A JP 21483187 A JP21483187 A JP 21483187A JP 2619648 B2 JP2619648 B2 JP 2619648B2
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重雄 鶴岡
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Seiko Epson Corp
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カラー画像表示制御装置に関し、特に中央
処理装置と、表示制御装置とに接続され、前記両装置に
より制御されたカラー画像表示制御装置に関する。
Description: TECHNICAL FIELD The present invention relates to a color image display control device, and more particularly to a color image display control device connected to a central processing unit and a display control device and controlled by the two devices. Related to the device.

〔従来の技術〕[Conventional technology]

近年、中央処理装置(以後CPUと称す)に制御された
表示制御装置(ビデオディスプレイコントローラ装置、
以後VDCと称す)に制御された画像表示制御装置およ
び、これらを1つのシステムとしたものについて多くの
発表がなされている。
In recent years, display control devices (video display controller devices, controlled by a central processing unit (hereinafter referred to as CPU),
Many presentations have been made on an image display control device controlled by VDC), and a system in which these are integrated into one system.

第4図は、画像表示制御装置を示すブロック図であ
る。第4図において、10はCPU、40はカラー画像表示制
御装置、41はインターフェイス回路であり、CPUから供
給されるデータ線に接続されており、この回路を通し
て、43のアドレスレジスタと、CPUから任意に書き換え
ることができる45のカラーパレットに接続されている。
またカラーパレットは、リード/ライト信号R/W及び、
画像表示制御信号▲▼より制御されている。20はVD
Cであり46のフリップフロップ(以後はF/Fと称す)に供
給され、カラーパレットのアドレスには、アドレスレジ
スタ43の出力と、46のF/F出力のいずれかを選択してい
る44のセレクター回路の出力が接続されている。カラー
パレットから出力されたRGBカラーデータは、47のF/Fに
接続されており、更に48のF/Fに接続されている。48のF
/Fから出力されたRGBカラーデータは49のD/A変換回路を
通して30のCRTディスプレイに供給している。OSCからの
外部基本クロック入力により42のタイミング発生回路で
発生したテレビ同期信号SYNCはCRTディスプレイ装置に
供給され、また画像表示制御装置の基準同期となるCLK
は、46、47のF/Fのクロック入力と、50のANDゲートに接
続され、このANDゲート50の出力は48のF/Fのクロック入
力に接続されている。このCLKはCRTディスプレイ上の水
平表示期間を表示させるドット数で割った周期となって
おり、動作サイクルの単位であるクロック信号を供給す
る。RGBカラーデータはこのドットクロックに同期してC
RTディスプレイに出力されることとなっており、また内
部動作においてもこのクロックに同期してシーケンスに
データがシフトされる回路方式となっている。
FIG. 4 is a block diagram showing an image display control device. In FIG. 4, reference numeral 10 denotes a CPU, 40 denotes a color image display control device, and 41 denotes an interface circuit, which is connected to a data line supplied from the CPU. Connected to 45 color palettes that can be rewritten.
In addition, the color palette includes read / write signal R / W and
It is controlled by the image display control signal ▲ ▼. 20 is VD
C, which is supplied to a flip-flop 46 (hereinafter referred to as F / F). The address of the color palette is selected from the output of the address register 43 and the F / F output of 46. The output of the selector circuit is connected. The RGB color data output from the color palette is connected to 47 F / Fs, and further connected to 48 F / Fs. 48 F
The RGB color data output from / F is supplied to 30 CRT displays through 49 D / A conversion circuits. The TV synchronization signal SYNC generated by the timing generation circuit 42 by the external basic clock input from the OSC is supplied to the CRT display device, and is used as the reference synchronization of the image display control device.
Are connected to F / F clock inputs 46 and 47 and an AND gate 50, and the output of the AND gate 50 is connected to a clock input of 48 F / Fs. This CLK has a period obtained by dividing a horizontal display period on a CRT display by the number of dots to be displayed, and supplies a clock signal which is a unit of an operation cycle. RGB color data is synchronized with this dot clock.
It is to be output to an RT display, and in internal operation, data is shifted in sequence in synchronization with this clock.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上記に示した従来の画像表示制御装置においては、画
面表示期間以外の期間(例えば、水平又は垂直帰線期間
など)で、CPUよりカラーパレットへのアクセスすなわ
ち書き込みを行い、これに同期して画像表示制御信号▲
▼が変化していた。しかし上記従来回路では、ドッ
トクロックに同期して内部のデータがシフトされている
ため、CPUからのアクセスが終了し、▲▼が変化しV
DCからのカラーパレットの読み出しが始まるときに、VD
Cから供給されるカラーコードに対応したカラーデータ
がそのまま出力されず、CPUから書き込んだ最終のカラ
ーデータが48のF/Fに残っており、画面上にそのカラー
データが表示され、オーバースキャンを行った時に画像
表示外でチラツキとなっていた。
In the above-described conventional image display control device, the CPU accesses or writes to the color palette in a period other than the screen display period (for example, a horizontal or vertical blanking period), and the image is synchronized with the access. Display control signal ▲
▼ had changed. However, in the above-mentioned conventional circuit, since the internal data is shifted in synchronization with the dot clock, the access from the CPU ends, and ▲ ▼ changes to V
When reading the color palette from DC starts, VD
The color data corresponding to the color code supplied from C is not output as it is, the final color data written from the CPU remains in the 48 F / F, the color data is displayed on the screen, and the overscan When I went, it was flickering outside the image display.

本発明はこのような問題点を解決するもので、表示画
面以外の期間でカラーパレットへのCPUからのアクセス
から、VDCのアクセス切り換え時にいて、VDCからのカラ
ーコードを正確なRGBカラーデータとして出力し、チラ
ツキをなくしたカラー画像表示制御装置を提供するもの
である。
The present invention solves such a problem, and outputs the color code from the VDC as accurate RGB color data when the access from the CPU to the color palette is switched from the CPU to the VDC during periods other than the display screen. It is another object of the present invention to provide a color image display control device with no flicker.

〔問題点を解決するための手段〕[Means for solving the problem]

本発明のカラー画像表示制御装置は、画面のカラー表
示を行うための各ドットのカラーコードが表示制御装置
から供給され、該カラーコードがドットクロック信号に
同期して供給され、該カラーコードに対応したRGBカラ
ーデータを記憶し、制御信号に基づいて該RGBカラーデ
ータの読み出し動作又は書き込み動作の切り換えがなさ
れる記憶手段と、該記憶手段から読み出されるRGBカラ
ーデータを前記ドットクロック信号に同期して保持する
保持手段とを有し、該保持手段の出力を表示装置へ供給
するカラー画像表示制御装置であって、前記制御信号
を、前記表示制御装置から供給されるカラーコードに対
応したRGBカラーデータが前記保持手段へ供給されるま
で遅延し、遅延信号を出力する遅延手段と、前記遅延信
号に基づいて前記保持手段の保持を制御する保持制御手
段とを具備し、前記制御信号に基づいて前記書き込み動
作から前記読みだし動作へ前記記憶手段の動作が切り換
えられるときに、前記保持制御手段は、前記表示制御装
置から供給されるカラーコードに対応したRGBカラーデ
ータが前記保持手段へ供給されるまでの間、該表示制御
装置から供給されるカラーコードに対応したRGBカラー
データを該保持手段に保持せしめてなることを特徴とす
る。
In the color image display control device of the present invention, the color code of each dot for performing color display on the screen is supplied from the display control device, the color code is supplied in synchronization with the dot clock signal, and the color code corresponding to the color code is supplied. Storage means for switching the read operation or write operation of the RGB color data based on the control signal, and the RGB color data read from the storage means in synchronization with the dot clock signal. A color image display control device having a holding unit for holding, and supplying an output of the holding unit to a display device, wherein the control signal is converted to RGB color data corresponding to a color code supplied from the display control device. And a delay means for outputting a delay signal until the signal is supplied to the holding means, and holding the holding means based on the delay signal. When the operation of the storage unit is switched from the writing operation to the reading operation based on the control signal, the holding control unit is supplied from the display control device. Until the RGB color data corresponding to the color code is supplied to the holding unit, the holding unit holds the RGB color data corresponding to the color code supplied from the display control device. I do.

〔作用〕[Action]

本発明は上記した中央処理装置から画像表示制御装置
に供給される制御信号▲▼に遅延回路を設けたこと
により、CPUからのアクセスから、VDCへのアクセス切り
換え時に画面表示期間以外の期間でのVDCのカラーコー
ドに対応したRGBカラーデータが出力されるまで、CPUか
らのアクセスによるRGBカラーデータを出力させないた
めにチラツキをなくすことができる。
The present invention, by providing a delay circuit for the control signal ▲ ▼ supplied from the central processing unit to the image display control device, allows access from the CPU to access to VDC to be switched during a period other than the screen display period when switching to VDC. Until the RGB color data corresponding to the VDC color code is output, the flicker can be eliminated because the RGB color data is not output by access from the CPU.

〔実施例〕〔Example〕

以下本発明について実施例に基づいて説明する。第1
図は本発明におけるシステムを示すブロック図であり、
中央制御装置から画像表示制御装置に供給される制御信
号▲▼が、60の遅延回路を介して50のANDゲートに
接続されている。第2図は60の遅延回路としての一実施
例を示す回路図である。61、62はリセット付D型フリッ
プフロップであり、63、64、65はNANDゲートであり、6
6、67、68はインバータゲートである。61、62、63、6
7、68で3進カウンタを構成し、64、65でラッチ回路を
構成している。カウンタのクロックとしてドットクロッ
クCLKが入力され、カウンタ及びラッチのリセット信号
入力に▲▼が接続されており、ラッチのセット信号
入力にはカウンタの出力が接続されている。
Hereinafter, the present invention will be described based on examples. First
The figure is a block diagram showing the system in the present invention,
A control signal ▼ supplied from the central controller to the image display controller is connected to 50 AND gates via 60 delay circuits. FIG. 2 is a circuit diagram showing an embodiment as 60 delay circuits. 61 and 62 are reset D-type flip-flops; 63, 64 and 65 are NAND gates;
6, 67 and 68 are inverter gates. 61, 62, 63, 6
7, 68 constitute a ternary counter, and 64, 65 constitute a latch circuit. The dot clock CLK is input as a counter clock, ▲ is connected to the reset signal input of the counter and the latch, and the output of the counter is connected to the set signal input of the latch.

第3図は第2図の遅延回路を説明するためのデータの
流れを示すタイミング波形である。画面表示期間には、
ドットクロックに同期してRGBカラーデータが出力され
ているが、画面表示期間以外の期間でカラーパレットの
書き換えを行う際、CLKとは非同期に▲▼を“Low"
レベル(▲▼でCPU側のデータの取り込みを行う)
とし、CPUからカラーパレットのアドレス及び、データ
を転送する。このとき当然44のセレクターは、アドレス
レジスタを選択し、VDCからのカラーコードは非選択と
なっている。▲▼が“High"レベルとなり、セレク
ターはVDCのカラーコードを選択することとなるが、こ
のとき第3図より明らかなように、ANDゲート50の出力
すなわちF/F48のクロック入力は、▲▼が“Low"に
変化してからドットクロックにして最低2サイクル分
は、ダミーサイクル分、“Low"のままであり、48のF/F
はCPUがアクセスする前のデータを保持し出力し続け
る。そして、ダミーサイクルが終わり、VDCからのカラ
ーコードに対応するカラーパレットより出力されたカラ
ーデータが出力される。その結果、CPUのアクセスによ
るカラーデータがそのまま表示されることに起因するチ
ラツキは無くなる。
FIG. 3 is a timing waveform showing a data flow for explaining the delay circuit of FIG. During the screen display period,
Although RGB color data is output in synchronization with the dot clock, when rewriting the color palette during periods other than the screen display period, ▲ ▼ is set to “Low” asynchronously with CLK.
Level (take data on CPU side with ▲ ▼)
Then, the address and data of the color palette are transferred from the CPU. At this time, naturally, the 44 selectors select the address register, and the color code from VDC is not selected. ▲ ▼ becomes “High” level, and the selector selects the VDC color code. At this time, as apparent from FIG. 3, the output of the AND gate 50, that is, the clock input of the F / F48 is ▲ ▼ For at least 2 cycles of the dot clock after the signal has changed to “Low”, it remains at “Low” for a dummy cycle, and the 48 F / F
Keeps and outputs data before CPU access. Then, the dummy cycle ends, and the color data output from the color palette corresponding to the color code from VDC is output. As a result, there is no flicker caused by displaying the color data as it is by accessing the CPU.

〔発明の効果〕〔The invention's effect〕

以上述べたように本発明によれば、本発明のカラー画
像表示制御装置は、画面のカラー表示を行うための各ド
ットのカラーコードが表示制御装置から供給され、該カ
ラーコードがドットクロック信号に同期して供給され、
該カラーコードに対応したRGBカラーデータを記憶し、
制御信号に基づいて該RGBカラーデータの読み出し動作
又は書き込み動作の切り換えがなされる記憶手段と、該
記憶手段から読み出されるRGBカラーデータを前記ドッ
トクロック信号に同期して保持する保持手段とを有し、
該保持手段の出力を表示装置へ供給するカラー画像表示
制御装置であって、前記制御信号を、前記表示制御装置
から供給されるカラーコードに対応したRGBカラーデー
タが前記保持手段へ供給されるまで遅延し、遅延信号を
出力する遅延手段と、前記遅延信号に基づいて前記保持
手段の保持を制御する保持制御手段とを具備し、前記制
御信号に基づいて前記書き込み動作から前記読みだし動
作へ前記記憶手段の動作が切り換えられるときに、前記
保持制御手段は、前記表示制御装置から供給されるカラ
ーコードに対応したRGBカラーデータが前記保持手段へ
供給されるまでの間、該表示制御装置から供給されるカ
ラーコードに対応したRGBカラーデータを該保持手段に
保持せしめてなるものであるため、書き込みから読み出
しに切り換わる際に、表示制御装置から供給されるカラ
ーコードに対応したRGBカラーデータが前記保持手段へ
供給されることとなり、該切換の際に例えば画面が消さ
れたり、又は書き込みのカラーデータがそのまま出力さ
れるということが防止され、画面のちらつきがなくな
る。特に、本発明のようにドットクロックに同期してデ
ータをシフトしながら処理する構成をもつ画像表示制御
装置においては、カラーコードの供給からカラーデータ
が出力されるまでを1発のクロック信号によって行う必
要がなく、いわゆるパイプライン方式により複数発のク
ロックを用いて順次処理すれば足りるため、カラーパレ
ットとして使用される記憶装置は低速なもので足り、表
示制御装置全体を高速な装置にしなくても済む、そのた
め、テレビ等の安価な表示装置でもちらつきを防止でき
る。そして、画面をオーバースキャン等を行い画面表示
期間以外の期間で使用したい場合において、CPUのアク
セスからVDCのアクセスへの切り換え時に発生するチラ
ツキを、簡易な遅延回路を用いて防止することができ、
画面表示期間以外の期間でもスムーズな画面とすること
ができる。
As described above, according to the present invention, the color image display control device of the present invention is configured such that a color code of each dot for performing color display on a screen is supplied from the display control device, and the color code is used as a dot clock signal. Supplied synchronously,
Store the RGB color data corresponding to the color code,
A storage unit configured to switch a read operation or a write operation of the RGB color data based on a control signal; and a holding unit that holds the RGB color data read from the storage unit in synchronization with the dot clock signal. ,
A color image display control device for supplying an output of the holding unit to a display device, wherein the control signal is transmitted until RGB color data corresponding to a color code supplied from the display control device is supplied to the holding unit. Delay means for delaying and outputting a delay signal, and holding control means for controlling holding of the holding means based on the delay signal, wherein the writing operation is performed from the writing operation to the reading operation based on the control signal. When the operation of the storage unit is switched, the holding control unit supplies the RGB color data corresponding to the color code supplied from the display control device from the display control device until the RGB color data is supplied to the holding unit. Since the holding means holds the RGB color data corresponding to the color code to be written, when switching from writing to reading, the RGB color data corresponding to the color code supplied from the control device will be supplied to the holding unit, and at the time of the switching, for example, the screen will be erased, or the written color data will be output as it is. Is prevented and screen flicker is eliminated. In particular, in an image display control device having a configuration in which data is processed while shifting data in synchronization with a dot clock as in the present invention, from supply of a color code to output of color data is performed by one clock signal. Since there is no need to perform sequential processing using multiple clocks in a so-called pipeline system, a low-speed storage device used as a color palette is sufficient, and the entire display control device does not need to be a high-speed device. Therefore, flicker can be prevented even with an inexpensive display device such as a television. Then, in the case where the screen is to be overscanned and used in a period other than the screen display period, flickering that occurs when switching from CPU access to VDC access can be prevented using a simple delay circuit,
A smooth screen can be obtained even during periods other than the screen display period.

【図面の簡単な説明】[Brief description of the drawings]

第1図は、本発明のカラー画像表示制御装置を含めたシ
ステム構成を示すブロック図。第2図は第1図に示した
画像表示制御装置を構成する遅延回路を示す構成回路
図。第3図は第2図の遅延回路の動作を説明するための
タイミング波形図である。第4図は、従来のカラー画像
表示制御装置を含めたシステム構成を示すブロック図。 10……中央処理装置(CPU)、20……表示制御装置(VD
C:ビデオディスプレイコントローラ)、30……CRTディ
スプレイ、40……画像表示制御装置、41……インターフ
ェイス回路、42……タイミング発生回路、43……アドレ
スレジスタ回路、44……セレクター回路、45……カラー
パレット、46、47、48、61、62……D型フリップフロッ
プ、49……D/Aコンバータ回路、50……ANDゲート、60…
…遅延回路、63、64、65……NANDゲート、66、67、68…
…インバータ回路。
FIG. 1 is a block diagram showing a system configuration including a color image display control device of the present invention. FIG. 2 is a configuration circuit diagram showing a delay circuit constituting the image display control device shown in FIG. FIG. 3 is a timing waveform chart for explaining the operation of the delay circuit of FIG. FIG. 4 is a block diagram showing a system configuration including a conventional color image display control device. 10 Central processing unit (CPU), 20 Display control unit (VD
C: video display controller), 30 CRT display, 40 image display control device, 41 interface circuit, 42 timing generator circuit, 43 address register circuit, 44 selector circuit, 45 Color palette, 46, 47, 48, 61, 62 D flip-flop, 49 D / A converter circuit, 50 AND gate, 60
... delay circuits, 63, 64, 65 ... NAND gates, 66, 67, 68 ...
... Inverter circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】画面のカラー表示を行うための各ドットの
カラーコードが表示制御装置から供給され、 該カラーコードがドットクロック信号に同期して供給さ
れ、該カラーコードに対応したRGBカラーデータを記憶
し、制御信号に基づいて該RGBカラーデータの読み出し
動作又は書き込み動作の切り換えがなされる記憶手段
と、 該記憶手段から読み出されるRGBカラーデータを前記ド
ットクロック信号に同期して保持する保持手段とを有
し、該保持手段の出力を表示装置へ供給するカラー画像
表示制御装置であって、 前記制御信号を、前記表示制御装置から供給されるカラ
ーコードに対応したRGBカラーデータが前記保持手段へ
供給されるまで遅延し、遅延信号を出力する遅延手段
と、 前記遅延信号に基づいて前記保持手段の保持を制御する
保持制御手段とを具備し、 前記制御信号に基づいて前記書き込み動作から前記読み
だし動作へ前記記憶手段の動作が切り換えられるとき
に、前記保持制御手段は、前記表示制御装置から供給さ
れるカラーコードに対応したRGBカラーデータが前記保
持手段へ供給されるまでの間、該表示制御装置から供給
されるカラーコードに対応したRGBカラーデータを該保
持手段に保持せしめてなることを特徴とするカラー画像
表示制御装置。
1. A color code of each dot for performing color display on a screen is supplied from a display control device, the color code is supplied in synchronization with a dot clock signal, and RGB color data corresponding to the color code is supplied. Storage means for storing and switching between read operation or write operation of the RGB color data based on a control signal; and holding means for holding the RGB color data read from the storage means in synchronization with the dot clock signal. A color image display control device for supplying an output of the holding unit to a display device, wherein the control signal is transmitted to the holding unit by RGB color data corresponding to a color code supplied from the display control device. Delay means for delaying until supplied and outputting a delay signal; holding control for controlling holding of the holding means based on the delay signal When the operation of the storage unit is switched from the writing operation to the reading operation based on the control signal, the holding control unit corresponds to a color code supplied from the display control device. Color image display control, wherein the holding means holds RGB color data corresponding to the color code supplied from the display control device until the supplied RGB color data is supplied to the holding means. apparatus.
JP62214831A 1987-08-28 1987-08-28 Color image display control device Expired - Lifetime JP2619648B2 (en)

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JPS60135995A (en) * 1983-12-23 1985-07-19 株式会社アスキ− Color code conversion memory

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