JP2560915B2 - LCD display panel drive circuit - Google Patents
LCD display panel drive circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示パネル駆動回路の制御方式に関す
るものである。TECHNICAL FIELD The present invention relates to a control system for a liquid crystal display panel drive circuit.
第６図は従来の液晶表示パネル駆動回路を示す回路図
である。図において、（１）は制御信号発生回路、（2
a），（2b）……（2i）は液晶表示パネルの行電極、（3
a），（3b），（3c）……（3m）は液晶表示パネルの列
電極、（4a），（4b）……（4i）は行電極駆動回路、
（5a），（5b），（5c）……（5m）は列電極駆動回路、
（６）は表示データ信号、（７）はクロック信号、
（８）は表示データスタート信号、（９）は行走査クロ
ック信号、（10）は行走査スタート信号、（11a），（1
1b），（11c）……（11m）は列電極駆動回路のデータ入
力、（12a），（12b），（12c）……（12m）は列電極駆
動回路のクロック入力、（13a），（13b），（13c）…
…（13m）は列電極駆動回路の表示データサンプルタイ
ミング信号入力、（14a），（14b），（14c）……（14
m）は列電極駆動回路の、次段へ送出する表示データサ
ンプルタイミング出力、（15a），（15b），（15c）…
…（15m）は列電極駆動回路の行走査クロック入力であ
る。FIG. 6 is a circuit diagram showing a conventional liquid crystal display panel drive circuit. In the figure, (1) is a control signal generation circuit, and (2
a), (2b) ... (2i) are the row electrodes of the liquid crystal display panel, and (3
a), (3b), (3c) ... (3m) are column electrodes of the liquid crystal display panel, (4a), (4b) ... (4i) are row electrode drive circuits,
(5a), (5b), (5c) ... (5m) are column electrode drive circuits,
(6) is a display data signal, (7) is a clock signal,
(8) is a display data start signal, (9) is a row scanning clock signal, (10) is a row scanning start signal, (11a), (1
1b), (11c) ... (11m) is the data input of the column electrode drive circuit, (12a), (12b), (12c) ... (12m) is the clock input of the column electrode drive circuit, (13a), ( 13b), (13c) ...
… (13m) is the display data sample timing signal input of the column electrode drive circuit, (14a), (14b), (14c) …… (14
m) is the display data sample timing output to the next stage of the column electrode drive circuit, (15a), (15b), (15c) ...
(15m) is the row scanning clock input of the column electrode driving circuit.
（16a），（16b），（16c）……（16m）は列電極駆動
回路の列電極駆動出力であり、それぞれ列電極（3a），
（3b）……（3m）と接続される。(16a), (16b), (16c) ... (16m) are the column electrode drive outputs of the column electrode drive circuit, and the column electrode (3a),
(3b) …… Connected with (3m).
（17a），（17b）……（17i）は行電極駆動回路の行
駆動タイミング入力、（18a），（18b）……（18i）は
行電極駆動回路の次段へ送出する行駆動タイミング出
力、（19a），（19b）……（19i）は行電極駆動回路の
行走査クロック入力である。(17a), (17b) ... (17i) are row drive timing inputs of the row electrode drive circuit, and (18a), (18b) ... (18i) are row drive timing outputs sent to the next stage of the row electrode drive circuit. , (19a), (19b) ... (19i) are row scanning clock inputs of the row electrode drive circuit.
（20a），（20b）……（20i）は行電極駆動回路の行
電極駆動出力であり、それぞれ行電極（2a），（2b）…
…（2i）と接続される。(20a), (20b) ... (20i) are the row electrode drive outputs of the row electrode drive circuit, and the row electrodes (2a), (2b) ...
… (2i) is connected.
第７図は第６図における列電極駆動回路の構成図であ
り、図において、（21）は表示データサンプルタイミン
グ信号出力（14）を表示データサンプルタイミング信号
入力（13）に対してクロック（７）の１同期期間遅延さ
せる遅延回路であり、これは一般にはディジタル回路で
構成する。（22）はクロック信号入力（12）と表示デー
タサンプルタイミング信号入力（13）との論理積をとる
AND回路、（23）はAND回路（22）の出力によってデータ
入力（11）をラッチするデータラッチ回路、（24）はデ
ータラッチ回路（23）の出力を行走査クロック入力（1
5）でラッチする出力ラッチ回路、（25）は出力ラッチ
回路（24）の出力を列駆動電圧に変換する電圧変換回路
である。FIG. 7 is a block diagram of the column electrode driving circuit in FIG. 6, in which (21) indicates the display data sample timing signal output (14) with respect to the display data sample timing signal input (13) by the clock (7). ) Is a delay circuit that delays for one synchronization period, and is generally composed of a digital circuit. (22) ANDs the clock signal input (12) and the display data sample timing signal input (13)
An AND circuit, (23) is a data latch circuit for latching the data input (11) by the output of the AND circuit (22), and (24) is an output of the data latch circuit (23) for row scanning clock input (1
An output latch circuit for latching in 5) and a voltage conversion circuit for converting the output of the output latch circuit (24) into a column drive voltage are provided at (25).
第８図は第６図における行電極駆動回路の構成図であ
り、図において、（26）は行駆動タイミング出力（18）
を行駆動タイミング入力（17）に対して列走査クロック
（19）の１同期期間遅延させる遅延回路であり、一般に
はディジタル回路で構成される。FIG. 8 is a configuration diagram of the row electrode drive circuit in FIG. 6, in which (26) is a row drive timing output (18).
Is a delay circuit for delaying the row drive timing input (17) by one synchronization period of the column scanning clock (19), and is generally composed of a digital circuit.
（27）は、行駆動タイミング入力（17）を行走査クロ
ック入力（19）でラッチするラッチ回路、（28）はラッ
チ回路（27）の出力を行駆動電圧に変換する電圧変換回
路である。(27) is a latch circuit that latches the row drive timing input (17) with the row scan clock input (19), and (28) is a voltage conversion circuit that converts the output of the latch circuit (27) into a row drive voltage.
次に動作について説明する。 Next, the operation will be described.
液晶表示は、パネル上の特定の行電極１つのみに大電
位、他のすべての行電極に小電位を与え、一方で、列電
極に表示／非表示に対応する電位を出力し、これを各表
示列毎にくり返すことにより、表示が実現される。In the liquid crystal display, a large electric potential is applied to only one specific row electrode on the panel and a small electric potential is applied to all other row electrodes, while a potential corresponding to display / non-display is output to the column electrode. The display is realized by repeating each display column.
このために、第６図の回路は以下に示すように動作す
る。Because of this, the circuit of FIG. 6 operates as follows.
列方向の制御として、制御信号発生回路（１）より表
示データスタート信号（８）、および一連の表示データ
信号（６），クロック信号（７），行走査クロック信号
（９）が出力される。この波形の詳細を第９図に示す。As control in the column direction, a display data start signal (8) and a series of display data signals (6), clock signals (7), and row scanning clock signals (9) are output from the control signal generation circuit (1). The details of this waveform are shown in FIG.
表示データスタート信号（８）は、クロック信号
（７）の最初の１クロックと同期して出力され、これが
各列電極駆動回路（5a），（5b），（5c）……（5m）を
順に通っていくたびに、１クロック同期期間ずつ遅れて
いき、結果として、第９図の（13a），（13b）……（13
m）に示すような表示データサンプルタイミング入力
が、列電極駆動回路（5a），（5b），（5c）……（5m）
に入力される。The display data start signal (8) is output in synchronization with the first one clock of the clock signal (7), and this is sequentially output to each column electrode drive circuit (5a), (5b), (5c) ... (5m). Each time it goes through, it is delayed by one clock synchronization period, and as a result, (13a), (13b) in Fig. 9 (13
The display data sample timing input as shown in m) is applied to the column electrode drive circuits (5a), (5b), (5c) ... (5m).
Is input to
この表示データサンプルタイミング入力は、列電極駆
動回路内でクロック信号（７）とANDをとって表示デー
タ信号をラッチする。This display data sample timing input is ANDed with the clock signal (7) in the column electrode drive circuit to latch the display data signal.
従って、列電極駆動回路（5a），（5b），（5c）……
（5m）は制御信号発生回路（１）より、クロックに同期
して順に送り出される表示データ信号（6a），（6b），
（6c）……（6m）をラッチすることになる。Therefore, the column electrode drive circuits (5a), (5b), (5c) ...
(5m) is a display data signal (6a), (6b), which is sequentially output from the control signal generation circuit (1) in synchronization with a clock.
(6c) …… (6m) will be latched.
このラッチされた信号は最後に行走査クロック（９）
により列電極駆動回路の出力ラッチ回路（24）より出力
され、電圧変換回路（25）で電圧変換され、液晶表示パ
ネルの列電極を駆動するこの動作が、行走査クロック１
同期毎にくり返される。This latched signal is the last row scan clock (9)
This operation of driving the column electrodes of the liquid crystal display panel is performed by the row scanning clock 1 by the output latch circuit (24) of the column electrode driving circuit and the voltage conversion circuit (25) converting the voltage.
It is repeated every synchronization.
行方向の制御としては、制御信号発生回路（１）よ
り、行走査クロック信号（９）および、行走査スタート
信号（10）が出力される。この波形の詳細は、第10図に
示す。For control in the row direction, a row scanning clock signal (9) and a row scanning start signal (10) are output from the control signal generating circuit (1). Details of this waveform are shown in FIG.
行走査スタート記号（10）は行走査クロック記号
（９）と同期して出力され、これが各行電極駆動回路
（4a），（4b）……（4i）を順に通っていく毎に、１走
査クロック同期の期間ずつ遅れていく。The row-scanning start symbol (10) is output in synchronization with the row-scanning clock symbol (9), and one scanning clock is output each time it passes through each row electrode drive circuit (4a), (4b), ... (4i). It is delayed by the period of synchronization.
そして、各行電極駆動回路（4a），（4b）……（4i）
には順に行駆動タイミング入力が入ることになり、従っ
て１走査クロック毎に順番に行電極（2a），（2b）……
（2i）が駆動されることになる。And each row electrode drive circuit (4a), (4b) …… (4i)
The row drive timing input is sequentially input to the row electrodes, so that the row electrodes (2a), (2b) ...
(2i) will be driven.
従来の液晶表示パネル駆動回路は以上のように構成さ
れているので、なるべく少ない数の制御信号線によって
制御が可能である。Since the conventional liquid crystal display panel drive circuit is configured as described above, it can be controlled by the number of control signal lines as small as possible.
ところが、近年、集積回路製造技術の向上により、液
晶表示パネル駆動回路が１チップのICの中に取りこまれ
るようになるとき、従来の構成では、特に表示パネルの
行数や列数の異なるもの、あるいは同じ行・列数であっ
ても接続電極の異なったものに対しての対応の柔軟性に
欠け、場合によっては、集積回路の再設計を必要とする
ことがあるなどの問題点があった。However, in recent years, when the liquid crystal display panel drive circuit has been incorporated in a single-chip IC due to the improvement of integrated circuit manufacturing technology, the conventional configuration has a different number of rows and columns. Or, even if the number of rows and columns is the same, there is a problem in that it is not flexible enough to handle different connection electrodes, and in some cases it may be necessary to redesign the integrated circuit. It was
本発明は上記のような問題点を解消するためになされ
たものであり、様々な仕様の液晶表示パネルに柔軟に対
応可能な液晶表示パネル駆動回路を得ることを目的とす
る。The present invention has been made to solve the above problems, and an object thereof is to obtain a liquid crystal display panel drive circuit that can flexibly cope with liquid crystal display panels of various specifications.
本発明による液晶表示パネル駆動回路は、表示データ
サンプルタイミング信号入力ノードに入力される表示デ
ータサンプルタイミング信号をクロック信号の所定周期
分遅延させて表示データサンプルタイミング信号出力ノ
ードに出力し、表示モードサンプルタイミング信号入力
ノードに入力される表示データサンプルタイミング信号
をクロック信号の所定周期分遅延させて表示モードサン
プルタイミング信号出力ノードに出力し、クロック入力
ノードに入力されるクロック信号と表示データサンプル
タイミング信号入力ノードに入力される表示データサン
プルタイミング信号とに従ってデータ入力ノードに入力
されるバス信号における表示データ信号をラッチすると
ともに、クロック入力ノードに入力されるクロック信号
と表示モードサンプルタイミング信号入力トードに入力
される表示モードサンプルタイミング信号とに従ってデ
ータ入力ノードに入力されるバス信号における表示モー
ド信号をラッチし、ラッチされたバス信号における表示
モード信号に基づき、かつ、ラッチされたバス信号にお
ける表示データ信号に基づいて行電極駆動用電圧又は列
電極駆動用電圧を駆動出力ノードに出力する電極駆動回
路を複数段備え、初段の電極駆動回路の表示データサン
プルタイミング信号入力ノード及び表示モードサンプル
タイミング信号入力ノードに表示データスタート信号及
び表示モードサンプルスタート信号が表示データサンプ
ルタイミング信号及び表示モードサンプルタイミング信
号として入力され、２段目以降の表示データサンプルタ
イミング信号入力ノード及び表示モードサンプルタイミ
ング信号入力ノードが前段の電極駆動回路の表示データ
サンプルタイミング信号出力ノード及び表示モードサン
プルタイミング信号出力ノードに接続されるものであ
る。A liquid crystal display panel drive circuit according to the present invention delays a display data sample timing signal input to a display data sample timing signal input node by a predetermined period of a clock signal and outputs the delayed signal to a display data sample timing signal output node for display mode sampling. The display data sample timing signal input to the timing signal input node is delayed by a predetermined period of the clock signal and output to the display mode sample timing signal output node, and the clock signal and the display data sample timing signal input to the clock input node are input. The display data signal in the bus signal input to the data input node is latched according to the display data sample timing signal input to the node, and the clock signal input to the clock input node and the display mode sample are sampled. The display mode signal in the bus signal input to the data input node is latched according to the display mode sample timing signal input to the timing signal input node, and the latched bus is based on the display mode signal in the latched bus signal. The display data sample timing signal input node and the display mode of the electrode drive circuit of the first stage are provided with a plurality of stages of electrode drive circuits that output the row electrode drive voltage or the column electrode drive voltage to the drive output node based on the display data signal in the signal. The display data start signal and the display mode sample start signal are input to the sample timing signal input node as the display data sample timing signal and the display mode sample timing signal, and the display data sample timing signal input node and the display mode after the second stage are displayed. In which sample timing signal input node is connected to the display data sample timing signal output node and the display mode sample timing signal output node of the preceding stage of the electrode driving circuit.
この発明においては、表示データ信号と行電極駆動モ
ード又は列電極駆動モードのいずれかを示す表示モード
信号とが時分割多重化されてバス信号として電極駆動回
路に入力され、電極駆動回路がクロック信号と表示デー
タサンプルタイミング信号とに従ってバス信号における
表示データ信号をラッチするとともに、クロック信号と
表示モードサンプルタイミング信号とに従ってバス信号
における表示モード信号をラッチし、ラッチされた表示
モード信号及び表示データ信号に基づいて行電極駆動用
電圧又は列電極駆動用電圧を駆動出力ノードに出力し、
少ない数の制御信号線にてランダムに電極駆動回路を行
電極駆動回路又は列電極駆動回路に設定可能ならしめ
る。In the present invention, the display data signal and the display mode signal indicating either the row electrode drive mode or the column electrode drive mode are time-division multiplexed and input to the electrode drive circuit as a bus signal, and the electrode drive circuit outputs the clock signal. And a display data sample timing signal, the display data signal in the bus signal is latched, the display mode signal in the bus signal is latched in accordance with the clock signal and the display mode sample timing signal, and the latched display mode signal and display data signal are latched. Output the row electrode driving voltage or the column electrode driving voltage to the drive output node based on the
The electrode driving circuit can be randomly set to the row electrode driving circuit or the column electrode driving circuit with a small number of control signal lines.
本発明を図に基づいて説明する。 The present invention will be described with reference to the drawings.
第１図は本発明の一実施例による液晶表示パネル駆動
回路を示す回路図であり、図において、（１）は制御信
号発生回路、（2a），（2b）……（2i）は液晶表示パネ
ルの行電極、（3a），（3b）……（3m）は液晶表示パネ
ルの列電極、（29a），（29b）……（29i），（29j），
（29k）……（29n）は電極駆動回路、（６）はバス信
号、（７）はクロック信号、（８）は表示データスター
ト信号、（９）は行走査クロック信号、（11a），（11
b）……（11i），（11j），（11k）……（11n）は電極
駆動回路のバス入力ノード、（12a）、（12b）……（12
i）、（12j）、（12k）……（12n）は電極駆動回路のク
ロック入力ノード、（13a）、（13b）……（13i）、（1
3j）、（13k）……（13n）は電極駆動回路の表示データ
サンプルタイミング信号入力ノード、（14a）、（14b）
……（14i）、（14j）、（14k）……（14n）は電極駆動
回路の次段へ送出する表示データサンプルタイミング信
号出力ノード、（15a）、（15b）……（15i）、（15
j）、（15k）……（15n）は電極駆動回路の行走査クロ
ック入力ノードである。FIG. 1 is a circuit diagram showing a liquid crystal display panel driving circuit according to an embodiment of the present invention. In the figure, (1) is a control signal generating circuit, (2a), (2b) ... (2i) is a liquid crystal display. The row electrodes of the panel, (3a), (3b) ... (3m) are the column electrodes of the liquid crystal display panel, (29a), (29b) ... (29i), (29j),
(29k) ... (29n) is an electrode driving circuit, (6) is a bus signal, (7) is a clock signal, (8) is a display data start signal, (9) is a row scanning clock signal, (11a), ( 11
b) …… (11i), (11j), (11k) …… (11n) are the bus input nodes of the electrode drive circuit, (12a), (12b) …… (12
i), (12j), (12k) ... (12n) are clock input nodes of the electrode driving circuit, (13a), (13b) ... (13i), (1
3j), (13k) ... (13n) are display data sample timing signal input nodes of the electrode drive circuit, (14a), (14b)
...... (14i), (14j), (14k) …… (14n) are the display data sample timing signal output nodes to be sent to the next stage of the electrode drive circuit, (15a), (15b) …… (15i), ( 15
j), (15k), ... (15n) are row scanning clock input nodes of the electrode driving circuit.
（30）は制御信号発生回路（１）より出力される表示
モードサンプルスタート信号、（31a），（31b）……
（31i），（31j），（31k）……（31n）は電極駆動回路
の表示モードサンプルタイミング信号入力ノード、（32
a），（32b）……（32i），（32j），（32k）……（32
n）は電極駆動回路の次段へ送出する表示モードサンプ
ルタイミング信号出力ノードである。(30) is a display mode sample start signal output from the control signal generation circuit (1), (31a), (31b) ...
(31i), (31j), (31k) ... (31n) are the display mode sample timing signal input nodes of the electrode drive circuit, and (32
a), (32b) …… (32i), (32j), (32k) …… (32
Reference numeral n) is a display mode sample timing signal output node which is sent to the next stage of the electrode drive circuit.
（16a），（16b）……（16i），（16j），（16k）…
…（16n）は電極駆動回路の駆動出力ノードであるが、
このうち（16a），（16b）……（16i）は行電極（2
a），（2b）……（2i）に接続されており、（16j），
（16k）……（16n）は列電極（3a），（3b）……（3m）
に接続されている。(16a), (16b) ... (16i), (16j), (16k) ...
(16n) is the drive output node of the electrode drive circuit,
Of these, (16a), (16b) …… (16i) are the row electrodes (2
a), (2b) ... (2i) connected to (16j),
(16k) …… (16n) are column electrodes (3a), (3b) …… (3m)
It is connected to the.
第１図中の電極駆動回路（29a），（29b）……（29
i），（29j），（29k）……（29n）の各構成を第２図に
示す。Electrode drive circuits (29a), (29b) in Fig. 1 (29
Fig. 2 shows the configurations of i), (29j), (29k), ... (29n).
図において、（21）は表示データサンプルタイミング
信号出力ノード（14）を表示データサンプルタイミング
信号入力ノード（13）に対してクロック（７）の２周期
遅延させる遅延回路であり、又（33）は表示モードサン
プルタイミング信号出力ノード（32）を、表示モードサ
ンプルタイミング信号入力ノード（31）に対してクロッ
ク（７）の２周期遅延させる遅延回路である。In the figure, (21) is a delay circuit for delaying the display data sample timing signal output node (14) with respect to the display data sample timing signal input node (13) by two cycles of the clock (7), and (33) is The delay circuit delays the display mode sample timing signal output node (32) with respect to the display mode sample timing signal input node (31) by two cycles of the clock (7).
これらの遅延回路（21），（33）は一般的にはディジ
タル回路で構成される。These delay circuits (21) and (33) are generally composed of digital circuits.
（22）はクロック信号と表示データサンプルタイミン
グ信号との論理積をとるAND回路、（23）はAND回路（2
2）の出力によりバス信号における表示データ信号をラ
ッチするデータラッチ回路、（24）はデータラッチ回路
（23）の出力を行走査クロック信号でラッチする出力ラ
ッチ回路である。(22) is an AND circuit that ANDs the clock signal and the display data sample timing signal, and (23) is an AND circuit (2
A data latch circuit that latches the display data signal in the bus signal by the output of 2), and (24) is an output latch circuit that latches the output of the data latch circuit (23) with the row scanning clock signal.
（34）はクロック信号と表示モードサンプルタイミン
グ信号との論理積をとるAND回路、（35）はAND回路（3
4）の出力によりバス信号における表示モード信号をラ
ッチするモードラッチ回路、（36）はモードラッチ回路
（35）の出力を行走査クロック信号でラッチするモード
制御信号保持回路である。(34) is an AND circuit that ANDs the clock signal and the display mode sample timing signal, and (35) is an AND circuit (3
A mode latch circuit for latching the display mode signal in the bus signal by the output of 4), and a mode control signal holding circuit for latching the output of the mode latch circuit (35) with the row scanning clock signal.
（37）は出力ラッチ回路（24）の出力を駆動電圧に変
換する電圧変換回路である。(37) is a voltage conversion circuit for converting the output of the output latch circuit (24) into a drive voltage.
電圧変換回路のモード切替は、電圧変換回路（37）に
供給される電源電圧をモード制御信号保持回路（36）の
出力である‘H'/‘L'に応じて切りかえ、行電極駆動モ
ード／列電極駆動モードに切りかえることができる。The mode conversion of the voltage conversion circuit is performed by switching the power supply voltage supplied to the voltage conversion circuit (37) according to the output of the mode control signal holding circuit (36) 'H' / 'L', and the row electrode drive mode / It is possible to switch to the column electrode drive mode.
次に動作について説明する。 Next, the operation will be described.
制御信号発生回路（１）より表示データスタート信号
（８）、表示モードサンプルスタート信号（30）およ
び、一連のバス信号（６），クロック信号（７），行走
査クロック信号（９）が出力される。この波形詳細を第
３図に示す。A display data start signal (8), a display mode sample start signal (30) and a series of bus signals (6), clock signals (7) and row scanning clock signals (9) are output from the control signal generation circuit (1). It Details of this waveform are shown in FIG.
表示データスタート信号（８）はクロック信号（７）
の２クロック目と同期して出力され、これが各電極駆動
回路（29a），（29b）……（29i），（29j），（29k）
……（29n）を順に通過する毎に、２クロック同期期間
ずつ遅れていき、結果として、第３図（13a）、（13b）
……（13i）、（13j）、（13k）……（13n）に示すよう
な表示データサンプルタイミング入力が、各電極駆動回
路（29a），（29b）……（29i），（29j），（29k）…
…（29n）に入力される。Display data start signal (8) is clock signal (7)
It is output in synchronization with the second clock of each of the electrode drive circuits (29a), (29b) ... (29i), (29j), (29k).
Each time it passes through (29n) in sequence, it is delayed by two clock synchronization periods, resulting in Fig. 3 (13a) and (13b).
...... (13i), (13j), (13k) …… (13n) The display data sample timing input is the electrode drive circuit (29a), (29b) …… (29i), (29j), (29k) ...
... (29n) is input.
また、表示モードサンプルスタート信号（30）はクロ
ック信号（７）の１クロック目と同期して出力され、こ
れが各電極駆動回路（29a），（29b）……（29i），（2
9j），（29k）……（29n）を順に通過する毎に２クロッ
ク周期，期間ずつ遅れていき、結果として、第３図の
（31a），（31b）……（31i），（31j），（31k）……
（31n）に示すような表示モードサンプルタイミング入
力が、各電極駆動回路（29a），（29b）……（29i），
（29j），（29k）……（29n）に入力される。Further, the display mode sample start signal (30) is output in synchronization with the first clock of the clock signal (7), and this is output to each electrode drive circuit (29a), (29b) ... (29i), (2
9j), (29k) ... (29n) are sequentially delayed by two clock cycles and periods, resulting in (31a), (31b) ... (31i), (31j) in FIG. , (31k) ……
The display mode sample timing input as shown in (31n) is applied to each electrode drive circuit (29a), (29b) ... (29i),
It is input to (29j), (29k) …… (29n).
制御信号発生回路（１）はバス信号（６）としてクロ
ック信号（７）に同期して交互に表示モード信号，表示
データ信号を出力する。The control signal generation circuit (1) alternately outputs the display mode signal and the display data signal as the bus signal (6) in synchronization with the clock signal (7).
このとき、各電極駆動回路（29a），（29b）……（29
i），（29j），（29k）……（29n）は、表示モードサン
プルタイミング入力信号（31a），（31b）……（31
i），（31j），（31k）……（31n）とクロック信号
（７）とをANDをとって表示モード信号をラッチし、表
示データサンプルタイミング入力信号（13a）、（13b）
……（13i）、（13j）、（13k）……（13n）とクロック
信号（７）とをANDをとって表示データ信号をラッチす
るので、バス上の表示モード信号（38a），（38b）……
（38i），（38j），（38k）……（38n），表示データ信
号（6a），（6b）……（6i），（6j），（6k）……（6
n）が、それぞれ対応する電極駆動回路（29a），（29
b）……（29i），（29j），（29k）……（29n）にラッ
チされる。At this time, each electrode drive circuit (29a), (29b) …… (29
i), (29j), (29k) ... (29n) are the display mode sample timing input signals (31a), (31b) .... (31
i), (31j), (31k) ... (31n) and the clock signal (7) are ANDed to latch the display mode signal, and the display data sample timing input signal (13a), (13b)
... (13i), (13j), (13k) ... (13n) is ANDed with the clock signal (7) to latch the display data signal, so the display mode signals (38a), (38b) on the bus ) ……
(38i), (38j), (38k) …… (38n), display data signals (6a), (6b) …… (6i), (6j), (6k) …… (6
n) are the corresponding electrode drive circuits (29a), (29
b) ... (29i), (29j), (29k) ... (29n) are latched.
制御信号発生回路（１）より出力されるバス信号
（６）における表示モード信号として、行電極に接続さ
れる電極駆動回路（29a），（29b）……（29i）に対応
するものは、すべて行電極駆動モードに対応するＨ信
号、列電極に接続される電極駆動回路（29j），（29k）
……（29n）に対応するものは、すべて列電極モードに
対応するＬ信号を出し、行電極出力のうち適当な一出力
のみをアクティブするように表示データ信号（6a），
（6b）……（6i）のうち１つだけをＨにプログラムする
ことにより、第１図の回路は従来の第６図の回路と等価
な動作を実行させることが可能である。As the display mode signals in the bus signal (6) output from the control signal generation circuit (1), those corresponding to the electrode drive circuits (29a), (29b) ... (29i) connected to the row electrodes are all H signal corresponding to row electrode drive mode, electrode drive circuits (29j), (29k) connected to column electrodes
.. (29n) all output L signals corresponding to the column electrode mode, and display data signal (6a) to activate only one of the row electrode outputs.
(6b) ... By programming only one of (6i) to H, the circuit of FIG. 1 can perform an operation equivalent to that of the conventional circuit of FIG.
その上本実施例による液晶パネル駆動回路は、従来の
ものと異なり、制御信号発生回路（１）のプログラム変
更等の手段でバス信号（６）における表示モード信号の
割り付けを変更することにより各電極駆動回路（29
a），（29b）……（29i），（29j），（29k）……（29
n）を自由に行／列電極駆動回路として切りかえること
が出来る。In addition, the liquid crystal panel drive circuit according to the present embodiment is different from the conventional one in that each electrode is changed by changing the allocation of the display mode signal in the bus signal (6) by means such as changing the program of the control signal generating circuit (1). Drive circuit (29
a), (29b) …… (29i), (29j), (29k) …… (29
n) can be freely switched as a row / column electrode drive circuit.
例として第４図の如く、電極駆動回路（29a）を列駆
動回路、（29b）……（29I），（29j）を行駆動回路、
（29k）……（29n）を列駆動回路として用いる場合につ
いて説明する。As an example, as shown in FIG. 4, the electrode drive circuit (29a) is a column drive circuit, (29b) ... (29I), (29j) is a row drive circuit,
The case where (29k) ... (29n) is used as a column drive circuit will be described.
この場合には、第５図に示すように、制御信号発生回
路（１）のプログラム変更等により、制御信号発生回路
（１）より出力されるバス信号（６）における表示モー
ド信号として、電極駆動回路（29a）に対する表示モー
ド信号を列電極駆動モードに対応する‘L'信号、電極駆
動回路（29b）……（29i），（29j）に対する表示モー
ド信号を行電極駆動モードに対応する‘H'信号、電極駆
動回路（29k）……（29n）に対応する表示モード信号を
列電極駆動モードに対応する‘L'信号に設定すれば、第
４図の行／列構成に対応できる。In this case, as shown in FIG. 5, the electrode driving is performed as the display mode signal in the bus signal (6) output from the control signal generating circuit (1) by changing the program of the control signal generating circuit (1). The display mode signal for the circuit (29a) corresponds to the column electrode drive mode'L 'signal, and the display mode signal for the electrode drive circuits (29b) (29i), (29j) corresponds to the row electrode drive mode'H' If the display mode signal corresponding to the'signal, electrode drive circuit (29k) ... (29n) is set to the'L 'signal corresponding to the column electrode drive mode, the row / column configuration of FIG. 4 can be achieved.
上記の例は電極駆動回路において行駆動／列駆動する
ものを移動した例であるが、同じ手法により行駆動する
回路数、列駆動する回路数の割りあて数を変更すること
も可能であることは自明である。The above example is an example in which the row driving / column driving is moved in the electrode driving circuit, but it is also possible to change the number of row driving circuits and column driving circuits by the same method. Is self-evident.
この行／列電極駆動回路の切りかえには、各電極駆動
回路および各駆動回路相互の配線の変更は一切必要とし
ない。この点は特に、一度製造された後には一切回路配
置，配線の物理的な移動が不可能な集積回路上に液晶表
示パネル駆動回路を組みこむ場合、特に有用である。The switching of the row / column electrode drive circuit does not require any change in the electrode drive circuits and the wiring between the drive circuits. This point is particularly useful when the liquid crystal display panel drive circuit is incorporated on an integrated circuit in which circuit layout and wiring cannot be physically moved once manufactured.
なお前記実施例では、バス信号線を１本、クロックを
１種類とした場合の例を示したが、バス信号数の複数
化、クロックの多相化等を行うことも可能である。In the above-described embodiment, an example in which the number of bus signal lines is one and the number of clocks is one is shown, but it is also possible to increase the number of bus signals and increase the number of clock phases.
以上のように、本発明によれば、液晶表示パネルを駆
動する各行電極・列電極に接続されるすべての電極駆動
回路に対して、表示データ信号と行電極駆動モード又は
列電極駆動モードのいずれかを示す表示モード信号とが
時分割多重化されたバス信号を入力するものとし、か
つ、電極駆動回路を、クロック信号と表示データサンプ
ルタイミング信号とに従ってバス信号における表示デー
タ信号をラッチするとともに、クロック信号と表示モー
ドサンプルタイミング信号とに従ってバス信号における
表示モード信号をラッチし、ラッチされた表示モード信
号及び表示データ信号に基づいて行電極駆動用電圧又は
列電極駆動用電圧を駆動出力ノードに出力するものとし
たので、少ない数の制御信号線にてランダムに電極駆動
回路を行電極駆動回路又は列電極駆動回路に設定可能に
でき、電極駆動回路の行又は列電極駆動回路の切り替え
を、各電極駆動回路及び各電極駆動回路相互間の配線の
変更を必要とせず、集積回路化に適した液晶表示パネル
駆動回路が得られる効果がある。As described above, according to the present invention, the display data signal and the row electrode drive mode or the column electrode drive mode are applied to all the electrode drive circuits connected to each row electrode / column electrode that drives the liquid crystal display panel. A display mode signal indicating whether or not a bus signal time-division multiplexed is input, and the electrode drive circuit latches the display data signal in the bus signal according to the clock signal and the display data sample timing signal, The display mode signal in the bus signal is latched according to the clock signal and the display mode sample timing signal, and the row electrode driving voltage or the column electrode driving voltage is output to the driving output node based on the latched display mode signal and display data signal. Therefore, the electrode drive circuit is randomly arranged with a small number of control signal lines. Can be set to the column electrode drive circuit, and it is not necessary to switch the row or column electrode drive circuit of the electrode drive circuit and to change the wiring between each electrode drive circuit and each electrode drive circuit, which is suitable for integrated circuits. Another advantage is that a liquid crystal display panel drive circuit can be obtained.
第１図は本発明の一実施例による液晶表示パネル駆動回
路を示す回路図、第２図は第１図内の電極駆動回路の構
成図、第３図は第１図の回路における各信号の波形を示
す図、第４図は第１図による液晶表示パネル駆動回路に
おいて行・列を駆動する電極駆動回路の配置を移動した
例を示す図、第５図は第４図の回路における各信号の波
形を示す図、第６図は従来の液晶表示パネル駆動回路を
示す回路図、第７図は第６図における列電極駆動回路の
構成図、第８図は第６図における行電極駆動回路の構成
図、第９図は第６図の回路における列電極駆動関係の各
信号の波形を示す図、第10図は第６図の回路における行
電極駆動関係の各信号の波形を示す図である。 図において、（１）は制御信号発生回路、（2a），（2
b）……（2i）は液晶表示パネルの行電極、（3a），（3
b），（3c）……（3m）は液晶表示パネルの列電極、
（４），（4a），（4b）……（4i）は行電極駆動回路、
（５），（5a），（5b）……（5m）は列電極駆動回路、
（６）はバス信号、（７）はクロック信号、（８）は表
示データスタート信号、（９）は行走査クロック信号、
（10）は行走査スタート信号、（11），（11a），（11
b）……（11n）は電極駆動回路のデータ入力、（12），
（12a），（12b）……（12n）は電極駆動回路のクロッ
ク入力、（13），（13a），（13b）……（13n）は電極
駆動回路の表示データサンプルタイミング入力、（1
4），（14a），（14b）……（14n）は電極駆動回路の次
段へ送出する表示データサンプルタイミング出力、（1
5），（15a），（15b）……（15n）は電極駆動回路の行
走査クロック入力、（16），（16a），（16b）……（16
n）は電極駆動回路の電極駆動出力、（17），（17a），
（17b）……（17i）は行電極駆動回路の行駆動タイミン
グ入力、（18），（18a），（18b）……（18n）は行電
極駆動回路の次段へ送出する行駆動タイミング出力、
（19），（19a），（19b）……（19i）は行電極駆動回
路の行走査クロック入力、（20），（20a），（20b）…
…（20i）は行電極駆動回路の行電極駆動出力、（21）
は表示データサンプルタイミング信号出力を入力に対し
て遅延させる遅延回路、（22）はクロック信号入力と表
示データサンプルタイミング信号入力との論理積をとる
AND回路、（23）はAND回路の出力によってデータ入力を
ラッチするデータラッチ回路、（24）はデータラッチ回
路の出力を行走査クロック入力でラッチする出力ラッチ
回路、（25）は出力ラッチ回路の出力を列駆動電圧に変
換する電圧回路、（26）は行駆動タイミング出力を行駆
動タイミング入力に対して遅延させる遅延回路、（27）
は行駆動タイミング入力を行走査クロック入力でラッチ
するラッチ回路、（28）ラッチ回路の出力を行駆動電圧
に変換する電圧変換回路、（29），（29a），（29b）…
…（29n）は電極駆動回路、（30）は表示モードサンプ
ルスタート信号、（31），（31a），（31b）……（31
n）は電極駆動回路の表示モードサンプルタイミング信
号入力、（32），（32a），（32b）……（32n）は電極
駆動回路の次段へ送出する表示モードサンプルタイミン
グ信号出力、（33）は表示モードサンプルタイミング出
力を表示モードサンプルタイミング入力に対して遅延さ
せる遅延回路、（34）はクロック信号入力と表示モード
サンプルタイミング信号入力との論理積をとるAND回
路、（35）はAND回路の出力によりバス入力をラッチす
るモードラッチ回路、（36）はモードラッチ回路の出力
を行走査クロック入力でラッチするモード制御信号保持
回路、（37）は出力ラッチ回路の出力を駆動電圧に変換
する電圧変換回路である。 なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a circuit diagram showing a liquid crystal display panel drive circuit according to an embodiment of the present invention, FIG. 2 is a configuration diagram of an electrode drive circuit in FIG. 1, and FIG. 3 is a diagram of each signal in the circuit of FIG. FIG. 4 is a diagram showing waveforms, FIG. 4 is a diagram showing an example in which the arrangement of electrode driving circuits for driving rows and columns in the liquid crystal display panel driving circuit according to FIG. 1 is moved, and FIG. 5 is each signal in the circuit of FIG. FIG. 6 is a circuit diagram showing a conventional liquid crystal display panel drive circuit, FIG. 7 is a configuration diagram of a column electrode drive circuit in FIG. 6, and FIG. 8 is a row electrode drive circuit in FIG. FIG. 9 is a diagram showing waveforms of signals related to column electrode driving in the circuit of FIG. 6, and FIG. 10 is a diagram showing waveforms of signals related to row electrode driving in the circuit of FIG. is there. In the figure, (1) is a control signal generating circuit, (2a), (2
b) …… (2i) is the row electrode of the liquid crystal display panel, (3a), (3
b), (3c) …… (3m) are the column electrodes of the liquid crystal display panel,
(4), (4a), (4b) ... (4i) are row electrode drive circuits,
(5), (5a), (5b) ... (5m) are column electrode drive circuits,
(6) is a bus signal, (7) is a clock signal, (8) is a display data start signal, (9) is a row scanning clock signal,
(10) is a row scanning start signal, (11), (11a), (11
b) …… (11n) is the data input of the electrode drive circuit, (12),
(12a), (12b) ... (12n) are electrode drive circuit clock inputs, (13), (13a), (13b) ... (13n) are electrode drive circuit display data sample timing inputs, and (1
4), (14a), (14b) ... (14n) are the display data sample timing outputs sent to the next stage of the electrode drive circuit, and (1
5), (15a), (15b) ... (15n) are row scanning clock inputs of the electrode drive circuit, (16), (16a), (16b) ... (16
n) is the electrode drive output of the electrode drive circuit, (17), (17a),
(17b) ... (17i) is the row drive timing input of the row electrode drive circuit, and (18), (18a), (18b) ... (18n) is the row drive timing output sent to the next stage of the row electrode drive circuit. ,
(19), (19a), (19b) ... (19i) are row scanning clock inputs of the row electrode drive circuit, (20), (20a), (20b) ...
… (20i) is the row electrode drive output of the row electrode drive circuit, (21)
Is a delay circuit that delays the output of the display data sample timing signal with respect to the input, and (22) is the logical product of the clock signal input and the input of the display data sample timing signal
AND circuit, (23) is a data latch circuit that latches the data input by the output of the AND circuit, (24) is an output latch circuit that latches the output of the data latch circuit with the row scan clock input, and (25) is the output latch circuit. A voltage circuit that converts the output to a column drive voltage, (26) is a delay circuit that delays the row drive timing output with respect to the row drive timing input, (27)
Is a latch circuit that latches a row drive timing input with a row scan clock input, (28) a voltage conversion circuit that converts the output of the latch circuit into a row drive voltage, (29), (29a), (29b) ...
… (29n) is the electrode drive circuit, (30) is the display mode sample start signal, (31), (31a), (31b)… (31
(n) is the display mode sample timing signal input of the electrode drive circuit, (32), (32a), (32b) ... (32n) is the display mode sample timing signal output sent to the next stage of the electrode drive circuit, (33) Is a delay circuit that delays the display mode sample timing output with respect to the display mode sample timing input, (34) is an AND circuit that ANDs the clock signal input and the display mode sample timing signal input, and (35) is an AND circuit. A mode latch circuit that latches the bus input by the output, (36) a mode control signal holding circuit that latches the output of the mode latch circuit by the row scan clock input, and (37) a voltage that converts the output of the output latch circuit into a drive voltage It is a conversion circuit. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
ードと、表示データ信号と行電極駆動モード又は列電極
駆動モードのいずれかを示す表示モード信号とが上記ク
ロック信号に同期して交互に時分割多重化されたバス信
号が入力されるデータ入力ノードと、表示データサンプ
ルタイミング信号入力ノードと、表示モードサンプルタ
イミング信号入力ノードと、表示データサンプルタイミ
ング信号出力ノードと、表示モードサンプルタイミング
信号出力ノードと、駆動出力ノードとを有し、表示デー
タサンプルタイミング信号入力ノードに入力される表示
データサンプルタイミング信号を上記クロック信号の所
定周期分遅延させて表示データサンプルタイミング信号
出力ノードに出力し、上記表示モードサンプルタイミン
グ信号入力ノードに入力される表示モードサンプルタイ
ミング信号を上記クロック信号の所定周期分遅延させて
表示モードサンプルタイミング信号出力ノードに出力
し、上記クロック入力ノードに入力されるクロック信号
と上記表示データサンプルタイミング信号入力ノードに
入力される表示データサンプルタイミング信号とに従っ
て上記データ入力ノードに入力されるバス信号における
表示データ信号をラッチするとともに、上記クロック入
力ノードに入力されるクロック信号と上記表示モードサ
ンプルタイミング信号入力ノードに入力される表示モー
ドサンプルタイミング信号とに従って上記データ入力ノ
ードに入力されるバス信号における表示モード信号をラ
ッチし、ラッチされたバス信号における表示モード信号
に基づき、かつ、ラッチされたバス信号における表示デ
ータ信号に基づいて行電極駆動用電圧又は列電極駆動用
電圧を上記駆動出力ノードに出力する電極駆動回路を複
数段備え、初段の電極駆動回路の表示データサンプルタ
イミング信号入力ノードに表示データスタート信号が表
示データサンプルタイミング信号として入力されるとと
もに表示モードサンプルタイミング信号入力ノードに上
記表示データスタート信号とは異なる表示モードサンプ
ルスタート信号が表示モードサンプルタイミング信号と
して入力され、２段目以降の電極駆動回路の表示データ
サンプルタイミング信号入力ノードが前段の電極駆動回
路の表示データサンプルタイミング信号出力ノードに接
続されるとともに２段目以降の電極駆動回路の表示モー
ドサンプルタイミング信号入力ノードが前段の電極駆動
回路の表示モードサンプルタイミング信号出力ノードに
接続される液晶表示パネル駆動回路。1. A clock input node to which a clock signal is input and a display data signal and a display mode signal indicating either a row electrode driving mode or a column electrode driving mode are alternately time-shared in synchronization with the clock signal. A data input node to which the multiplexed bus signal is input, a display data sample timing signal input node, a display mode sample timing signal input node, a display data sample timing signal output node, and a display mode sample timing signal output node A drive output node, the display data sample timing signal input to the display data sample timing signal input node is delayed by a predetermined period of the clock signal and output to the display data sample timing signal output node, and the display mode is set. Sample timing signal input node The input display mode sample timing signal is delayed by a predetermined period of the clock signal and output to the display mode sample timing signal output node, and the clock signal input to the clock input node and the display data sample timing signal input node are output. The display data signal in the bus signal input to the data input node is latched according to the input display data sample timing signal, and the clock signal input to the clock input node and the display mode sample timing signal input node are input. The display mode signal in the bus signal input to the data input node according to the display mode sample timing signal, and based on the display mode signal in the latched bus signal, and the latched bus signal. A plurality of stages of electrode drive circuits for outputting the row electrode drive voltage or the column electrode drive voltage to the drive output node based on the display data signal in, and display data for the display data sample timing signal input node of the electrode drive circuit of the first stage A start signal is input as a display data sample timing signal, a display mode sample start signal different from the above display data start signal is input as a display mode sample timing signal to the display mode sample timing signal input node, and electrodes of the second and subsequent stages are input. The display data sample timing signal input node of the drive circuit is connected to the display data sample timing signal output node of the electrode drive circuit of the previous stage, and the display mode sample timing signal input node of the electrode drive circuit of the second and subsequent stages is the electrode drive of the previous stage. Times LCD display panel drive circuit connected to the output mode sample timing signal output node of the path.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335363A JP2560915B2 (en) | 1990-11-28 | 1990-11-28 | LCD display panel drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335363A JP2560915B2 (en) | 1990-11-28 | 1990-11-28 | LCD display panel drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04198984A JPH04198984A (en) | 1992-07-20 |
| JP2560915B2 true JP2560915B2 (en) | 1996-12-04 |
Family
ID=18287694
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335363A Expired - Fee Related JP2560915B2 (en) | 1990-11-28 | 1990-11-28 | LCD display panel drive circuit |
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|---|---|
| JP (1) | JP2560915B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3648838B2 (en) * | 1996-04-23 | 2005-05-18 | ソニー株式会社 | Video display device |
| JP3982249B2 (en) * | 2001-12-11 | 2007-09-26 | 株式会社日立製作所 | Display device |
| JP4535806B2 (en) * | 2004-08-20 | 2010-09-01 | Ｏｋｉセミコンダクタ株式会社 | LCD display driver |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02123881A (en) * | 1988-11-02 | 1990-05-11 | Mitsubishi Electric Corp | Video signal processor |
| JPH02212886A (en) * | 1989-02-14 | 1990-08-24 | Seiko Epson Corp | Liquid crystal driving circuit |
-
1990
- 1990-11-28 JP JP2335363A patent/JP2560915B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02123881A (en) * | 1988-11-02 | 1990-05-11 | Mitsubishi Electric Corp | Video signal processor |
| JPH02212886A (en) * | 1989-02-14 | 1990-08-24 | Seiko Epson Corp | Liquid crystal driving circuit |
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| Publication number | Publication date |
|---|---|
| JPH04198984A (en) | 1992-07-20 |
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