JP2539012B2 - メモリカ―ド - Google Patents

メモリカ―ド

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JP2539012B2
JP2539012B2 JP63242950A JP24295088A JP2539012B2 JP 2539012 B2 JP2539012 B2 JP 2539012B2 JP 63242950 A JP63242950 A JP 63242950A JP 24295088 A JP24295088 A JP 24295088A JP 2539012 B2 JP2539012 B2 JP 2539012B2
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Description

【発明の詳細な説明】 〔概要〕 メモリ機能を有し例えばクレジットカードの如き形状
のメモリカードに関し、 メモリカードを異なるデータバス幅のカード記録／再
生装置にて使用可能とすることを目的とし、 少なくともｎビット幅のメモリ手段と、アドレスを入
力するアドレス入力端子と、メモリ手段に対する読出し
データを出力するｎビット分のデータ出力端子とを有す
るメモリカードにおいて、第１バイト選択用の第１のチ
ップセレクト信号を入力する第１の入力端子と、第２バ
イト選択用の第２のチップセレクト信号を入力する第２
の入力端子と、第１及び第２の入力端子からの第１及び
第２のチップセレクト信号とアドレスの所定ビットに基
づいてメモリ手段のビット幅をカード記録／再生装置の
データバス幅に応じてｎビット又はn/N（Ｎは整数）ビ
ットに切替える制御信号を生成出力するデコーダ回路と
を備えるように構成する。
〔産業上の利用分野〕
本発明はメモリカード、特にメモリ機能を有し例えば
クレジットカードの如き形状のメモリカードに関する。
中央処理装置（CPU）は有さずRAMやROM等のメモリが
組込まれているメモリカードとしては、例えば８ビット
及び16ビットもしくは８の倍数ビット（32,64,…）のデ
ータバスを使用するものが提案されている。この様なメ
モリカードをカード記録／再生装置にロードすることに
より、メモリカードに任意の情報を書込むと共にメモリ
カードに予め記録されている情報を読取ることができ
る。
〔従来の技術〕
第６図は、従来のメモリカードの一例を示す。同図
中、100は入力バッファ、101はメモリ、 102は入出力バッファ、103〜107は端子である。端子103
にはアドレスADR、端子104には書込み許可信号WE、端子
105にはチップセレクト信号CS、端子106には出力許可信
号OEが夫々供給される。端子107はメモリ101に対する書
込みデータを入力すると共にメモリ101からの読出しデ
ータを出力するためのデータ入出力端子であり、データ
の入出力は書込み許可信号WE及び出力許可信号OEに応答
して入出力バッファ102により制御される。
従来のメモリカードの場合、データ入出力端子107
（即ち、データバス）が８ビット幅であるメモリカード
はデータバス幅が８ビットのカード記録／再生装置に専
用に使用され、データ入出力端子107（即ち、データバ
ス）が16ビット幅であるメモリカードはデータバス幅が
16ビットのカード記録／再生装置に専用に使用される。
このため、カード記録／再生装置がデータバス幅８ビッ
トのものから16ビットのものへ変更されると、データバ
ス幅８ビットのメモリカードは使用不可能となり、メモ
リカードは全てデータバス幅16ビットのものを使用しな
ければならない。この結果、カード記録／再生装置の機
能の拡張は、使用するメモリカードを全て変更しなけれ
ばならないため、非常に大がかりなものとなってしま
う。
〔発明が解決しようとする課題〕
従来は、カード記録／再生装置のデータバス幅によっ
てその装置で使えるメモリカードが決定されてしまい、
メモリカードを異なるデータバス幅のカード記録／再生
装置で使用することはできないという問題が生じてい
た。
本発明は、異なるデータバス幅のカード記録／再生装
置にて使用可能とすることのできるメモリカードを提供
すことを目的とする （課題を解決するための手段） 第１図は、本発明の原理図である。同図中、n,Nを夫
々整数とすると、１は少なくともn/Nビット幅の第１及
び第２のメモリを有するｎビット幅のメモリ手段、２は
アドレスADRを入力するアドレス入力端子、５はメモリ
手段１に対するデータを入出力するｎビット幅のデータ
入力端子である。
本発明では、更に、第１のチップセレクト信号CS0を
入力する第１の入力端子７と、第２のチップセレクト信
号CSNを入力する第２の入力端子８と、デコーダ回路９
とが設けられている。
〔作用〕
デコーダ回路９は、第１及び第２のチップセレクト信
号CS0,CSNの値が第１の組み合わせ（CS0＝H,CSN＝Ｈ）
をとる場合には第１及び第２のメモリを非選択とし、第
１及び第２のチップセレクト信号CS0,CSNの値が第２の
組み合わせ（CS0＝L,CNS＝Ｌ）をとる場合には第１及び
第２のメモリを共に選択してメモリ手段１のビット幅を
ｎビットとし、第１及び第２のチップセレクト信号CS0,
CSNの値が第３の組み合わせ（CS0＝L,CSN＝Ｈ）をとる
場合にはアドレスADRの所定ビットの値に応じて第１及
び第２のメモリのうち一方を選択してメモリ手段１のビ
ット幅をn/Nビットとし、第１及び第２のチップセレク
ト信号CS0,CSNの値が第４の組み合わせ（CS0＝H,CSN＝
Ｌ）をとる場合には第１及び第２のメモリのうち一方を
選択してメモリ手段１のビット幅をn/Nビットとする制
御信号CE0,CENを生成出力する。
従って、メモリカードはデータバス幅がｎビット及び
n/Nビットのカード記録／再生装置にて使用可能とな
る。
〔実施例〕
先ず、本発明の実施例を説明する前に、考えられるカ
ード記録／再生装置及びその問題点について説明する。
先に述べた如く、従来のメモリカードでは、例えばカー
ド記録／再生装置がデータバス幅８ビットのものから16
ビットのものへ変更されると、それまでに使用していた
データバス幅８ビットのメモリカードは使用不可能とな
り、メモリカードは全てデータバス幅16ビットのものを
使用しなければならない。
そこで、データバス幅16ビットのメモリカードをデー
タバス幅８ビット及び16ビットのカード記録／再生装置
で互換性を持って使用可能とすることが考えられる。こ
の場合、初めからデータバス幅16ビットのメモリカード
を使用すれば、たとえカード記録／再生装置がデータバ
ス幅８ビットのものから16ビットのものへ機能拡張され
ても、今まで使用していたメモリカードがそのまま使用
可能となる。
第７図は、従来のメモリカードの他の例を示す。同図
中、第６図と実質的に同じ部分には同一符号を付し、そ
の説明は省略する。この例では、データバス幅は16ビッ
トであり、101L及び101Hは夫々256k×８ビットのランダ
ムアクセスメモリ（RAM）、105L及び105Hは夫々下位バ
イト（即ち、RAM101L）選択用のチップセレクト信号CSO
及び上位バイト（即ち、RAM101H）選択用のチップセレ
クト信号CS1が供給される端子である。表１は、チップ
セレクト信号CS1,CSOにより決定されるメモリカードの
動作モードを示し、Ｈはハイレベルで,Lはローレベルを
表わす。
第７図のメモリカードをデータバス幅８ビットのカー
ド記録／再生装置で使用する場合、データバス幅８ビッ
トのカード記録／再生装置には本来チップセレクト信号
CSO,CS1を出力する機能がないので、カード記録／再生
装置側にデコーダ回路を設けてチップセレクト信号CSO,
CS1を生成出力する必要がある。
第８図は、デコーダ回路を備えた考えられるカード記
録／再生装置及びメモリカードの要部を示す。メモリカ
ード118のデータバス幅は16ビットであるが、カード記
録／再生装置119のデータバス幅は８ビットである。こ
のため、カード記録／再生装置119のデータバス幅は図
示の如く見掛け上16ビット幅とされてメモリカード118
の16ビット幅のデータバスと接続される。デコーダ回路
120は、チップセレクト信号CS及びアドレスADRの１ビッ
トAOからチップセレクト信号CS1,CSOを生成出力する。
しかし、この様にカード記録／再生装置側にデコーダ回
路120を設けると、デコーダ回路120内での信号遅延等を
考慮してカード記録／再生装置119を設計しなければな
らない。つまり、第８図の構成では、カード記録／再生
装置119にてデータバス幅８ビットのメモリカードに加
えてデータバス幅16ビットのメモリカードをも使用可能
とするために、これらのメモリカードの互換性を考慮し
て装置を大幅に再設計する必要がある。
そこで、本発明では、カード記録／再生装置を再設計
することなくメモリカードをデータバス幅８ビット及び
16ビットのカード記録／再生装置で互換性を持って使用
可能とするものである。
第２図は、本発明の第１実施例を示す。同図中、11は
入力バッファ、12,13は256k×８ビットのRAM、14は入出
力バッファ、15はデコーダ回路、16〜21は端子である。
端子16にはアドレスADRのビットA0〜A18が印加され、そ
のうちビットA0はデコーダ回路15に供給され、残りのビ
ットA1〜A18は入力バッファ11に供給される。端子17に
は書込み許可信号WEが印加され、入力バッファ11とRAM1
2,13と入出力バッファ14とに供給される。端子18に印加
される出力許可信号OEは入出力バッファ14に供給され
る。端子19,20には夫々上位バイト（即ち、RAM12）選択
用のチップセレクト信号CS1及び下位バイト（即ち、RAM
13）選択用のチップセレクト信号CSOが印加されてデコ
ーダ回路15に供給される。
デコーダ回路15は、ビットA0及びチップセレクト信号
CSO,CS1に基づいて、RAM12,13に対する制御信号CEO,CE1
を表２に従って生成出力する。本実施例では、ビットA0
の論理値にかかわらずチップセレクト信号CSO,CS1が同
じ論理値の場合には制御信号CEO,CE1によりメモリビッ
ト幅が16ビットに設定され、互いに異なる論理値の場合
にはメモリビット幅が８ビットに設定される。又、メモ
リビット幅が８ビットに設定される場合、使用されるRA
M（12又は13）はビットA0の論理値により決定される。
本実施例では、ビットA0がローレベル（Ｌ）の場合にRA
M12が選択使用される。
第３図は、本実施例のメモリカードをデータバス幅８
ビットのカード記録／再生装置で使用する場合を示す。
同図中、便宜上カード記録／再生装置40及びメモリカー
ド41の要部のみを示す。カード記録／再生装置40の８ビ
ット幅のデータバスは図示の如く見掛け上16ビット幅と
されて端子30に接続されている。これら端子30はメモリ
カード41のデータ入出力端子21と接続される。又、カー
ド記録／再生装置40の端子31,32,33はメモリカード41の
対応する端子19,160,20と接続される。端子31は電源電
圧Vccに接続されることにより常時ハイレベル（Ｈ）に
固定されている。端子32にはアドレスADRのうちビットA
0が供給され、端子33にはチップセレクト信号CSが供給
されている。
これにより、第３図ではメモリカード41が実質的にデ
ータバス幅８ビットのメモリカードとしてカード記録／
再生装置40で使用される。又、カード記録／再生装置40
側にはデコーダ回路等を設ける必要がなく、メモリカー
ドのデータバス幅に応じてカード記録／再生装置40の設
計変更をする必要もない。
従って、メモリカード41は、データバス幅８ビット及
び16ビットのカード記録／再生装置夫々において装置側
の設計変更をすることなく使用可能である。このため、
データバス幅８ビット及び16ビットのカード記録／再生
装置では夫々今まで通りにデータバス幅８ビット及び16
ビットのメモリカードも使用することができる。
本実施例における、信号CSO,CH1,A0,OE,WEにより決定
されるメモリカードの動作モードとデータ入出力端子21
の状態と電源電流状態とを表３に示す。
第４図は、本実施例のメモリカードの使用例を示す。
同図（ａ）はカード記録／再生装置のデータバス幅が８
ビットの場合、同図（ｂ）はカード記録／再生装置のデ
ータバス幅が16ビットの場合を示す。第４図中、50a,50
bは装置内の中央処理装置（CPU）、51a,51bは装置内の
主記憶装置である。
第５図は、本発明の第２実施例を示す。本実施例で
は、メモリカードは８ビット幅のメモリM0〜M7とデコー
ダ61とからなる。62a,62bは上位バイト及び下位バイト
データ入出力端子であり、入出力データI/o0〜I/o15
は、これらデータ入出力端子62a,62bより入出力され
る。端子63,64には夫々書込み許可信号WE及び出力許可
信号OEが供給される。端子65,66には夫々チップセレク
ト信号CS1,CSOが供給される。ビットA0〜AN+3からなる
アドレスADRのうち、ビットA0，AN+2，AN+3は対応する
端子67,68,69に供給され、残りのビットA1〜AN+1は端子
70に供給される。本実施例では、第１実施例の如き入力
バッファ及び入出力バッファは特別設けていないが、第
１実施例と同様の効果を得ることができる。
なお、データバス幅は８ビットと16ビットの場合に限
定されないことは言うまでもない。例えば、８ビット,1
6ビット,32ビットの場合にも適用可能である。
以上本発明を実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
〔発明の効果〕
本発明によれば、メモリカード内にデコーダ回路を設
けているので、メモリカードを異なるデータバス幅のカ
ード記録／再生装置にて使用することができ、カード記
録／再生装置側では特別な設計変更を必要とせず、実用
的には極めて有用である。
【図面の簡単な説明】
第１図は本発明の原理説明図、 第２図は本発明の第１実施例を示すブロック図、 第３図は第１実施例のメモリカードをデータバス幅８ビ
ットのカード記録／再生装置で使用する場合の夫々の要
部を示す図、 第４図は第１実施例のメモリカードの使用例を示すブロ
ック図、 第５図は本発明の第２実施例を示すブロック図、 第６図は従来のメモリカードの一例を示すブロック図、 第７図は従来のメモリカードの他の例を示すブロック
図、 第８図は考えられるカード記録／再生装置及びメモリカ
ードの要部を示す図である。 第１図〜第５図において １はメモリ手段、2,5は端子、７は第１の入力端子、８
は第２の入力端子、９はデコーダ回路、11は入力バッフ
ァ、12,13はRAM、14は入出力バッファ、15はデコーダ回
路、16〜21,30〜33,62a,62b,63〜70は端子、40はカード
記録／再生装置、41はメモリカード、50a,50bはCPU、51
a,51bは主記憶装置、61はデコーダ回路、M0〜M7はメモ
リ を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠藤 哲彦 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 光明寺 博介 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 田中 龍二 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 板倉 賀津彦 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭53−129925（ＪＰ，Ａ) 特開 昭59−68068（ＪＰ，Ａ) 特開 昭63−188250（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】n,Nを夫々整数とすると、少なくともn/Nビ
    ット幅の第１及び第２のメモリを有するｎビット幅のメ
    モリ手段と、 アドレスを入力するアドレス入力端子と、 該メモリ手段に対するデータを入出力するｎビット幅の
    データ入力端子と、 第１のチップセレクト信号を入力する第１の入力端子
    と、 第２のチップセレクト信号を入力する第２の入力端子
    と、 該第１及び第２のチップセレクト信号の値が第１の組み
    合わせをとる場合には該第１及び第２のメモリを非選択
    とし、該第１及び第２のチップセレクト信号の値が第２
    の組み合わせをとる場合には該第１及び第２のメモリを
    共に選択して該メモリ手段のビット幅をｎビットとし、
    該第１及び第２のチップセレクト信号の値が第３の組み
    合わせをとる場合には該アドレスの所定ビットの値に応
    じて該第１及び第２のメモリのうち一方を選択して該メ
    モリ手段のビット幅をn/Nビットとし、該第１及び第２
    のチップセレクト信号の値が第４の組み合わせをとる場
    合には該第１及び第２のメモリのうち一方を選択して該
    メモリ手段のビット幅をn/Nビットとする制御信号を生
    成出力するデコーダ回路とを備えたメモリカード。
  2. 【請求項２】前記ｎは16であり、前記Ｎは２であり、前
    記第１の組み合わせでは前記第１及び第２のチップセレ
    クト信号が夫々第１の論理レベルを有し、前記第２の組
    み合わせでは前記第１及び第２のチップセレクト信号が
    夫々第２の論理レベルを有し、前記第１の組み合わせで
    は前記第１及び第２のチップセレクト信号が夫々第２及
    び第１の論理レベルを有し、前記第４の組み合わせでは
    前記第１及び第２のチップセレクト信号が夫々第１及び
    第２の論理レベルを有する、請求項１記載のメモリカー
    ド。
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