JP2024055395A

JP2024055395A - Method for manufacturing silicon carbide semiconductor device

Info

Publication number: JP2024055395A
Application number: JP2022162283A
Authority: JP
Inventors: 貴仁小島
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2022-10-07
Filing date: 2022-10-07
Publication date: 2024-04-18

Abstract

【課題】炭化珪素半導体基板の反りを低減または緩和させ、製造装置内での搬送不良やステージチャック不良、パターニング不良等の発生を低減または抑制する。【解決手段】炭化珪素半導体装置の製造方法は、第１導電型の出発基板のおもて面側に、第１導電型の第１半導体層が設けられた炭化珪素半導体基板３０を用意する。第１半導体層内に、第２導電型の第１半導体領域５をイオン注入で形成する。第１半導体領域５を形成後、炭化珪素半導体基板３０の反りを戻す処理を行う。第１半導体層内に、第２導電型の第２半導体層３をイオン注入で形成する。第２半導体層３の表面層に、第１導電型の第３半導体層７をイオン注入で形成する。イオン注入で形成した第１半導体領域５、第２半導体層３および第３半導体層７を活性化する。第３半導体層７および第２半導体層３を貫通して第１半導体層に達するトレンチ１８を、第１半導体領域４と深さ方向に対向する位置に形成する。【選択図】図２[Problem] To reduce or mitigate warpage of a silicon carbide semiconductor substrate, and to reduce or suppress the occurrence of transportation defects, stage chuck defects, patterning defects, and the like in a manufacturing device. [Solution] In a method for manufacturing a silicon carbide semiconductor device, a silicon carbide semiconductor substrate 30 is prepared in which a first semiconductor layer of a first conductivity type is provided on the front surface side of a starting substrate of a first conductivity type. A first semiconductor region 5 of a second conductivity type is formed in the first semiconductor layer by ion implantation. After the first semiconductor region 5 is formed, a process for returning the warpage of the silicon carbide semiconductor substrate 30 is performed. A second semiconductor layer 3 of a second conductivity type is formed in the first semiconductor layer by ion implantation. A third semiconductor layer 7 of a first conductivity type is formed in a surface layer of the second semiconductor layer 3 by ion implantation. The first semiconductor region 5, the second semiconductor layer 3, and the third semiconductor layer 7 formed by ion implantation are activated. A trench 18 that penetrates the third semiconductor layer 7 and the second semiconductor layer 3 to reach the first semiconductor layer is formed at a position facing the first semiconductor region 4 in the depth direction. [Selected figure] Figure 2

Description

この発明は、炭化珪素半導体装置の製造方法に関する。 This invention relates to a method for manufacturing a silicon carbide semiconductor device.

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。 Silicon carbide (SiC) is expected to be the next-generation semiconductor material to replace silicon (Si). Compared to conventional semiconductor elements that use silicon carbide as the semiconductor material, semiconductor elements that use silicon carbide as the semiconductor material (hereafter referred to as silicon carbide semiconductor devices) have various advantages, such as the ability to reduce the resistance of the element in the on-state to one-hundredth of that of conventional semiconductor elements that use silicon as the semiconductor material, and the ability to be used in higher temperature environments (200°C or higher). This is due to the characteristics of the material itself, in that the band gap of silicon carbide is about three times larger than that of silicon, and its dielectric breakdown field strength is nearly one order of magnitude greater than that of silicon.

炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。 Silicon carbide semiconductor devices that have been commercialized to date include Schottky barrier diodes (SBDs) and vertical MOSFETs (metal oxide semiconductor field effect transistors) with planar gate and trench gate structures.

従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴを例に説明する。トレンチ型ＭＯＳＦＥＴでは、ｎ⁺型出発基板のおもて面にｎ⁺型バッファ層およびｎ型炭化珪素エピタキシャル層が堆積される。ｎ型炭化珪素エピタキシャル層のｎ⁺型出発基板側に対して反対側の表面側は、ｎ型高濃度領域が設けられている。また、ｎ型高濃度領域のｎ⁺型出発基板側に対して反対側の表面層には、第１ｐ⁺型ベース領域が選択的に設けられている。ｎ型高濃度領域には、トレンチの底面全体を覆うように第２ｐ⁺型ベース領域が選択的に設けられている。 The structure of a conventional silicon carbide semiconductor device will be described by taking a trench MOSFET as an example. In a trench MOSFET, ^{an n +} ^type buffer layer and an n type silicon carbide epitaxial layer are deposited on the front surface of an n ⁺ type starting substrate. An n type high concentration region is provided on the surface side of the n type silicon carbide epitaxial layer opposite to the n ⁺ type starting substrate side. A first p ⁺ type base region is selectively provided on the surface layer opposite to the n + type starting substrate side of the n type high concentration region. A second p ⁺ type base region is selectively provided in the n type high concentration region so as to cover the entire bottom surface of the trench.

また、従来のトレンチ型ＭＯＳＦＥＴには、さらにｐ型ベース領域、ｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極、裏面電極、トレンチ、ソース電極パッドおよびドレイン電極パッドが設けられている。ソース電極は、ｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域上に設けられ、ソース電極上にソース電極パッドが設けられている。 In addition, the conventional trench MOSFET further includes a p-type base region, an n ⁺ type source region, a p ⁺⁺ type contact region, a gate insulating film, a gate electrode, an interlayer insulating film, a source electrode, a back electrode, a trench, a source electrode pad, and a drain electrode pad. The source electrode is provided on the n ⁺ type source region and the p ⁺⁺ type contact region, and the source electrode pad is provided on the source electrode.

ＳｉＣは、Ｓｉに比べ、ＳｉＣ中の不純物の拡散係数が極めて小さいという問題がある。イオン注入にて不純物層を形成する場合、深さ方向に深く形成することが難しい。このため、トレンチ型ＭＯＳＦＥＴの様に基板の縦方向に構造を形成する場合に、イオン注入とエピタキシャル成長を組み合わせて不純物層を形成する。 Compared to Si, SiC has the problem that the diffusion coefficient of impurities in SiC is extremely small. When forming an impurity layer by ion implantation, it is difficult to form it deep in the depth direction. For this reason, when forming a structure in the vertical direction of the substrate, such as a trench-type MOSFET, the impurity layer is formed by combining ion implantation and epitaxial growth.

従来、トレンチ型ＭＯＳＦＥＴは、例えば、以下のように不純物層を形成している。まず、ｎ⁺型出発基板のおもて面にｎ⁺型バッファ層およびｎ型炭化珪素エピタキシャル層を堆積する。次に、ｎ型の不純物をイオン注入することにより、ｎ型高濃度領域を形成する。次に、ｐ型の不純物をイオン注入することにより、第１ｐ⁺型ベース領域および第２ｐ⁺型ベース領域を形成する。次に、ｎ型炭化珪素層をエピタキシャル成長させる。次に、ｐ型の不純物をイオン注入することにより、ｐ型ベース領域を形成する。次に、ｎ型の不純物をイオン注入することにより、ｎ⁺型ソース領域を形成する。次に、ｐ型の不純物をイオン注入することにより、ｐ⁺⁺型コンタクト領域を形成する。この後、活性化処理をして、トレンチを形成している。このように、イオン注入とエピタキシャル成長を組み合わせて不純物層を形成している。 Conventionally, a trench MOSFET forms an impurity layer, for example, as follows. First, an n ⁺ type buffer layer and an n type silicon carbide epitaxial layer are deposited on the front surface of an n ⁺ type starting substrate. Next, an n type high concentration region is formed by ion implantation of n type impurities. Next, a first p ⁺ type base region and a second p ⁺ type base region are formed by ion implantation of p type impurities. Next, an n type silicon carbide layer is epitaxially grown. Next, a p type base region is formed by ion implantation of p type impurities. Next, an n ⁺ type source region is formed by ion implantation of n type impurities. Next, a p ⁺⁺ type contact region is formed by ion implantation of p type impurities. After this, an activation process is performed to form a trench. In this way, an impurity layer is formed by combining ion implantation and epitaxial growth.

一方で、エピタキシャル成長は基板欠陥を形成してしまい、半導体装置の特性を悪化させてしまう。また、エピタキシャル成長装置はプロセス制御や、装置維持にコストがかかる。そのため、エピタキシャル成長は行わず、通常エネルギーでのイオン注入（～９００ＫｅＶ）に加え、より深い場所へ不純物を注入できる高加速度イオン注入（１ＭｅＶ以上の加速度）を組み合わせ、イオン注入のみで不純物層を形成する炭化珪素半導体装置の開発も進んでいる。 On the other hand, epitaxial growth can cause defects in the substrate, which can deteriorate the characteristics of the semiconductor device. Furthermore, epitaxial growth equipment requires process control and costs to maintain. For this reason, progress is being made in the development of silicon carbide semiconductor devices that do not use epitaxial growth, but instead form an impurity layer solely through ion implantation by combining normal energy ion implantation (up to 900 KeV) with high-acceleration ion implantation (acceleration of 1 MeV or greater), which can implant impurities deeper.

また、炭化珪素半導体素子作製工程に基板薄板化を導入した際、研削面に形成される加工変質層の少なくとも一部を除去することでウェハの反り量を制御し、その後の裏面及び表面の電極形成工程で発生するウェハの反り量を、製造プロセスに影響しない値まで軽減させる炭化珪素半導体素子の製造方法が公知である（下記、特許文献１参照）。 In addition, a method for manufacturing silicon carbide semiconductor devices is known in which, when substrate thinning is introduced into the silicon carbide semiconductor device manufacturing process, the amount of warping of the wafer is controlled by removing at least a portion of the process-affected layer formed on the grinding surface, and the amount of warping of the wafer that occurs in the subsequent back and front electrode formation process is reduced to a value that does not affect the manufacturing process (see Patent Document 1 below).

また、厚みが５０μｍ以上のＳｉＣエピタキシャル成長層が配設されたＳｉＣエピタキシャル基板に対して、ＳｉＣエピタキシャル基板の第２の主面に所定のイオンを注入して、ＳｉＣエピタキシャル基板の反りを制御するイオン注入領域を形成する工程を有する炭化珪素半導体素子の製造方法が公知である（下記、特許文献２参照）。 A method for manufacturing a silicon carbide semiconductor device is also known that includes a step of implanting a predetermined amount of ions into a second main surface of a SiC epitaxial substrate having a SiC epitaxial growth layer with a thickness of 50 μm or more to form an ion implantation region that controls warping of the SiC epitaxial substrate (see Patent Document 2 below).

特許５５５０７３８号公報Patent Publication No. 5550738 特許６２７２４８８号公報Patent No. 6272488

半導体装置の製造において、イオン注入で不純物層を形成すると、半導体基板が反る問題が発生する。不純物の拡散係数が極めて小さい炭化珪素半導体装置では、高加速度、高濃度でイオンを注入するため、特に影響が大きく、数百μｍ以上の反りが発生してしまう場合がある。従来は、イオン注入と、エピタキシャル成長を組み合わせて半導体装置を製造したため、お互いの反り方向の違いで反りが打ち消しあい、数十μｍ程度の反りで収まっていた。しかし、イオン注入のみで不純物層を形成する場合、基板の反りが緩和されない。その場合、製造装置内での搬送不良やステージチャック不良、パターニング不良等を引き起こすという課題がある。 In the manufacture of semiconductor devices, forming an impurity layer by ion implantation can cause the semiconductor substrate to warp. This can have a particularly large effect on silicon carbide semiconductor devices, which have an extremely small diffusion coefficient for impurities, because ions are implanted at high acceleration and high concentration, resulting in warping of several hundred microns or more. Conventionally, semiconductor devices were manufactured by combining ion implantation and epitaxial growth, and the warping was limited to a few tens of microns because the difference in the warping direction canceled each other out. However, when forming an impurity layer by ion implantation alone, the warping of the substrate is not alleviated. In such cases, there are issues such as poor transport, poor stage chucks, and poor patterning within the manufacturing equipment.

本発明は、炭化珪素半導体基板の反りを低減または緩和させ、製造装置内での搬送不良やステージチャック不良、パターニング不良等の発生を低減または抑制することができる炭化珪素半導体装置の製造方法を提供することを目的とする。 The present invention aims to provide a method for manufacturing a silicon carbide semiconductor device that can reduce or mitigate warping of a silicon carbide semiconductor substrate and reduce or suppress the occurrence of transport defects, stage chuck defects, patterning defects, etc. within the manufacturing equipment.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の出発基板のおもて面側に、前記出発基板より低不純物濃度の第１導電型の第１半導体層が設けられた炭化珪素半導体基板を用意する第１工程を行う。次に、前記第１半導体層内に、第２導電型の第１半導体領域をイオン注入で形成する第２工程を行う。次に、前記第１半導体領域を形成後、前記炭化珪素半導体基板の反りを戻す処理を行う第３工程を行う。次に、前記第１半導体層内に、第２導電型の第２半導体層をイオン注入で形成する第４工程を行う。次に、前記第２半導体層の表面層に、第１導電型の第３半導体層をイオン注入で形成する第５工程を行う。次に、イオン注入で形成した前記第１半導体領域、前記第２半導体層および前記第３半導体層を活性化する第６工程を行う。次に、前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを、前記第１半導体領域と深さ方向に対向する位置に形成する第７工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第８工程を行う。次に、前記第３半導体層および前記第２半導体層に接する第１電極を形成する第９工程を行う。次に、前記出発基板の裏面に第２電極を形成する第１０工程を行う。 In order to solve the above-mentioned problems and achieve the object of the present invention, the method for manufacturing a silicon carbide semiconductor device according to the present invention has the following features. First, a first step is performed to prepare a silicon carbide semiconductor substrate in which a first semiconductor layer of a first conductivity type having a lower impurity concentration than the starting substrate is provided on the front surface side of a starting substrate of a first conductivity type. Next, a second step is performed to form a first semiconductor region of a second conductivity type in the first semiconductor layer by ion implantation. Next, after forming the first semiconductor region, a third step is performed to restore the warp of the silicon carbide semiconductor substrate. Next, a fourth step is performed to form a second semiconductor layer of a second conductivity type in the first semiconductor layer by ion implantation. Next, a fifth step is performed to form a third semiconductor layer of a first conductivity type in the surface layer of the second semiconductor layer by ion implantation. Next, a sixth step is performed to activate the first semiconductor region, the second semiconductor layer, and the third semiconductor layer formed by ion implantation. Next, a seventh step is performed in which a trench that penetrates the third semiconductor layer and the second semiconductor layer to reach the first semiconductor layer is formed at a position facing the first semiconductor region in the depth direction. Next, an eighth step is performed in which a gate electrode is formed inside the trench via a gate insulating film. Next, a ninth step is performed in which a first electrode is formed in contact with the third semiconductor layer and the second semiconductor layer. Next, a tenth step is performed in which a second electrode is formed on the back surface of the starting substrate.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程より後、前記第７工程より前に、前記炭化珪素半導体基板の反りを戻す処理を行う第１１工程をさらに含むことを特徴とする。 The method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, it further includes an eleventh step of performing a process for straightening the warp of the silicon carbide semiconductor substrate after the fifth step and before the seventh step.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１半導体層内の前記トレンチ間に、第２導電型の第２半導体領域をイオン注入でさらに形成することを特徴とする。 The method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that in the second step, a second semiconductor region of a second conductivity type is further formed between the trenches in the first semiconductor layer by ion implantation.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記反りを戻す処理は、前記炭化珪素半導体基板の裏面に破砕層を形成することを特徴とする。 The method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the process for returning the warp forms a fractured layer on the back surface of the silicon carbide semiconductor substrate.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記破砕層は、前記炭化珪素半導体基板の裏面を研削によって形成することを特徴とする。 The method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the fracture layer is formed by grinding the back surface of the silicon carbide semiconductor substrate.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記破砕層は、１００ｎｍ以上５００ｎｍ以下の厚みで形成することを特徴とする。 The method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the fracture layer is formed to a thickness of 100 nm or more and 500 nm or less.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記反りを戻す処理は、前記炭化珪素半導体基板の反り量を１００μｍ未満まで減少させることを特徴とする。 The method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the process for returning the warp reduces the amount of warp in the silicon carbide semiconductor substrate to less than 100 μm.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、イオン注入が行われる毎に、前記反りを戻す処理をイオン注入が行われた後に行うことを特徴とする。 The method for manufacturing a silicon carbide semiconductor device according to the present invention is also characterized in that, in the above-mentioned invention, a process for returning the warp is performed after each ion implantation.

上述した発明によれば、炭化珪素半導体基板の第２主面の研削によって、破砕層を形成する。これにより、イオン注入により発生した炭化珪素半導体基板の反り量を減少させ、炭化珪素半導体基板の反り量を減少させることができる。このため、製造装置内での搬送不良やステージチャック不良、パターニング不良等の発生を低減または抑制することができる。 According to the above-mentioned invention, a fractured layer is formed by grinding the second main surface of the silicon carbide semiconductor substrate. This reduces the amount of warping of the silicon carbide semiconductor substrate caused by ion implantation, and the amount of warping of the silicon carbide semiconductor substrate can be reduced. This reduces or suppresses the occurrence of transport defects, stage chuck defects, patterning defects, and the like within the manufacturing device.

本発明にかかる炭化珪素半導体装置の製造方法によれば、炭化珪素半導体基板の反りを低減または緩和させ、製造装置内での搬送不良やステージチャック不良、パターニング不良等の発生を低減または抑制することができるという効果を奏する。 The method for manufacturing a silicon carbide semiconductor device according to the present invention has the effect of reducing or mitigating warping of the silicon carbide semiconductor substrate, and reducing or suppressing the occurrence of transport defects, stage chuck defects, patterning defects, and the like within the manufacturing equipment.

実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。1 is a cross-sectional view showing a configuration of a silicon carbide semiconductor device according to an embodiment; 実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。1 is a flowchart outlining a method for manufacturing a silicon carbide semiconductor device according to an embodiment. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。1A to 1C are cross-sectional views each showing a schematic state during manufacture of a silicon carbide semiconductor device according to an embodiment (part 1). 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。1A to 1C are cross-sectional views (part 2) illustrating schematic diagrams of a silicon carbide semiconductor device according to an embodiment during manufacture. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。11A to 11C are cross-sectional views each showing a schematic state during the manufacture of the silicon carbide semiconductor device according to the embodiment (part 3). 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。4 is a cross-sectional view illustrating a silicon carbide semiconductor device according to an embodiment during its manufacture; FIG. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。5 is a cross-sectional view illustrating a silicon carbide semiconductor device according to an embodiment during its manufacture; FIG. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。6 is a cross-sectional view illustrating a silicon carbide semiconductor device according to an embodiment during its manufacture; FIG. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その７）。7 is a cross-sectional view illustrating a silicon carbide semiconductor device according to an embodiment during its manufacture; FIG. 破砕層の深さとウェハ反り量との関係を示すグラフである。1 is a graph showing the relationship between the depth of the fractured layer and the amount of wafer warpage.

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。 A preferred embodiment of the method for manufacturing a silicon carbide semiconductor device according to the present invention will be described in detail below with reference to the attached drawings. In this specification and the attached drawings, in layers and regions with n or p, electrons or holes are the majority carriers, respectively. In addition, + and - attached to n or p respectively mean that the impurity concentration is higher and lower than that of layers and regions without n or p. Note that in the following description of the embodiment and the attached drawings, the same reference numerals are used for similar configurations, and duplicated explanations are omitted. In addition, in this specification, in the notation of Miller indices, "-" means a bar attached to the index immediately following it, and adding "-" before an index represents a negative index. In addition, the description of "same" or "equivalent" should include up to 5% in consideration of manufacturing variations.

（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ５０を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１では、トレンチ型ＭＯＳＦＥＴ５０の主電流が流れる活性領域のみを示している。 (Embodiment)
The semiconductor device according to the present invention is configured using a wide band gap semiconductor. In the embodiment, a silicon carbide semiconductor device fabricated (manufactured) using, for example, silicon carbide (SiC) as a wide band gap semiconductor will be described using a trench MOSFET 50 as an example. Fig. 1 is a cross-sectional view showing a structure of a silicon carbide semiconductor device according to the embodiment. Fig. 1 shows only an active region of the trench MOSFET 50 through which a main current flows.

図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ⁺型出発基板１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ⁺型バッファ層１６と、第１ｎ^-型炭化珪素エピタキシャル層２が堆積されている。 As shown in FIG. 1 , in the silicon carbide semiconductor device according to the embodiment, an n ⁺ type buffer layer 16 and a first n ⁻ type silicon carbide epitaxial layer 2 are deposited on a first main surface (front surface), for example a (0001) surface (Si surface), of an n ⁺ type starting substrate 1.

ｎ⁺型出発基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ⁺型バッファ層１６は、例えば膜厚が１μｍ以上５μｍ以下で、窒素が１×１０¹⁷／ｃｍ³以上１×１０¹⁸／ｃｍ³以下の高濃度でドーピングされた高ドーピング層である。ｎ⁺型バッファ層１６は、第１ｎ^-型炭化珪素エピタキシャル層２からのホールの再結合を促し、ｎ⁺型出発基板１に到達するホール濃度を制御して、積層欠陥の発生およびその面積拡大を抑制している。 The n ⁺ type starting substrate 1 is, for example, a silicon carbide single crystal substrate doped with nitrogen (N). The n ⁺ type buffer layer 16 is, for example, a highly doped layer having a thickness of 1 μm or more and 5 μm or less and doped with nitrogen at a high concentration of 1×10 ¹⁷ /cm ³ or more and 1×10 ¹⁸ /cm ³ or less. The ^{n +} type buffer layer 16 promotes recombination of holes from the first n ^- type silicon carbide epitaxial layer 2 and controls the hole concentration reaching the n ⁺ type starting substrate 1 to suppress the occurrence of stacking faults and their area expansion.

第１ｎ^-型炭化珪素エピタキシャル層２は、ｎ⁺型出発基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ^-型ドリフト層である。第１ｎ^-型炭化珪素エピタキシャル層２の、ｎ⁺型出発基板１側に対して反対側の表面側は、第２ｎ^-型炭化珪素層６が形成されている。第２ｎ^-型炭化珪素層６は、ｎ⁺型出発基板１よりも低く第１ｎ^-型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ⁺型出発基板１とｎ^-型炭化珪素エピタキシャル層２と第２ｎ^-型炭化珪素層６と後述するｐ型ベース層３を併せて炭化珪素半導体基体とする。 The first n ^-type silicon carbide epitaxial layer 2 is a low-concentration n ^-type drift layer doped with, for example, nitrogen, at an impurity concentration lower than that of the n ⁺ type starting substrate 1. A second ^{n -type} silicon carbide layer 6 is formed on the surface side of the first n -type silicon carbide epitaxial layer 2 opposite to the n ⁺ type starting substrate 1. The second ⁿ ^-type silicon carbide layer 6 is a high-concentration n-type drift layer doped with, for example, nitrogen, at an impurity concentration lower than that of the n ⁺ type starting substrate 1 and higher than that of the first n ^-type silicon carbide epitaxial layer 2. Hereinafter, the n ⁺ type starting substrate 1, the n ^-type silicon carbide epitaxial layer 2, the second n ^-type silicon carbide layer 6, and the p-type base layer 3 described later are collectively referred to as a silicon carbide semiconductor base.

ｎ⁺型出発基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（ドレイン電極）が設けられている。裏面電極は、ドレイン電極を構成する。裏面電極の表面には、ドレイン電極パッド１４が設けられている。 A back electrode (drain electrode) is provided on the second main surface (back surface, i.e., the back surface of the silicon carbide semiconductor base) of the n ⁺ type starting substrate 1. The back electrode constitutes a drain electrode. A drain electrode pad 14 is provided on the surface of the back electrode.

炭化珪素半導体基体の第１主面側（ｐ型ベース層３側）には、トレンチゲート構造が形成されている。具体的には、トレンチ１８は、ｐ型ベース層３のｎ⁺型出発基板１側に対して反対側の表面からｐ型ベース層３を貫通して第２ｎ^-型炭化珪素層６に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、第１ｎ^-型炭化珪素エピタキシャル層２、第２ｎ^-型炭化珪素層６およびｐ型ベース層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出していてもよい。 A trench gate structure is formed on the first main surface side (p-type base layer 3 side) of the silicon carbide semiconductor substrate. Specifically, the trench 18 penetrates the p-type base layer 3 from the surface of the p-type base layer 3 opposite to the n ⁺ -type starting substrate 1 side to reach the second n ^- -type silicon carbide layer 6. A gate insulating film 9 is formed on the bottom and side walls of the trench 18 along the inner wall of the trench 18, and a gate electrode 10 is formed inside the gate insulating film 9 in the trench 18. The gate electrode 10 is insulated from the first n ^- -type silicon carbide epitaxial layer 2, the second n ^- -type silicon carbide layer 6, and the p-type base layer 3 by the gate insulating film 9. A part of the gate electrode 10 may protrude from the upper side of the trench 18 (the source electrode pad 15 side) to the source electrode pad 15 side.

第１ｎ^-型炭化珪素エピタキシャル層２および第２ｎ^-型炭化珪素層６の内部には、第１ｐ⁺型領域４と第２ｐ⁺型領域５が選択的に設けられている。第１ｐ⁺型領域４は、トレンチ１８の底部よりもドレイン側に深い位置にまで達している。第１ｐ⁺型領域４の下端部（ドレイン側端部）は、トレンチ１８の底部よりもドレイン側に位置する。第１ｐ⁺型領域４は、トレンチ１８間に設けられている。図１に記載のように、第１ｐ⁺型領域４は、後述するｐ⁺⁺型コンタクト領域８と接しているが、ｐ⁺⁺型コンタクト領域８と接していない形態も可能である。この場合、第１ｐ⁺型領域４の上面は、第２ｎ^-型炭化珪素層６の表面層に設けられ、ｐ型ベース層３の下面に接する。 A first p ⁺ type region 4 and a second p ⁺ type region 5 are selectively provided inside the first n ^- type silicon carbide epitaxial layer 2 and the second n ^- type silicon carbide layer 6. The first p ⁺ type region 4 reaches a position deeper on the drain side than the bottom of the trench 18. The lower end (drain side end) of the first p ^{+ type region 4 is located on the drain side than the bottom of the trench 18. The first p +} type region 4 is provided between the trenches 18. As shown in FIG. 1, the first p ⁺ type region 4 is in contact with the p ⁺⁺ type contact region 8 described later, but a form ⁱⁿ which it is not in contact with the p ⁺⁺ type contact region 8 is also possible. In this case, the upper surface of the first p ⁺ type region 4 is provided in the surface layer of the second n ^- type silicon carbide layer 6 and is in contact with the lower surface of the p type base layer 3.

第２ｐ⁺型領域５の下端部は、トレンチ１８の底部よりもドレイン側に位置する。第２ｐ⁺型領域５は、トレンチ１８の底部と深さ方向ｚに対向する位置に形成される。第２ｐ⁺型領域５の幅は、トレンチ１８の幅よりも広い。トレンチ１８の底部は、第２ｐ⁺型領域５に達してもよいし、ｐ型ベース層３と第２ｐ⁺型領域５に挟まれた第２ｎ^-型炭化珪素層６内に位置し、第２ｐ⁺型領域５と接触していなくてもよい。第２ｐ⁺型領域５の上面は、トレンチ１８の底部よりもドレイン側でもよいし、ソース側でもよい。第１ｐ⁺型領域４と第２ｐ⁺型領域５は、例えばアルミニウム（Ａｌ）がドーピングされている。 The lower end of the second p ⁺ type region 5 is located closer to the drain side than the bottom of the trench 18. The second p ⁺ type region 5 is formed at a position facing the bottom of the trench 18 in the depth direction z. The width of the second p ⁺ type region 5 is wider than the width of the trench 18. The bottom of the trench 18 may reach the second p ⁺ type region 5, or may be located in the second n ^- type silicon carbide layer 6 sandwiched between the p type base layer 3 and the second p ⁺ type region 5, and may not be in contact with the second p ⁺ type region 5. The upper surface of the second p ⁺ type region 5 may be closer to the drain side than the bottom of the trench 18, or may be closer to the source side. The first p ⁺ type region 4 and the second p ⁺ type region 5 are doped with, for example, aluminum (Al).

第１ｐ⁺型領域４の一部をトレンチ１８側に延在させることで第２ｐ⁺型領域５に接続した構造となっている。この場合、第１ｐ⁺型領域４の一部は、第１ｐ⁺型領域４と第２ｐ⁺型領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、第２ｎ^-型炭化珪素層６と交互に繰り返し配置された平面レイアウトを有していてもよい。つまり、直交する方向ｙで、第１ｐ⁺型領域４の一部と第２ｐ⁺型領域５の一部が少なくとも１か所以上接続されていればよい。これにより、第２ｐ⁺型領域５と第１ｎ^-型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３に退避させることができ、ゲート絶縁膜９への負担が軽減されるため、信頼性が向上する。 A part of the first p ⁺ type region 4 is extended toward the trench 18 side to be connected to the second p ⁺ type region 5. In this case, the part of the first p ⁺ type region 4 may have a planar layout in which the part of the first p ⁺ type region 4 and the second p ⁺ type region 5 are alternately arranged with the second n ^- type silicon carbide layer 6 in a direction (hereinafter referred to as a second direction) y perpendicular to the direction (hereinafter referred to as a first direction) x in which the first p ⁺ type region 4 and the second p ⁺ type region 5 are arranged. That is, it is sufficient that a part of the first p + type region 4 and a part of the second p + type region 5 are connected at least at one or more places in the perpendicular direction y. This allows holes generated when avalanche breakdown occurs at the junction between the second p ⁺ type region 5 and the first n ^- type silicon carbide epitaxial layer 2 to be efficiently evacuated to the source electrode 13, and the burden on the gate insulating film 9 is reduced, thereby improving reliability.

第１ｎ^-型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型ベース層３が設けられている。ｐ型ベース層３の不純物濃度は、例えば第１ｐ⁺型領域４の不純物濃度よりも低くてもよい。これにより、閾値電圧を下げるためにｐ型ベース層３の濃度を下げても、ｐ型ベース層３の空乏層の広がりを抑えることでパンチスルーによる耐圧低下を回避することができる。ｐ型ベース層３の内部には、基体第１主面側にｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８が選択的に設けられている。また、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８は互いに接する。 A p-type base layer 3 is provided on the first main surface side of the substrate of the first n ^- type silicon carbide epitaxial layer 2. The impurity concentration of the p-type base layer 3 may be lower than the impurity concentration of the first p ⁺ type region 4, for example. This makes it possible to prevent a decrease in breakdown voltage due to punch-through by suppressing the spread of the depletion layer of the p-type base layer 3 even if the concentration of the p-type base layer 3 is reduced to lower the threshold voltage. An n ⁺ type source region 7 and a p ⁺⁺ type contact region 8 are selectively provided inside the p-type base layer 3 on the first main surface side of the substrate. The n ⁺ type source region 7 and the p ⁺⁺ type contact region 8 are in contact with each other.

図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。 In FIG. 1, only two trench MOS structures are shown, but many more trench MOS gate (metal-oxide-semiconductor insulated gate) structures may be arranged in parallel.

層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８に接する。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。 The interlayer insulating film 11 is provided on the entire first main surface side of the silicon carbide semiconductor base so as to cover the gate electrode 10 embedded in the trench 18. The source electrode 13 is in contact with the n ⁺ type source region 7 and the p ⁺⁺ type contact region 8 via contact holes opened in the interlayer insulating film 11. The source electrode 13 is electrically insulated from the gate electrode 10 by the interlayer insulating film 11. A source electrode pad 15 is provided on the source electrode 13.

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２は、実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図３～図９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 (Method of Manufacturing Silicon Carbide Semiconductor Device According to an Embodiment)
Next, a method for manufacturing a silicon carbide semiconductor device according to an embodiment will be described. Fig. 2 is a flow chart showing an outline of the method for manufacturing a silicon carbide semiconductor device according to an embodiment. Figs. 3 to 9 are cross-sectional views each showing a schematic state during the manufacturing process of the silicon carbide semiconductor device according to the embodiment.

まず、図３に示すように、ｎ型の炭化珪素でできたｎ⁺型出発基板（第１導電型の出発基板）１に、第１ｎ^-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２およびｎ⁺型バッファ層１６が堆積された炭化珪素半導体基板３０を用意する（第１工程）。今回用いたｎ⁺型出発基板の直径は１５０ｍｍである。この炭化珪素半導体基板３０を購入してもよいし、ｎ⁺型出発基板１のみの基板を購入して、エピタキシャル成長でｎ⁺型バッファ層１６および第１ｎ^-型炭化珪素エピタキシャル層２を形成して、上述の炭化珪素半導体基板３０としてもよい。この場合、ｎ⁺型出発基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできたｎ⁺型バッファ層１６を、エピタキシャル成長させる。次に、ｎ⁺型バッファ層１６上にｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ^-型炭化珪素エピタキシャル層２を成長させる。 First, as shown in FIG. 3, a silicon carbide semiconductor substrate 30 is prepared in which a first n ^- type silicon carbide epitaxial layer (first semiconductor layer of first conductivity type) 2 and an n ⁺ type buffer layer 16 are deposited on an n+ type starting substrate (first conductive type starting substrate) 1 made of n ^- type silicon carbide (first step). The diameter of the n ⁺ type starting substrate used this time is 150 mm. This silicon carbide semiconductor substrate 30 may be purchased, or a substrate consisting of only the n ⁺ type starting substrate 1 may be purchased, and the n ⁺ type buffer layer 16 and the first ^n- type silicon carbide epitaxial layer 2 may be formed by epitaxial growth to obtain the above-mentioned silicon carbide semiconductor substrate 30. In this case, the n ⁺ type buffer layer 16 made of silicon carbide is epitaxially grown on the first main surface of the n ⁺ type starting substrate 1 while doping with n-type impurities, for example, nitrogen atoms (N). Next, a first n ⁻ type silicon carbide epitaxial layer 2 made of silicon carbide is grown on the n ⁺ type buffer layer 16 while being doped with n type impurities, for example, nitrogen atoms.

次に、第１ｎ^-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないレジストマスクを形成する。そして、図４に示すように、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入することで、第１ｎ^-型炭化珪素エピタキシャル層２内に深さ０．６μｍ程度の第１ｐ⁺型領域（第２導電型の第２半導体領域）４、第２ｐ⁺型領域（第２導電型の第１半導体領域）５を例えば３×１０¹⁸／ｃｍ³の不純物濃度で形成する（ステップＳ１：第２工程）。 Next, a resist mask (not shown) having desired openings is formed by photolithography on the surface of the first n ^-type silicon carbide epitaxial layer 2. Then, as shown in Fig. 4, a first p ⁺ -type region (second semiconductor region of second conductivity type) 4 and a second p + -type region (first semiconductor region of second conductivity type) 5 are formed in the first n ^-type silicon carbide ^epitaxial layer 2 to a depth of about 0.6 µm and an impurity concentration of, for example, 3 x ¹⁰ /cm ³ (step S1: second process).

次に、炭化珪素半導体基板３０の反りを戻す第１反り戻し処理を行う（ステップＳ２：第３工程）。ステップＳ１のイオン注入により、炭化珪素半導体基板３０はおもて面に凸形状の山型に反り、例えば、約３００μｍの反りが発生する。第１ｐ⁺型領域４、第２ｐ⁺型領域５は、深い領域に形成されるため、高加速度（１ＭｅＶ以上）のイオン注入を行っている。このため、炭化珪素半導体基板３０は山型に反りが大きくなり、炭化珪素半導体基板３０の反り量を減少させる反り戻し処理を行う必要がある。反り戻し処理では、例えば、炭化珪素半導体基板３０のウェハ反り量を１００μｍ未満まで減少させる。ウェハ反り量とは、炭化珪素半導体基板３０の最も高い部分の高さと最も低い部分の高さとの差である。 Next, a first warping back process is performed to return the warp of the silicon carbide semiconductor substrate 30 to its original shape (step S2: third process). The ion implantation in step S1 causes the silicon carbide semiconductor substrate 30 to warp in a convex mountain shape on the front surface, for example, a warp of about 300 μm. The first p ⁺ -type region 4 and the second p ⁺ -type region 5 are formed in deep regions, so high-acceleration ion implantation (1 MeV or more) is performed. For this reason, the silicon carbide semiconductor substrate 30 warps in a mountain shape, and it is necessary to perform a warping back process to reduce the amount of warping of the silicon carbide semiconductor substrate 30. In the warping back process, for example, the amount of wafer warping of the silicon carbide semiconductor substrate 30 is reduced to less than 100 μm. The amount of wafer warping is the difference between the height of the highest part and the height of the lowest part of the silicon carbide semiconductor substrate 30.

図１０は、破砕層の深さとウェハ反り量との関係を示すグラフである。図１０において、縦軸は、ウェハ反り量を示し、単位はμｍである。横軸は破砕層の深さを示し、単位はｎｍである。破砕層とは、ＳｉＣの結晶性が崩れた層であり、破砕層の深さ（膜厚）は、炭化珪素半導体基板３０の断面をＴＥＭ（ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）で観察することで測定できる。 Figure 10 is a graph showing the relationship between the depth of the fracture layer and the amount of wafer warpage. In Figure 10, the vertical axis shows the amount of wafer warpage in μm. The horizontal axis shows the depth of the fracture layer in nm. The fracture layer is a layer in which the crystallinity of SiC has collapsed, and the depth (film thickness) of the fracture layer can be measured by observing a cross section of the silicon carbide semiconductor substrate 30 with a TEM (Transmission Electron Microscope).

図１０によると、破砕層を形成するとウェハ反りが発生する。炭化珪素半導体基板３０の裏面に破砕層を形成するとおもて面に凹形状のお椀型に炭化珪素半導体基板３０の反りが発生する。このように、破砕層を形成すると、イオン注入により発生した炭化珪素半導体基板３０の反り方向と逆方向に反りが発生するため、炭化珪素半導体基板３０の反り戻しが可能になる。 According to FIG. 10, forming a fracture layer causes wafer warpage. When a fracture layer is formed on the back surface of the silicon carbide semiconductor substrate 30, the silicon carbide semiconductor substrate 30 warps in a concave bowl shape on the front surface. In this way, when a fracture layer is formed, warpage occurs in the opposite direction to the warpage of the silicon carbide semiconductor substrate 30 caused by ion implantation, making it possible to return the silicon carbide semiconductor substrate 30 to its original warpage.

このため、実施の形態では、炭化珪素半導体基板３０の第２主面の研削によって、破砕層を１００ｎｍ以上５００ｎｍ以下の厚みで形成する。図１０によると、ウェハ反り量は、２００μｍ以上４５０μｍ以下となり、イオン注入により発生した炭化珪素半導体基板３０の反り量を減少させ、炭化珪素半導体基板３０の反り量を１００μｍ未満まで減少させることができる。例えば、３００ｎｍ程度破砕層を形成すると、図１０によると３３０μｍ程度お椀型に炭化珪素半導体基板３０の反りが発生する。このため、炭化珪素半導体基板３０の反り量は数十μｍとなる。また、破砕層の形成には、炭化珪素半導体基板３０の薄化に用いるＢＧ（ＢａｃｋＧｒｉｎｄｉｎｇ）を使用する。ＢＧでは、炭化珪素半導体基板３０の第２主面（裏面）側からグラインダ等で機械的に研削する。また、３００ｎｍ程度破砕層を形成するためには、約１０～１４μｍ程度研削すればよく、実施の形態では、１２μｍ研削する。 For this reason, in the embodiment, a fracture layer is formed with a thickness of 100 nm to 500 nm by grinding the second main surface of the silicon carbide semiconductor substrate 30. According to FIG. 10, the amount of wafer warpage is 200 μm to 450 μm, which reduces the amount of warpage of the silicon carbide semiconductor substrate 30 caused by ion implantation, and the amount of warpage of the silicon carbide semiconductor substrate 30 can be reduced to less than 100 μm. For example, when a fracture layer of about 300 nm is formed, according to FIG. 10, the silicon carbide semiconductor substrate 30 is warped in a bowl shape of about 330 μm. Therefore, the amount of warpage of the silicon carbide semiconductor substrate 30 is several tens of μm. In addition, BG (Back Grinding) used for thinning the silicon carbide semiconductor substrate 30 is used to form the fracture layer. In BG, the silicon carbide semiconductor substrate 30 is mechanically ground from the second main surface (back surface) side with a grinder or the like. Also, to form a fractured layer of about 300 nm, grinding of about 10 to 14 μm is sufficient, and in this embodiment, grinding is performed to 12 μm.

ステップＳ１において、トレンチ１８の底部を保護する第２ｐ⁺型領域５の形成は必要であるが、トレンチ１８間の第１ｐ⁺型領域４は、形成しない形態も可能である。この場合は、第２ｐ⁺型領域５を形成後にステップＳ２の第１反り戻し処理を行う。 In step S1, it is necessary to form the second p ⁺ -type region 5 that protects the bottom of the trench 18, but it is also possible to adopt a configuration in which the first p ⁺ -type region 4 between the trenches 18 is not formed. In this case, after the second p ⁺ -type region 5 is formed, the first warpage return process in step S2 is performed.

次に、第１ｎ^-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないレジストマスクを形成する。そして、図５に示すように、イオン注入法によって窒素等のｎ型の不純物をドーピングした厚さ０．７μｍ程度の第２ｎ^-型炭化珪素層６を、例えば２×１０¹⁷／ｃｍ³の不純物濃度で形成する（ステップＳ３）。 Next, a resist mask (not shown) having desired openings is formed by photolithography on the surface of the first n ^- type silicon carbide epitaxial layer 2. Then, as shown in Fig. 5, a second n ^- type silicon carbide layer 6 having a thickness of about 0.7 µm and doped with n-type impurities such as nitrogen by ion implantation is formed with an impurity concentration of, for example, 2 x ¹⁰¹⁷ / ^cm3 (step S3).

次に、ｎ^-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないレジストマスクを形成する。そして、図６に示すように、イオン注入法によって、厚さ０．５μｍ程度のｐ型ベース層（第２導電型の第２半導体層）３を例えば３×１０¹⁷／ｃｍ³の不純物濃度で形成する（ステップＳ４：第４工程）。 Next, a resist mask (not shown) having desired openings is formed by photolithography on the surface of the n ^- type silicon carbide epitaxial layer 2. Then, as shown in Fig. 6, a p-type base layer (second semiconductor layer of the second conductivity type) 3 having a thickness of about 0.5 µm and an impurity concentration of, for example, 3 x ¹⁰¹⁷ / ^cm3 is formed by ion implantation (step S4: fourth process).

次に、ｐ型ベース層３の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないレジストマスクを形成する。そして、図７に示すように、イオン注入法によって、厚さ０．５μｍ程度のｎ⁺型ソース層（第１導電型の第３半導体層）７を例えば１×１０¹⁹／ｃｍ³の不純物濃度で形成する（ステップＳ５：第５工程）。 Next, a resist mask (not shown) having desired openings is formed by photolithography on the surface of the p-type base layer 3. Then, as shown in Fig. 7, an n ⁺ -type source layer (third semiconductor layer of the first conductivity type) 7 having a thickness of about 0.5 µm and an impurity concentration of, for example, 1 x ¹⁰¹⁹ / ^cm3 is formed by ion implantation (step S5: fifth process).

次に、所定の開口部を有するイオン注入用マスクを形成し、ｎ⁺型ソース層７の一部、ｐ型ベース層３の一部にアルミニウム等のｐ型の不純物をイオン注入し、図８に示すように、ｐ⁺⁺型コンタクト領域８を例えば１×１０²⁰／ｃｍ³の不純物濃度で形成する（ステップＳ６）。 Next, an ion implantation mask having predetermined openings is formed, and p-type impurities such as aluminum are ion-implanted into a part of the n ⁺ type source layer 7 and a part of the p-type base layer 3 to form p ⁺⁺ type contact region 8 with an impurity concentration of, for example, 1× ¹⁰²⁰ / ^cm3, as shown in FIG. 8 (step S6).

次に、炭化珪素半導体基板３０の反りを戻す第２反り戻し処理を行う（ステップＳ７）。イオン注入によりおもて面側だけにイオンが注入されるために、炭化珪素半導体基板３０はおもて面に凸形状の山型に反り、例えば、約２５０μｍの反りが発生する。このため、実施の形態では、炭化珪素半導体基板３０の第２主面の研削によって、破砕層を１００ｎｍ以上５００ｎｍ以下の厚みで形成する。図１０によると、ウェハ反り量は、２００μｍ以上４５０μｍ以下となり、イオン注入により発生した炭化珪素半導体基板３０の反り量を減少させ、炭化珪素半導体基板３０の反り量を１００μｍ未満まで減少させることができる。例えば、２００ｎｍ程度破砕層を形成すると、図１０によると２６０μｍ程度お椀型に炭化珪素半導体基板３０の反りが発生する。このため、炭化珪素半導体基板３０の反り量は数十μｍとなる。また、２００ｎｍ程度破砕層を形成するためには、約８～１２μｍ程度研削すればよく、実施の形態では、１０μｍ研削する。 Next, a second warping back process is performed to return the warp of the silicon carbide semiconductor substrate 30 to its original shape (step S7). Since ions are implanted only on the front surface side by ion implantation, the silicon carbide semiconductor substrate 30 warps in a convex mountain shape on the front surface, for example, a warp of about 250 μm occurs. For this reason, in the embodiment, a crushed layer is formed with a thickness of 100 nm to 500 nm by grinding the second main surface of the silicon carbide semiconductor substrate 30. According to FIG. 10, the amount of wafer warping is 200 μm to 450 μm, and the amount of warping of the silicon carbide semiconductor substrate 30 caused by ion implantation is reduced, and the amount of warping of the silicon carbide semiconductor substrate 30 can be reduced to less than 100 μm. For example, when a crushed layer of about 200 nm is formed, according to FIG. 10, the silicon carbide semiconductor substrate 30 warps in a bowl shape of about 260 μm. Therefore, the amount of warping of the silicon carbide semiconductor substrate 30 is several tens of μm. Also, to form a fractured layer of about 200 nm, grinding of about 8 to 12 μm is sufficient, and in this embodiment, grinding of 10 μm is performed.

イオン注入により発生した炭化珪素半導体基板３０の反り量が、次工程以降に影響しない場合は、ステップＳ７の第２反り戻し処理は実施しなくてもよい。ただし、第２ｎ^-型炭化珪素層６、ｐ型ベース層３、ｎ⁺型ソース層７およびｐ⁺⁺型コンタクト領域８は、通常加速のイオン注入であるが、それぞれの工程で反りが発生するため、第２反り戻し処理を行うことが好ましい。 If the amount of warping of the silicon carbide semiconductor substrate 30 caused by ion implantation does not affect the next process or subsequent processes, the second warping back process in step S7 does not need to be performed. However, since the second n ⁻ type silicon carbide layer 6, the p type base layer 3, the n ⁺ type source layer 7, and the p ⁺⁺ type contact region 8 are usually implanted by accelerated ion implantation, and warping occurs in each process, it is preferable to perform the second warping back process.

実施の形態では、第１ｐ⁺型領域４および第２ｐ⁺型領域５を形成後に、第１反り戻し処理を行い、ｐ⁺⁺型コンタクト領域８を形成後に、第２反り戻し処理を行っているが、イオン注入毎に反り戻し処理を行ってもよい。また、イオン注入により発生した炭化珪素半導体基板３０の反り量が、次工程以降に影響しない場合は、反り戻し処理を実施しなくてもよい。 In the embodiment, the first warping back process is performed after the formation of the first p ⁺ -type region 4 and the second p ⁺ -type region 5, and the second warping back process is performed after the formation of the p ⁺⁺ -type contact region 8, but the warping back process may be performed after each ion implantation. Furthermore, if the amount of warping of the silicon carbide semiconductor substrate 30 caused by the ion implantation does not affect the next process or later, the warping back process does not need to be performed.

次に、１７５０℃程度の不活性ガス雰囲気で熱処理を行い、イオン注入で形成した不純物領域の活性化処理を実施する（ステップＳ８：第６工程）。なお、１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。また、ステップＳ８とステップＳ９の順序は逆でもよい。つまり、トレンチ１８を形成したのち、活性化処理を実施してもよい。 Next, a heat treatment is performed in an inert gas atmosphere at about 1750°C to activate the impurity regions formed by ion implantation (step S8: sixth step). Note that each ion implantation region may be activated all at once by a single heat treatment, or activation may be performed by performing a heat treatment each time an ion implantation is performed. The order of steps S8 and S9 may also be reversed. In other words, the activation process may be performed after the trench 18 is formed.

次に、ｎ⁺型ソース領域７の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、図９に示すように、ドライエッチングによってｎ⁺型ソース領域７およびｐ型ベース層３を貫通し、第２ｐ⁺型領域５に達するトレンチ１８を形成する（ステップＳ９：第７工程）。次に、トレンチ形成用マスクを除去する。 Next, a trench forming mask having a predetermined opening is formed by photolithography on the surface of the n ⁺ type source region 7, for example, from an oxide film. Next, as shown in Fig. 9, a trench 18 is formed by dry etching, penetrating the n ⁺ type source region 7 and the p type base layer 3 and reaching the second p ⁺ type region 5 (step S9: seventh process). Next, the trench forming mask is removed.

トレンチ１８の形成は、炭化珪素半導体基板３０の反り量が少なく、炭化珪素半導体基板３０のおもて面が平らであることが好ましいため、第２反り戻し処理は、トレンチ１８の形成前に行っている。活性化処理で炭化珪素半導体基板３０の反りが解消されるため、トレンチ１８の形成前に活性化処理を実施するほうが好ましい。 The second warping back process is performed before the formation of the trench 18 because it is preferable that the amount of warping of the silicon carbide semiconductor substrate 30 is small and the front surface of the silicon carbide semiconductor substrate 30 is flat. Since the activation process eliminates the warping of the silicon carbide semiconductor substrate 30, it is preferable to perform the activation process before the formation of the trench 18.

次に、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素を含むガス雰囲気中において１３００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜１１は高温酸化（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。 Next, a gate insulating film 9 is formed along the surfaces of the n ⁺ -type source region 7 and the p ⁺⁺ -type contact region 8 and the bottom and sidewalls of the trench 18. This gate insulating film 9 may be formed by thermal oxidation at a temperature of about 1300° C. in a gas atmosphere containing oxygen. Also, this gate insulating film 11 may be formed by a method of deposition by a chemical reaction such as high temperature oxidation (HTO).

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する（第８工程）。 Next, a polycrystalline silicon layer doped with, for example, phosphorus atoms is provided on the gate insulating film 9. This polycrystalline silicon layer may be formed so as to fill the trench 18. This polycrystalline silicon layer is patterned by photolithography and left inside the trench 18 to form the gate electrode 10 (step 8).

次に、ゲート電極１０の表面に絶縁膜を形成する。例えば１０００℃の酸素雰囲気でアニールし熱酸化膜を形成する。次に、表面を保護膜で保護する、例えばフォト用のレジストにて形成する。次に、裏面に形成された絶縁膜、ゲート電極、ゲート絶縁膜をドライエッチングにて全て除去する。次に、灰化剥離工程にて表面に形成した保護膜を除去する。今回は酸素プラズマ中の灰化及びＳＰＭでの剥離を実施した。 Next, an insulating film is formed on the surface of the gate electrode 10. For example, annealing is performed in an oxygen atmosphere at 1000°C to form a thermal oxide film. Next, the surface is protected with a protective film, for example formed of a photoresist. Next, the insulating film formed on the back surface, the gate electrode, and the gate insulating film are all removed by dry etching. Next, the protective film formed on the surface is removed in an ashing and stripping process. In this case, ashing in oxygen plasma and stripping using an SPM were performed.

次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１およびゲート絶縁膜１０をフォトリソグラフィによりパターニングしｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８を露出させたコンタクトホールを形成する。次に、上記コンタクトホール内および層間絶縁膜１１上にソース電極（第１電極）１３となる導電性の膜、例えばニッケルを例えばスパッタ法により成膜する（第９工程）。次に７００℃程度の熱処理を行って導電性の膜と炭化珪素を選択的に反応させた後、未反応部分の導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１３を残し、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８とソース電極１３とを接触させる。 Next, for example, phosphorus glass is formed to a thickness of about 1 μm so as to cover the gate insulating film 9 and the gate electrode 10, forming an interlayer insulating film 11. Next, the interlayer insulating film 11 and the gate insulating film 10 are patterned by photolithography to form contact holes exposing the n ⁺ type source region 7 and the p ⁺⁺ type contact region 8. Next, a conductive film, for example, nickel, which becomes the source electrode (first electrode) 13, is formed in the contact hole and on the interlayer insulating film 11 by, for example, a sputtering method (step 9). Next, a heat treatment of about 700° C. is performed to selectively react the conductive film with silicon carbide, and then the conductive film in the unreacted portion is selectively removed to leave the source electrode 13 only in the contact hole, and the n ⁺ type source region 7 and the p ⁺⁺ type contact region 8 are brought into contact with the source electrode 13.

次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１３上および層間絶縁膜１１上に、ソース電極パッド１５となる金属膜を例えばスパッタ法により成膜する。このとき、チタンまたは窒化チタンからなるバリアメタル（不図示）を先に形成してもよい。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５．５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、金属膜を選択的に除去し、ソース電極パッド１５を形成する。 Next, a metal film that will become the source electrode pad 15 is formed, for example, by sputtering, on the source electrode 13 and the interlayer insulating film 11 on the front surface of the silicon carbide semiconductor substrate. At this time, a barrier metal (not shown) made of titanium or titanium nitride may be formed first. The thickness of the portion of the electrode pad on the interlayer insulating film 11 may be, for example, 5.5 μm. The electrode pad may be formed, for example, from aluminum containing 1% silicon (Al-Si). Next, the metal film is selectively removed to form the source electrode pad 15.

次に、ｎ⁺型出発基板１のおもて面を保護膜（不図示）で覆って保護した後、ｎ⁺型出発基板１を裏面側から研磨することで、ｎ⁺型出発基板１を薄化して製品厚さとしてもよい。 Next, the front surface of the n ⁺ type starting substrate 1 may be covered with a protective film (not shown) to protect it, and then the n ⁺ type starting substrate 1 may be polished from the back surface side to thin the n ⁺ type starting substrate 1 to the product thickness.

次に、ｎ⁺型出発基板１の第２主面上に、ドレイン電極（不図示）となる導電性の膜、例えばモリブデン膜とニッケル膜を、例えばスパッタ法により続けて成膜する。その後、例えばレーザーアニールなどの熱処理を行って、ｎ⁺型出発基板１と導電性の膜を反応させてオーミック接合を形成することで、ドレイン電極を形成する。 Next, a conductive film to be a drain electrode (not shown), such as a molybdenum film and a nickel film, is successively formed by, for example, a sputtering method on the second main surface of the n ⁺ type starting substrate 1. Thereafter, a heat treatment such as laser annealing is performed to react the n ⁺ type starting substrate 1 with the conductive film to form an ohmic junction, thereby forming the drain electrode.

次に、ドレイン電極の表面に、ドレイン電極パッド（第２電極）１４として例えばチタン、ニッケルおよび金をこの順に成膜する（第１０工程）。以上のようにして、図１に示す炭化珪素半導体装置が完成する。 Next, a drain electrode pad (second electrode) 14 is formed on the surface of the drain electrode by depositing, for example, titanium, nickel, and gold in this order (step 10). In this manner, the silicon carbide semiconductor device shown in FIG. 1 is completed.

以上、説明したように、実施の形態によれば、炭化珪素半導体基板の第２主面の研削によって、破砕層を形成する。これにより、イオン注入により発生した炭化珪素半導体基板の反り量を減少させ、炭化珪素半導体基板の反り量を１００μｍ未満まで減少させることができる。このため、製造装置内での搬送不良やステージチャック不良、パターニング不良等の発生を低減または抑制することができる。 As described above, according to the embodiment, a fractured layer is formed by grinding the second main surface of the silicon carbide semiconductor substrate. This reduces the amount of warping of the silicon carbide semiconductor substrate caused by ion implantation, and the amount of warping of the silicon carbide semiconductor substrate can be reduced to less than 100 μm. This reduces or suppresses the occurrence of transport defects, stage chuck defects, patterning defects, and the like within the manufacturing device.

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。 The present invention can be modified in various ways without departing from the spirit of the invention, and in each of the above-mentioned embodiments, for example, the dimensions and impurity concentrations of each part are set in various ways according to the required specifications. Also, in each of the embodiments, the first conductivity type is n-type and the second conductivity type is p-type, but the present invention is similarly valid even if the first conductivity type is p-type and the second conductivity type is n-type.

以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。 As described above, the method for manufacturing a silicon carbide semiconductor device according to the present invention is useful for power semiconductor devices used in power conversion devices such as inverters, power supply devices for various industrial machines, and igniters for automobiles.

１ｎ⁺型出発基板
２第１ｎ^-型炭化珪素エピタキシャル層
３ｐ型ベース層
４第１ｐ⁺型領域
５第２ｐ⁺型領域
６第２ｎ^-型炭化珪素層
７ｎ⁺型ソース領域
８ｐ⁺⁺型コンタクト領域
９ゲート絶縁膜
１０ゲート電極
１１層間絶縁膜
１３ソース電極
１４ドレイン電極パッド
１５ソース電極パッド
１６ｎ⁺型バッファ層
１８トレンチ
３０炭化珪素半導体基板
５０トレンチ型ＭＯＳＦＥＴ REFERENCE SIGNS LIST 1 n ⁺ type starting substrate 2 First n ^- type silicon carbide epitaxial layer 3 p type base layer 4 First p ⁺ type region 5 Second p ⁺ type region 6 Second n ^- type silicon carbide layer 7 n ⁺ type source region 8 p ⁺⁺ type contact region 9 Gate insulating film 10 Gate electrode 11 Interlayer insulating film 13 Source electrode 14 Drain electrode pad 15 Source electrode pad 16 n ⁺ type buffer layer 18 Trench 30 Silicon carbide semiconductor substrate 50 Trench type MOSFET

Claims

A first step of preparing a silicon carbide semiconductor substrate having a first conductivity type starting substrate and a first semiconductor layer having a lower impurity concentration than the starting substrate provided on a front surface side of the first conductivity type starting substrate;
a second step of forming a first semiconductor region of a second conductivity type in the first semiconductor layer by ion implantation;
A third step of performing a process for removing warpage of the silicon carbide semiconductor substrate after forming the first semiconductor region;
a fourth step of forming a second semiconductor layer of a second conductivity type in the first semiconductor layer by ion implantation;
a fifth step of forming a third semiconductor layer of a first conductivity type on a surface layer of the second semiconductor layer by ion implantation;
a sixth step of activating the first semiconductor region, the second semiconductor layer, and the third semiconductor layer formed by ion implantation;
a seventh step of forming a trench penetrating the third semiconductor layer and the second semiconductor layer to reach the first semiconductor layer at a position facing the first semiconductor region in a depth direction;
an eighth step of forming a gate electrode inside the trench via a gate insulating film;
a ninth step of forming a first electrode in contact with the third semiconductor layer and the second semiconductor layer;
A tenth step of forming a second electrode on a rear surface of the starting substrate;
A method for manufacturing a silicon carbide semiconductor device comprising the steps of:

After the fifth step and before the seventh step,
The method for manufacturing a silicon carbide semiconductor device according to claim 1 , further comprising an eleventh step of performing a process for straightening out a warp of the silicon carbide semiconductor substrate.

The method for manufacturing a silicon carbide semiconductor device according to claim 1, characterized in that in the second step, a second semiconductor region of a second conductivity type is further formed between the trenches in the first semiconductor layer by ion implantation.

The method for manufacturing a silicon carbide semiconductor device according to claim 1, characterized in that the process for returning the warp forms a fractured layer on the back surface of the silicon carbide semiconductor substrate.

The method for manufacturing a silicon carbide semiconductor device according to claim 4, characterized in that the fractured layer is formed by grinding the back surface of the silicon carbide semiconductor substrate.

The method for manufacturing a silicon carbide semiconductor device according to claim 4, characterized in that the fracture layer is formed to a thickness of 100 nm or more and 500 nm or less.

The method for manufacturing a silicon carbide semiconductor device according to claim 1, characterized in that the process of returning the warp reduces the amount of warp in the silicon carbide semiconductor substrate to less than 100 μm.

The method for manufacturing a silicon carbide semiconductor device according to claim 1, characterized in that the process of returning the warp is performed after each ion implantation.