JP2021170241A - 情報処理装置及び制御プログラム - Google Patents

Abstract

【課題】互いに処理速度の異なる第１メモリ３及び第２メモリ４に対するアクセスを制御する共用のメモリコントローラ２ｂ、を有するプロセッサ２を備える情報処理装置における、処理性能の低下を抑制する。【解決手段】第１メモリ３と、前記第１メモリ３とは処理速度の異なる第２メモリ４と、プロセッサ２と、を備え、前記プロセッサ２は、前記第１メモリ３及び前記第２メモリ４と接続され、前記第１メモリ３及び前記第２メモリ４に対するアクセスを制御する共用のメモリコントローラ２ｂと、前記第１メモリ３又は前記第２メモリ４にアクセスする複数の制御部２ａと、前記第２メモリ４に対するデータの書き込み状態の監視結果に応じて、前記複数の制御部２ａのうちの前記第２メモリ４にアクセスする第１制御部２ａを制御することで、前記第２メモリ４に対する前記データの書き込み頻度を抑制する抑制処理部と、を備える。【選択図】図７

Description

本発明は、情報処理装置及び制御プログラムに関する。

サーバやＰＣ（Personal Computer）等の情報処理装置においては、ＣＰＵ（Central Processing Unit）等のプロセッサにより、主記憶装置、例えばＤＲＡＭ（Dynamic Random Access Memory）等のメモリに対するアクセスが行なわれる。

プロセッサは、１以上のＣＰＵコア（単に「コア」と称されてもよい）と、メモリコントローラ（以下、「ＭＣ」と表記する場合がある）とを備える。コアは、メモリに格納されたデータにアクセスするプロセス（「プログラム」と称されてもよい）を実行する。ＭＣは、実行されるプロセスのアクセス対象であるメモリへのアクセスを制御する。

特開２００１−００６３６６号公報 特開２００７−００４８６１号公報

近年、次世代メモリ技術を採用したメモリが登場している。このようなメモリとしては、例えば、3D XPoint（登録商標）技術を採用したIntel Optane DC Persistent Memory（以下、「ＰＭＥＭ」又は「ＰＭ」と表記する場合がある）（登録商標）が知られている。

ＰＭＥＭは、ＤＲＡＭと比較して、処理性能（特に書込性能）が低いものの、容量単価が安価で大容量である。一例として、ＰＭＥＭは、処理性能がＤＲＡＭの１０分の１程度であり、記憶用量（記憶領域サイズ）がＤＲＡＭの１０倍程度である。

ＰＭＥＭは、ＤＲＡＭと同様に、例えばＤＩＭＭ（Dual Inline Memory Module）スロット等のメモリスロットに搭載可能である。このため、ＭＣは、ＤＲＡＭ及びＰＭＥＭの双方に対するアクセスを制御することになる。換言すれば、第１メモリの一例であるＤＲＡＭと、ＤＲＡＭとは処理性能（処理速度）の異なる第２メモリの一例であるＰＭＥＭとが、同一の記憶（メモリ）階層に混在することになる。

例えば、１つのプロセッサにおいて、ＤＲＡＭにアクセスするプロセスとＰＭＥＭにアクセスするプロセスとを含む複数のプロセスが並行して実行されると、ＭＣでは、ＤＲＡＭに対する処理及びＰＭＥＭに対する処理の競合が発生する場合がある。

従って、例えば、ＭＣにおいて、処理の競合により少なくとも１つのプロセスの処理時間（処理遅延）が増加する可能性がある。

１つの側面では、本発明は、互いに処理速度の異なる第１及び第２メモリに対するアクセスを制御する共用のメモリコントローラ、を有するプロセッサを備える情報処理装置における、処理性能の低下を抑制することを目的の１つとする。

１つの側面では、情報処理装置は、第１メモリと、前記第１メモリとは処理速度の異なる第２メモリと、プロセッサと、を備えてよい。前記プロセッサは、メモリコントローラと、複数の制御部と、抑制処理部と、を備えてよい。前記メモリコントローラは、前記第１メモリ及び前記第２メモリと接続され、前記第１メモリ及び前記第２メモリに対するアクセスを制御する共用のメモリコントローラであってよい。前記複数の制御部は、前記第１メモリ又は前記第２メモリにアクセスしてよい。前記抑制処理部は、前記第２メモリに対するデータの書き込み状態の監視結果に応じて、前記複数の制御部のうちの前記第２メモリにアクセスする第１制御部を制御することで、前記第２メモリに対する前記データの書き込み頻度を抑制してよい。

１つの側面では、互いに処理速度の異なる第１及び第２メモリに対するアクセスを制御する共用のメモリコントローラ、を有するプロセッサを備える情報処理装置における処理性能の低下を抑制することができる。

情報処理装置が備える各コンポーネントの処理速度及び記憶容量の一例を示す図である。 ＤＲＡＭ及びＰＭＥＭの双方をメモリとして搭載するサーバのハードウェア（ＨＷ）構成例を示すブロック図である。 図２に示すプロセスＢによるＰＭＥＭへの書込頻度の一例を示す図である。 一実施形態に係るサーバのＨＷ構成例を示すブロック図である。 一実施形態に係るサーバのプロセッサ及びメモリに着目したＨＷ構成例を示すブロック図である。 一実施形態に係るサーバの機能構成例を示すブロック図である。 一実施形態に係るサーバの動作例を説明するための図である。 図７に示すプロセスＢによるＰＭＥＭへの書込頻度の一例を示す図である。 算出結果の一例を示す図である。 ＩＤリストの一例を示す図である。 一実施形態に係る検知処理の動作例を示すフローチャートである。 図１１に示すコア識別処理の動作例を示すフローチャートである。 図１２に示す頻度抑制処理の動作例を示すフローチャートである。 一実施形態の変形例に係るサーバの機能構成を示すブロック図である。 一実施形態の変形例に係る頻度抑制処理の動作例を示すフローチャートである。

以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。例えば、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。なお、以下の説明で用いる図面において、同一符号を付した部分は、特に断らない限り、同一若しくは同様の部分を表す。

〔１〕一実施形態
〔１−１〕ＤＲＡＭ及びＰＭＥＭを用いたハイブリッドメモリシステムについて
図１は、情報処理装置が備える各コンポーネント（モジュール）１１０〜１５０の処理速度（処理性能）、及び、コンポーネントが記憶装置の場合にはその記憶容量、の一例を示す図である。

図１に例示するように、コンポーネントを処理速度の高い順に並べると、ＣＰＵ１１０、ＤＲＡＭ１２０、ＰＭＥＭ１３０、ＳＳＤ（Solid State Drive）１４０、ＨＤＤ（Hard Disk Drive）１５０となる。コンポーネントを記憶容量の大きい順に並べると、ＨＤＤ１５０、ＳＳＤ１４０、ＰＭＥＭ１３０、ＤＲＡＭ１２０となる。ＤＲＡＭ１２０をＳＳＤ１４０と比較すると、処理速度は１０００倍程度であり、記憶容量は１０００分の１程度となる。ＰＭＥＭ１３０は、処理速度及び記憶容量の観点ではＤＲＡＭ１２０とＳＳＤ１４０との間に位置し、ＤＲＡＭ１２０をＰＭＥＭ１３０と比較すると、処理速度は１０倍程度であり、記憶容量は１０分の１程度となる。

このように、ＰＭＥＭ１３０は、ＤＲＡＭ１２０と比較して、処理性能（特に書込性能）が低く、また、書込耐性が低いものの、容量単価が安価で大容量である。また、ＰＭＥＭ１３０は、ＤＲＡＭ１２０と同様に、バイト単位のアクセスが可能であり、例えばＤＩＭＭスロット等のメモリスロットに搭載可能である。さらに、ＰＭＥＭ１３０は、ＤＲＡＭ１２０とは異なり不揮発性であるため、電源遮断時にデータが消失しない。

これらの理由から、ＤＲＡＭ１２０及びＰＭＥＭ１３０の双方をメモリ（主記憶装置）として搭載する情報処理装置が普及することが想定される。

図２は、ＤＲＡＭ１２０及びＰＭＥＭ１３０の双方をメモリとして搭載するサーバ１００のハードウェア（ＨＷ）構成例を示すブロック図である。

図２に示すように、サーバ１００は、例示的に、１以上（図２の例では１つ）のＣＰＵソケットを搭載し、各ＣＰＵソケットにプロセッサの一例としてのＣＰＵ１１０を備える。サーバ１００は、ＤＲＡＭ１２０及びＰＭＥＭ１３０を用いてハイブリッドメモリシステムを構成する。ハイブリッドメモリシステムは、第１メモリの一例であるＤＲＡＭ１２０と、ＤＲＡＭ１２０とは処理性能（処理速度）の異なる第２メモリの一例であるＰＭＥＭ１３０とが、同一の記憶（メモリ）階層に混在するシステムである。

ＣＰＵ１１０は、複数のコア１１２とメモリコントローラ（ＭＣ）１１４とを備える。

各ＣＰＵソケットでは、単一のＣＰＵ１１０において、複数のプロセス（図２の例では、「プロセスＡ」及び「プロセスＢ」と表記）１１６が同時に（並行して）実行される。例えば、ＣＰＵ１１０は、コア１１２の処理リソース（資源）の競合を回避するために、各プロセス１１６を互いに異なるコア１１２により実行してよい。なお、２以上のコア１１２が１つのプロセス１１６を実行してもよい。

各ＣＰＵ１１０のＭＣ１１４は、１以上（図２の例では１つ）のＤＲＡＭ１２０、及び、１以上（図２の例では１つ）のＰＭＥＭ１３０と、同じメモリチャネルを介して接続され、ＤＲＡＭ１２０及びＰＭＥＭ１３０の双方を管理（制御）する。

各プロセス１１６は、ＤＲＡＭ１２０及びＰＭＥＭ１３０の一方又は双方にアクセスする。例えば、図２において、プロセスＡがＤＲＡＭ１２０にアクセスし、プロセスＢがＰＭＥＭ１３０にアクセスする。

この場合、プロセスＡ及びＢによるＤＲＡＭ１２０及びＰＭＥＭ１３０へのアクセスは、共通するＭＣ１１４により制御されるため、ＤＲＡＭ１２０へのアクセスと、ＰＭＥＭ１３０へのアクセスとの間で、ＭＣ１１４の競合が発生する場合がある。

図３は、プロセスＢによるＰＭＥＭ１３０への書込頻度の一例を示す図である。図３において、横軸は、ＰＭＥＭ１３０に対する書き込み頻度を示す。左縦軸（棒グラフ）は、ＰＭＥＭ１３０に対する書き込み頻度に応じた、ＤＲＡＭ１２０へのアクセスのバンド幅［ＧＢ／ｓ］を示す。右縦軸（折れ線グラフ）は、ＰＭＥＭ１３０に対する書き込み頻度に応じた、ＰＭＥＭ１３０への書き込みのバンド幅［ＧＢ／ｓ］を示す。

図３に例示するように、ＰＭＥＭ１３０への書き込み頻度が符号Ａで示す頻度以下又は未満である（低頻度である）場合、プロセスＡによるＤＲＡＭ１２０へのアクセスのバンド幅は、７０〜８０ＧＢ／ｓ程度で略一定である。しかし、当該バンド幅は、ＰＭＥＭ１３０への書き込み頻度が符号Ａ以上である（高頻度である）場合、例えば、頻度が符号Ａから符号Ｃに増加するにつれて急激に減少し、頻度が符号Ｃよりも大きい場合には、７〜８ＧＢ／ｓ程度（低頻度時の１／１０程度）にまで減少することがわかる。

一方、プロセスＢによるＰＭＥＭ１３０へのアクセスのバンド幅は、ＰＭＥＭ１３０への書き込み頻度が符号Ａで示す頻度以下である（低頻度である）場合、頻度の増加に伴って、０．３〜３．２ＧＢ／ｓ程度に徐々に増加する。しかし、当該バンド幅は、ＰＭＥＭ１３０への書き込み頻度が符号Ｂ以上である場合、飽和状態となり、３．２〜３．５ＧＢ／ｓ程度で頭打ちとなることがわかる。

このように、プロセスＢがＰＭＥＭ１３０に対して、例えば符号Ａで示す頻度以上の書き込み頻度（高頻度）で書き込みを行なう場合、プロセスＡによるＤＲＡＭ１２０へのアクセスの大幅な遅延が生じ得る。

プロセスＡとプロセスＢとの間の性能面の公平性の観点では、プロセスＡ又はプロセスＢが単独でＤＲＡＭ１２０又はＰＭＥＭ１３０にアクセスを行なう場合の基準性能に対して、プロセスＡ及びプロセスＢともに、５０％程度の性能低下となるのが理想的である。

しかし、ＭＣ１１４の競合により、上述した理想的な性能低下のバランスが崩れてしまう。その結果、図３に例示するように、ＰＭＥＭ１３０に高頻度の書き込みを行なうプロセスＢは、基準性能に対する性能低下が殆ど発生しない。これに対して、図３に例示するように、ＤＲＡＭ１２０にアクセスを行なうプロセスＡは、基準性能に対して、５０％を大きく上回る９０％程度の性能低下が発生する。

このように、ハイブリッドメモリシステムにおいて、ＤＲＡＭ１２０に対するアクセスを行なうプロセスＡと、ＰＭＥＭ１３０に対して高頻度に書き込みを行なうプロセスＢとの間で、不公平なメモリアクセスが発生し得る。プロセスＡとプロセスＢとがＭＣ１１４において競合する場合、ＭＣ１１４においてプロセスＡの処理時間（処理遅延）が増加する。

そこで、一実施形態においては、互いに処理速度の異なる第１及び第２メモリに対するプロセスによるアクセスを制御する共用のメモリコントローラ、を有するプロセッサを備える情報処理装置における、処理性能の低下を抑制する手法を説明する。

〔１−２〕一実施形態の構成例
〔１−２−１〕ハードウェア構成例
図４は、一実施形態に係るサーバ１のＨＷ構成例を示すブロック図である。サーバ１は、情報処理装置の一例である。情報処理装置としては、サーバに代えて、例えば、ＰＣ、メインフレーム等の種々のコンピュータが挙げられる。サーバ１は、ＨＷ構成として、例示的に、プロセッサ１ａ、メモリ１ｂ、記憶部１ｃ、ＩＦ（Interface）部１ｄ、Ｉ／Ｏ（Input / Output）部１ｅ、及び、読取部１ｆを備えてよい。

プロセッサ１ａは、種々の制御や演算を行なう演算処理装置の一例である。プロセッサ１ａは、サーバ１内の各ブロックとバス１ｉで相互に通信可能に接続されてよい。一実施形態において、プロセッサ１ａは、複数のプロセッサ（例えば複数のＣＰＵ）を含むマルチプロセッサであってもよい。また、複数のプロセッサの各々は、複数のプロセッサコアを有するマルチコアプロセッサであってもよい。

図５は、一実施形態に係るサーバ１のプロセッサ１ａ及びメモリ１ｂに着目したＨＷ構成例を示すブロック図である。図５に例示するように、図４に示すプロセッサ１ａは、１以上（図５の例では１つ）のプロセッサ２であってよい。プロセッサ２は、複数のコア２ａ、及び、ＭＣ２ｂを備えてよい。

ＭＣ２ｂは、１以上（図５の例では１つ）のＤＲＡＭ３、及び、１以上（図５の例では１つ）のＰＭＥＭ４と、同じ（共通の）メモリチャネル５を介して接続され、ＤＲＡＭ３及びＰＭＥＭ４の双方を管理（制御）する。例えば、ＭＣ２ｂは、ＤＲＡＭ３及びＰＭＥＭ４のそれぞれに、互いに異なるアドレス範囲を対応付け、コア２ａから指定されたメモリアドレスに応じて、共有のメモリチャネル５を介して、ＤＲＡＭ３又はＰＭＥＭ４に択一的にアクセスしてよい。

換言すれば、ＭＣ２ｂは、ＤＲＡＭ３及びＰＭＥＭ４に対するプロセスによるアクセスを制御する共用のメモリコントローラの一例である。例えば、ＭＣ２ｂは、ＤＲＡＭ３に対するプロセスによるアクセスと、ＰＭＥＭ４に対するプロセスによるアクセスと、の双方で共用されてよい。

なお、プロセッサ１ａとしては、ＣＰＵに代えて、ＭＰＵ、ＧＰＵ、ＡＰＵ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ等の集積回路（ＩＣ；Integrated Circuit）が用いられてもよい。ＭＰＵはMicro Processing Unitの略称である。ＧＰＵはGraphics Processing Unitの略称であり、ＡＰＵはAccelerated Processing Unitの略称である。ＤＳＰはDigital Signal Processorの略称であり、ＡＳＩＣはApplication Specific ICの略称であり、ＦＰＧＡはField-Programmable Gate Arrayの略称である。

図４の説明に戻り、メモリ１ｂは、種々のデータやプログラム等の情報を格納するＨＷの一例である。メモリ１ｂとしては、例えばＤＲＡＭ等の揮発性メモリ、及び、ＰＭＥＭ等の不揮発性メモリの双方が挙げられる。すなわち、一実施形態に係るサーバ１は、ＤＲＡＭ及びＰＭＥＭを用いるハイブリッドメモリシステムを実現してよい。

例えば、図５に示すように、メモリ１ｂは、１つのプロセッサ２について、１以上のＤＲＡＭ３と１以上のＰＭＥＭ４とを含んでよい。ＤＲＡＭ３は、第１メモリの一例であり、ＰＭＥＭ４は、第１メモリとは処理速度の異なる（例えば低速である）第２メモリの一例である。

なお、図５の例では、説明の簡略化のため、１つのプロセッサ２にＤＲＡＭ３及びＰＭＥＭ４が１つずつ備えられるものとするが、これに限定されるものではない。例えば、１つのプロセッサ２には、ＭＣ２ｂごとに、ＤＲＡＭ３及びＰＭＥＭ４のグループ（セット）が２つ以上備えられてもよい。また、図５の例では、ＤＲＡＭ３とＰＭＥＭ４とがＭＣ２ｂにカスケード状に接続されているが、これに限定されるものではなく、バッファ等の回路を介してＤＲＡＭ３とＰＭＥＭ４とがＭＣ２ｂに並列に接続されてもよい。

図４の説明に戻り、記憶部１ｃは、種々のデータやプログラム等の情報を格納するＨＷの一例である。記憶部１ｃとしては、例えばＳＳＤ等の半導体ドライブ装置、ＨＤＤ等の磁気ディスク装置、不揮発性メモリ等の各種記憶装置が挙げられる。不揮発性メモリとしては、例えば、フラッシュメモリ、ＳＣＭ（Storage Class Memory）、ＲＯＭ（Read Only Memory）等が挙げられる。

また、記憶部１ｃは、サーバ１の各種機能の全部若しくは一部を実現するプログラム１ｇを格納してよい。例えば、サーバ１のプロセッサ１ａは、記憶部１ｃに格納されたプログラム１ｇ（制御プログラム）をメモリ１ｂに展開して実行することにより、図６に示す後述する処理部１０としての機能を実現できる。処理部１０の機能は、後述する、制御プロセス２０、及び、複数のプロセス３０の機能を含んでよい。

ＩＦ部１ｄは、図示しないネットワークとの間の接続及び通信の制御等を行なう通信ＩＦの一例である。例えば、ＩＦ部１ｄは、イーサネット（登録商標）等のＬＡＮ（Local Area Network）、或いは、光通信（例えばＦＣ（Fibre Channel；ファイバチャネル））等に準拠したアダプタを含んでよい。例えば、プログラム１ｇは、当該通信ＩＦを介して、ネットワークからサーバ１にダウンロードされ、記憶部１ｃに格納されてもよい。

Ｉ／Ｏ部１ｅは、マウス、キーボード、又は操作ボタン等の入力部、並びに、タッチパネルディスプレイ、ＬＣＤ（Liquid Crystal Display）等のモニタ、プロジェクタ、又はプリンタ等の出力部、の一方又は双方を含んでよい。

読取部１ｆは、記録媒体１ｈに記録されたデータやプログラムの情報を読み出すリーダの一例である。読取部１ｆは、記録媒体１ｈを接続可能又は挿入可能な接続端子又は装置を含んでよい。読取部１ｆとしては、例えば、ＵＳＢ（Universal Serial Bus）等に準拠したアダプタ、記録ディスクへのアクセスを行なうドライブ装置、ＳＤカード等のフラッシュメモリへのアクセスを行なうカードリーダ等が挙げられる。なお、記録媒体１ｈにはプログラム１ｇが格納されてもよく、読取部１ｆが記録媒体１ｈからプログラム１ｇを読み出して記憶部１ｃに格納してもよい。

記録媒体１ｈとしては、例示的に、磁気／光ディスクやフラッシュメモリ等の非一時的な記録媒体が挙げられる。磁気／光ディスクとしては、例示的に、フレキシブルディスク、ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disc）、ブルーレイディスク、ＨＶＤ（Holographic Versatile Disc）等が挙げられる。フラッシュメモリとしては、例示的に、ＵＳＢメモリやＳＤカード等の半導体メモリが挙げられる。

上述したサーバ１のＨＷ構成は例示である。従って、サーバ１内でのＨＷの増減（例えば任意のブロックの追加や削除）、分割、任意の組み合わせでの統合、又は、バスの追加若しくは削除等は適宜行なわれてもよい。

〔１−２−２〕機能構成例
図６は、一実施形態に係るサーバ１の機能構成例を示すブロック図である。図６に示すように、サーバ１は、一実施形態に係る制御に関する機能に着目すると、例示的に、処理部１０の機能を備えてよい。処理部１０は、図５に例示するサーバ１のプロセッサ２が、ＤＲＡＭ３又はＰＭＥＭ４に展開したプログラム１ｇを実行することにより実現されてよい。

図６に示すように、処理部１０は、例示的に、制御プロセス２０、及び、複数のプロセス３０を備えてよい。

複数のプロセス３０のそれぞれは、ＤＲＡＭ３及びＰＭＥＭ４の一方又は双方にアクセスする。プロセス３０には、サーバ１のＯＳ（Operating System）空間で動作するＯＳレベルのプロセスと、ユーザ空間で動作するユーザレベルのプロセス、例えばＯＳ上で動作するアプリケーションのプロセスと、が含まれてよい。

例えば、プロセッサ２は、コア２ａの処理リソース（資源）の競合を回避するために、各プロセス３０を互いに異なるコア２ａにより実行してよい。なお、２以上のコア２ａが１つのプロセス３０を実行してもよい。

制御プロセス２０は、複数のプロセス３０の１つであってよく、例えば、ユーザレベルのプロセスであってよい。一例として、制御プロセス２０は、ユーザレベルランタイムシステムであってよい。

制御プロセス２０は、例えば、図７に示すように、以下の（ａ）〜（ｃ）の処理を実行してよい。

（ａ）制御プロセス２０は、ＰＭＥＭ４への高頻度な書き込みを検知する。図７の例では、制御プロセス２０は、プロセッサ２において発生したＰＭＥＭ４への高頻度な書き込みを検知する（符号（ａ）参照）。

（ｂ）制御プロセス２０は、ＤＲＡＭ３にアクセスするプロセス３０を実行する第１のコア２ａ、及び、ＰＭＥＭ４に書き込みを行なうプロセス３０を実行する第２のコア２ａのうちの、少なくとも第２のコア２ａを識別する。図７の例では、制御プロセス２０は、ＤＲＡＭ３にアクセスするプロセスＡを実行するコア２ａ、及び、ＰＭＥＭ４に高頻度な書き込みを行なうプロセスＢを実行するコア２ａ、のうちの、少なくともプロセスＢを実行するコア２ａを識別する（符号（ｂ）参照）。

（ｃ）制御プロセス２０は、第２のコア２ａを制御することで、ＰＭＥＭ４への書き込み頻度を抑制する。図７の例では、制御プロセス２０は、プロセスＢを実行するコア２ａを制御することで、ＰＭＥＭ４への書き込み頻度を抑制する（符号（ｃ）参照）。

このように、一実施形態に係るサーバ１によれば、ハイブリッドメモリシステムにおいて、ＰＭＥＭ４への書き込み頻度を低下させることができ、プロセスＡとプロセスＢとの間の不公平なメモリアクセスを解消することができる。これにより、プロセスＡとプロセスＢとがＭＣ２ｂにおいて競合する場合であっても、ＭＣ２ｂにおいてプロセスＡの処理時間（処理遅延）の増加を抑制できる。

図６に示すように、制御プロセス２０は、例示的に、検知部２１、コア識別部２２、算出結果２３、ＩＤリスト２４、及び、周波数制御部２５を備えてよい。

算出結果２３及びＩＤリスト２４は、例えば、図４に示すメモリ１ｂ（図５に示すＤＲＡＭ３及び／又はＰＭＥＭ４）、並びに、記憶部１ｃの少なくとも１つが有する記憶領域に格納されてよい。以下の説明では、便宜上、算出結果２３及びＩＤリスト２４のデータ形式をテーブル形式として説明するが、これに限定されるものではなく、配列やＤＢ（Database）等の種々のデータ形式であってよい。

検知部２１は、ＰＭＥＭ４に対する高頻度な書き込みを検知する。例えば、検知部２１は、プロセッサ２のパフォーマンスカウンタの値を取得及び監視し、ＰＭＥＭ４への高頻度な書き込みを検出してよい。

一例として、検知部２１は、プロセッサ２全体でのＰＭＥＭ４に対する書き込みバンド幅（ＰＷＢＷ；PMEM Write Band Width）をパフォーマンスカウンタから取得する。ＰＷＢＷは、ＰＭＥＭ４に対するデータの書き込み状態の一例である。

パフォーマンスカウンタは、プロセッサ２に実装される性能監視用のＨＷである。パフォーマンスカウンタからの情報の取得は、既知の種々の手法により実現可能であるため、その説明を省略する。

例えば、検知部２１は、ＰＷＢＷの値が高閾値ＨＴｈ以上である場合に、ＰＷＢＷの監視結果として、ＰＭＥＭ４に対する高頻度な書き込みが発生したことを検出してよい。この場合、検知部２１は、コア識別部２２に対して、ＰＭＥＭ４への高頻度な書き込みを行なうプロセス３０を実行するコア２ａの識別を指示する。

高閾値ＨＴｈは、第４閾値の一例であり、ＰＭＥＭ４への書き込み頻度が高いときのＰＷＢＷであって、ＤＲＡＭ３の性能が大きく減少する（減少率が大きくなる）直前のＰＷＢＷであってよい。一例として、図８に示すように、ＤＲＡＭ３及びＰＭＥＭ４の各性能と、ＰＭＥＭ４への書き込み頻度との間の相関関係を参照する。なお、図８において、符号Ａ〜Ｃは図３に示す符号Ａ〜Ｃと同様のＰＷＢＷを示している。

図８の例において、ＤＲＡＭ３の性能は、ＰＭＥＭ４への書き込み頻度が符号Ａに示す頻度の場合は、符号Ｄに示す減少幅であるのに対し、符号Ｂに示す頻度では、符号Ｅに示す減少幅となる。このように、符号Ａの時点では、最大値（８０ＧＢ／ｓ）から１２％程度の性能低下であるのに対し、符号Ａから符号Ｂに頻度が増加する場合、ＤＲＡＭ３の性能が最大値から５０％程度低下する。

図８に示す例では、高閾値ＨＴｈには、符号Ａに示す書き込み頻度のときのＰＷＢＷ（符号Ｆ参照）である、“２．４ＧＢ／ｓ”が設定される。高閾値ＨＴｈとして、符号Ｆに示すＰＷＢＷが設定されることにより、ＤＲＡＭ３の性能の大幅な減少が発生する前にコア識別部２２に指示を発行でき、後述する制御によりＰＭＥＭ４への書き込み頻度の抑制を行なうことができる。

また、例えば、検知部２１は、ＰＷＢＷの値が低閾値ＬＴｈ以下である場合に、ＰＷＢＷの監視結果として、ＰＭＥＭ４においてバンド幅に余裕がある（飽和していない）ことを検出してよい。この場合、検知部２１は、周波数制御部２５に対して、プロセッサ２の１以上のコア２ａ、例えば全てのコア２ａを、ＤＲＡＭ３及びＰＭＥＭ４へのアクセス頻度を増加させることを指示してよい。当該指示は、例えば、動作周波数を増加させる、一例として最大にする指示であってもよい。

低閾値ＬＴｈは、第５閾値の一例であり、ＰＭＥＭ４への書き込み頻度が低く、ＰＭＥＭ４が低負荷であるときのＰＷＢＷである。

図８の例において、ＰＭＥＭ４への書き込み頻度が符号Ｇに示す頻度の場合は、ＤＲＡＭ３の性能は略最大値（８０ＧＢ／ｓ程度）であるのに対し、ＰＭＥＭ４の性能は最大値（３．５ＧＢ／ｓ）の約３０％となる１．０ＧＢ／ｓ程度である。

図８に示す例では、低閾値ＬＴｈには、符号Ｇに示す書き込み頻度のときのＰＷＢＷ（符号Ｈ参照）である、“１．０ＧＢ／ｓ”が設定される。低閾値ＬＴｈとして、符号Ｈに示すＰＷＢＷが設定されることにより、ＤＲＡＭ３にアクセスするプロセス３０の性能が大幅に低下しないためＰＭＥＭ４へのアクセス頻度を抑制する必要がないと判断できる。

図８（図３）に例示する相関関係は、例えば、サーバ１において、一定期間におけるＰＷＢＷとＤＲＡＭ３へのアクセスのバンド幅とをプロセッサ２単位でパフォーマンスカウンタから取得することで求められてよい。なお、ＤＲＡＭ３へのアクセスのバンド幅は、プロセス３０単位のベンチマーク結果に基づき算出されてもよい。

高閾値ＨＴｈ及び低閾値ＬＴｈのそれぞれは、サーバ１（例えば検知部２１）により、パフォーマンスカウンタから取得される値に基づき事前に設定されてもよいし、サーバ１の利用者又は管理者等により事前に設定されてもよい。

例えば、高閾値ＨＴｈには、ＤＲＡＭ３及びＰＭＥＭ４の各性能と、ＰＭＥＭ４への書き込み頻度との間の相関関係に基づき、ＰＷＢＷの最大値（図８では３．５ＧＢ／ｓ）の所定割合の値、又は、最大値よりも所定値だけ小さい値が設定されてもよい。例えば、所定割合は６０〜８０％程度、図８の例では７０％であってもよく、所定値は１．０〜１．２ＧＢ／ｓ程度、図８の例では１．１ＧＢ／ｓであってもよい。

或いは、高閾値ＨＴｈには、相関関係に基づき、ＤＲＡＭ３へのアクセスのバンド幅の最大値（図８では８０ＧＢ／ｓ）の所定割合の値、又は、最大値よりも所定値だけ小さい値が設定されてもよい。例えば、所定割合は５〜２０％程度、図８の例では１２％であってもよく、所定値は５〜２０ＧＢ／ｓ程度、一例として１０ＧＢ／ｓであってもよい。

また、例えば、低閾値ＬＴｈには、相関関係に基づき、ＰＷＢＷの最大値（図８では３．５ＧＢ／ｓ）の所定割合の値、又は、最大値よりも所定値だけ小さい値が設定されてもよい。例えば、所定割合は１０〜４０％程度、図８の例では３０％であってもよく、所定値は２．０〜３．０ＧＢ／ｓ程度、図８の例では２．５ＧＢ／ｓであってもよい。

このように、検知部２１は、ＰＭＥＭ４に対するデータの書き込み状態の監視を行ない、監視結果をコア識別部２２又は周波数制御部２５に通知する通知部の一例である。

コア識別部２２は、ＰＭＥＭ４にアクセスするコア２ａを識別する。例えば、コア識別部２２は、検知部２１からの指示の受信に応じて、複数のコア２ａの各々のパフォーマンスカウンタの値を取得し、取得した値に基づき、第１のコア２ａ、及び、第２のコア２ａのうちの少なくとも第２のコア２ａを識別する。

なお、第１のコア２ａは、ＤＲＡＭ３にアクセスするプロセス３０を実行するコア２ａである。第２のコア２ａは、ＰＭＥＭ４に書き込みを行なうプロセス３０を実行するコア２ａであって、第１制御部の一例である。

一例として、コア識別部２２は、コア２ａごとの実行命令数及びアクセス数に関するカウント情報をパフォーマンスカウンタから取得する。カウント情報は、例えば、コア２ａの識別情報の一例であるコアＩＤ（Identifier）ごとに実行命令数及びアクセス数等のカウント値が対応付けられた配列等の形式であってよい。

カウント値は、例示的に、所定の計測期間における、コア２ａごとの、実行命令数、ロード命令数、ストア命令数、ＤＲＡＭアクセス数、及び、ＰＭＥＭアクセス数を含んでよい。実行命令数は、コア２ａが実行した命令数である。ロード命令数は、実行命令数のうちのロード命令、換言すれば読み出し命令の命令数であり、ストア命令数は、実行命令数のうちのストア命令、換言すれば書き込み命令の命令数である。ＤＲＡＭアクセス数は、ＤＲＡＭ３への書き込み及び読み出しを含むアクセス数であり、ＰＭＥＭアクセス数は、ＰＭＥＭ４への書き込み及び読み出しを含むアクセス数である。

例えば、コア識別部２２は、取得したカウント情報に基づき、ストア率、ＤＲＡＭアクセス率、及び、ＰＭＥＭアクセス率の各指標を、コア２ａごとに算出し、算出した結果である算出結果２３をメモリ１ｂ等のサーバ１の記憶領域に格納してよい。

ここで、ストア率は、読み出しアクセス数に対する書き込みアクセス数の割合の一例であり、例えば、下記式（１）に従い算出されてよい。ＤＲＡＭアクセス率は、実行命令数に対するＤＲＡＭ３へのアクセス数の割合の一例であり、例えば、下記式（２）に従い算出されてよい。ＰＭＥＭアクセス率は、実行命令数に対するＰＭＥＭ４へのアクセス数の割合の一例であり、例えば、下記式（３）に従い算出されてよい。

ストア率 ＝ ストア命令数 ／ ロード命令数 （１）
ＤＲＡＭアクセス率 ＝ ＤＲＡＭアクセス数 ／ 実行命令数 （２）
ＰＭＥＭアクセス率 ＝ ＰＭＥＭアクセス数 ／ 実行命令数 （３）

図９は、算出結果２３の一例を示す図である。図９に示す例では、少なくともコアＩＤ“０”〜“３”のそれぞれについて、ストア率、ＤＲＡＭアクセス率及びＰＭＥＭアクセス率が算出されている。

コア識別部２２は、算出結果２３に基づき、ＤＲＡＭアクセス率が第１閾値よりも大きいコア２ａが存在する場合、ＰＭＥＭアクセス率が第２閾値以上であるコア２ａであって、ストア率が第３閾値以上であるコア２ａを特定する。

そして、コア識別部２２は、特定したコア２ａのリストであるＩＤリスト２４を生成し、ＩＤリスト２４に基づくＰＭＥＭ４への書き込み頻度の抑制を周波数制御部２５に指示する。

第１閾値は、例えば、“0.0”以上の値であってよい。ＤＲＡＭアクセス率が“0.0”よりも大きいコア２ａ、換言すれば、１回でもＤＲＡＭ３にアクセスするプロセス３０を実行するコア２ａは、ＰＭＥＭ４への書き込み頻度が増加した場合、ＤＲＡＭ３のバンド幅が減少し性能低下が発生し得る。

そこで、一実施形態では、例えば、性能低下の影響が比較的大きいユーザレベルのプロセス３０を実行するコア２ａが、カウント情報の集計期間に１回でもＤＲＡＭ３にアクセスする場合に、コア識別部２２による（第２の）コア２ａの識別を行なうのである。

ところで、ＯＳレベルのプロセス３０において、ユーザレベルのプロセス３０とは独立してＤＲＡＭ３へのアクセスが発生する場合がある。このため、一実施形態では、第１閾値を“0.0”に固定するのではなく、ＯＳレベルのプロセス３０により増加し得るＤＲＡＭアクセス率（例えば平均）を“0.0”に加えた値である、“0.0”「以上」の値とする。なお、ＤＲＡＭアクセス率として、ユーザレベルのプロセス３０によるＤＲＡＭ３へのアクセス率を用いることができる場合、第１閾値は“0.0”であってもよい。

第２閾値は、例えば、“0.0”以上の値であってよい。ＰＭＥＭアクセス率が“0.0”よりも大きいコア２ａ、換言すれば、１回でもＰＭＥＭ４にアクセスするプロセス３０を実行するコア２ａは、ＰＭＥＭ４への書き込み頻度を増加させ得る。

そこで、一実施形態では、例えば、性能低下の影響が比較的大きいユーザレベルのプロセス３０を実行するコア２ａについては、１回でもＰＭＥＭ４にアクセスする場合、コア識別部２２による識別対象の（第２の）コア２ａとするのである。

なお、ＯＳレベルのプロセス３０は、ＰＭＥＭ４にアクセスを行なう可能性が低い。このため、一実施形態では、第２閾値を“0.0”以上としているが、“0.0”に固定してもよい。

第３閾値は、例えば、“0.1”程度の値であってよい。上述のように、ＰＭＥＭ４は、ＤＲＡＭ３の約１／１０程度のアクセス性能であり、特に書込性能が低いため、一実施形態においては、第３閾値として“0.1”程度の値を用いるものとする。

図９の例では、コア識別部２２は、ＤＲＡＭアクセス率が第１閾値（例えば“0.0”）よりも大きいコア２ａとして、コアＩＤ“０”、“２”及び“３”を検出するため、第２のコア２ａの識別を行なうと判定する。

例えば、コア識別部２２は、ＰＭＥＭアクセス率が第２閾値（例えば“0.0”）以上であって、且つ、ストア率が第３閾値（例えば“0.1”）以上であるコア２ａとして、例えばコアＩＤ“１”及び“２”を識別する。

この場合、コア識別部２２は、コアＩＤ“１”及び“２”を含むＩＤリスト２４を生成し、周波数制御部２５への指示（通知）を行なう。

図１０は、ＩＤリスト２４の一例を示す図である。図１０に例示するように、ＩＤリスト２４には、図９に示す算出結果２３から識別されたコアＩＤ“１”及び“２”が含まれてよい。

周波数制御部２５は、ＰＭＥＭ４への書き込み頻度を抑制する。例えば、周波数制御部２５は、コア識別部２２からの指示の受信に応じて、ＩＤリスト２４に基づき、ＩＤリスト２４に含まれる第２のコア２ａのそれぞれを制御することで、ＰＭＥＭ４への書き込み頻度を抑制する。

例えば、周波数制御部２５は、第２のコア２ａの制御の一例として、第２のコア２ａの動作周波数を低下させる制御を行なうことで、ＰＭＥＭ４への書き込み頻度を抑制する。

コア２ａは、例えば、コア２ａ上に実装されたレジスタのレジスタ値に応じた動作周波数で動作する。従って、周波数制御部２５は、コア２ａごとのレジスタ値をソフトウェアにより変更することで、動作周波数をコア２ａごとに変更することが可能である。

例えば、周波数制御部２５は、レジスタ値を参照し、ＩＤリスト２４に含まれる第２のコア２ａの現在の動作周波数が、設定可能な最低動作周波数か否かを判定する。

そして、周波数制御部２５は、確認した現在の動作周波数が設定可能な最低動作周波数ではない場合、動作周波数を１段階低下させるように、レジスタ値を変更してよい。「１段階」とは、例えば、レジスタ値において変更可能な最小単位であってよく、或いは、所定の周波数、又は、コア２ａの最大動作周波数に対する所定の割合、等であってもよい。

なお、周波数制御部２５は、ＩＤリスト２４に含まれる全ての第２のコア２ａについて判定を行なうと、ＩＤリスト２４をクリア（リセット）してよい。図１０の例では、周波数制御部２５は、ＩＤリスト２４に含まれるコアＩＤ“１”及び“２”のそれぞれについて、上述した判定、及び、最低動作周波数でない場合の動作周波数の制御を行ない、ＩＤリスト２４をクリアする。

このように、コア識別部２２が、ＰＭＥＭ４に対して書き込みを行なうコア２ａを識別し、周波数制御部２５は、コア識別部２２により識別された第２のコア２ａごとに制御を行なうことで、確実にＰＭＥＭ４への書き込み頻度を抑制することができる。

また、周波数制御部２５は、検知部２１からの指示の受信に応じて、プロセッサ２内の複数のコア２ａ、例えば全てのコア２ａのそれぞれの動作周波数を増加させてよい。例えば、周波数制御部２５は、全てのコア２ａのそれぞれの動作周波数を最大にするように、コア２ａごとのレジスタ値を変更してよい。なお、周波数制御部２５は、全てのコア２ａのそれぞれの動作周波数を、１段階又は複数段階増加させるように、コア２ａごとのレジスタ値を変更してもよい。これにより、プロセッサ２の処理性能を向上させることができる。

このように、周波数制御部２５は、ＰＭＥＭ４に対するデータの書き込み状態の監視結果に応じて、ＰＭＥＭ４にアクセスする第２のコア２ａ（第１制御部）を制御することで、ＰＭＥＭ４に対するデータの書き込み頻度を抑制する抑制処理部の一例である。

以上のように、一実施形態に係るサーバ１によれば、図７に例示するように、ＤＲＡＭ３に対するアクセスを行なうプロセスＡと、ＰＭＥＭ４に対して高頻度に書き込みを行なうプロセスＢとの間で、不公平なメモリアクセスを解消できる。換言すれば、公平なメモリアクセスを実現できる。従って、プロセスＡとプロセスＢとによるＭＣ２ｂでの競合の発生を抑制でき、ＭＣ２ｂにおけるプロセスＡの処理時間（処理遅延）を低減できる。

また、周波数制御部２５は、コア２ａの制御として、コア２ａの動作周波数を低減させる。これにより、プロセッサ２の消費電力を低減させることができる。

〔１−３〕動作例
次に、図１１〜図１３を参照して、上述の如く構成された一実施形態に係るサーバ１の動作例を説明する。

〔１−３−１〕検知処理の動作例
まず、図１１を参照して、サーバ１による検知処理の動作例を説明する。図１１は、検知処理の動作例を示すフローチャートである。

図１１に例示するように、サーバ１の制御プロセス２０が起動すると、検知部２１は、パフォーマンスカウンタからＰＷＢＷを取得する（ステップＳ１）。

検知部２１は、取得したＰＷＢＷが高閾値ＨＴｈ以上か否かを判定する（ステップＳ２）。ＰＷＢＷが高閾値ＨＴｈ以上であると判定した場合（ステップＳ２でＹＥＳ）、検知部２１は、コア識別部２２にコア２ａの識別を指示することでコア識別処理を起動し（ステップＳ３）、処理がステップＳ６に移行する。

ＰＷＢＷが高閾値ＨＴｈ以上ではないと判定した場合（ステップＳ２でＮＯ）、検知部２１は、ＰＷＢＷが低閾値ＬＴｈ以下か否かを判定する（ステップＳ４）。ＰＷＢＷが低閾値ＬＴｈ以下ではないと判定した場合（ステップＳ４でＮＯ）、処理がステップＳ６に移行する。この場合、ＰＭＥＭ４への書き込み頻度に関する現状の設定は維持される。

ＰＷＢＷが低閾値ＬＴｈ以下であると判定した場合（ステップＳ４でＹＥＳ）、検知部２１は、周波数制御部２５に対して、全てのコア２ａの動作周波数を最大に設定することを指示し（ステップＳ５）、処理がステップＳ６に移行する。この場合、周波数制御部２５は、全てのコア２ａのそれぞれの動作周波数を制御するレジスタ値に、動作周波数が最大となる値を設定する。

ステップＳ６において、検知部２１は、一定時間待機し、処理がステップＳ１に移行する。

〔１−３−２〕コア識別処理の動作例
次に、図１２を参照して、図１１のステップＳ３に示すコア識別処理の動作例を説明する。図１２は、コア識別処理の動作例を示すフローチャートである。

図１２に例示するように、コア識別部２２は、パフォーマンスカウンタから、各検知部２１のカウント情報を取得する（ステップＳ１１）。カウント情報には、コア２ａごとに、実行命令数、ロード命令数、ストア命令数、ＤＲＡＭアクセス数及びＰＭＥＭアクセス数が含まれてよい。

コア識別部２２は、取得したカウント情報に基づき、各コア２ａの各指標を算出し（ステップＳ１２）、算出結果２３として記憶領域に格納する。指標としては、例えば、上述したストア率、ＤＲＡＭアクセス率及びＰＭＥＭアクセス率である。

コア識別部２２は、ＤＲＡＭアクセス率が第１閾値よりも大きいコア２ａが存在するか否かを判定する（ステップＳ１３）。ＤＲＡＭアクセス率が第１閾値よりも大きいコア２ａが存在しないと判定した場合（ステップＳ１３でＮＯ）、処理が終了する。

ＤＲＡＭアクセス率が第１閾値よりも大きいコア２ａが存在すると判定した場合（ステップＳ１３でＹＥＳ）、コア識別部２２は、ＰＭＥＭアクセス率が第２閾値以上且つストア率が第３閾値以上であるコア２ａのＩＤをＩＤリスト２４に追加する（ステップＳ１４）。

そして、コア識別部２２は、ＩＤリスト２４を周波数制御部２５に通知することで、頻度抑制処理を起動し（ステップＳ１５）、処理が終了する。

〔１−３−３〕頻度抑制処理の動作例
次に、図１３を参照して、図１２のステップＳ１５に示す頻度抑制処理の動作例を説明する。図１３は、頻度抑制処理の動作例を示すフローチャートである。

図１３に例示するように、周波数制御部２５は、コア識別部２２からＩＤリスト２４を通知されると、ＩＤリスト２４から未取得のコアＩＤを、例えばＩＤリスト２４の先頭から順に取得（抽出）する（ステップＳ２１）。

周波数制御部２５は、取得したコアＩＤのコア２ａの動作周波数を取得する（ステップＳ２２）。例えば、周波数制御部２５は、当該コア２ａのレジスタ値をソフトウェアにより参照することで、動作周波数を取得してよい。

周波数制御部２５は、取得した動作周波数が、最低動作周波数か否かを判定する（ステップＳ２３）。動作周波数が最低動作周波数であると判定した場合（ステップＳ２３でＹＥＳ）、処理がステップＳ２５に移行する。

動作周波数が最低動作周波数ではないと判定した場合（ステップＳ２３でＮＯ）、周波数制御部２５は、取得したコアＩＤのコア２ａの動作周波数を１段階低下させる（ステップＳ２４）。例えば、周波数制御部２５は、当該コア２ａのレジスタ値をソフトウェアにより変更することで、動作周波数を１段階低下させてよい。

そして、周波数制御部２５は、ＩＤリスト２４に未取得のコアＩＤが存在するか否かを判定する（ステップＳ２５）。ＩＤリスト２４に未取得のコアＩＤが存在すると判定した場合（ステップＳ２５でＹＥＳ）、処理がステップＳ２１に移行する。

ＩＤリスト２４に未取得のコアＩＤが存在しないと判定した場合（ステップＳ２５でＮＯ）、周波数制御部２５は、ＩＤリスト２４をリセットし（ステップＳ２６）、処理が終了する。

〔１−４〕変形例
上述した一実施形態に係る技術は、以下のように変形、変更して実施することができる。

一実施形態では、制御プロセス２０は、コア識別部２２が識別したコア２ａの動作周波数を低下させることで、ＰＭＥＭ４への書き込み頻度を抑制する手法を例に挙げて説明したが、これに限定されるものではない。

ＰＭＥＭ４への書き込み頻度を抑制する手法として、例えば、図１４に示すように、周波数制御部２５に代えて、頻度制限部２６が用いられてもよい。

図１４は、変形例に係るサーバ１Ａの機能構成を示すブロック図である。図１４に示すように、サーバ１Ａの処理部１０Ａにおいて、制御プロセス２０Ａは、周波数制御部２５に代えて、頻度制限部２６を備えてよい。

頻度制限部２６は、コア２ａから出力されるＰＭＥＭ４に対するアクセス要求の出力頻度を低下させる制御を行なう。例えば、頻度制限部２６は、ＩＤリスト２４に含まれるコア２ａごとに、各コア２ａによるＰＭＥＭ４へのメモリアクセス頻度を制限する。

コア２ａは、例えば、コア２ａ上に実装されたレジスタのレジスタ値、又は、ソフトウェアによるコマンド等の指示に応じて、コア２ａからＤＲＡＭ３又はＰＭＥＭ４に出力されるメモリアクセス頻度を制限することができる。従って、頻度制限部２６は、コア２ａごとのレジスタ値をソフトウェアにより変更する、又は、ソフトウェアによりコア２ａごとに制限値を通知することで、メモリアクセス頻度をコア２ａごとに変更することが可能である。

サーバ１Ａは、例えば、図１２のステップＳ１４において、コア識別部２２からＩＤリスト２４を頻度制限部２６に通知することで、ステップＳ１５に示す頻度抑制処理を、頻度制限部２６により実行してよい。なお、検知部２１及びコア識別部２２による処理、並びに、算出結果２３及びＩＤリスト２４の内容は、一実施形態と同様である。

図１５は、変形例に係る頻度抑制処理の動作例を示すフローチャートである。図１５に例示するように、頻度制限部２６は、ステップＳ２１で取得したコアＩＤのコア２ａのメモリアクセス頻度を取得する（ステップＳ３１）。

頻度制限部２６は、取得したメモリアクセス頻度が、最低値（設定可能な最低のメモリアクセス頻度）か否かを判定する（ステップＳ３２）。メモリアクセス頻度が最低値であると判定した場合（ステップＳ３２でＹＥＳ）、処理がステップＳ２５に移行する。

メモリアクセス頻度が最低値ではないと判定した場合（ステップＳ３２でＮＯ）、頻度制限部２６は、取得したコアＩＤのコア２ａのメモリアクセス頻度を１段階低下させ（ステップＳ３３）、処理がステップＳ２５に移行する。

例えば、頻度制限部２６は、当該コア２ａのレジスタ値をソフトウェアにより変更する、或いは、当該コア２ａにソフトウェアからメモリアクセス頻度の制限値を通知することで、メモリアクセス頻度を１段階低下させてよい。「１段階」とは、例えば、レジスタ値において変更可能な最小単位であってよく、或いは、所定の頻度、又は、コア２ａの最大のメモリアクセス頻度に対する所定の割合、等であってもよい。

このように、頻度制限部２６は、ＰＭＥＭ４に対するデータの書き込み状態の監視結果に応じて、ＰＭＥＭ４にアクセスする第２のコア２ａ（第１制御部）を制御することで、ＰＭＥＭ４に対するデータの書き込み頻度を抑制する抑制処理部の一例である。

以上のように、変形例に係るサーバ１Ａによっても、ＤＲＡＭ３に対するアクセスを行なうプロセスＡと、ＰＭＥＭ４に対して高頻度に書き込みを行なうプロセスＢとの間で、公平なメモリアクセスを実現できる。従って、プロセスＡとプロセスＢとによるＭＣ２ｂでの競合の発生を抑制でき、ＭＣ２ｂにおけるプロセスＡの処理時間（処理遅延）を低減できる。

また、変形例に係るサーバ１Ａによれば、コア２ａによるＰＭＥＭ４への書き込み頻度を直接的に制限することができる。これにより、コア２ａの動作周波数を低下させることでプロセッサ２の消費電力を低下させつつ間接的にＰＭＥＭ４への書き込み頻度を抑制する一実施形態よりも、プロセッサ２の処理性能の低下抑制を高速に（短時間で）実現することができる。

〔２〕その他
上述した一実施形態及び変形例に係る技術は、以下のように変形、変更して実施することができる。

例えば、図６に示すサーバ１において、制御プロセス２０の検知部２１、コア識別部２２及び周波数制御部２５の機能は、任意の組み合わせで併合してもよく、それぞれ分割してもよい。また、図１４に示すサーバ１Ａにおいて、制御プロセス２０Ａの検知部２１、コア識別部２２及び頻度制限部２６の機能は、任意の組み合わせで併合してもよく、それぞれ分割してもよい。

また、図６に示すサーバ１において、制御プロセス２０は、さらに、図１４に示す頻度制限部２６を備えてもよい。この場合、周波数制御部２５及び頻度制限部２６は、それぞれに設定された割合に応じた制御量で、周波数制御部２５及び頻度制限部２６の双方がＩＤリスト２４に含まれるコア２ａに対して制御を行なってもよい。或いは、事前の設定、又は、算出結果２３に応じて、コア２ａごとに、周波数制御部２５及び頻度制限部２６のうちのいずれか一方が制御を行なってもよい。これらによっても、一実施形態又は変形例と同様の効果を奏することができる。

〔３〕付記
以上の実施形態及び変形例に関し、さらに以下の付記を開示する。

（付記１）
第１メモリと、
前記第１メモリとは処理速度の異なる第２メモリと、
プロセッサと、を備え、
前記プロセッサは、
前記第１メモリ及び前記第２メモリと接続され、前記第１メモリ及び前記第２メモリに対するアクセスを制御する共用のメモリコントローラと、
前記第１メモリ又は前記第２メモリにアクセスする複数の制御部と、
前記第２メモリに対するデータの書き込み状態の監視結果に応じて、前記複数の制御部のうちの前記第２メモリにアクセスする第１制御部を制御することで、前記第２メモリに対する前記データの書き込み頻度を抑制する抑制処理部と、
を備える、情報処理装置。

（付記２）
前記第１制御部の制御は、前記第１制御部の動作周波数を低下させる制御である、
付記１に記載の情報処理装置。

（付記３）
前記第１制御部の制御は、前記第１制御部から出力される前記第２メモリに対するアクセス要求の出力頻度を低下させる制御である、
付記１に記載の情報処理装置。

（付記４）
前記抑制処理部は、実行命令数に対する前記第１メモリへのアクセス数の割合が第１閾値よりも大きい制御部が存在する場合、実行命令数に対する前記第２メモリへのアクセス数の割合が第２閾値以上である前記第１制御部であって、読み出しアクセス数に対する書き込みアクセス数の割合が第３閾値以上である前記第１制御部を特定する、
付記１〜付記３のいずれか１項に記載の情報処理装置。

（付記５）
前記書き込み状態は、前記第２メモリに対する書き込みバンド幅であり、
前記書き込み頻度の抑制は、前記監視結果が、前記書き込みバンド幅が第４閾値以上であることを示す場合に実行される、
付記１〜付記４のいずれか１項に記載の情報処理装置。

（付記６）
前記抑制処理部は、前記監視結果が、前記第２メモリに対する前記書き込みバンド幅が前記第４閾値よりも小さい第５閾値以下であることを示す場合に、前記複数の制御部のそれぞれの動作周波数を増加させる、
付記５に記載の情報処理装置。

（付記７）
第１メモリと、
前記第１メモリとは処理速度の異なる第２メモリと、
前記第１メモリ及び前記第２メモリと接続され、前記第１メモリ及び前記第２メモリに対するアクセスを制御する共用のメモリコントローラと、前記第１メモリ又は前記第２メモリにアクセスする複数の制御部と、を有するプロセッサと、
を備えるコンピュータに、
前記第２メモリに対するデータの書き込み状態の監視結果に応じて、前記複数の制御部のうちの前記第２メモリにアクセスする第１制御部を制御することで、前記第２メモリに対する前記データの書き込み頻度を抑制する、
処理を実行させる、制御プログラム。

（付記８）
前記第１制御部の制御は、前記第１制御部の動作周波数を低下させる制御である、
付記７に記載の制御プログラム。

（付記９）
前記第１制御部の制御は、前記第１制御部から出力される前記第２メモリに対するアクセス要求の出力頻度を低下させる制御である、
付記７に記載の制御プログラム。

（付記１０）
前記コンピュータに、
実行命令数に対する前記第１メモリへのアクセス数の割合が第１閾値よりも大きい制御部が存在する場合、実行命令数に対する前記第２メモリへのアクセス数の割合が第２閾値以上である前記第１制御部であって、読み出しアクセス数に対する書き込みアクセス数の割合が第３閾値以上である前記第１制御部を特定する、
処理を実行させる、付記７〜付記９のいずれか１項に記載の制御プログラム。

（付記１１）
前記書き込み状態は、前記第２メモリに対する書き込みバンド幅であり、
前記監視結果が、前記書き込みバンド幅が第４閾値以上であることを示す場合に、前記書き込み頻度を抑制する、
処理を前記コンピュータに実行させる、
付記７〜付記１０のいずれか１項に記載の制御プログラム。

（付記１２）
前記コンピュータに、
前記監視結果が、前記第２メモリに対する前記書き込みバンド幅が前記第４閾値よりも小さい第５閾値以下であることを示す場合に、前記複数の制御部のそれぞれの動作周波数を増加させる、
処理を実行させる、
付記１１に記載の制御プログラム。

１、１Ａ サーバ
２ プロセッサ
２ａ コア
２ｂ ＭＣ
２ｃ、３０ プロセス
１０、１０Ａ 処理部
２０、２０Ａ 制御プロセス
２１ 検知部
２２ コア識別部
２３ 算出結果
２４ ＩＤリスト
２５ 周波数制御部
２６ 頻度制限部
３ ＤＲＡＭ
４ ＰＭＥＭ
５ メモリチャネル

Claims (7)

1. 第１メモリと、
   前記第１メモリとは処理速度の異なる第２メモリと、
   プロセッサと、を備え、
   前記プロセッサは、
   前記第１メモリ及び前記第２メモリと接続され、前記第１メモリ及び前記第２メモリに対するアクセスを制御する共用のメモリコントローラと、
   前記第１メモリ又は前記第２メモリにアクセスする複数の制御部と、
   前記第２メモリに対するデータの書き込み状態の監視結果に応じて、前記複数の制御部のうちの前記第２メモリにアクセスする第１制御部を制御することで、前記第２メモリに対する前記データの書き込み頻度を抑制する抑制処理部と、
   を備える、情報処理装置。
2. 前記第１制御部の制御は、前記第１制御部の動作周波数を低下させる制御である、
   請求項１に記載の情報処理装置。
3. 前記第１制御部の制御は、前記第１制御部から出力される前記第２メモリに対するアクセス要求の出力頻度を低下させる制御である、
   請求項１に記載の情報処理装置。
4. 前記抑制処理部は、実行命令数に対する前記第１メモリへのアクセス数の割合が第１閾値よりも大きい制御部が存在する場合、実行命令数に対する前記第２メモリへのアクセス数の割合が第２閾値以上である前記第１制御部であって、読み出しアクセス数に対する書き込みアクセス数の割合が第３閾値以上である前記第１制御部を特定する、
   請求項１〜請求項３のいずれか１項に記載の情報処理装置。
5. 前記書き込み状態は、前記第２メモリに対する書き込みバンド幅であり、
   前記書き込み頻度の抑制は、前記監視結果が、前記書き込みバンド幅が第４閾値以上であることを示す場合に実行される、
   請求項１〜請求項４のいずれか１項に記載の情報処理装置。
6. 前記抑制処理部は、前記監視結果が、前記第２メモリに対する前記書き込みバンド幅が前記第４閾値よりも小さい第５閾値以下であることを示す場合に、前記複数の制御部のそれぞれの動作周波数を増加させる、
   請求項５に記載の情報処理装置。
7. 第１メモリと、
   前記第１メモリとは処理速度の異なる第２メモリと、
   前記第１メモリ及び前記第２メモリと接続され、前記第１メモリ及び前記第２メモリに対するアクセスを制御する共用のメモリコントローラと、前記第１メモリ又は前記第２メモリにアクセスする複数の制御部と、を有するプロセッサと、
   を備えるコンピュータに、
   前記第２メモリに対するデータの書き込み状態の監視結果に応じて、前記複数の制御部のうちの前記第２メモリにアクセスする第１制御部を制御することで、前記第２メモリに対する前記データの書き込み頻度を抑制する、
   処理を実行させる、制御プログラム。

Images