JP2021141489A - Transmitting device, receiving device, transmitting method, and receiving method - Google Patents
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Abstract
Description
本発明は、送信装置、受信装置、送信方法、および、受信方法に関する。 The present invention relates to a transmitting device, a receiving device, a transmitting method, and a receiving method.
装置間の通信において、性質の異なる情報、例えば、他装置に送る実データと、装置の状態情報に関するデータ、を１つの伝送媒体にて送る必要が生じる場合がある。このような場合、通常、実データの送信量と状態情報のデータの送信量には大きな違いがあることが一般的である。そのため、実データの送信においては高速での送信速度が必要になる一方、状態情報に関するデータ送信では実データでの送信速度に比べ低速での送信速度で十分なことがある。 In communication between devices, it may be necessary to send information having different properties, for example, actual data to be sent to another device and data related to state information of the device in one transmission medium. In such a case, it is common that there is usually a large difference between the amount of actual data transmitted and the amount of state information data transmitted. Therefore, while the transmission speed of the actual data is required to be high, the transmission speed of the data related to the state information may be sufficient at a lower speed than the transmission speed of the actual data.
このような異なる性質の２つの情報をデータ量の多い高速データ、データ量の少ない低速データとして送信する方法として、高速データの伝送媒体を使って、装置の状態情報を示す低速データを伝送する方法である。この場合、装置の状態情報を伝送する時は、本来伝送するデータと装置の状態情報とを時分割して伝送する。この送信方法では、装置の状態情報を伝送するための専用の伝送媒体は必要ないが、装置の状態情報を時分割にてデータの伝送媒体を使って伝送するため、本来伝送するデータのデータ伝送効率が悪化する。 As a method of transmitting these two pieces of information having different properties as high-speed data having a large amount of data and low-speed data having a small amount of data, a method of transmitting low-speed data indicating device status information using a high-speed data transmission medium. Is. In this case, when transmitting the state information of the device, the data to be originally transmitted and the state information of the device are transmitted in a time-division manner. This transmission method does not require a dedicated transmission medium for transmitting the device status information, but since the device status information is transmitted using the data transmission medium in a time-divided manner, the data transmission of the originally transmitted data is performed. Efficiency deteriorates.
特許文献１は、1ビットの信号を2ビットに変換して送信するCMI（Code Mark Inversion）符号の伝送を利用した低速データの送信方法を開示する。すなわち、特許文献１は、1ビットを2ビットに変化する方法を、低速データのビット値に応じてオリジナルのCMIから変更して送信することで、高速データに低速データを重畳して送信する方法を開示する。また、特許文献１は、その変更規則を受信側で識別して低速データを復元することを開示する。
特許文献２は、６４ビット幅のデータが互いに同時に変化したビットの数が所定の閾値を超えた場合、データをビット毎の極性を反転させて出力し、それ以外の場合、極性を反転させずに出力することを開示する。また、特許文献２は、出力されたデータと、変化したビットの数が閾値を超えたかどうかを示す反転指示信号とエラー訂正符号を送信することを開示する。さらに、特許文献２には、エラー符号訂正が行われた反転指示信号が変化したビットの数が閾値を超えたことを示す場合、エラー符号訂正が行われたデータをビット毎の極性を反転させて出力し、それ以外の場合、エラー符号訂正が行われたデータを出力することを開示する。
In
ところで、特許文献２の反転指示信号は、６４ビット幅のデータの極性反転に関する情報であり、前述の高速データに対する低速データという関係ではない。特許文献１に開示の送信方法では、前述の高速データに対して低速データを重畳して送信しようとするものであるが、データ伝送時にエラーが発生した場合、本来のCMIで符号化したデータも、低速データも復元できなくなってしまう問題がある。
そこでこの発明は、上記課題を解決する送信装置、受信装置、送信方法、および、受信方法を提供することを目的としている。
By the way, the inversion instruction signal of
Therefore, an object of the present invention is to provide a transmitting device, a receiving device, a transmitting method, and a receiving method that solve the above problems.
本発明の第１の態様によれば、送信装置は、送信単位のデータを変換するための変換法則で、低速データのｎビットのビット列にそれぞれ対応する２のｎ乗個の前記変換法則であって、かつ、前記２のｎ乗個の変換法則がそれぞれ異なる前記変換法則を備え、エラー訂正の処理単位となる高速データに該高速データのエラー訂正符号が含まれた送信単位のデータを、前記低速データのｎビットのビット列に対応する前記変換法則に基づき変換して送信データを生成する変換器を備える。 According to the first aspect of the present invention, the transmission device is a conversion law for converting data in a transmission unit, and is the conversion law of 2 to the nth power corresponding to each n-bit bit string of low-speed data. Moreover, the data of the transmission unit in which the error correction code of the high-speed data is included in the high-speed data which is the processing unit of error correction and has the conversion law in which the n-th power conversion law of 2 is different from each other is described. A converter for generating transmission data by converting based on the conversion law corresponding to an n-bit bit string of low-speed data is provided.
本発明の第２の態様によれば、第１の態様に記載の送信装置より送信されたデータを受信する受信装置は、前記送信装置の２のｎ乗個の変換法則にそれぞれ対応して逆変換をするための２のｎ乗個の逆変換法則のそれぞれに基づいて受信データを逆変換し、２のｎ乗個の逆変換データを出力する逆変換器と、前記２のｎ乗個の逆変換データのそれぞれを、前記送信装置で用いられたエラー訂正方法に対応したエラー訂正処理を行いて、エラー訂正処理後の２のｎ乗個のエラー訂正データを出力するとともに、２のｎ乗個のエラー訂正に関する結果を出力するエラー訂正器と、前記２のｎ乗個のエラー訂正に関する結果から、エラー訂正処理可能であった前記逆変換データに対応する逆変換法則を特定し、前記送信装置における低速データのｎビットのビット列にそれぞれ対応した２のｎ乗個の変換法則に対する逆変換法則の対応関係に基づいて、前記特定した逆変換法則に対応する前記ｎビットのビット列を低速データとして出力する判定器と、前記２のｎ乗個のエラー訂正データより、前記判定器で特定された逆変換法則にてエラー訂正処理されたエラー訂正データを高速データとして出力する選択器と、を備える。 According to the second aspect of the present invention, the receiving device that receives the data transmitted from the transmitting device according to the first aspect reverses each of the two nth power conversion rules of the transmitting device. A reverse converter that reverse-converts received data based on each of the 2 n-th power inverse conversion rules for conversion and outputs 2 n-th power inverse conversion data, and the above-mentioned 2 n-th power inverse converter. Each of the inverse conversion data is subjected to error correction processing corresponding to the error correction method used in the transmission device, and 2 to the nth power error correction data after the error correction processing is output, and 2 to the nth power is output. From the error corrector that outputs the results related to the number of error corrections and the result related to the nth power error correction of 2, the inverse conversion rule corresponding to the inverse conversion data that could be error-corrected is specified, and the transmission is performed. Based on the correspondence of the inverse conversion law to the conversion law of 2 to the nth power corresponding to the n-bit bit string of the low-speed data in the device, the n-bit bit string corresponding to the specified inverse conversion law is used as the low-speed data. It is provided with a determination device to output, and a selector to output error correction data processed by the inverse conversion law specified by the determination device as high-speed data from the 2 nth power error correction data. ..
本発明の第３の態様によれば、送信方法は、送信単位のデータを変換するための変換法則で、低速データのｎビットのビット列にそれぞれ対応する２のｎ乗個の前記変換法則であって、かつ、前記２のｎ乗個の変換法則がそれぞれ異なる前記変換法則を備え、エラー訂正の処理単位となる高速データに該高速データのエラー訂正符号が含まれた送信単位のデータを、前記低速データのｎビットのビット列に対応する前記変換法則に基づき変換して送信データを生成する。 According to the third aspect of the present invention, the transmission method is a conversion law for converting data in a transmission unit, and is the conversion law of 2 to the nth power corresponding to each n-bit bit string of low-speed data. Moreover, the data of the transmission unit in which the error correction code of the high-speed data is included in the high-speed data which is the processing unit of error correction and has the conversion law in which the n-th power conversion law of 2 is different from each other is described. Transmission data is generated by conversion based on the conversion law corresponding to the n-bit bit string of low-speed data.
本発明の第４の態様によれば、第３の態様に記載の送信方法より送信されたデータを受信する受信方法であって、前記送信方法の２のｎ乗個の変換法則にそれぞれ対応して逆変換をするための２のｎ乗個の逆変換法則のそれぞれに基づいて受信データを逆変換し、２のｎ乗個の逆変換データを出力し、前記２のｎ乗個の逆変換データのそれぞれを、前記送信方法で用いられたエラー訂正方法に対応したエラー訂正処理を行いて、エラー訂正処理後の２のｎ乗個のエラー訂正データを出力するとともに、２のｎ乗個のエラー訂正に関する結果を出力し、前記２のｎ乗個のエラー訂正に関する結果から、エラー訂正処理可能であった前記逆変換データに対応する逆変換法則を特定し、前記送信方法における低速データのｎビットのビット列にそれぞれ対応した２のｎ乗個の変換法則に対する逆変換法則の対応関係に基づいて、前記特定した逆変換法則に対応する前記ｎビットのビット列を低速データとして出力し、前記２のｎ乗個のエラー訂正データより、前記判定により特定された逆変換法則にてエラー訂正処理されたエラー訂正データを高速データとして出力する。 According to the fourth aspect of the present invention, it is a receiving method for receiving the data transmitted by the transmitting method described in the third aspect, and corresponds to the conversion law of 2 to the nth power of the transmitting method. The received data is inversely converted based on each of the 2 n-th power inverse conversion rules for performing the inverse conversion, and the 2 n-th power inverse conversion data is output, and the 2 n-th power inverse conversion is performed. Each piece of data is subjected to error correction processing corresponding to the error correction method used in the transmission method, and 2 nth power error correction data after the error correction processing is output, and 2 nth power pieces of data are output. The result related to the error correction is output, and from the result related to the nth power of the error correction, the inverse conversion rule corresponding to the inverse conversion data that can be error-corrected is specified, and n of the low-speed data in the transmission method. Based on the correspondence of the inverse conversion law to the conversion law of 2 to the nth power corresponding to each bit string of the bits, the n-bit bit string corresponding to the specified inverse conversion law is output as low-speed data, and the above 2 From the n-th power error correction data, the error correction data that has been error-corrected according to the inverse conversion law specified by the determination is output as high-speed data.
本発明によれば、送信時において、エラー訂正の処理単位となる高速データに高速データのエラー訂正符号が含まれた送信単位のデータを、低速データのｎビットのビット列に対応する変換法則に基づき変換して送信データを生成する。また、受信時には、２のｎ乗個のエラー訂正データの処理結果に基づき２のｎ乗個の逆変換法則のいずれか特定し、特定した逆変換法則に対応するｎビットのビット列を低速データとして出力する。また、受信時に特定された逆変換法則にてエラー訂正処理されたエラー訂正データを高速データとして出力する。これにより、高速データの送信に影響を与えないで低速データを送信する際にエラーの検出ができ、かつ、データ伝送時にエラーが発生した場合でもエラー訂正ができる範囲にて高速データも低速データも復元できる、という効果が得られる。 According to the present invention, at the time of transmission, the data of the transmission unit in which the error correction code of the high-speed data is included in the high-speed data which is the processing unit of the error correction is based on the conversion law corresponding to the n-bit bit string of the low-speed data. Convert and generate transmission data. Further, at the time of reception, one of the 2 nth inverse conversion rules is specified based on the processing result of 2 nth error correction data, and the n-bit bit string corresponding to the specified inverse transformation law is set as low-speed data. Output. In addition, the error correction data that has been error-corrected according to the inverse transformation law specified at the time of reception is output as high-speed data. As a result, it is possible to detect an error when transmitting low-speed data without affecting the transmission of high-speed data, and even if an error occurs during data transmission, both high-speed data and low-speed data can be corrected. The effect of being able to restore is obtained.
以下、本発明の一実施形態による送信装置、受信装置を図面を参照して説明する。図１は、送信装置１の構成の概要を示す図である。以下において、本来、高速で伝送するデータを高速データとし、高速データよりも低速で伝送するデータを低速データとする。
Hereinafter, a transmitting device and a receiving device according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram showing an outline of the configuration of the
図１において、送信装置１は、高速データ、低速データの入力を受け、データの変換処理を行い、送信データを生成して送信する。送信装置１は、エラー訂正符号化器１１、変換器１２を備える。
In FIG. 1, the
エラー訂正符号化器１１は、高速データの入力を受け、入力された高速データに対して、エラー訂正の処理単位毎にエラー訂正のためのエラー訂正符号（ＥＣＣ：Error Correction Code）を生成する。また、エラー訂正符号化器１１は、エラー訂正の処理単位となる高速データにエラー訂正符号を加えた送信単位データを出力する。
The
変換器１２は、エラー訂正符号化器１１からの送信単位データの入力を受けるとともに、低速データの入力を受ける。また、変換器１２は、送信単位データを低速データに即して符号化し、送信データを生成する。送信装置１は、生成された送信データを出力する。
The
図２は、受信装置２の構成の概要を示す図である。受信データを入力し、処理することで、送信装置１からの高速データ、低速データの再構成をして出力する。受信装置２は、逆変換器２１、エラー訂正器２２、判定器２３、選択器２４を備える。
FIG. 2 is a diagram showing an outline of the configuration of the receiving
逆変換器２１は、送信データの入力を受け、送信装置１の変換器１２で行われた変換処理に対する逆変換処理を行い、変換処理後のデータを出力する。
エラー訂正器２２は、エラー訂正器０・２２−０、エラー訂正器１・２２−１を備える。エラー訂正器０・２２−０とエラー訂正器１・２２−１とは同じ機能を備える。エラー訂正器０・２２−０とエラー訂正器１・２２−１は、入力されたデータよりエラー訂正符号を削除するとともに、エラー訂正符号を用いたエラー検出、エラー訂正処理を行い、処理後のデータを出力する。また、エラー訂正器０・２２−０とエラー訂正器１・２２−１は、エラー検出・訂正可能、エラー検出・訂正不可能、といったエラー訂正処理に関する結果も出力する。エラー訂正器０・２２−０は、受信データに対してエラー訂正処理を行なう。一方、エラー訂正器１・２２−１は、逆変換器２１からの出力データに対してエラー訂正処理を行なう。
The
判定器２３は、エラー訂正器０・２２−０とエラー訂正器１・２２−１からのエラー訂正処理に関する結果を入力する。そして、判定器２３は、エラー訂正に関する結果から低速データのビット値が“０”か、“１”か、を決定して低速データとして出力する。また、判定器２３は、判定結果を選択器２４に出力する。
The
選択器２４は、判定器２３による判定結果に基づき、エラー訂正器０・２２−０とエラー訂正器１・２２−１とのいずれか一方からの出力を高速データとして出力する。
The
送信装置１の動作について図を用いてより具体的に説明する。図３は、送信装置１の動作を示す図である。図３を用いた説明において、図４に示す送信装置１によるデータの処理の一例を示しつつ説明する。
The operation of the
処理されるデータの一例として、図４に示すように、高速データの構成は、データをＢ０からＢ７の８バイトとし、この８バイトをエラー訂正の処理単位とする。
エラー訂正符号は、１バイトエラー訂正２バイトエラー検出とし、エラー訂正のためのエラー訂正符号は、Ｃ０からＣ２の３バイトとする。
また、送信装置１の変換器１２は、低速データとして“０”を送信する時は、エラー訂正符号化器１１からの出力の全ビットを非反転したデータを送信データとして出力する。また、変換器１２は、低速データとして“１”を送信する時は、エラー訂正符号化器１１からの出力の全ビットを非反転したデータを送信データとして出力する。
なお、図４において、送信データとして記した（Ｂ０、Ｂ１、Ｂ２、・・・Ｂ７、Ｃ０、Ｃ１、Ｃ２）は非反転、
As an example of the data to be processed, as shown in FIG. 4, in the configuration of high-speed data, the data is 8 bytes from B0 to B7, and these 8 bytes are used as the error correction processing unit.
The error correction code is 1-byte error correction, 2-byte error detection, and the error correction code for error correction is 3 bytes from C0 to C2.
Further, when the
In FIG. 4, (B0, B1, B2, ... B7, C0, C1, C2) described as transmission data are non-inverted.
は反転を示す。 Indicates inversion.
送信装置１に高速データ、低速データが入力されるとことにより、送信装置１は処理を開始する。
When the high-speed data and the low-speed data are input to the
エラー訂正符号化器１１は、訂正符号化の処理単位となる高速データの入力を受け、エラー訂正符号則となるエラー訂正、エラー検出に従い、エラー訂正符号を生成する。また、エラー訂正符号化器１１は、処理単位となる高速データに対してエラー訂正符号を付加して、送信単位のデータとして出力する（ステップＳ１１）。エラー訂正符号化器１１からの送信単位のデータは、変換器１２に対して出力される。
The
図４の例では、エラー訂正符号化器１１は、訂正符号化の処理単位となる８バイトの高速データ（Ｂ０、Ｂ１、Ｂ２、・・・、Ｂ７）の入力を受ける。エラー訂正符号化器１１は、入力される高速データに対して、エラー訂正符号則となる１バイトエラー訂正２バイトエラー検出に従い、３バイトのエラー訂正符号（Ｃ０、Ｃ１、Ｃ２）を生成する。また、エラー訂正符号化器１１は、８バイトの高速データに対して３バイトのエラー訂正符号を付加して、１１バイトのデータを送信単位のデータ（Ｂ０、Ｂ１、Ｂ２、・・・、Ｂ７、Ｃ０，Ｃ１，Ｃ２）として出力する。
In the example of FIG. 4, the
変換器１２は、送信する低速データの入力を受け、入力される低速データのビット値が“１”であるか否かを判断する（ステップＳ１２）。
The
変換器１２は、低速データのビット値が“１”の場合（ステップＳ１２：ＹＥＳ）、エラー訂正符号化器１１からの送信単位のデータの全ビットを反転する（ステップＳ１３）。また、変換器１２は、全ビットが反転された送信単位のデータを、送信データとして生成する。送信装置１は、生成された送信データを送信する（ステップＳ１４）。
When the bit value of the low-speed data is “1” (step S12: YES), the
一方、低速データのビット値が“１”でない場合（ステップＳ１２：ＮＯ）、変換器１２は、エラー訂正符号化器１１からの送信単位のデータをそのまま、送信データとして生成する。そして、送信装置１は、変換器１２にて生成された送信データを送信する（ステップＳ１４）。すなわち、変換器１２は、エラー訂正符号化器１１からの送信単位のデータに対する処理は行わず（全ビット非反転）、エラー訂正符号化器１１からの送信単位のデータをそのまま、送信データとする。
On the other hand, when the bit value of the low-speed data is not "1" (step S12: NO), the
図４の例では、低速データのビット値が“１”の場合には、 In the example of FIG. 4, when the bit value of the low-speed data is “1”,
の１１バイトの反転されたデータが送信装置１より送信データとして出力される。
The 11-byte inverted data of is output from the
また、低速データのビット値が“１”でない場合には、（Ｂ０、Ｂ１、Ｂ２、・・・、Ｂ７、Ｃ０，Ｃ１，Ｃ２）の１１バイトの非反転のデータが送信装置１より送信データとして出力される。
If the bit value of the low-speed data is not "1", the 11-byte non-inverting data of (B0, B1, B2, ..., B7, C0, C1, C2) is transmitted from the
送信装置１は、更に送信すべきデータがあるか判断を行い、送信すべきデータがある場合（ステップＳ１５：ＹＥＳ）、ステップＳ１１に戻る。 一方、送信装置１は、送信すべきデータがない場合（ステップＳ１５：ＮＯ）、送信処理を終了する。
The
以上、説明したように、送信装置１では、低速データとしてビット“０”を送信する時は、送信単位データを非反転で、低速データとしてビット“１”を送信する時は、送信単位データを反転して送信する。受信側では、受信したデータが、非反転か、反転かを識別することによって、低速データを検出することができる。
As described above, in the
なお、図４の例では、送信装置１は、高速データ８バイトに対して、低速データ１ビットが送信可能となる。送信データの送信速度に対して、低速データの送信速度がさらに遅くてもよい場合、予め決められた送信ルールに従い、訂正符号化の処理単位となる高速データの変換処理を行ってもよい。例えば、予め決められた送信ルールの一例として、低速データの送信ビットの変化があるまで、同じビット値の状態で、訂正符号化の処理単位となる高速データの変換処理を行ってもよい。この場合、送信装置１、受信装置２は、データの送受信開始前に、高速データと低速データの送信レート、あるいは、高速データと低速データの送信レートの比に関する情報など、高速データと低速データの送信ルールの交換を行ってもよい。
In the example of FIG. 4, the
予め決められた送信ルールの一例として、低速データの送信ビットの変化があるまで、同じビット値の状態で、訂正符号化の処理単位となる高速データの変換処理を行う場合、一例としては以下のようになる。高速データが８バイトで高速データ１６バイトの処理の間に、低速データ１ビットを送信する際、訂正符号化の処理単位となる高速データ８バイトを２度処理する間、低速データ１ビットの値が同じとして、変換器１２で処理を行うようにする。
As an example of a predetermined transmission rule, when high-speed data conversion processing, which is a processing unit of correction coding, is performed with the same bit value until the transmission bit of low-speed data changes, the following is an example. Will be. When transmitting 1 bit of low-speed data while processing 8 bytes of high-speed data and 16 bytes of high-speed data, the value of 1 bit of low-speed data while processing 8 bytes of high-speed data, which is the processing unit of correction coding, twice. Is the same, so that the
次に、受信装置２の動作について図を用いてより具体的に説明する。図５は、受信装置２の動作を示す図である。図５を用いた説明において、図６に示す受信装置２によるデータの処理の一例を示しつつ説明する。図６における例では、図４同様、エラー訂正の処理単位となる高速データが８バイトでエラー訂正のための符号が３バイトであるものとする。また、図６の例では、送信装置１からのデータは、１１バイト（８バイト＋３バイト）単位の送信データとして処理される。また、図６では、送信装置から１１バイト単位の送信データが時刻ｔ０〜ｔ１１まで送られる例とする。
Next, the operation of the receiving
受信装置２は、送信装置１からのデータの受信により処理を開始する。
The receiving
受信装置２は、受信データを２系統に分岐する。受信装置２は、第１の系統の受信データは低速データのビット値が“０”であることを期待した処理を、第２の系統の受信データは低速データのビット値が“１”であることを期待した処理をおこなう。すなわち、第２の系統の受信データは逆変換器２１に入力され、逆変換器２１は、入力された受信データの全ビットを反転する処理を行い、逆変換データとして出力する（ステップS２１）。
The receiving
第１の系統の受信データは、低速データのビット値が“０”を期待した系統である。低速データのビット値が“０”の時は、高速データを非反転で送信しているので、受信装置２は、受信データを非反転、つまり、受信データをそのままエラー訂正器０・２２−０に入力する。エラー訂正器０・２２−０は、受信データに含まれるエラー訂正符号に相当するデータを利用してエラーがあるかどうかを確認するとともに、エラー訂正可能であればエラー訂正をおこなう（ステップS２２）。
The received data of the first system is a system in which the bit value of the low-speed data is expected to be "0". When the bit value of the low-speed data is "0", the high-speed data is transmitted non-inverted, so that the receiving
図６において、１１バイトの受信データから３バイトのエラー訂正符号を利用したエラー訂正処理を行い、エラー訂正符号を外して、残りの８バイトのデータをエラー訂正データとして出力する。図６の例では、エラー訂正器０・２２−０（ECC0）から出力される８バイトのデータを（Ｄ０、Ｄ１、Ｄ２、・・・Ｄ６、Ｄ７）として示している。 In FIG. 6, an error correction process using a 3-byte error correction code is performed from the 11-byte received data, the error correction code is removed, and the remaining 8-byte data is output as error correction data. In the example of FIG. 6, 8-byte data output from the error corrector 0.22-0 (ECC0) is shown as (D0, D1, D2, ... D6, D7).
エラー訂正器０・２２−０は、エラー訂正データを選択器２４に出力する。また、エラー訂正器０・２２−０は、訂正可能であったか、訂正不可能であったかを示すエラー情報を判定器２３に出力する。なお、「訂正可能」とは、エラー訂正符号を用いることによりエラー訂正不要でることを確認した場合と訂正可能でエラー訂正をした場合を含む。「訂正不可能」とはエラー訂正符号を用いることによるエラー訂正ができない場合を言う。
The error corrector 0.22-0 outputs the error correction data to the
逆変換器２１からの出力される逆変換データは、エラー訂正器１・２２−１に入力される。エラー訂正器１・２２−１は、逆変換データに含まれるエラー訂正符号に相当するデータを利用してエラーがあるかどうかを確認するとともに、エラー訂正可能であればエラー訂正をおこなう（ステップS２３）。
The reverse conversion data output from the
図６において、１１バイトの逆変換データから３バイトのエラー訂正符号を利用したエラー訂正処理を行い、エラー訂正符号を外して、残りの８バイトのデータをエラー訂正データとして出力する。図６の例では、エラー訂正器１・２２−１（ECC1）から出力される８バイトのデータを（Ｅ０、Ｅ１、Ｅ２、・・・Ｅ６、Ｅ７）として示している。 In FIG. 6, error correction processing using a 3-byte error correction code is performed from the 11-byte inverse conversion data, the error correction code is removed, and the remaining 8-byte data is output as error correction data. In the example of FIG. 6, 8-byte data output from the error corrector 1.22-1 (ECC1) is shown as (E0, E1, E2, ... E6, E7).
また、エラー訂正器１・２２−１は、エラー訂正データを選択器２４に出力する。また、エラー訂正器１・２２−１は、訂正可能であったか、訂正不可能であったかを示すエラー情報を判定器２３に出力する。
Further, the error correctors 1.22-1 output the error correction data to the
判定器２３は、エラー訂正器０・２２−０およびエラー訂正器１・２２−１からのエラー情報を基に、訂正可能なエラーが発生していない側がどちらのエラー訂正器を特定し、訂正可能な側のエラー訂正器を示す情報を選択器２４路に出力する。また、判定器２３は、特定結果に基づき、低速データのビット値を出力する（ステップＳ２４）。すなわち、判定器２３は、エラー訂正器０・２２−０が訂正可能であったならば、低速データのビット値として“０”を、エラー訂正器１・２２−１が訂正可能であったならば、低速データのビット値として“１”を出力する。
Based on the error information from the error corrector 0.22-0 and the error corrector 1.22-1, the
図６の例では、エラー訂正器０・２２−０（ＥＣＣ０）からのエラー訂正データにおいて、エラー訂正できなかった８バイトのエラー訂正データを黒く示している。また、エラーなしあるいはエラーの検出がされたが訂正できた場合の８バイトのエラー訂正データを白く示している。
同様に、エラー訂正器１・２２−１（ＥＣＣ１）からのエラー訂正データにおいて、エラー訂正できなかった８バイトのエラー訂正データを黒く示している。また、エラーなしあるいはエラーの検出がされたが訂正できた場合の８バイトのエラー訂正データを白く示している。
In the example of FIG. 6, in the error correction data from the error corrector 0.22-0 (ECC0), the 8-byte error correction data that could not be error-corrected is shown in black. In addition, 8-byte error correction data when there is no error or when an error is detected but can be corrected is shown in white.
Similarly, in the error correction data from the error corrector 1.22-1 (ECC1), the 8-byte error correction data that could not be error-corrected is shown in black. In addition, 8-byte error correction data when there is no error or when an error is detected but can be corrected is shown in white.
図６の時刻t0,t1では、エラー訂正器０・２２−０においてエラー訂正可能であったことから、判定器２３は、時刻t0,t1において、低速データのビット値として、それぞれ“０”を出力する。時刻t2からt6では、エラー訂正器１・２２−１においてエラー訂正可能であったことから、判定器２３は、時刻。時刻t2からt6において、低速データのビット値として、それぞれ“１”を出力する。また、時刻t7からt11では、エラー訂正器０・２２−０においてエラー訂正可能であったことから、判定器２３は、時刻t7からt11において、低速データのビット値として、それぞれ“０”を出力する。
At the times t0 and t1 in FIG. 6, the error corrector 0.22-0 was able to correct the error. Therefore, at the times t0 and t1, the
選択器２４は、判定器からの訂正可能なエラーの発生状況の情報から、訂正可能であった側のエラー訂正器からの入力を、高速データとして出力する（ステップＳ２５）。
The
受信装置２は、更なるデータの受信があるか判断し（ステップＳ２６）、データの受信がない場合（ステップＳ２６：ＮＯ）、処理を終了する。一方、受信装置２は、データの受信がある場合（ステップＳ２６：ＹＥＳ）、次の受信データの処理のために、ステップＳ２１に戻る。
The receiving
以上のようにして、受信装置２は、高速データ、および、低速データの出力を行う。
As described above, the receiving
なお、図６では、送信装置１は、高速データ８バイトに対して、低速データ１ビットを送信する場合における受信装置２の動作を例として説明した。送信データの送信速度に対して、低速データの送信速度がさらに遅くてもよい場合、予め決められた送信ルールに従い、受信装置２の判定器２３は、低速データのビット出力を行ってもよい。この場合、送信装置１、受信装置２は、データの送受信開始前に、高速データと低速データの送信レート、あるいは、高速データと低速データの送信レートの比に関する情報などの送信ルールの交換を行なってもよい。
Note that, in FIG. 6, the transmitting
図６では、伝送においてエラーが発生しない、あるいは、伝送でエラーがあってもエラー訂正の能力範囲、つまり、１バイトエラーである場合における受信装置２の動作として説明を行った。
In FIG. 6, an explanation has been made as an operation of the receiving
伝送で２バイト以上のエラーが発生した場合、何れのエラー訂正器においても訂正不可能なエラーになる。この場合、判定器２３は、何れかの側のデータを高速データとして出力するような情報を選択器２４に出力して、高速データを得るようにする。また、判定器２３は、低速データも何れかのデータを出力する。受信装置２から出力される高速データおよび低速データは、誤ったデータであるが、これは、低速データを伝送したから発生したものでなく、発生すべくして発生したエラー訂正器の訂正能力を超えるエラーである。このようなエラーは、受信装置２に含まれる図示しない後段の回路にて、再送依頼の処理等、通常の受信装置におけるエラーデータの処理を行い得る。
If an error of 2 bytes or more occurs in transmission, an error that cannot be corrected by any error corrector will occur. In this case, the
図１、図２に示す、送信装置１、受信装置２において、低速データのビット値が“０”の時は送信データの全ビットが非反転で、ビット値が“１”の時は送信データの全ビットが反転されるものとして説明した。これに限定されるものではなく、例えば、低速データのビット値が“０”の時は送信データの全ビットが反転で、ビット値が“１”の時は送信データの全ビットが非反転としてもよい。
In the
さらに、低速データのビット値が“０”の時は送信データに対してデータを変換するための“変換法則０”を適用し、ビット値が“１”の時は送信データに対してデータを変換するための“変換法則１”を適用してもよい。この場合、“変換法則０”と“変換法則１”とは異なる変換法則であるものとする。この場合、送信装置１の変換器１２は、エラー訂正符号化器１１から出力されるデータに対して、低速データのビット値に応じて、“変換法則０”または“変換法則１”によるデータの変換処理を行なう。この場合、受信装置２は、受信データに対して“変換法則０”の逆変換を行う“逆変換器０”と、受信データに対して“変換法則０”の逆変換を行う“逆変換器１”を備える。そして、“逆変換器０”からのデータは、エラー訂正器０・２２−０に入力されて処理され、“逆変換器１”からのデータは、エラー訂正器１・２２−１に入力されて処理される。
Furthermore, when the bit value of the low-speed data is "0", the "
また、受信装置２は、エラー訂正器２２が、エラー訂正器０・２２−０、エラー訂正器１・２２−１の２つを備えるとして説明した。しかし、受信する送信速度に対して、受信装置２の処理速度が十分に早い場合、エラー訂正器２２は、１つのエラー訂正器を備えるものであってもよい。この場合、エラー訂正器２２は、２つの系統の送信データを、交互に処理し、その処理結果を出力するようにしてもよい。
Further, the receiving
上述の実施の形態では、低速データの１ビットに基づき、高速データに対して行う変換処理を変えるものとして説明した。これに限定されるものではなく、低速データのｎビット（“ｎ”は整数）に基づく場合、２のｎ乗個の変換法則を備えて処理するようにしてもよい。すなわち、高速データのエラー訂正符号が含まれたデータを、ｎビットのビット列に対応する変換法則を用いて、データ変換を行うようにしてもよい。この場合、受信装置２も、２のｎ乗個の変換法則にそれぞれ対応する、２のｎ乗個の逆変換法則に基づく処理をする２のｎ乗個の逆変換器を用いて処理をするようにしてもよい。
In the above-described embodiment, it has been described that the conversion process performed on the high-speed data is changed based on one bit of the low-speed data. The processing is not limited to this, and when based on n bits of low-speed data (“n” is an integer), processing may be performed with a commutative law of 2 to the nth root. That is, the data including the error correction code of the high-speed data may be converted by using the conversion law corresponding to the n-bit bit string. In this case, the receiving
以下、低速データのｎビット（“ｎ”は整数）に基づく変換処理を用いた送信装置１、受信装置２について説明する。
Hereinafter, the transmitting
図７において、送信装置１は、高速データ、低速データの入力を受け、低速データのｎビットに基づきデータの変換処理を行い、送信データを生成する。送信装置１は、エラー訂正符号化器１１、変換器１２を備える。
In FIG. 7, the
エラー訂正符号化器１１は、図１で説明したエラー訂正符号化器１１と同じである。
The
変換器１２は、エラー訂正符号化器１１から送信単位データの入力を受けるとともに、低速データの入力を受ける。そして、変換器１２は、送信単位データを低速データのｎビットの値に即して符号化し、送信データを生成する。変換器１２は、スイッチ１２ａと、２のｎ乗個の変換器１・１２−１、変換器２・１２−２、・・・、変換器２ｎ・１２−２ｎを備える。また、各変換器は、それぞれ異なる変換法則を備える。
The
スイッチ１２ａは、低速データのｎビットの値に基づき、エラー訂正符号化器１１からの出力されるデータを、いずれかの変換器に入力する処理を行う。例えば、ｎビットが、２ビットの場合、変換器１２は、２の２乗個である４個の変換器を備える。また、スイッチ１２ａは、２ビットの値が“００”の場合には変換器１・１２−１に、“０１”の場合には変換器２・１２−２に、“１０”の場合には変換器３・１２−３に、“１１”の場合には変換器４・１２−４に、エラー訂正符号化器１１との接続（選択）処理を行う。
The
図７に示す送信装置１の動作について図を用いてより具体的に説明する。図８は、図７に示す送信装置１の動作を示す図である。
The operation of the
エラー訂正符号化器１１は、訂正符号化の処理単位となる高速データの入力を受け、エラー訂正符号則となるエラー訂正、エラー検出に従い、エラー訂正符号を生成する。また、エラー訂正符号化器１１は、処理単位となる高速データに対してエラー訂正符号を付加して、送信単位のデータとして出力する（ステップＳ３１）。エラー訂正符号化器１１からの送信単位のデータは、変換器１２に対して出力される。
The
変換器１２は、送信する低速データの入力を受け、変換器１２のスイッチ１２ａは、入力される低速データのｎビットのビット列に対応する変換器とエラー訂正符号化器１１とが接続されるよう、変換器の接続（選択）を行う（ステップＳ３２）。
The
接続（選択）され、エラー訂正符号化器１１からの入力を受けた変換器は、その選択器に割当てられた変換法則に従い、エラー訂正符号化器１１からの送信単位のデータを変換して、送信データを生成する（ステップＳ３３）。
The converter, which is connected (selected) and receives the input from the
送信装置１は、変換器１２からの出力データを、送信データとして出力する（ステップＳ３４）。
The
送信装置１は、更に送信すべきデータがあるか判断を行い、送信すべきデータがある場合（ステップＳ３５：ＹＥＳ）、ステップＳ３１に戻る。 送信装置１は、送信すべきデータがない場合（ステップＳ３５：ＮＯ）、送信処理を終了する。
The
以上、説明したように、送信装置１では、低速データのｎビットに基づき、エラー訂正符号の付された高速データを変換する。これにより、図１に示す送信装置１より、低速データの送信速度がｎ倍早くても、低速データを送れるようなる。
As described above, the
例えば、送信装置１は、エラー訂正符号を付す高速データの単位が８バイトに対して、低速データｎビットが送信可能となる。送信データの送信速度に対して、低速データの送信速度がさらに遅くてもよい場合、予め決められた送信ルールに従い、訂正符号化の処理単位となる高速データの変換処理を行ってもよい。この場合、送信装置１、受信装置２は、データの送受信開始前に、高速データと低速データの送信レート、あるいは、高速データと低速データの送信レートの比に関する情報等の送信ルールの交換を行ってもよい。
For example, the
図９は、ｎビットを単位として低速データの再構成を行う受信装置２の構成の概要を示す図である。受信装置２は、受信データを入力、処理することで、高速データ、および、ｎビットの低速データの再構成を順次行い、出力する。受信装置２は、逆変換器２１、エラー訂正器２２、判定器２３、選択器２４を備える。
FIG. 9 is a diagram showing an outline of the configuration of the receiving
逆変換器２１は、２のｎ乗個の逆変換器１・２１−１、逆変換器２・２１−２、・・・逆変換器２ｎ・２１−２ｎを備える。２のｎ乗個の逆変換器には、送信装置１の２のｎ乗個の変換法則に対応してそれぞれ逆変換をするための２のｎ乗個の逆変換法則がそれぞれ割り当てられる。２のｎ乗個の逆変換器は、割り当てられ逆変換法則に従って、受信データの逆変換処理を行う。逆変換器２１は、受信データの入力を受け、それぞれ異なる逆変換が行われた２のｎ乗個の逆変換データを出力する。
The
エラー訂正器２２は、２の２乗個のエラー訂正器１・２２−１、エラー訂正器２・２２−２、・・・、エラー訂正器２ｎ・２２−２ｎを備える。２のｎ乗個のエラー訂正器はそれぞれ同じ機能を備える。２の２乗個のエラー訂正器は、２のｎ乗個の逆変換器１・２１−１、逆変換器２・２１−２、・・・逆変換器２ｎ・２１−２ｎとそれぞれ接続される。２のｎ乗個のエラー訂正器はそれぞれ入力されたデータに対して、エラー訂正符号を削除するとともに、エラー訂正符号を用いたエラー検出、エラー訂正処理を行い、処理後のデータを出力する。また、２のｎ乗個のエラー訂正器はそれぞれエラー検出・エラー訂正可能、エラー検出・訂正不可能、といったエラー訂正処理に関する結果に関する情報も出力する。
The
判定器２３は、２のｎ乗個のエラー訂正器からのエラー訂正処理に関する結果の情報を入力し、エラー訂正に関する結果から低速データのｎビットのビット列を決定し、低速データを出力する。
The
選択器２４は、判定器２３による判定結果に基づき、２のｎ乗個のエラー訂正器からの出力のいずれか１つを高速データとして出力する。
The
次に、図９に示す受信装置２の動作について図を用いてより具体的に説明する。図１０は、図９に示す受信装置２の動作を示す図である。
Next, the operation of the receiving
受信装置２は、送信装置１からの受信データの受信により処理を開始する。
The receiving
受信装置２は、受信データを２のｎ乗個の系統に分岐し、２のｎ乗個の逆変換器にそれぞれ入力する。入力を受けた２のｎ乗個の逆変換器は、それぞれの逆変換器に割当たれた逆変換法則に基づき、入力された受信データの逆変換処理を行い、逆変換データとして出力する（ステップS４１）。また、各逆変換器は、逆変換データを接続されるエラー訂正器にそれぞれ出力する。
The receiving
逆変換データの入力を受けた２のｎ乗個のエラー訂正器は、逆変換データに含まれるエラー訂正符号に相当するデータを利用してエラーがあるかどうかを確認するとともに、エラー訂正可能であればエラー訂正をおこなう（ステップS４２）。 The 2n nth error corrector that received the input of the inverse conversion data can check whether there is an error by using the data corresponding to the error correction code included in the inverse conversion data and can correct the error. If there is, error correction is performed (step S42).
判定器２３は、各エラー訂正器からの２のｎ乗個のエラー訂正の結果に関する情報を基に、訂正可能であったエラー訂正器を特定し、訂正可能であったエラー訂正器を示す情報を選択器２４路に出力する。また、判定器２３は、特定結果に基づき、低速データのｎビットのビット列を出力する（ステップＳ４３）。すなわち、判定器２３は、特定されたエラー訂正器に対応するｎビットのビット列を低速データとして出力する。
The
選択器２４は、判定器からの特定結果から、訂正可能であったエラー訂正器からの入力を、高速データとして出力する（ステップＳ４４）。
The
例えば、例えば、ｎビットが２ビットの場合、送信装置１の変換器１２において、２ビットの値が“００”の場合には変換器１・１２−１に、“０１”の場合には変換器２・１２−２に、“１０”の場合には変換器３・１２−３に、“１１”の場合には変換器４・１２−４が選択されるものとする。受信装置２の逆変換器２１には、各変換器に対応するように４個の逆変換器、逆変換器１・２１−１、逆変換器２・２１−２、逆変換器３・２１−３、逆変換器４・２１−４が設けられているものとする。このような場合において、送信装置１から送信される低速データの２ビット値が“０１”であった際、エラー訂正器２・２２−２が「訂正可能」との情報を出力する。その結果、判定器２３は、低速データとして“０１”を出力する（ステップＳ４３）。また、選択器２４は、判定器２３がエラー訂正器２・２２−２を「訂正可能」であったエラー訂正器であると特定する結果に基づき、エラー訂正器２・２２−２が出力するデータを、高速データとして出力する（Ｓ４４）。
For example, when the n-bit is 2 bits, the
受信装置２は、更なるデータの受信があるか判断し（ステップＳ４５）、データの受信がない場合（ステップＳ４５：ＮＯ）、処理を終了する。一方、受信装置２は、データの受信がある場合（ステップＳ４５：ＹＥＳ）、次の受信データの処理のために、ステップＳ４１に戻る。
The receiving
以上のようにして、受信装置２は、受信データの入力に対して、高速データ、および、低速データの出力を行う。
As described above, the receiving
なお、図９に示す受信装置２は、例えば、図７に示す送信装置１が高速データ８バイトに対して、低速データｎビットを送信する場合における受信装置２の動作を例として説明した。送信データの送信速度に対して、低速データの送信速度がさらに遅くてもよい場合、予め決められた送信ルールに従い、受信装置２の判定器２３は、低速データのビット出力を行ってもよい。この場合、送信装置１、受信装置２は、データの送受信開始前に、高速データと低速データの送信レート、あるいは、高速データと低速データの送信レートの比に関する情報等の送信ルールの交換を行なってもよい。
The receiving
また、図９において受信装置２は、エラー訂正器２２が、２のｎ乗個のエラー訂正器１・２２−１、エラー訂正器２・２２−２、エラー訂正器２ｎ・２２−２ｎを備えるとして説明した。しかし、送信装置１からの送信データの送信速度に対して、受信装置２の処理速度が十分に早い場合、エラー訂正器２２は、２のｎ乗個より少ないエラー訂正器を備えるものであってもよい。この場合、エラー訂正器２２内の２のｎ乗個より少ないエラー訂正器は、１または複数の逆変換器からの出力の処理をするようにしてもよい。
Further, in FIG. 9, in the receiving
図１０を用いた受信装置２の動作の説明において、伝送においてエラーが発生しない、あるいは、伝送でエラーがあってもエラー訂正の能力範囲、つまり、１バイトエラーである場合における受信装置２の動作として説明を行った。
In the description of the operation of the receiving
図１０を用いた受信装置２の動作において、伝送で２バイト以上のエラーが発生した場合、何れのエラー訂正器においても訂正不可能なエラーになる。この場合、判定器２３は、何れかのエラー訂正器のデータを高速データとして出力するような情報を選択器２４に出力して、高速データを得る。また、判定器２３は、低速データも何れかのｎビットのデータを出力する。受信装置２から出力される高速データおよび低速データは、誤ったデータであるが、これは、低速データを伝送したから発生したものでなく、発生すべくして発生したエラー訂正器の訂正能力を超えるエラーである。このようなエラーは、図示しない受信装置２に含まれる後段の回路にて、再送依頼の処理等、通常の受信装置におけるエラーデータの処理を行い得る。
In the operation of the receiving
上述の実施の形態で、エラー訂正符号は、１バイトエラー訂正２バイトエラー検出を例として説明しているが、これに限るものではない。例えば、エラー訂正符号としては誤り訂正可能な符号であればいずれであってもよく、例えば、畳み込み符号等であってもよい。 In the above-described embodiment, the error correction code is described by taking 1-byte error correction and 2-byte error detection as an example, but the present invention is not limited thereto. For example, the error correction code may be any code as long as it can correct errors, and may be, for example, a convolutional code or the like.
送信装置１、受信装置２を構成する各処理器は、処理速度を考慮すると、専用の回路により構成することが好ましい。しかし、送受信されるデータに対して、十分に高速な汎用のプロセッサ、メモリ、バス等を用いて、ソフトウェアにより、送信装置１、受信装置２の機能を実現してもよい。そのような場合の送信装置１、受信装置２のハードウェア構成の一例を図１１に示す。
Each processor constituting the transmitting
図１１では、送信装置１や受信装置２を実現するための計算機９のほか、ネットワーク８１を例示する。計算機９は任意の計算機である。例えば計算機９は、Personal Computer（PC）、サーバマシン、または、タブレット端末などである。計算機９は、送信装置１や受信装置２を実現するために設計された専用の計算機であってもよいし、汎用の計算機であってもよい。
In FIG. 11, in addition to the
計算機９は、バス９１、プロセッサ９２、メモリ９３、ストレージデバイス９４、入出力インタフェース９５、および、外部インタフェース９６を備える。バス９１は、プロセッサ９２、メモリ９３、ストレージデバイス９４、入出力インタフェース９５、及びネットワークインタフェースともなる外部インタフェース９６が、相互にデータを送受信するためのデータ伝送路である。ただし、プロセッサ９２などを互いに接続する方法は、バス接続に限定されない。プロセッサ９２は、CPU（Central Processing Unit）、GPU（Graphics Processing Unit）、又は FPGA（Field-Programmable Gate Array）などの種々のプロセッサである。メモリ９３は、RAM（Random Access Memory）などを用いて実現される主記憶装置である。ストレージデバイス９４は、ハードディスク、SSD（Solid State Drive）、メモリカード、又は ROM（Read Only Memory）などを用いて実現される補助記憶装置である。
The
入出力インタフェース９５は、計算機９と入出力デバイスとを接続するためのインタフェースである。例えば入出力インタフェース９５には、キーボードなどの入力装置や、ディスプレイ装置などの出力装置が接続される。
The input /
外部インタフェース９６は、計算機９をネットワーク８１などに接続するためのインタフェースである。図１１は、外部インタフェース９６がネットワークインタフェースであり、ネットワーク８１と接続している場合について記しているが、これに限らない。図の場合、このネットワークは、例えば LAN（Local Area Network）や WAN（Wide Area Network）である。外部インタフェース９６がネットワークに接続する方法は、無線接続であってもよいし、有線接続であってもよい。
The
外部インタフェース９６は、ネットワークインタフェースのほか、直接外部機器を接続するインタフェースであってもよい。例えば、USB（Universal Serial Bus）やIEEE1394などにより、他の装置と接続されるようになっていてもよい。
The
ストレージデバイス９４は、送信装置１や受信装置２の各処理器を実現するプログラムモジュールを記憶している。プロセッサ９２は、これら各プログラムモジュールをメモリ９３に読み出して実行することで、各プログラムモジュールに対応する機能を実現する。
The
図１２は、送信装置１の最小構成図を示す図である。送信装置１は変換器１２を備える。変換器１２は、送信単位のデータを変換するための変換法則で、低速データのｎビットのビット列にそれぞれ対応する２のｎ乗個の変換法則であって、かつ、２のｎ乗個の変換法則がそれぞれ異なる変換法則を備える。変換器１２は、エラー訂正の処理単位となる高速データに高速データのエラー訂正符号が含まれた送信単位のデータを、低速データのｎビットのビット列に対応する変換法則に基づき変換して送信データを生成する。
FIG. 12 is a diagram showing a minimum configuration diagram of the
図１３は、図１２に示す送信装置１からの受信データを受信する受信装置２の最小構成図を示す図である。受信装置２は、逆変換器２１と、エラー訂正器２２と、判定器２３と、選択器２４とを備える。
逆変換器２１は、送信装置１の２のｎ乗個の変換法則にそれぞれ対応して逆変換をするための２のｎ乗個の逆変換法則のそれぞれに基づいて受信データを逆変換し、２のｎ乗個の逆変換データを出力する。
エラー訂正器２２は、２のｎ乗個の逆変換データのそれぞれを、送信装置１で用いられたエラー訂正方法に対応したエラー訂正処理を行いて、エラー訂正処理後の２のｎ乗個のエラー訂正データを出力するとともに、２のｎ乗個のエラー訂正に関する結果を出力する。
判定器２３は、２のｎ乗個のエラー訂正に関する結果から、エラー訂正処理可能であった逆変換データに対応する逆変換法則を特定する。判定器２３は、送信装置１における低速データのｎビットのビット列にそれぞれ対応した２のｎ乗個の変換法則に対する逆変換法則の対応関係に基づいて、特定した逆変換法則に対応するｎビットのビット列を低速データとして出力する。
選択器２４は、２のｎ乗個のエラー訂正データより、判定器２３で特定された逆変換法則にてエラー訂正処理されたエラー訂正データを高速データとして出力する。
FIG. 13 is a diagram showing a minimum configuration diagram of a receiving
The
The
The
The
以上、送信装置１、受信装置２を、上述した模範的な実施の形態に適用した例として説明した。しかしながら、送信装置１、受信装置２の技術的範囲は、上述した各実施の形態に記載した範囲には限定されない。当業者には、係る実施の形態に対して多様な変更または改良を加えることが可能であることは明らかである。そのような場合、係る変更または改良を加えた新たな実施の形態も、送信装置１、受信装置２の技術的範囲に含まれ得る。
The
１・・・送信装置
１１・・・エラー訂正符号化器
１２・・・変換器
２・・・受信装置
２１・・・逆変換器
２２・・・エラー訂正器
２２−０・・・エラー訂正器０
２２−１・・・エラー訂正器１
２３・・・判定器
２４・・・選択器
1 ...
22-1 ...
23 ...
Claims (9)
を備えた送信装置。 The conversion law for converting the data of the transmission unit, which is the conversion law of 2 to the nth power corresponding to the n-bit bit string of the low-speed data, and the conversion law of the nth power of 2 is each. Based on the conversion law corresponding to the n-bit bit string of the low-speed data, the data of the transmission unit having the different conversion law and including the error correction code of the high-speed data in the high-speed data which is the processing unit of error correction. A transmitter equipped with a converter that converts and generates transmitted data.
請求項１に記載の送信装置。 The transmitter according to claim 1, wherein in the converter, the n bits are 1 bit, and the conversion law includes two conversion rules corresponding to the bit value of the 1 bit.
請求項２に記載の送信装置。 In the converter, one of the two conversion laws is all-bit inversion of the transmission unit data, and the other of the two conversion laws is all-bit non-inversion of the transmission unit data.
The transmitting device according to claim 2.
前記変換器は、前記エラー訂正符号化器により生成された前記送信単位のデータより前記送信データを生成する
請求項１から請求項３のいずれか１項に記載の送信装置。 An error correction encoder that generates data in a transmission unit in which the error correction code of the high-speed data is included in the high-speed data that is the processing unit of error correction is further provided.
The transmitter according to any one of claims 1 to 3, wherein the converter generates the transmission data from the data of the transmission unit generated by the error correction encoder.
前記送信装置の２のｎ乗個の変換法則にそれぞれ対応して逆変換をするための２のｎ乗個の逆変換法則のそれぞれに基づいて受信データを逆変換し、２のｎ乗個の逆変換データを出力する逆変換器と、
前記２のｎ乗個の逆変換データのそれぞれを、前記送信装置で用いられたエラー訂正方法に対応したエラー訂正処理を行いて、エラー訂正処理後の２のｎ乗個のエラー訂正データを出力するとともに、２のｎ乗個のエラー訂正に関する結果を出力するエラー訂正器と、
前記２のｎ乗個のエラー訂正に関する結果から、エラー訂正処理可能であった前記逆変換データに対応する逆変換法則を特定し、前記送信装置における低速データのｎビットのビット列にそれぞれ対応した２のｎ乗個の変換法則に対する逆変換法則の対応関係に基づいて、前記特定した逆変換法則に対応する前記ｎビットのビット列を低速データとして出力する判定器と、
前記２のｎ乗個のエラー訂正データより、前記判定器で特定された逆変換法則にてエラー訂正処理されたエラー訂正データを高速データとして出力する選択器と、
を備える受信装置。 A receiving device that receives data transmitted from the transmitting device according to claim 1.
The received data is inversely transformed based on each of the 2 nth inverse transformation rules for performing the inverse transformation corresponding to the 2n nth transformation law of the transmitting device, and the 2n nth power transformation is performed. An inverse converter that outputs inverse transformation data and
Each of the 2 nth power inverse conversion data is subjected to error correction processing corresponding to the error correction method used in the transmission device, and the 2n nth power error correction data after the error correction processing is output. And an error corrector that outputs the result of 2 to the nth power of error correction,
From the result of the n-th power error correction of 2 above, the inverse transformation law corresponding to the inverse transformation data that could be error-corrected was specified, and the n-bit bit string of the low-speed data in the transmission device was corresponding to 2 respectively. Based on the correspondence of the inverse transformation law with respect to the n-th power transformation law of, a determining device that outputs the n-bit bit string corresponding to the specified inverse transformation law as low-speed data.
A selector that outputs error correction data that has been error-corrected according to the inverse conversion law specified by the determination device as high-speed data from the n-th power error correction data of 2.
A receiver equipped with.
前記送信装置の２個の変換法則にそれぞれ対応して逆変換をするための２個の逆変換法則のそれぞれに基づいて受信データを逆変換し、２個の逆変換データを出力する逆変換器と、
前記２個の逆変換データのそれぞれを、前記送信装置で用いられたエラー訂正方法に対応したエラー訂正処理を行い、エラー訂正処理後の２個のエラー訂正データを出力するとともに、２個のエラー訂正に関する結果を出力するエラー訂正器と、
前記２個のエラー訂正に関する結果から、エラー訂正処理が可能であった前記逆変換データに対応する逆変換法則を特定し、前記送信装置における低速データの１ビットのビット値にそれぞれ対応した２個の変換法則に対する逆変換法則の対応関係に基づき、前記特定した逆変換法則に対応するビット値を低速データとして出力する判定器と、
前記２個のエラー訂正データより、前記判定器で特定された逆変換法則にてエラー訂正処理されたエラー訂正データを高速データとして出力する選択器と、
を備える受信装置。 A receiving device that receives data transmitted from the transmitting device according to claim 2.
A reverse converter that reverse-converts received data based on each of the two reverse conversion rules for performing reverse conversion corresponding to the two conversion rules of the transmitter and outputs two reverse conversion data. When,
Each of the two inverse conversion data is subjected to error correction processing corresponding to the error correction method used in the transmission device, two error correction data after the error correction processing are output, and two errors are generated. An error corrector that outputs the result of correction,
From the results of the two error corrections, the inverse transformation law corresponding to the inverse transformation data that could be error-corrected was specified, and the two corresponding to the 1-bit bit value of the low-speed data in the transmitter. Based on the correspondence of the inverse transformation law to the transformation law of, a judgment device that outputs the bit value corresponding to the specified inverse transformation law as low-speed data, and
A selector that outputs error correction data that has been error-corrected according to the inverse conversion law specified by the determination device as high-speed data from the two error correction data.
A receiver equipped with.
受信データの全ビット反転を行う逆変換器と、
前記受信データ、および、前記全ビット反転を行った受信データに対して、前記送信装置で用いられたエラー訂正方法に対応したエラー訂正処理を行い、エラー訂正処理後の２個のエラー訂正データを出力するとともに、２個のエラー訂正に関する結果を出力するエラー訂正器と、
前記２個のエラー訂正に関する結果から、エラー訂正のない、もしくは、エラー訂正可能であった前記エラー訂正データを特定し、前記送信装置における低速データの１ビットのビット値に対応した全ビット反転、全ビット非反転の２つの変換法則に対する逆変換法則の対応関係に基づき、前記特定したエラー訂正データの前記逆変換法則に対応するビット値を低速データとして出力する判定器と、
前記２個のエラー訂正データより、前記判定器で特定されたエラー訂正データを高速データとして出力する選択器と、
を備える受信装置。 A receiving device that receives data transmitted from the transmitting device according to claim 3.
Inverter that inverts all bits of received data and
The received data and the received data obtained by all-bit inversion are subjected to error correction processing corresponding to the error correction method used in the transmission device, and the two error correction data after the error correction processing are obtained. An error corrector that outputs and outputs the results related to two error corrections,
From the results of the two error corrections, the error correction data having no or error correction was identified, and all bit inversion corresponding to the 1-bit bit value of the low-speed data in the transmission device. Based on the correspondence of the inverse conversion law to the two conversion laws of non-inversion of all bits, a determination device that outputs the bit value corresponding to the inverse conversion law of the specified error correction data as low-speed data, and a determination device.
A selector that outputs the error correction data specified by the determination device as high-speed data from the two error correction data, and a selector.
A receiver equipped with.
エラー訂正の処理単位となる高速データに該高速データのエラー訂正符号が含まれた送信単位のデータを、前記低速データのｎビットのビット列に対応する前記変換法則に基づき変換して送信データを生成する
送信方法。 The conversion law for converting the data of the transmission unit, which is the conversion law of 2 to the nth root corresponding to the n-bit bit string of the low-speed data, and the conversion law of 2 to the nth root, respectively. With different said transformation laws,
The transmission unit data in which the error correction code of the high-speed data is included in the high-speed data that is the processing unit of the error correction is converted based on the conversion rule corresponding to the n-bit bit string of the low-speed data to generate the transmission data. Sending method.
前記送信方法の２のｎ乗個の変換法則にそれぞれ対応して逆変換をするための２のｎ乗個の逆変換法則のそれぞれに基づいて受信データを逆変換し、２のｎ乗個の逆変換データを出力し、
前記２のｎ乗個の逆変換データのそれぞれを、前記送信方法で用いられたエラー訂正方法に対応したエラー訂正処理を行いて、エラー訂正処理後の２のｎ乗個のエラー訂正データを出力するとともに、２のｎ乗個のエラー訂正に関する結果を出力し、
前記２のｎ乗個のエラー訂正に関する結果から、エラー訂正処理可能であった前記逆変換データに対応する逆変換法則を特定し、前記送信方法における低速データのｎビットのビット列にそれぞれ対応した２のｎ乗個の変換法則に対する逆変換法則の対応関係に基づいて、前記特定した逆変換法則に対応する前記ｎビットのビット列を低速データとして出力し、
前記２のｎ乗個のエラー訂正データより、前記特定された逆変換法則にてエラー訂正処理されたエラー訂正データを高速データとして出力する、
受信方法。 A receiving method for receiving data transmitted by the transmitting method according to claim 8.
The received data is inversely transformed based on each of the 2 nth inverse transformation rules for performing the inverse transformation corresponding to the 2n nth transformation law of the transmission method, and the 2n nth transformation law is obtained. Output the inverse transformation data,
Each of the 2 nth power inverse conversion data is subjected to error correction processing corresponding to the error correction method used in the transmission method, and 2 nth power error correction data after the error correction processing is output. And output the result of 2 to the nth power error correction.
From the result of the n-th power error correction of 2 above, the inverse transformation law corresponding to the inverse transformation data that could be error-corrected was specified, and 2 corresponding to the n-bit bit string of the low-speed data in the transmission method, respectively. Based on the correspondence of the inverse transformation law with respect to the n-th power transformation law of, the bit string of the n bits corresponding to the specified inverse transformation law is output as low-speed data.
From the 2 nth error correction data, the error correction data processed by the above-specified inverse conversion law is output as high-speed data.
Receiving method.
Priority Applications (1)
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