JP2018142654A - Semiconductor device and manufacturing method for the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of shortening a distance from a side wall part brought into contact with a source layer to a gate layer on the source layer in a semiconductor body, and a manufacturing method therefor.SOLUTION: A gate layer 80 is provided between a source layer SL and a laminate 100 and thicker than a thickness of one layer of an electrode layer 70. A semiconductor body 20 has a side wall part 20a extending in a lamination direction of the laminate 100 in the laminate 100, the gate layer 80 and a semiconductor layer 13, and being brought into contact with the semiconductor layer 13. The semiconductor body 20 is not brought into contact with the electrode layer 70 and the gate layer 80.SELECTED DRAWING: Figure 2

Description

実施形態は、半導体装置及びその製造方法に関する。   Embodiments described herein relate generally to a semiconductor device and a manufacturing method thereof.

複数の電極層を含む積層体を貫通するチャネルボディの側壁を、積層体の下に設けられたソース層にコンタクトさせた構造の３次元メモリが提案されている。   There has been proposed a three-dimensional memory having a structure in which a side wall of a channel body penetrating a laminated body including a plurality of electrode layers is in contact with a source layer provided under the laminated body.

米国特許第９４３１４１９号明細書U.S. Pat. No. 9431419 米国特許第８３４４３８５号明細書U.S. Pat. No. 8,344,385

実施形態は、半導体ボディにおけるソース層とコンタクトする側壁部から、ソース層の上のゲート層までの距離を短くできる半導体装置及びその製造方法を提供する。   Embodiments provide a semiconductor device and a method for manufacturing the same that can shorten the distance from a sidewall portion in contact with a source layer in a semiconductor body to a gate layer above the source layer.

実施形態によれば、半導体装置は、ソース層と、積層体と、ゲート層と、半導体ボディと、電荷蓄積部と、を備えている。前記ソース層は、不純物を含む半導体層を有する。前記積層体は、前記ソース層上に設けられ、絶縁体を介して積層された複数の電極層を有する。前記ゲート層は、前記ソース層と前記積層体との間に設けられ、前記電極層の１層の厚さよりも厚い。前記半導体ボディは、前記積層体内、前記ゲート層内、および前記半導体層内を前記積層体の積層方向に延び、前記半導体層に接する側壁部を有する。前記半導体ボディは、前記電極層および前記ゲート層には接していない。前記電荷蓄積部は、前記半導体ボディと前記電極層との間に設けられている。   According to the embodiment, the semiconductor device includes a source layer, a stacked body, a gate layer, a semiconductor body, and a charge storage unit. The source layer includes a semiconductor layer containing impurities. The stacked body includes a plurality of electrode layers provided on the source layer and stacked via an insulator. The gate layer is provided between the source layer and the stacked body, and is thicker than one layer of the electrode layer. The semiconductor body has a sidewall portion that extends in the stacking direction of the stacked body in the stacked body, the gate layer, and the semiconductor layer, and is in contact with the semiconductor layer. The semiconductor body is not in contact with the electrode layer and the gate layer. The charge storage portion is provided between the semiconductor body and the electrode layer.

実施形態の半導体装置の模式斜視図。1 is a schematic perspective view of a semiconductor device according to an embodiment. 実施形態の半導体装置の模式断面図。1 is a schematic cross-sectional view of a semiconductor device according to an embodiment. 図２におけるＡ部の拡大断面図。The expanded sectional view of the A section in FIG. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の模式断面図。1 is a schematic cross-sectional view of a semiconductor device according to an embodiment.

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。   Hereinafter, embodiments will be described with reference to the drawings. In addition, the same code | symbol is attached | subjected to the same element in each drawing.

実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。   In the embodiment, a semiconductor memory device having, for example, a three-dimensional memory cell array will be described as a semiconductor device.

図１は、実施形態のメモリセルアレイ１の模式斜視図である。
図２は、メモリセルアレイ１の模式断面図である。 FIG. 1 is a schematic perspective view of a memory cell array 1 according to the embodiment.
FIG. 2 is a schematic cross-sectional view of the memory cell array 1.

図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。図２のＹ方向およびＺ方向は、それぞれ、図１のＹ方向およびＺ方向に対応する。   In FIG. 1, two directions parallel to the main surface of the substrate 10 and orthogonal to each other are defined as an X direction and a Y direction, and a direction orthogonal to both the X direction and the Y direction is defined as a Z direction ( (Stacking direction). The Y direction and Z direction in FIG. 2 correspond to the Y direction and Z direction in FIG. 1, respectively.

メモリセルアレイ１は、ソース層ＳＬと、ソース層ＳＬ上に設けられた積層体１００と、ソース層ＳＬと積層体１００との間に設けられたゲート層８０と、複数の柱状部ＣＬと、複数の分離部１６０と、積層体１００の上方に設けられた複数のビット線ＢＬとを有する。ソース層ＳＬは、基板１０上に絶縁層４１を介して設けられている。基板１０は、例えばシリコン基板である。   The memory cell array 1 includes a source layer SL, a stacked body 100 provided on the source layer SL, a gate layer 80 provided between the source layer SL and the stacked body 100, a plurality of columnar portions CL, and a plurality of columnar portions CL. And a plurality of bit lines BL provided above the stacked body 100. The source layer SL is provided on the substrate 10 via the insulating layer 41. The substrate 10 is, for example, a silicon substrate.

柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に延びる略円柱状に形成されている。柱状部ＣＬは、さらに積層体１００の下のゲート層８０を貫通し、ソース層ＳＬに達している。複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されてもよい。   The columnar portion CL is formed in a substantially cylindrical shape extending in the stacking direction (Z direction) in the stacked body 100. The columnar portion CL further penetrates the gate layer 80 below the stacked body 100 and reaches the source layer SL. The plurality of columnar portions CL are arranged in a staggered manner, for example. Alternatively, the plurality of columnar portions CL may be arranged in a square lattice along the X direction and the Y direction.

分離部１６０は、積層体１００およびゲート層８０をＹ方向に複数のブロック（またはフィンガー部）に分離している。分離部１６０は、後述する図１７に示すスリットＳＴ内に絶縁膜１６３が埋め込まれた構造を有する。   The separation unit 160 separates the stacked body 100 and the gate layer 80 into a plurality of blocks (or finger portions) in the Y direction. The separation unit 160 has a structure in which an insulating film 163 is embedded in a slit ST shown in FIG.

複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。   The plurality of bit lines BL are, for example, metal films extending in the Y direction. The plurality of bit lines BL are separated from each other in the X direction.

柱状部ＣＬの後述する半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。   An upper end portion of a semiconductor body 20 described later of the columnar portion CL is connected to the bit line BL via the contact Cb and the contact V1 shown in FIG.

図２に示すように、ソース層ＳＬは、金属を含む層１１と、半導体層１２〜１４とを有する。   As illustrated in FIG. 2, the source layer SL includes a layer 11 containing a metal and semiconductor layers 12 to 14.

金属を含む層１１は、絶縁層４１上に設けられている。金属を含む層１１は、例えば、タングステン層またはタングステンシリサイド層である。   The layer 11 containing metal is provided on the insulating layer 41. The layer 11 containing metal is, for example, a tungsten layer or a tungsten silicide layer.

金属を含む層１１上に半導体層１２が設けられ、半導体層１２上に半導体層１３が設けられ、半導体層１３上に半導体層１４が設けられている。   A semiconductor layer 12 is provided over the metal-containing layer 11, a semiconductor layer 13 is provided over the semiconductor layer 12, and a semiconductor layer 14 is provided over the semiconductor layer 13.

半導体層１２〜１４は、不純物を含み、導電性をもつ多結晶シリコン層である。半導体層１２〜１４は、例えばリンがドープされたｎ型の多結晶シリコン層である。半導体層１４は、不純物が意図的にドープされていないアンドープ多結晶シリコン層でもよい。   The semiconductor layers 12 to 14 are polycrystalline silicon layers containing impurities and having conductivity. The semiconductor layers 12 to 14 are, for example, n-type polycrystalline silicon layers doped with phosphorus. The semiconductor layer 14 may be an undoped polycrystalline silicon layer that is not intentionally doped with impurities.

半導体層１４の厚さは、半導体層１２の厚さおよび半導体層１３の厚さよりも薄い。   The thickness of the semiconductor layer 14 is smaller than the thickness of the semiconductor layer 12 and the thickness of the semiconductor layer 13.

半導体層１４上に絶縁層４４が設けられ、絶縁層４４上にゲート層８０が設けられている。ゲート層８０は、不純物を含み、導電性をもつ多結晶シリコン層である。ゲート層８０は、例えばリンがドープされたｎ型の多結晶シリコン層である。ゲート層８０の厚さは、半導体層１４の厚さよりも厚い。   An insulating layer 44 is provided on the semiconductor layer 14, and a gate layer 80 is provided on the insulating layer 44. The gate layer 80 is a polycrystalline silicon layer containing impurities and having conductivity. The gate layer 80 is, for example, an n-type polycrystalline silicon layer doped with phosphorus. The gate layer 80 is thicker than the semiconductor layer 14.

ゲート層８０上に積層体１００が設けられている。積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に積層された複数の電極層７０を有する。上下で隣り合う電極層７０の間に絶縁層（絶縁体）７２が設けられている。最下層の電極層７０とゲート層８０との間に絶縁層７２が設けられている。最上層の電極層７０上に絶縁層４５が設けられている。   A stacked body 100 is provided on the gate layer 80. The stacked body 100 includes a plurality of electrode layers 70 stacked in a direction perpendicular to the main surface of the substrate 10 (Z direction). An insulating layer (insulator) 72 is provided between the upper and lower electrode layers 70 adjacent to each other. An insulating layer 72 is provided between the lowermost electrode layer 70 and the gate layer 80. An insulating layer 45 is provided on the uppermost electrode layer 70.

電極層７０は金属層である。電極層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層７２は、酸化シリコンを主成分として含むシリコン酸化層である。   The electrode layer 70 is a metal layer. The electrode layer 70 is, for example, a tungsten layer containing tungsten as a main component or a molybdenum layer containing molybdenum as a main component. The insulating layer 72 is a silicon oxide layer containing silicon oxide as a main component.

複数の電極層７０のうち、少なくとも最上層の電極層７０はドレイン側選択トランジスタＳＴＤ（図１）のドレイン側選択ゲートＳＧＤであり、少なくとも最下層の電極層７０はソース側選択トランジスタＳＴＳ（図１）のソース側選択ゲートＳＧＳである。例えば、最下層の電極層７０を含む下層側の複数層（例えば３層）の電極層７０がソース側選択ゲートＳＧＳである。ドレイン側選択ゲートＳＧＤも複数層設けられてもよい。   Among the plurality of electrode layers 70, at least the uppermost electrode layer 70 is the drain side select gate SGD of the drain side select transistor STD (FIG. 1), and at least the lowermost electrode layer 70 is the source side select transistor STS (FIG. 1). ) Of the source side selection gate SGS. For example, a plurality of (for example, three) electrode layers 70 on the lower layer side including the lowermost electrode layer 70 are the source-side selection gate SGS. A plurality of drain side select gates SGD may also be provided.

ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとの間に、複数層の電極層７０がセルゲートＣＧとして設けられている。   Between the drain side selection gate SGD and the source side selection gate SGS, a plurality of electrode layers 70 are provided as the cell gate CG.

ゲート層８０は、電極層７０の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。したがって、ゲート層８０は、ドレイン側選択ゲートＳＧＤの１層の厚さ、ソース側選択ゲートＳＧＳの１層の厚さ、およびセルゲートＣＧの１層の厚さよりも厚い。   The gate layer 80 is thicker than the thickness of one layer of the electrode layer 70 and the thickness of one layer of the insulating layer 72. Therefore, the gate layer 80 is thicker than the thickness of one layer of the drain side selection gate SGD, the thickness of one layer of the source side selection gate SGS, and the thickness of one layer of the cell gate CG.

複数の柱状部ＣＬは、積層体１００内をその積層方向に延び、さらに、ゲート層８０、絶縁層４４、半導体層１４、および半導体層１３を貫通して、半導体層１２に達している。   The plurality of columnar portions CL extend in the stacking direction in the stacked body 100, and further reach the semiconductor layer 12 through the gate layer 80, the insulating layer 44, the semiconductor layer 14, and the semiconductor layer 13.

図３は、図２におけるＡ部の拡大断面図である。   3 is an enlarged cross-sectional view of a portion A in FIG.

柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する絶縁膜の積層膜である。   The columnar portion CL includes a memory film 30, a semiconductor body 20, and an insulating core film 50. The memory film 30 is a laminated film of an insulating film having a tunnel insulating film 31, a charge storage film (charge storage portion) 32, and a block insulating film 33.

図２に示すように、半導体ボディ２０は、積層体１００内およびゲート層８０内をＺ方向に連続して延び、ソース層ＳＬに達するパイプ状に形成されている。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。   As shown in FIG. 2, the semiconductor body 20 is formed in a pipe shape that continuously extends in the stacked body 100 and the gate layer 80 in the Z direction and reaches the source layer SL. The core film 50 is provided inside the pipe-shaped semiconductor body 20.

半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続している。半導体ボディ２０の下端側の側壁部２０ａは、ソース層ＳＬの半導体層１３に接している。   The upper end portion of the semiconductor body 20 is connected to the bit line BL via the contact Cb and the contact V1 shown in FIG. The side wall 20a on the lower end side of the semiconductor body 20 is in contact with the semiconductor layer 13 of the source layer SL.

メモリ膜３０は、積層体１００と半導体ボディ２０との間、およびゲート層８０と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。   The memory film 30 is provided between the stacked body 100 and the semiconductor body 20, and between the gate layer 80 and the semiconductor body 20, and surrounds the semiconductor body 20 from the outer peripheral side.

メモリ膜３０は、積層体１００内およびゲート層８０内をＺ方向に連続して延びている。半導体ボディ２０における半導体層１３と接している側壁部（ソースコンタクト部）２０ａにはメモリ膜３０が設けられていない。側壁部２０ａはメモリ膜３０で覆われていない。なお、半導体ボディ２０と半導体層１３の間で、半導体ボディ２０の外周の一部分にメモリ膜３０が配置されていてもよい。   The memory film 30 continuously extends in the Z direction in the stacked body 100 and the gate layer 80. The memory film 30 is not provided on the side wall portion (source contact portion) 20 a in contact with the semiconductor layer 13 in the semiconductor body 20. The side wall portion 20 a is not covered with the memory film 30. Note that the memory film 30 may be disposed on a part of the outer periphery of the semiconductor body 20 between the semiconductor body 20 and the semiconductor layer 13.

半導体ボディ２０の下端部は、側壁部２０ａに連続して、側壁部２０ａよりも下に位置し、半導体層１２内に位置する。その半導体ボディ２０の下端部と半導体層１２との間にはメモリ膜３０が設けられている。したがって、メモリ膜３０は、半導体ボディ２０の側壁部２０ａの位置でＺ方向に分断されながら、さらにその下方では、半導体ボディ２０の下端部外周を囲む位置及び半導体ボディ２０の底面下に配置されている。   The lower end portion of the semiconductor body 20 is located below the side wall portion 20 a and is located in the semiconductor layer 12 continuously to the side wall portion 20 a. A memory film 30 is provided between the lower end portion of the semiconductor body 20 and the semiconductor layer 12. Accordingly, the memory film 30 is divided in the Z direction at the position of the side wall portion 20 a of the semiconductor body 20, and further below the memory film 30, the memory film 30 is disposed at a position surrounding the outer periphery of the lower end portion of the semiconductor body 20 and below the bottom surface of the semiconductor body 20. Yes.

図３に示すように、トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられ、半導体ボディ２０に接している。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。ブロック絶縁膜３３は、電荷蓄積膜３２と電極層７０との間に設けられている。   As shown in FIG. 3, the tunnel insulating film 31 is provided between the semiconductor body 20 and the charge storage film 32 and is in contact with the semiconductor body 20. The charge storage film 32 is provided between the tunnel insulating film 31 and the block insulating film 33. The block insulating film 33 is provided between the charge storage film 32 and the electrode layer 70.

半導体ボディ２０、メモリ膜３０、および電極層７０（セルゲートＣＧ）は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層７０（セルゲートＣＧ）が囲んだ縦型トランジスタ構造を有する。   The semiconductor body 20, the memory film 30, and the electrode layer 70 (cell gate CG) constitute a memory cell MC. The memory cell MC has a vertical transistor structure in which the periphery of the semiconductor body 20 is surrounded by the electrode layer 70 (cell gate CG) with the memory film 30 interposed therebetween.

その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、電極層７０（セルゲートＣＧ）はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。   In the memory cell MC having the vertical transistor structure, the semiconductor body 20 is, for example, a silicon channel body, and the electrode layer 70 (cell gate CG) functions as a control gate. The charge storage film 32 functions as a data storage layer that stores charges injected from the semiconductor body 20.

実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。   The semiconductor memory device according to the embodiment is a nonvolatile semiconductor memory device that can electrically and freely erase and write data and can retain stored contents even when the power is turned off.

メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。   The memory cell MC is, for example, a charge trap type memory cell. The charge storage film 32 has many trap sites for trapping charges in an insulating film, and includes, for example, a silicon nitride film. Alternatively, the charge storage film 32 may be a conductive floating gate surrounded by an insulator.

トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。   The tunnel insulating film 31 serves as a potential barrier when charges are injected from the semiconductor body 20 into the charge storage film 32 or when charges stored in the charge storage film 32 are released to the semiconductor body 20. The tunnel insulating film 31 includes, for example, a silicon oxide film.

ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。   The block insulating film 33 prevents the charges stored in the charge storage film 32 from being released to the electrode layer 70. The block insulating film 33 prevents back tunneling of charges from the electrode layer 70 to the columnar part CL.

ブロック絶縁膜３３は、例えばシリコン酸化膜を含む。または、ブロック絶縁膜３３は、シリコン酸化膜と金属酸化膜との積層構造であってもよい。この場合、シリコン酸化膜は電荷蓄積膜３２と金属酸化膜との間に設けられ、金属酸化膜はシリコン酸化膜と電極層７０との間に設けることができる。金属酸化膜は、例えば、アルミニウム酸化膜である。   The block insulating film 33 includes, for example, a silicon oxide film. Alternatively, the block insulating film 33 may have a stacked structure of a silicon oxide film and a metal oxide film. In this case, the silicon oxide film can be provided between the charge storage film 32 and the metal oxide film, and the metal oxide film can be provided between the silicon oxide film and the electrode layer 70. The metal oxide film is, for example, an aluminum oxide film.

図１に示すように、積層体１００の上層部にはドレイン側選択トランジスタＳＴＤが設けられている。積層体１００の下層部にはソース側選択トランジスタＳＴＳが設けられている。   As shown in FIG. 1, a drain side select transistor STD is provided in the upper layer portion of the stacked body 100. A source side select transistor STS is provided in the lower layer portion of the stacked body 100.

ドレイン側選択トランジスタＳＴＤは、前述したドレイン側選択ゲートＳＧＤ（図２）をコントロールゲートとしてもつ縦型トランジスタであり、ソース側選択トランジスタＳＴＳは、前述したソース側選択ゲートＳＧＳ（図２）をコントロールゲートとしてもつ縦型トランジスタである。   The drain-side selection transistor STD is a vertical transistor having the above-described drain-side selection gate SGD (FIG. 2) as a control gate, and the source-side selection transistor STS is the above-described source-side selection gate SGS (FIG. 2) as a control gate. As a vertical transistor.

半導体ボディ２０のドレイン側選択ゲートＳＧＤに対向する部分はチャネルとして機能し、そのチャネルとドレイン側選択ゲートＳＧＤとの間のメモリ膜３０はドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する。   A portion of the semiconductor body 20 facing the drain side select gate SGD functions as a channel, and the memory film 30 between the channel and the drain side select gate SGD functions as a gate insulating film of the drain side select transistor STD.

半導体ボディ２０のソース側選択ゲートＳＧＳに対向する部分はチャネルとして機能し、そのチャネルとソース側選択ゲートＳＧＳとの間のメモリ膜３０はソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する。   A portion of the semiconductor body 20 facing the source side select gate SGS functions as a channel, and the memory film 30 between the channel and the source side select gate SGS functions as a gate insulating film of the source side select transistor STS.

半導体ボディ２０を通じて直列接続された複数のドレイン側選択トランジスタＳＴＤが設けられてもよく、半導体ボディ２０を通じて直列接続された複数のソース側選択トランジスタＳＴＳが設けられてもよい。複数のドレイン側選択トランジスタＳＴＤの複数のドレイン側選択ゲートＳＧＤには同じゲート電位が与えられ、複数のソース側選択トランジスタＳＴＳの複数のソース側選択ゲートＳＧＳには同じゲート電位が与えられる。   A plurality of drain side select transistors STD connected in series through the semiconductor body 20 may be provided, or a plurality of source side select transistors STS connected in series through the semiconductor body 20 may be provided. The same gate potential is applied to the plurality of drain side selection gates SGD of the plurality of drain side selection transistors STD, and the same gate potential is applied to the plurality of source side selection gates SGS of the plurality of source side selection transistors STS.

ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。   A plurality of memory cells MC are provided between the drain side select transistor STD and the source side select transistor STS. The plurality of memory cells MC, the drain side selection transistor STD, and the source side selection transistor STS are connected in series through the semiconductor body 20 of the columnar portion CL to constitute one memory string. This memory string is, for example, arranged in a zigzag manner in a plane direction parallel to the XY plane, and a plurality of memory cells MC are provided three-dimensionally in the X direction, the Y direction, and the Z direction.

半導体ボディ２０の側壁部２０ａは、不純物（例えばリン）がドープされた半導体層１３に接し、側壁部２０ａも不純物（例えばリン）を含む。その側壁部２０ａの不純物濃度は、半導体ボディ２０における積層体１００に対向する部分の不純物濃度よりも高い。側壁部２０ａの不純物濃度は、メモリセルＭＣのチャネルの不純物濃度、ソース側選択トランジスタＳＴＳのチャネルの不純物濃度、およびドレイン側選択ゲートＳＴＤの不純物濃度よりも高い。   The sidewall 20a of the semiconductor body 20 is in contact with the semiconductor layer 13 doped with impurities (for example, phosphorus), and the sidewall 20a also includes impurities (for example, phosphorus). The impurity concentration of the side wall portion 20a is higher than the impurity concentration of the portion of the semiconductor body 20 facing the stacked body 100. The impurity concentration of the sidewall portion 20a is higher than the impurity concentration of the channel of the memory cell MC, the impurity concentration of the channel of the source side select transistor STS, and the impurity concentration of the drain side select gate STD.

また、後述する熱処理により、不純物（例えばリン）は、側壁部２０ａから、半導体ボディ２０におけるゲート層８０に対向する部分２０ｂにまで拡散する。半導体ボディ２０における側壁部２０ａと部分２０ｂとの間の部分（絶縁層４４に対応する部分）にも不純物（例えばリン）が含まれている。   Further, due to the heat treatment described later, impurities (for example, phosphorus) diffuse from the side wall portion 20a to the portion 20b of the semiconductor body 20 facing the gate layer 80. An impurity (for example, phosphorus) is also contained in a portion (a portion corresponding to the insulating layer 44) between the side wall portion 20 a and the portion 20 b in the semiconductor body 20.

不純物は、半導体ボディ２０の部分２０ｂの全領域には拡散せず、部分２０ｂにおける積層体１００側の領域の不純物濃度は、部分２０ｂにおける側壁部２０ａ側の領域の不純物濃度よりも低い。部分２０ｂは、側壁部２０ａ側から積層体１００側に向かって不純物濃度が低下する勾配をもっている。部分２０ｂの側壁部２０ａ側の領域の不純物濃度は、半導体ボディ２０における積層体１００に対向する部分の不純物濃度よりも高い。   The impurities do not diffuse into the entire region of the portion 20b of the semiconductor body 20, and the impurity concentration in the region on the stacked body 100 side in the portion 20b is lower than the impurity concentration in the region on the side wall portion 20a side in the portion 20b. The portion 20b has a gradient in which the impurity concentration decreases from the side wall 20a side toward the stacked body 100 side. The impurity concentration of the region on the side wall 20a side of the portion 20b is higher than the impurity concentration of the portion of the semiconductor body 20 facing the stacked body 100.

読み出し動作時、電子はソース層ＳＬから半導体ボディ２０の側壁部２０ａを通じてメモリセルＭＣのチャネルに供給される。このとき、ゲート層８０に適切な電位を印加することで、半導体ボディ２０の部分２０ｂの全領域にチャネル（ｎ型チャネル）を誘起することができる。半導体ボディ２０の部分２０ｂと、ゲート層８０との間のメモリ膜３０はゲート絶縁膜として機能する。   During the read operation, electrons are supplied from the source layer SL to the channel of the memory cell MC through the side wall portion 20a of the semiconductor body 20. At this time, a channel (n-type channel) can be induced in the entire region of the portion 20 b of the semiconductor body 20 by applying an appropriate potential to the gate layer 80. The memory film 30 between the portion 20b of the semiconductor body 20 and the gate layer 80 functions as a gate insulating film.

半導体ボディ２０の部分２０ｂは前述したように不純物を含むため、ゲート層８０の電位制御によって部分２０ｂの導通をカットオフすることが難しい場合があり得るが、このカットオフの機能はソース側選択トランジスタＳＴＳが担う。上記不純物はソース側選択トランジスタＳＴＳのチャネルまでは拡散していない。   Since the portion 20b of the semiconductor body 20 contains impurities as described above, it may be difficult to cut off the conduction of the portion 20b by controlling the potential of the gate layer 80. The function of this cut-off is a source side select transistor. STS is responsible. The impurities are not diffused up to the channel of the source side select transistor STS.

半導体ボディ２０の側壁部２０ａと部分２０ｂとの間の距離は、ゲート層８０の厚さよりも小さい。半導体ボディ２０の側壁部２０ａと部分２０ｂとの間の距離は、実質的に、半導体層１４の厚さと絶縁層４４の厚さとの合計厚さに対応する。   The distance between the side wall portion 20 a and the portion 20 b of the semiconductor body 20 is smaller than the thickness of the gate layer 80. The distance between the side wall portion 20 a and the portion 20 b of the semiconductor body 20 substantially corresponds to the total thickness of the semiconductor layer 14 and the insulating layer 44.

後述するようにスリットＳＴを形成するときのエッチングストッパーとしては、厚いゲート層８０を用いる。そのため、半導体層１４は薄くできる。ゲート層８０の厚さは例えば２００ｎｍほどであり、半導体層１４の厚さは例えば３０ｎｍほどである。したがって、不純物を側壁部２０ａから、半導体ボディ２０における絶縁層４４に対向する部分にまで拡散させる距離を短くでき、ゲート層８０によるチャネル誘起が難しい領域までの不純物の拡散制御が容易になる。   As will be described later, a thick gate layer 80 is used as an etching stopper when forming the slit ST. Therefore, the semiconductor layer 14 can be made thin. The thickness of the gate layer 80 is, for example, about 200 nm, and the thickness of the semiconductor layer 14 is, for example, about 30 nm. Therefore, the distance for diffusing impurities from the side wall portion 20a to the portion facing the insulating layer 44 in the semiconductor body 20 can be shortened, and the diffusion control of impurities from the gate layer 80 to the region where channel induction is difficult is facilitated.

また、半導体ボディ２０におけるゲート層８０に対向する部分２０ｂは不純物を含むため、ゲート層８０を消去動作時におけるＧＩＤＬ（gate induced drain leakage）ジェネレーターとして機能させることができる。   In addition, since the portion 20b of the semiconductor body 20 facing the gate layer 80 contains impurities, the gate layer 80 can function as a GIDL (gate induced drain leakage) generator during an erase operation.

ゲート層８０に消去電位（例えば数ボルト）を印加して、半導体ボディ２０の部分２０ｂに高電界を与えることで生成される正孔がメモリセルＭＣのチャネルに供給され、チャネル電位を上昇させる。そして、セルゲートＣＧの電位を例えばグランド電位（０Ｖ）にすることで、半導体ボディ２０とセルゲートＣＧとの電位差で、電荷蓄積膜３２に正孔が注入されデータの消去動作が行われる。   Holes generated by applying an erasing potential (for example, several volts) to the gate layer 80 and applying a high electric field to the portion 20b of the semiconductor body 20 are supplied to the channel of the memory cell MC to raise the channel potential. Then, by setting the potential of the cell gate CG to, for example, the ground potential (0 V), holes are injected into the charge storage film 32 by the potential difference between the semiconductor body 20 and the cell gate CG, and the data erasing operation is performed.

次に、図４〜図１７を参照して、実施形態の半導体装置の製造方法について説明する。図４〜図１７の断面は、図２の断面に対応する。   Next, with reference to FIGS. 4 to 17, a method for manufacturing the semiconductor device of the embodiment will be described. 4 to 17 correspond to the cross section of FIG.

図４に示すように、基板１０上に絶縁層４１が形成される。絶縁層４１上に金属を含む層１１が形成される。金属を含む層１１は、例えばタングステン層またはタングステンシリサイド層である。   As shown in FIG. 4, an insulating layer 41 is formed on the substrate 10. A layer 11 containing a metal is formed on the insulating layer 41. The layer 11 containing metal is, for example, a tungsten layer or a tungsten silicide layer.

金属を含む層１１上に半導体層（第１半導体層）１２が形成される。半導体層１２は、例えばリンがドープされた多結晶シリコン層である。半導体層１２の厚さは、例えば２００ｎｍほどである。   A semiconductor layer (first semiconductor layer) 12 is formed on the metal-containing layer 11. The semiconductor layer 12 is, for example, a polycrystalline silicon layer doped with phosphorus. The thickness of the semiconductor layer 12 is, for example, about 200 nm.

半導体層１２上に保護膜４２が形成される。保護膜４２は、例えばシリコン酸化膜である。   A protective film 42 is formed on the semiconductor layer 12. The protective film 42 is, for example, a silicon oxide film.

保護膜４２上に犠牲層９１が形成される。犠牲層９１は、例えばアンドープの多結晶シリコン層である。犠牲層９１の厚さは、例えば３０ｎｍほどである。   A sacrificial layer 91 is formed on the protective film 42. The sacrificial layer 91 is, for example, an undoped polycrystalline silicon layer. The thickness of the sacrificial layer 91 is, for example, about 30 nm.

犠牲層９１上に保護膜４３が形成される。保護膜４３は、例えばシリコン酸化膜である。   A protective film 43 is formed on the sacrificial layer 91. The protective film 43 is, for example, a silicon oxide film.

保護膜４３上に半導体層（第２半導体層）１４が形成される。半導体層１４は、例えばアンドープまたはリンがドープされた多結晶シリコン層である。半導体層１４の厚さは、例えば３０ｎｍほどである。   A semiconductor layer (second semiconductor layer) 14 is formed on the protective film 43. The semiconductor layer 14 is a polycrystalline silicon layer doped with, for example, undoped or phosphorus. The thickness of the semiconductor layer 14 is, for example, about 30 nm.

半導体層１４上に絶縁層４４が形成される。絶縁層４４は、例えばシリコン酸化層である。   An insulating layer 44 is formed on the semiconductor layer 14. The insulating layer 44 is, for example, a silicon oxide layer.

絶縁層４４上にゲート層８０が形成される。ゲート層８０は、例えばリンがドープされた多結晶シリコン層である。ゲート層８０の厚さは、半導体層１４の厚さおよび絶縁層４４の厚さよりも厚く、例えば２００ｎｍほどである。   A gate layer 80 is formed on the insulating layer 44. The gate layer 80 is, for example, a polycrystalline silicon layer doped with phosphorus. The thickness of the gate layer 80 is thicker than the thickness of the semiconductor layer 14 and the thickness of the insulating layer 44, for example, about 200 nm.

図５に示すように、ゲート層８０上に積層体１００が形成される。ゲート層８０上に、絶縁層（第２層）７２と、犠牲層（第１層）７１とが交互に積層される。絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返され、ゲート層８０上に複数の犠牲層７１と複数の絶縁層７２が形成される。最上層の犠牲層７１上に絶縁層４５が形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。   As shown in FIG. 5, the stacked body 100 is formed on the gate layer 80. On the gate layer 80, insulating layers (second layers) 72 and sacrificial layers (first layers) 71 are alternately stacked. The process of alternately stacking the insulating layers 72 and the sacrificial layers 71 is repeated, and a plurality of sacrificial layers 71 and a plurality of insulating layers 72 are formed on the gate layer 80. An insulating layer 45 is formed on the uppermost sacrificial layer 71. For example, the sacrificial layer 71 is a silicon nitride layer, and the insulating layer 72 is a silicon oxide layer.

ゲート層８０の厚さは、犠牲層７１の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。   The thickness of the gate layer 80 is thicker than the thickness of one layer of the sacrificial layer 71 and the thickness of one layer of the insulating layer 72.

図６に示すように、半導体層１２よりも上の層に複数のメモリホールＭＨが形成される。メモリホールＭＨは、図示しないマスク層を用いたreactive ion etching（ＲＩＥ）法で形成される。メモリホールＭＨは、積層体１００、ゲート層８０、絶縁層４４、半導体層１４、保護膜４３、犠牲層９１、および保護膜４２を貫通して、半導体層１２に達する。メモリホールＭＨのボトムは半導体層１２中に位置する。   As shown in FIG. 6, a plurality of memory holes MH are formed in a layer above the semiconductor layer 12. The memory hole MH is formed by a reactive ion etching (RIE) method using a mask layer (not shown). The memory hole MH passes through the stacked body 100, the gate layer 80, the insulating layer 44, the semiconductor layer 14, the protective film 43, the sacrificial layer 91, and the protective film 42 and reaches the semiconductor layer 12. The bottom of the memory hole MH is located in the semiconductor layer 12.

複数の犠牲層（シリコン窒化層）７１および複数の絶縁層（シリコン酸化層）７２は、ガス種を切り替えることなく、同じガス（例えばＣＦ系ガス）を用いて連続してエッチングされる。このときゲート層（多結晶シリコン層）８０はエッチングストッパーとして機能し、ゲート層８０の位置で一旦エッチングをストップする。厚いゲート層８０によって複数のメモリホールＭＨ間のエッチングレートばらつきが吸収され、複数のメモリホールＭＨ間のボトム位置のばらつきが低減される。   The plurality of sacrificial layers (silicon nitride layers) 71 and the plurality of insulating layers (silicon oxide layers) 72 are continuously etched using the same gas (for example, CF-based gas) without switching the gas species. At this time, the gate layer (polycrystalline silicon layer) 80 functions as an etching stopper, and etching is temporarily stopped at the position of the gate layer 80. The thick gate layer 80 absorbs variations in the etching rate between the plurality of memory holes MH, and reduces variations in the bottom position between the plurality of memory holes MH.

その後、各層をガス種を切り替えてステップエッチングする。すなわち、絶縁層４４をストッパーとして用いてゲート層８０の残りの部分をエッチングし、半導体層１４をストッパーとして用いて絶縁層４４をエッチングし、保護膜４３をストッパーとして用いて半導体層１４をエッチングし、犠牲層９１をストッパーとして用いて保護膜４３をエッチングし、保護膜４２をストッパーとして用いて犠牲層９１をエッチングし、半導体層１２をストッパーとして用いて保護膜４２をエッチングする。そして、厚い半導体層１２の途中でエッチングをストップさせる。   Thereafter, step etching is performed on each layer while switching the gas type. That is, the remaining portion of the gate layer 80 is etched using the insulating layer 44 as a stopper, the insulating layer 44 is etched using the semiconductor layer 14 as a stopper, and the semiconductor layer 14 is etched using the protective film 43 as a stopper. The protective film 43 is etched using the sacrificial layer 91 as a stopper, the sacrificial layer 91 is etched using the protective film 42 as a stopper, and the protective film 42 is etched using the semiconductor layer 12 as a stopper. Then, etching is stopped in the middle of the thick semiconductor layer 12.

厚いゲート層８０によってアスペクト比の高い積層体１００に対するホール加工のエッチング停止位置の制御が容易になる。   The thick gate layer 80 makes it easy to control the etching stop position of hole processing for the stacked body 100 having a high aspect ratio.

メモリホールＭＨ内には、図７に示すように、柱状部ＣＬが形成される。メモリ膜３０がメモリホールＭＨの側面およびボトムに沿ってコンフォーマルに形成され、そのメモリ膜３０の内側にメモリ膜３０に沿ってコンフォーマルに半導体ボディ２０が形成され、その半導体ボディ２０の内側にコア膜５０が形成される。   As shown in FIG. 7, a columnar portion CL is formed in the memory hole MH. The memory film 30 is formed conformally along the side surface and bottom of the memory hole MH, and the semiconductor body 20 is formed conformally along the memory film 30 inside the memory film 30, and inside the semiconductor body 20. A core film 50 is formed.

その後、図８に示すように、積層体１００に複数のスリットＳＴが形成される。スリットＳＴは、図示しないマスク層を用いたＲＩＥ法で形成される。スリットＳＴは、積層体１００を貫通して、ゲート層８０に達する。   Thereafter, as shown in FIG. 8, a plurality of slits ST are formed in the stacked body 100. The slit ST is formed by an RIE method using a mask layer (not shown). The slit ST passes through the stacked body 100 and reaches the gate layer 80.

メモリホールＭＨの形成と同様、複数の犠牲層７１および複数の絶縁層７２は、ガス種を切り替えることなく、同じガス（例えばＣＦ系ガス）を用いて連続してエッチングされる。このときゲート層８０はエッチングストッパーとして機能し、ゲート層８０の位置で一旦スリット加工のエッチングをストップする。厚いゲート層８０によって複数のスリットＳＴ間のエッチングレートばらつきが吸収され、複数のスリットＳＴ間のボトム位置のばらつきが低減される。   Similar to the formation of the memory hole MH, the plurality of sacrificial layers 71 and the plurality of insulating layers 72 are continuously etched using the same gas (for example, CF-based gas) without switching the gas species. At this time, the gate layer 80 functions as an etching stopper, and once etching of the slit processing is stopped at the position of the gate layer 80. The thick gate layer 80 absorbs the etching rate variation between the plurality of slits ST, and the variation in the bottom position between the plurality of slits ST is reduced.

その後、各層をガス種を切り替えてステップエッチングする。すなわち、絶縁層４４をストッパーとして用いてゲート層８０の残りの部分をエッチングする。図９に示すように、スリットＳＴのボトムに絶縁層４４が露出する。   Thereafter, step etching is performed on each layer while switching the gas type. That is, the remaining part of the gate layer 80 is etched using the insulating layer 44 as a stopper. As shown in FIG. 9, the insulating layer 44 is exposed at the bottom of the slit ST.

以降、半導体層１４をストッパーとして用いて絶縁層４４をエッチングし、保護膜４３をストッパーとして用いて半導体層１４をエッチングする。図１０に示すように、スリットＳＴのボトムに犠牲層９１が露出する。   Thereafter, the insulating layer 44 is etched using the semiconductor layer 14 as a stopper, and the semiconductor layer 14 is etched using the protective film 43 as a stopper. As shown in FIG. 10, the sacrificial layer 91 is exposed at the bottom of the slit ST.

厚いゲート層８０によって、アスペクト比の高い積層体１００に対するスリット加工のエッチング停止位置の制御が容易になる。さらに、その後のステップエッチングで、スリットＳＴのボトム位置制御を高精度且つ容易に行える。スリットＳＴは犠牲層９１を突き抜けずに、スリットＳＴのボトムは犠牲層９１内にとどまる。   The thick gate layer 80 makes it easy to control the etching stop position of slit processing for the stacked body 100 having a high aspect ratio. Furthermore, the bottom position control of the slit ST can be easily performed with high accuracy by subsequent step etching. The slit ST does not penetrate the sacrificial layer 91, and the bottom of the slit ST remains in the sacrificial layer 91.

スリットＳＴの側面およびボトムには、図１１に示すように、ライナー膜１６１が、スリットＳＴの側面およびボトムに沿ってコンフォーマルに形成される。ライナー膜１６１は、例えばシリコン窒化膜である。   As shown in FIG. 11, a liner film 161 is formed conformally along the side surface and bottom of the slit ST on the side surface and bottom of the slit ST. The liner film 161 is, for example, a silicon nitride film.

スリットＳＴのボトムに形成されたライナー膜１６１は、例えばＲＩＥ法で除去される。図１２に示すように、スリットＳＴのボトムに犠牲層９１が露出する。   The liner film 161 formed on the bottom of the slit ST is removed by, for example, the RIE method. As shown in FIG. 12, the sacrificial layer 91 is exposed at the bottom of the slit ST.

そして、スリットＳＴを通じたエッチングにより、犠牲層９１を除去する。例えば、スリットＳＴを通じてホットＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）を供給して、多結晶シリコン層である犠牲層９１を除去する。   Then, the sacrificial layer 91 is removed by etching through the slit ST. For example, hot TMY (trimethyl-2hydroxyethylammonium hydroxide) is supplied through the slit ST to remove the sacrificial layer 91 that is a polycrystalline silicon layer.

犠牲層９１が除去され、図１３に示すように、半導体層１２と半導体層１４との間に空洞９０が形成される。例えばシリコン酸化膜である保護膜４２、４３は、半導体１２、１４をホットＴＭＹによるエッチングから保護する。また、スリットＳＴの側面に形成されたライナー膜（例えばシリコン窒化膜）１６１は、ゲート層８０および半導体層１４のスリットＳＴ側からのサイドエッチングを防ぐ。   The sacrificial layer 91 is removed, and a cavity 90 is formed between the semiconductor layer 12 and the semiconductor layer 14 as shown in FIG. For example, the protective films 42 and 43 which are silicon oxide films protect the semiconductors 12 and 14 from etching by hot TMY. Further, the liner film (for example, silicon nitride film) 161 formed on the side surface of the slit ST prevents side etching from the slit ST side of the gate layer 80 and the semiconductor layer 14.

空洞９０には、柱状部ＣＬの側壁の一部が露出する。すなわち、メモリ膜３０の一部が露出する。   A part of the side wall of the columnar part CL is exposed in the cavity 90. That is, a part of the memory film 30 is exposed.

その空洞９０に露出したメモリ膜３０の一部を、スリットＳＴを通じたエッチングにより除去する。例えば、ＣＤＥ（chemical dry etching）法によりメモリ膜３０をエッチングする。   A part of the memory film 30 exposed in the cavity 90 is removed by etching through the slit ST. For example, the memory film 30 is etched by a CDE (chemical dry etching) method.

このとき、メモリ膜３０に含まれる膜と同種の保護膜４２、４３も除去される。スリットＳＴの側面に形成されたライナー膜１６１は、メモリ膜３０に含まれる電荷蓄積膜３２と同種のシリコン窒化膜であるが、ライナー膜１６１の膜厚は電荷蓄積膜３２の膜厚よりも厚く、ライナー膜１６１はスリットＳＴの側面に残る。   At this time, the protective films 42 and 43 of the same type as the film included in the memory film 30 are also removed. The liner film 161 formed on the side surface of the slit ST is a silicon nitride film of the same type as the charge storage film 32 included in the memory film 30, but the liner film 161 is thicker than the charge storage film 32. The liner film 161 remains on the side surface of the slit ST.

そのライナー膜１６１は、空洞９０に露出した上記メモリ膜３０の一部を除去するとき、犠牲層７１、絶縁層７２、および絶縁層４４のスリットＳＴ側からのサイドエッチングを防ぐ。また、絶縁層４４の下面は半導体層１４で覆われているので、絶縁層４４の下面側からのエッチングも防止される。   The liner film 161 prevents side etching from the slit ST side of the sacrificial layer 71, the insulating layer 72, and the insulating layer 44 when a part of the memory film 30 exposed in the cavity 90 is removed. Moreover, since the lower surface of the insulating layer 44 is covered with the semiconductor layer 14, etching from the lower surface side of the insulating layer 44 is also prevented.

このメモリ膜３０の一部の除去により、メモリ膜３０は、図１４に示すように側壁部２０ａの部分で上下に分断される。エッチング時間の制御により、ゲート層８０と半導体ボディ２０との間のメモリ膜（ゲート絶縁膜）３０はエッチングされないようにする。   By removing a part of the memory film 30, the memory film 30 is divided vertically at the side wall portion 20a as shown in FIG. By controlling the etching time, the memory film (gate insulating film) 30 between the gate layer 80 and the semiconductor body 20 is prevented from being etched.

また、エッチング時間の制御により、側壁部２０ａの下方においても半導体層１２と半導体ボディ２０との間にメモリ膜３０が残るようにする。半導体ボディ２０における側壁部２０ａの下方の下端部が、メモリ膜３０を介して半導体層１２に支えられた状態が保持される。   Further, the memory film 30 is left between the semiconductor layer 12 and the semiconductor body 20 under the side wall portion 20a by controlling the etching time. The state where the lower end portion of the semiconductor body 20 below the side wall portion 20 a is supported by the semiconductor layer 12 via the memory film 30 is maintained.

上記メモリ膜３０の一部が除去され、図１４に示すように、空洞９０に半導体ボディ２０の一部（側壁部２０ａ）が露出する。   A part of the memory film 30 is removed, and a part (side wall part 20a) of the semiconductor body 20 is exposed in the cavity 90 as shown in FIG.

その空洞９０内に、図１５に示すように半導体層（第３半導体層）１３が形成される。半導体層１３は、例えばリンがドープされた多結晶シリコン層である。   A semiconductor layer (third semiconductor layer) 13 is formed in the cavity 90 as shown in FIG. The semiconductor layer 13 is, for example, a polycrystalline silicon layer doped with phosphorus.

シリコンを含むガスがスリットＳＴを通じて空洞９０に供給され、半導体層１３が、半導体層１２の上面、半導体層１４の下面、および空洞９０に露出した半導体ボディ２０の側壁部２０ａからエピタキシャル成長して、空洞９０内は半導体層１３で埋まる。   A gas containing silicon is supplied to the cavity 90 through the slit ST, and the semiconductor layer 13 is epitaxially grown from the upper surface of the semiconductor layer 12, the lower surface of the semiconductor layer 14, and the side wall portion 20 a of the semiconductor body 20 exposed in the cavity 90. The inside 90 is filled with the semiconductor layer 13.

空洞９０の上面にも多結晶シリコン層である半導体層１４が形成されているため、空洞９０の上面側からも半導体層１３をエピタキシャル成長させることができ、半導体層１３の形成に要する時間短縮を図れる。   Since the semiconductor layer 14, which is a polycrystalline silicon layer, is also formed on the upper surface of the cavity 90, the semiconductor layer 13 can be epitaxially grown from the upper surface side of the cavity 90, and the time required for forming the semiconductor layer 13 can be reduced. .

半導体ボディ２０の側壁部２０ａは、半導体層１３に接する。柱状部ＣＬを形成した段階では、半導体ボディ２０は上端から下端まで実質的に不純物を含んでいない。半導体層１３は高温熱処理下でエピタキシャル成長され、このとき不純物（例えばリン）が半導体ボディ２０の側壁部２０ａにもドープされる。   The side wall portion 20 a of the semiconductor body 20 is in contact with the semiconductor layer 13. At the stage where the columnar portion CL is formed, the semiconductor body 20 does not substantially contain impurities from the upper end to the lower end. The semiconductor layer 13 is epitaxially grown under high-temperature heat treatment, and at this time, impurities (for example, phosphorus) are also doped into the side wall portion 20 a of the semiconductor body 20.

さらに、半導体層１３のエピタキシャル成長時の熱処理、または後の工程での熱処理により、不純物（リン）が側壁部２０ａから半導体ボディ２０の延在方向に熱拡散する。不純物は、半導体ボディ２０における少なくとも絶縁層４４に対向する部分にまで拡散させる。すなわち、不純物を、ゲート層８０によるチャネル誘起が難しい領域まで拡散させる。   Further, the impurity (phosphorus) is thermally diffused from the side wall portion 20 a in the extending direction of the semiconductor body 20 by heat treatment during epitaxial growth of the semiconductor layer 13 or heat treatment in a later step. Impurities are diffused to at least a portion facing the insulating layer 44 in the semiconductor body 20. That is, the impurity is diffused to a region where channel induction by the gate layer 80 is difficult.

メモリホールＭＨやスリットＳＴを形成するときのエッチングレート差の吸収層としての役割は、前述したようにゲート層８０が担う。したがって、半導体層１４は厚くする必要がない。そのため、半導体ボディ２０の側壁部２０ａから、絶縁層４４に対向する部分まで不純物を拡散させる距離を短くできる。例えば、この拡散距離は５０ｎｍほどであり、容易且つ確実に、半導体ボディ２０における絶縁層４４に対向する部分に不純物を拡散させることができる。   As described above, the gate layer 80 plays a role as an absorbing layer for the etching rate difference when forming the memory hole MH and the slit ST. Therefore, the semiconductor layer 14 does not need to be thick. Therefore, the distance for diffusing impurities from the side wall portion 20a of the semiconductor body 20 to the portion facing the insulating layer 44 can be shortened. For example, the diffusion distance is about 50 nm, and the impurities can be easily and reliably diffused into the portion of the semiconductor body 20 that faces the insulating layer 44.

なお、不純物を半導体ボディ２０におけるゲート層８０に対向する部分２０ｂまで拡散させれば、前述したように、部分２０ｂにＧＩＤＬによる正孔を発生させ、その正孔を利用した消去動作が可能になる。   If the impurities are diffused to the portion 20b of the semiconductor body 20 facing the gate layer 80, holes due to GIDL are generated in the portion 20b as described above, and an erasing operation using the holes becomes possible. .

次に、ライナー膜１６１を除去した後、またはライナー膜１６１の除去と同じ工程で、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。   Next, after removing the liner film 161 or in the same process as the removal of the liner film 161, the sacrificial layer 71 is removed by an etching solution or an etching gas supplied through the slit ST. For example, the sacrificial layer 71 which is a silicon nitride layer is removed using an etching solution containing phosphoric acid.

犠牲層７１が除去され、図１６に示すように、上下で隣接する絶縁層７２の間に空隙７５が形成される。空隙７５は、最上層の絶縁層７２と絶縁層４５との間にも形成される。   The sacrificial layer 71 is removed, and a gap 75 is formed between the upper and lower insulating layers 72 as shown in FIG. The gap 75 is also formed between the uppermost insulating layer 72 and the insulating layer 45.

複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、絶縁層７２間の空隙７５が保たれる。   The plurality of insulating layers 72 are in contact with the side surfaces of the columnar portions CL so as to surround the side surfaces of the plurality of columnar portions CL. The plurality of insulating layers 72 are supported by such physical coupling with the plurality of columnar portions CL, and the gaps 75 between the insulating layers 72 are maintained.

空隙７５には、図１７に示すように、電極層７０が形成される。例えばＣＶＤ（chemical vapor deposition）法により、電極層７０が形成される。スリットＳＴを通じてソースガスが空隙７５に供給される。スリットＳＴの側面に形成された電極層７０は除去される。   As shown in FIG. 17, the electrode layer 70 is formed in the gap 75. For example, the electrode layer 70 is formed by CVD (chemical vapor deposition). Source gas is supplied to the gap 75 through the slit ST. The electrode layer 70 formed on the side surface of the slit ST is removed.

その後、スリットＳＴ内に、図２に示すように、絶縁膜１６３が埋め込まれる。   Thereafter, as shown in FIG. 2, an insulating film 163 is embedded in the slit ST.

犠牲層９１は、多結晶シリコン層に限らず、例えばシリコン窒化層でもよい。多結晶シリコン層である半導体層１２、１４と、シリコン窒化層である犠牲層９１との組み合わせの場合、保護膜４２、４３は設けなくてもよい。   The sacrificial layer 91 is not limited to a polycrystalline silicon layer, and may be a silicon nitride layer, for example. In the case of a combination of the semiconductor layers 12 and 14 which are polycrystalline silicon layers and the sacrificial layer 91 which is a silicon nitride layer, the protective films 42 and 43 may not be provided.

図１８は、実施形態のメモリセルアレイの他の例を示す模式断面図である。   FIG. 18 is a schematic cross-sectional view illustrating another example of the memory cell array according to the embodiment.

半導体層１３は、半導体層１２の上面、半導体層１４の下面、および半導体ボディ２０の側壁部２０ａに沿って設けられ、半導体層１２の上面に設けられた半導体層１３と、半導体層１４の下面に設けられた半導体層１３との間に空洞９０が残されている。   The semiconductor layer 13 is provided along the upper surface of the semiconductor layer 12, the lower surface of the semiconductor layer 14, and the sidewall 20 a of the semiconductor body 20, and the lower surface of the semiconductor layer 14 and the semiconductor layer 13 provided on the upper surface of the semiconductor layer 12. A cavity 90 is left between the semiconductor layer 13 and the semiconductor layer 13.

半導体層１３が空洞９０内に不十分な状態で埋め込まれ、半導体層１３中にボイドが生じると、後の高温熱処理工程でボイドが移動して半導体ボディ２０の側壁部２０ａを断線させる可能性があり得る。   If the semiconductor layer 13 is embedded in the cavity 90 in an insufficient state and voids are generated in the semiconductor layer 13, there is a possibility that the voids move in a subsequent high-temperature heat treatment process and the side wall 20 a of the semiconductor body 20 is disconnected. possible.

図１８のように、半導体層１３を半導体層１２の上面、半導体層１４の下面、および半導体ボディ２０の側壁部２０ａに沿った薄膜として形成し、その半導体層１３の内側に空洞９０を残しておけば、動くようなボイドが存在しない。   As shown in FIG. 18, the semiconductor layer 13 is formed as a thin film along the upper surface of the semiconductor layer 12, the lower surface of the semiconductor layer 14, and the side wall portion 20 a of the semiconductor body 20, leaving the cavity 90 inside the semiconductor layer 13. If there is, there is no moving void.

上記実施形態では、第１層７１としてシリコン窒化層を例示したが、第１層７１として金属層、または不純物がドープされたシリコン層を用いてもよい。この場合、第１層７１がそのまま電極層７０となるので、第１層７１を電極層に置換するプロセスは不要である。   In the above embodiment, the silicon nitride layer is exemplified as the first layer 71, but a metal layer or a silicon layer doped with impurities may be used as the first layer 71. In this case, since the first layer 71 becomes the electrode layer 70 as it is, the process of replacing the first layer 71 with the electrode layer is unnecessary.

また、第２層７２をスリットＳＴを通じたエッチングにより除去して、上下で隣接する電極層７０の間を空隙にしてもよい。   Alternatively, the second layer 72 may be removed by etching through the slits ST so that a gap is formed between the upper and lower electrode layers 70.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１…メモリセルアレイ、１０…基板、１１…金属を含む層、１２〜１４…シリコン層、２０…半導体ボディ、２０ａ…側壁部、３０…メモリ膜、７０…電極層、７２…絶縁層、８０…ゲート層、１００…積層体、ＳＬ…ソース層   DESCRIPTION OF SYMBOLS 1 ... Memory cell array, 10 ... Board | substrate, 11 ... Layer containing metal, 12-14 ... Silicon layer, 20 ... Semiconductor body, 20a ... Side wall part, 30 ... Memory film, 70 ... Electrode layer, 72 ... Insulating layer, 80 ... Gate layer, 100 ... laminate, SL ... source layer

Claims (5)

不純物を含む半導体層を有するソース層と、
前記ソース層上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、
前記ソース層と前記積層体との間に設けられ、前記電極層の１層の厚さよりも厚いゲート層と、
前記積層体内、前記ゲート層内、および前記半導体層内を前記積層体の積層方向に延びる半導体ボディであって、前記半導体層に接する側壁部を有し、前記電極層および前記ゲート層には接していない半導体ボディと、
前記半導体ボディと前記電極層との間に設けられた電荷蓄積部と、
を備えた半導体装置。 A source layer having a semiconductor layer containing impurities;
A laminated body provided on the source layer and having a plurality of electrode layers laminated via an insulator;
A gate layer provided between the source layer and the stacked body and thicker than a thickness of one of the electrode layers;
A semiconductor body extending in the stacking direction of the stacked body in the stacked body, in the gate layer, and in the semiconductor layer, having a side wall portion in contact with the semiconductor layer, and in contact with the electrode layer and the gate layer Not a semiconductor body,
A charge storage portion provided between the semiconductor body and the electrode layer;
A semiconductor device comprising: 前記半導体ボディにおける前記ゲート層に対向する部分と、前記側壁部との間の距離は、前記ゲート層の厚さよりも小さい請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein a distance between a portion of the semiconductor body facing the gate layer and the side wall portion is smaller than a thickness of the gate layer. 前記半導体ボディの前記側壁部の不純物濃度は、前記半導体ボディにおける前記積層体に対向する部分の不純物濃度よりも高い請求項１または２に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein an impurity concentration of the side wall portion of the semiconductor body is higher than an impurity concentration of a portion of the semiconductor body facing the stacked body. 前記半導体ボディにおける前記ゲート層に対向する部分の不純物濃度は、前記半導体ボディにおける前記積層体に対向する部分の不純物濃度よりも高い請求項１〜３のいずれか１つに記載の半導体装置。   4. The semiconductor device according to claim 1, wherein an impurity concentration of a portion of the semiconductor body facing the gate layer is higher than an impurity concentration of a portion of the semiconductor body facing the stacked body. 第１半導体層上に、犠牲層を形成する工程と、
前記犠牲層上に、第２半導体層を形成する工程と、
前記第２半導体層上に、絶縁層を形成する工程と、
前記絶縁層上に、前記第２半導体層よりも厚いゲート層を形成する工程と、
前記ゲート層上に、交互に積層された第１層および第２層を含む複数の第１層および複数の第２層を有する積層体を形成する工程と、
前記積層体、前記ゲート層、前記絶縁層、前記第２半導体層、および前記犠牲層を貫通するホール内に半導体ボディを形成する工程と、
前記半導体ボディを形成した後、前記積層体、前記ゲート層、前記絶縁層、および前記第２半導体層を貫通し、前記犠牲層に達するスリットを形成する工程と、
前記スリットを通じて前記犠牲層を除去し、前記第１半導体層と前記第２半導体層との間に空洞を形成する工程と、
前記半導体ボディの一部を前記空洞に露出させる工程と、
前記空洞内に、不純物を含み、前記半導体ボディの前記一部に接する第３半導体層を形成する工程と、
を備えた半導体装置の製造方法。 Forming a sacrificial layer on the first semiconductor layer;
Forming a second semiconductor layer on the sacrificial layer;
Forming an insulating layer on the second semiconductor layer;
Forming a gate layer thicker than the second semiconductor layer on the insulating layer;
Forming a stacked body having a plurality of first layers and a plurality of second layers including first and second layers alternately stacked on the gate layer;
Forming a semiconductor body in a hole penetrating the stacked body, the gate layer, the insulating layer, the second semiconductor layer, and the sacrificial layer;
Forming a slit reaching the sacrificial layer through the stacked body, the gate layer, the insulating layer, and the second semiconductor layer after forming the semiconductor body;
Removing the sacrificial layer through the slit and forming a cavity between the first semiconductor layer and the second semiconductor layer;
Exposing a portion of the semiconductor body to the cavity;
Forming a third semiconductor layer containing impurities in contact with the part of the semiconductor body in the cavity;
A method for manufacturing a semiconductor device comprising:
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