JP2017157632A - 半導体装置の製造方法及びパターン形成方法 - Google Patents

半導体装置の製造方法及びパターン形成方法 Download PDF

Info

Publication number
JP2017157632A
JP2017157632A JP2016037924A JP2016037924A JP2017157632A JP 2017157632 A JP2017157632 A JP 2017157632A JP 2016037924 A JP2016037924 A JP 2016037924A JP 2016037924 A JP2016037924 A JP 2016037924A JP 2017157632 A JP2017157632 A JP 2017157632A
Authority
JP
Japan
Prior art keywords
film
polymer part
region
self
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2016037924A
Other languages
English (en)
Inventor
絢子 川西
Ayako Kawanishi
絢子 川西
佑介 笠原
Yusuke Kasahara
佑介 笠原
広樹 米満
Hiroki Yonemitsu
広樹 米満
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2016037924A priority Critical patent/JP2017157632A/ja
Priority to US15/231,393 priority patent/US9685331B1/en
Publication of JP2017157632A publication Critical patent/JP2017157632A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16Coating processes; Apparatus therefor
    • G03F7/162Coating on a rotating support, e.g. using a whirler or a spinner

Abstract

【課題】基板面内で均一な微細パターンの形成方法を提供する。
【解決手段】本実施形態の半導体装置の製造方法は、第一領域と第二領域とを含む半導体
基板上に第一膜を形成し、前記第一膜上に第二膜を形成し、前記第二膜の一部を除去して
前記第一膜を露出させ、露出した前記第一膜上に自己組織化材料を塗布し、前記自己組織
化材料を熱処理によって第一ポリマー部と第二ポリマー部とに相分離させ、前記第一領域
と前記第二領域とで異なる照射量の光を照射し、前記第一ポリマー部及び前記第二ポリマ
ー部のいずれかを除去し、前記第一ポリマー部及び第二ポリマー部の残部をマスクとして
前記第一膜をエッチングする。
【選択図】図6

Description

本発明の実施形態は、半導体装置の製造方法及びパターン形成方法に関する。
半導体装置や液晶表示装置などの電子部品の回路パターン形成方法として、自己組織化
(DSA:Directed Self−Assembly)の活用が注目されている。
米国特許出願公開第2014/0291878号明細書
本発明が解決しようとする課題は、基板面内で均一な微細パターンの形成方法を提供す
ることである。
本実施形態の半導体装置の製造方法は、第一領域と第二領域とを含む半導体基板上に第
一膜を形成し、前記第一膜上に第二膜を形成し、前記第二膜の一部を除去して前記第一膜
を露出させ、露出した前記第一膜上に自己組織化材料を塗布し、前記自己組織化材料を熱
処理によって第一ポリマー部と第二ポリマー部とに相分離させ、前記第一領域と前記第二
領域とで異なる照射量の光を照射し、前記第一ポリマー部及び前記第二ポリマー部のいず
れかを除去し、前記第一ポリマー部及び第二ポリマー部の残部をマスクとして前記第一膜
をエッチングする。
第一乃至第三の実施形態にかかる半導体装置の製造方法を説明するフローチャート。 第一の実施形態にかかる半導体装置の製造方法の第一工程を説明する断面図。 第一の実施形態にかかる半導体装置の製造方法の第二工程を説明する断面図。 第一の実施形態にかかる半導体装置の製造方法の第三工程を説明する断面図。 第一の実施形態にかかる半導体装置の製造方法の第四工程を説明する断面図。 第一の実施形態にかかる半導体装置の製造方法の第五工程を説明する断面図。 第一の実施形態にかかる半導体装置の製造方法の第六工程を説明する断面図。 第一の実施形態にかかるUV照射方法を説明する平面図。 第二の実施形態にかかる半導体装置の製造方法の第一工程を説明する断面図。 第二の実施形態にかかる半導体装置の製造方法の第二工程を説明する断面図。 第二の実施形態にかかる半導体装置の製造方法の第三工程を説明する断面図。 第二の実施形態にかかる半導体装置の製造方法の第四工程を説明する断面図。 第二の実施形態にかかる半導体装置の製造方法の第五工程を説明する断面図。 第三の実施形態にかかる半導体装置の製造方法の第一工程を説明する断面図。 第三の実施形態にかかる半導体装置の製造方法の第二工程を説明する断面図。 第三の実施形態にかかる半導体装置の製造方法の第三工程を説明する断面図。 第三の実施形態にかかる半導体装置の製造方法の第四工程を説明する断面図。 第三の実施形態にかかる半導体装置の製造方法の第五工程を説明する断面図。 第三の実施形態にかかる半導体装置の製造方法の第六工程を説明する断面図。
(第一の実施形態)
以下、第一の実施形態にかかる半導体装置の製造方法について図1〜図8を参照して説
明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の
符号で表している。ただし、図面は膜厚と平面寸法との関係、比率等は現実のものとは異
なり、模式的なものである。
図1は、第一の実施形態にかかる半導体装置の製造方法を示すフローチャートである。
本実施形態にかかる半導体装置の製造方法は、ガイド溝形成(S10)、自己組織化材料
塗布(S11)、熱処理(S12)、UV照射(S13)、現像及びエッチング(S14
)の段階を経て行なわれる。
次に、図2〜図7を用いて図1に示したフローチャートの詳細を説明する。
図2(a)、(b)はそれぞれウエハ中心部、ウエハエッジ部の任意の領域を示す断面
図である。図2(c)は図2(a)、(b)の平面図であり、A1−A2線の断面図が図
2(a)、(b)に相当する。なお、後の図3以降の断面図においても、(a)はウエハ
中心部、(b)はウエハエッジ部を示すものとする。
図2(a)、(b)は半導体装置の製造方法の第一工程であるガイド溝形成(S10)
を説明する断面図である。図2(a)、(b)に示すように、基板100上に被加工膜1
01を形成し、その上にハードマスク102及び反射防止膜103を順に形成する。
基板100は例えばP型シリコン基板である。
被加工膜101は、例えば膜厚300nm程度であり、ゲート絶縁膜となるシリコン酸
化膜101a及びゲート電極となるポリシリコン101bを含む。なお、以降の図面にお
いてシリコン酸化膜101a及びポリシリコン101bの記載は省略し、被加工膜101
として扱う。
ハードマスク102は、例えばCVD(化学気相成長)を用いて形成された膜厚100
nmの炭素膜である。また、反射防止膜103は、例えば回転塗布にて形成された膜厚1
5nmの酸化膜である。
次に、反射防止膜103上にレジスト材料を回転塗布し、膜厚120nmのレジスト膜
104を作成する。ArF液浸エキシマレーザを、透光部を有するマスクを介してレジス
ト膜104上に照射する。その後現像によってレジスト膜104に円形のガイド溝105
a、105bを形成する。ガイド溝105a、105bの円の直径は例えば70nmであ
る。レジスト膜104は、後の工程で自己組織化材料が相分離する際の物理ガイドとして
の機能を有する。
次に、図3(a)、(b)に示すように、レジスト膜104上に自己組織化材料を塗布
する。ガイド溝105a、105b内に自己組織化材料106a、106bが充填される
。自己組織化材料は例えばブロックコポリマーを用いる。ブロックコポリマーは2つの異
なる高分子が化学結合によって直鎖状に結合した構造を有する。なお、自己組織化材料は
ブロックコポリマーに限らず自己組織化特性を有する高分子材料であれば良い。
本実施形態において自己組織化材料106a、106bは例えば以下の方法で基板上に
塗布される。まず、ポリスチレン(PS)とポリメチルメタクリレート(PMMA)のブ
ロック共重合体(PS−b−PMMA)を1.0wt%の濃度となるようにプロピレング
リコールモノメチルエーテルアセテート(PGMEA)溶液に溶解し、ブロックコポリマ
ーのPGMEA溶液を作成する。次にウエハを回転数1500rpmで回転させながら、
ブロックコポリマーのPGMEA溶液をレジスト膜104上に吐出する。このあとさらに
回転数1000rpmで基板を30秒間回転させてスピン乾燥させる。このようにしてウ
エハ面上に膜厚が均一な自己組織化材料106a、106bを形成することができる。な
お、塗布方法はスピン塗布に限らず、例えばインクジェットを用いた塗布方法でも良い。
本実施形態の自己組織化材料はPSとPMMAの平均分子量(Mn)がそれぞれ470
0と24000である。この分子量において、PSとPMMAは、熱工程によってガイド
溝105a、105bの直径が例えば50〜100nmのときにガイド溝105a、10
5b内で中央の円柱部分とその外側部分に相分離する。円柱はガイド溝1つに対して1本
形成される。
なお、本実施形態において、自己組織化材料はブロック共重合体PS−b−PMMAを
用いたが、これに限定されない。また、ブロック共重合体の分子量や相分離した際の形状
は、目的のパターンに応じて適宜選択可能である。
次に、図4(a)、(b)に示すように、ウエハをホットプレート上に置き、240℃
で3分間加熱する。これにより、自己組織化材料106a、106bが相分離し、PSを
多く含む第一ポリマー部107a、107bとPMMAを多く含む第二ポリマー部108
a、108bとから構成される自己組織化相が形成される。このように中央の円柱部分と
その外側部分に相分離した状態をシリンダー状と称する。このときたとえば、PSを多く
含む第一ポリマー部107a、107bがガイド溝105a、105bの側壁部に形成(
偏析)され、PMMAを多く含む第二ポリマー部108a、108bがガイド溝105a
、105bの中心に一本の円柱状に形成される。
次に、図5(a)、(b)に示すように、ウエハ全面にUV照射を行い、PMMAの主
鎖を切断して第二ポリマー部のみがIPA(イソプロピルアルコール)に可溶な状態にす
る。このUV照射処理は、例えば図8(a)、(b)に示すように、二段階のUV照射に
よって行なう。まず、図8(a)に示すように第一のUV照射によってウエハ面内全体に
同じ照射量のUVを照射する。この時棒状のUVランプをウエハの一端から他端に矢印の
向きに動かして照射する。次に、図8(b)に示すように、第二のUV照射によってウエ
ハのエッジ部よりも中心部に多くUVが照射されるようにする。このとき、ウエハ上に遮
光体を介した状態で、第一のUV照射と同様にUVランプを動かしUVを照射する。この
遮光体は、エッジ部から中心部にかけて遮光率が小さくなるように設定する。例えば、エ
ッジ部から中心部にかけて、遮光率が、90、70、50、30、10、0%となるよう
にする。この二段階のUV照射方法によって、例えば中心部には2000mJ/cm
エッジ部には1000mJ/cmの照射量のUVが照射される。つまり、中心部とエッ
ジ部との間の中間部には1500mJ/cmの照射量のUVが照射されることになる。
なお、照射量とは任意の範囲に照射される光の強度である。
発明者の考察によれば、上記のUV照射によって、UV照射量の少ないエッジ部では第
二ポリマー部を構成するPMMAの主鎖の少なくとも一部の化学結合が切断されIPAに
可溶となるが、UV照射量の多い中心部ではPMMA主鎖の化学結合が切断されるだけで
なく、PMMAとPSとの結合部の化学結合も切断されることが考えられる。その結果、
中心部のUVによる化学結合切断部位が多くなり、IPAに可溶な領域が増す。そのため
、UV照射量の多い中心部では現像後のホールの直径は大きくなり、UV照射量の少ない
エッジ部ではホールの直径は小さくなる。
次に図6(a)、(b)に示すように、上記UV照射後のウエハをIPAにさらすと、
IPAに可溶なポリマーが除去される。本実施形態ではPMMAを多く含む第二ポリマー
部が除去される。その結果、ガイド溝105a、105bの中心に円柱状のホールパター
ン109a、109bが形成される。UV照射量が多い中心部のホールパターン109a
の直径はたとえば25nmであり、UV照射量が少ないエッジ部のホールパターン109
bの直径はたとえば22nmである。この寸法差はUV照射量の違いによって生じたもの
である。
次に、図7(a)、(b)に示すように、残存した第一ポリマー部107a、107b
及びレジスト膜104をマスクにし、RIE(Reactive Ion Etchin
g)により反射防止膜103及びハードマスク102を加工する。反射防止膜103及び
ハードマスク102にホールパターン109a、ホールパターン109bが転写され、ホ
ール110a、110bが形成される。このとき本実施形態における加工転写条件ではエ
ッジ部でエッチングレートが大きくなる。そのため、中心部のハードマスク102及び反
射防止膜103に転写されるホール110aの直径は、レジスト膜のホールパターン10
9aと同じ25nmで転写されるのに対し、エッジ部のハードマスク102及び反射防止
膜103に転写されるホール110bの直径は、レジスト膜のホールパターン109bよ
りも3nm拡大して転写され25nmとなる。上記の方法により、ウエハ面内で均一な寸
法を有したパターン形成が可能となる。
本実施形態において、UV照射する際に、エッジ部から中心部にかけて遮光率が小さく
なる遮光体を用いてUV照射量を中心部とエッジ部とで変化させ、転写加工後のパターン
寸法を補正したが、UV照射量はウエハ中心部とエッジ部に限らず、ウエハ面内で適宜変
化させても良い。その際、ウエハのエッチングレートの面内依存性を考慮し、ホールパタ
ーン109が面内依存性を持つように照射量を調整する。
中心部よりもエッジ部でエッチングレートが大きい場合、ウエハ面内で均一な直径のホ
ールパターンを形成しても反射防止膜及びハードマスクへと加工転写した際にエッジ部で
のホール直径が大きくなり、ウエハ面内で直径のばらつきが生じてしまう。本実施形態に
かかる半導体装置の製造方法によれば、ウエハ中心部とエッジ部とで現像後のホールパタ
ーン109a、109bの直径にあらかじめ差をつけることにより、ウエハ面内でエッチ
ングレートが異なる条件でエッチングした場合でも、均一な寸法のパターン形成が可能と
なる。
なお、本実施形態において、中心部と比較してエッジ部でエッチングレートが大きい場
合に、中心部のUV照射量をエッジ部と比較して大きくすることを示したがこれに限らな
い。中心部または中心部とエッジ部との間の中間部でエッチングレートが最も大きい場合
にも適用できる。中心部でエッチングレートが大きくなる場合は、中心部からエッジ部に
かけてUV照射量を大きくする。中間部でエッチングレートが大きい場合は、中間部でU
V照射量を小さく、中心部とエッジ部にかけて大きくなるようにすればよい。
また本実施形態ではレジスト膜104をガイド溝とする場合について説明したが、これ
に限らない。レジスト膜104をハードマスク102及び反射防止膜103まで転写した
パターンをガイド溝として用いてもよい。
さらに、ガイド溝はホール径形成だけでなく、ラインアンドスペースパターン形成やそ
の他の自己組織化可能なパターンの形成にも応用できる。つまり、ラインアンドスペース
パターンの場合だと、図6の段階で開口寸法としてのスペース幅が互いに異なるラインア
ンドスペースパターンが形成されるような制御を行なえばよい。その他のパターンについ
ても同様に開口寸法が異なるように制御すればよい。
(第二の実施形態)
次に、第二の実施形態について、図9〜図13を参照しながら説明する。
第二の実施形態は、第一の実施形態で示した半導体装置の製造方法においてUV照射量
の代わりに、自己組織化材料106の膜厚がウエハ中心部とウエハエッジ部で異なる。し
たがって、以下の形成方法の説明では、第一の実施形態と異なる部分を説明し、同じ工程
となる部分は省略する。
第一の実施形態と同様な方法でガイド溝を形成する(S10)。
次に、第二工程である自己組織化材料塗布(S11)以降の工程について説明する。図
9(a)、(b)は本実施形態における半導体装置の製造方法の第二工程である自己組織
化材料塗布を説明するウエハ中心部及びエッジ部の断面図である。第一の実施形態同様に
ウエハの中心部の断面図を(a)、エッジ部の断面図を(b)に示す。本実施形態にかか
る自己組織化材料塗布方法は、第一の実施形態と同様なブロックコポリマーのPGMEA
溶液を作成し、基板を第一の実施形態よりも遅い速度である回転数1000rpmで回転
させながらPGMEA溶液をレジスト膜104上に吐出する。次に回転数1000rpm
で基板を30秒間回転させてスピン乾燥させる。スピン塗布方法は中心部に吐出したブロ
ックコポリマーのPGMEA溶液を遠心力によってエッジ部へと広げる方法である。その
ため回転数が少ない場合、ウエハにかかる遠心力が弱くなり、自己組織化材料106a、
106bは中心部に留まりエッジ部へ広がりにくくなる。図9(a)、(b)に示すよう
に、この塗布方法によって中心部では塗布膜厚が大きく、エッジ部では塗布膜厚が小さい
自己組織化材料106a、106bが形成される。なお、本実施形態における自己組織化
材料はブロックコポリマーを用いたが、これに限定されない。
次に、図10(a)、(b)に示すように、第一の実施形態同様ウエハをホットプレー
ト上に置き、240℃で3分間加熱する。この熱処理によって自己組織化材料106a、
106bが相分離し、PSを多く含む第一ポリマー部107a、107bがガイド溝10
5a、105bの側壁部に形成(偏析)され、PMMAを多く含む第二ポリマー部108
a、108bがガイド溝105a、105bの中心に円柱状に形成される。この時、膜厚
が大きいウエハ中心部では相分離した際の第二ポリマー部の直径が大きくなり、一方で膜
厚の小さいエッジ部では第二ポリマー部の直径が小さくなる。
次に、図11(a)、(b)に示すように、UV照射処理を行い、PMMAの主鎖を切
断して第二ポリマー部のみがIPA(イソプロピルアルコール)可溶となるようにする。
UV照射は第一の実施形態とは異なり一段階の照射で行い、ウエハ面内で照射量が均一に
なるようにする。照射量はたとえば、2000mJ/cmである。
次に図12(a)、(b)に示すように、ウエハをIPAにさらすと、IPAに可溶な
ポリマーが現像され、ホールパターン109a、109bが形成される。現像によって生
じた中心部のホールパターン109aの直径はたとえば25nmであり、エッジ部のホー
ルパターン109bの直径はたとえば22nmである。この寸法差は自己組織化材料の塗
布膜厚の違いによって生じたものである。
次に、図13(a)、(b)に示すように、残存した第一ポリマー部107a、107
b及びレジスト膜104をマスクとし、RIEにより反射防止膜103及びハードマスク
102を加工する。反射防止膜103及びハードマスク102にはホールパターン109
a、ホールパターン109bが転写される。このとき本実施形態における転写加工条件で
はエッジ部でエッチングレートが大きいため、中心部のハードマスク102及び反射防止
膜103に転写されるホール110aの直径はレジスト膜のホールパターン109aと同
じ25nmで転写されるのに対し、エッジ部のハードマスク102及び反射防止膜103
に転写されるホール110bの直径はレジスト膜のホールパターン109bよりも3nm
拡大して転写され25nmとなる。上記の方法により、ウエハ面内での均一な寸法のパタ
ーン形成が可能となる。
本実施形態において、中心部とエッジ部とで自己組織化材料106の塗布膜厚に変化を
つけるために、スピン塗布の回転数や塗布量を調整して自己組織化材料106の膜厚を制
御した。塗布膜厚の制御方法はこの方法に限らず、たとえばインクジェットを用いた塗布
によって、所望の領域にノズルから所望の量の自己組織化材料を吐出し、膜厚差のある自
己組織化材料106を形成してもよい。そのほか、ガイド溝105a、105bへの自己
組織化材料106の流れ込み量の制御によって膜厚差をつけても良い。この場合、例えば
膜厚を抑えたい領域のレジスト膜104の表面をUV照射等によって親水化する。レジス
ト膜104表面が親水化した領域は、疎水性の自己組織化材料のPGMEA溶液がガイド
溝105a、105b内に流れ込みにくくなり、その結果、膜厚が小さくなる。
本実施形態にかかる半導体装置の製造方法によれば、エッチングレートが中心部よりも
エッジ部で大きいことをあらかじめ考慮しウエハの中心部とエッジ部とで自己組織化材料
106の膜厚に差をつける。膜厚が大きい中心部では第二ポリマー部の直径が大きくなり
、膜厚が小さいエッジ部では第二ポリマー部の直径が小さくなる。その結果エッジ部でエ
ッチングレートが大きい場合でもエッジング終了時にウエハ面内で寸法が均一なパターン
形成が可能となる。
なお、本実施形態では転写加工条件が中心部と比較してエッジ部でエッチングレートが
大きい条件であるため、塗布膜厚をエッジ部で小さく、中心部で大きくしたが、中心部ま
たは中心部とエッジ部との間の中間部でエッチングレートが大きい条件の場合は、それを
補正するように自己組織化材料の塗布膜厚を領域ごとに適宜選定して形成すればよい。例
えば、ウエハ中心部でエッチングレートが大きい条件の場合は中心部で膜厚が小さくエッ
ジ部で大きくなるような塗布膜厚面内傾向を持たせて自己組織化材料106a、106b
を形成し、中心部とエッジ部との間の中間部でエッチングレートが大きい条件の場合は、
中間部で膜厚が小さく、中心部とエッジ部とで膜厚が大きくなるように塗布膜厚面内傾向
を持たせて自己組織化材料106a、106bを形成する。
また本実施形態ではレジスト膜104をガイド溝105とする場合について説明したが
、レジスト膜104をハードマスク102及び反射防止膜103まで転写したパターンを
ガイド溝105として用いることもできる。
(第三の実施形態)
次に、第三の実施形態について、図14〜図19を参照しながら説明する。
第三の実施形態は、第一及び第二の実施形態で示した半導体装置の製造方法においてU
V照射量や自己組織化材料の膜厚ではなく、ガイド溝の直径がウエハ中心部とウエハエッ
ジ部で異なっている。したがって、以下の形成方法の説明では、第一及び第二の実施形態
と異なる部分を説明し、同じ工程となる部分は省略する。
以下、本実施形態にかかるガイド溝形成方法について図を用いて説明する。
図14(a)、(b)は本実施形態における半導体装置の製造方法の第一工程であるガ
イド溝形成(S10)を説明するウエハ中心部及びエッジ部の断面図である。第一及び第
二の実施形態同様にウエハの中心部の断面図を(a)、エッジ部の断面図を(b)に示す
。図14(a)、(b)に示すように、基板100上の被加工膜101及びハードマスク
102上に形成された反射防止膜103上に膜厚120nmとなるようレジスト材料を回
転塗布し、レジスト膜104を形成する。その後透光部を有するマスクを介してレジスト
膜104上にArF液浸エキシマレーザを照射する。ArF光の照射量は、たとえばウエ
ハ中心部で露光量20mJ/cm、エッジ部で露光量18mJ/cmとなるように調
整する。ガイド溝105の直径を小さくしたい領域には照射量を少なくする。その後、現
像し、レジスト膜104に円形のガイド溝105a、105bを形成する。このとき中心
部のガイド溝105aの直径は例えば70nmであり、エッジ部のガイド溝105bの直
径は例えば65nmである。
次に図15(a)、(b)に示すように第一の実施形態と同様の方法で中心部とエッジ
部で同量の自己組織化材料を塗布する。(S11)
その後、図16(a)、(b)に示すように第一及び第二の実施形態と同様に熱処理に
よって自己組織化材料106を相分離させる。(S12)この時、ガイド溝105の直径
が小さく、自己組織化材料106の体積が少ないエッジ部では、中心部と比較して第二ポ
リマー部108の体積が小さくなる。
次に、図17及び図18の(a)、(b)に示すように、第二の実施形態と同様の方法
で第一ポリマー部及び第二ポリマー部にUVを照射する。その後IPAを用いて、第二ポ
リマー部を除去し、ホールパターン109a、109bが形成される。この時、中心部の
ホールパターン109aの直径はたとえば25nmであり、エッジ部のホールパターン1
09bの直径はたとえば22nmである。この寸法差はガイド溝105a、105bの直
径の違いに由来する第二ポリマー部108a、108bの直径の違いによって生じたもの
である。
最後に、図19(a)、(b)に示すように第一及び第二の実施形態と同様の方法で、
エッチングを行う。このとき本実施形態における転写加工条件ではエッジ部でエッチング
レートが大きいため、中心部のハードマスク102及び反射防止膜103に転写されるホ
ール110aの直径はレジスト膜のホールパターン109aと同じ25nmで転写される
のに対し、エッジ部のハードマスク102及び反射防止膜103に転写されるホール11
0bの直径はレジスト膜のホールパターン109bよりも3nm拡大して転写され25n
mとなる。
本実施形態にかかる半導体装置の製造方法によれば、エッチングレートが大きいエッジ
部にあらかじめ直径の小さいガイド溝を形成する。ガイド溝の直径が小さいと自己組織化
材料が相分離した際にできる第二ポリマー部の直径も小さくなる。そのためエッチング後
のパターン寸法をウエハ面内で均一にできる。
なお、第一、第二及び第三の実施形態で示した半導体装置の製造方法は、第一の実施形
態ではUV照射量を、第二の実施形態では自己組織化材料の膜厚を、第三の実施形態では
ガイド溝の直径を、エッチングレートに合わせてあらかじめウエハ面内の領域ごとに差を
つけるというものである。その結果エッチング後の面内のパターン寸法を均一にすること
ができる。面内のパターン寸法を均一にするにはそれぞれの実施形態の半導体装置の製造
方法のみで行う場合に限らない。上記半導体装置の製造方法は、組み合わせて用いること
も可能である。たとえば、エッジ部でのエッチングレートが中心部と比較してきわめて大
きい場合、第一及び第二の実施形態で示したように、エッジ部と中心部でのUV照射量と
自己組織化材料の塗布膜厚の両方に変化をつけても良い。そのときは、エッジ部では中心
部よりもUV照射量を小さくし、塗布膜厚を小さくすれば良い。
また、上記組み合わせだけでなく、第一、第二及び第三の実施形態においてウエハ中心
部とエッジ部とで自己組織化材料塗布後の熱処理が異なっていても良い。熱処理の際に、
ウエハをホットプレート上でベークするが、この時のベーク時間が長くなると相分離した
際の第二ポリマー部の直径が小さくなる。そのため第一、第二及び第三の実施形態ではエ
ッジ部のベーク時間を例えば2分とし、中心部のベーク時間を例えば1分とすることで中
心部とエッジ部とで現像後のホールパターンの直径の差が顕著になり、エッチングレート
がエッジ部できわめて大きい場合でも対応できる。この場合、領域ごとに温度設定が可能
なホットプレートを用い、ベーク途中で中心部のみ温度を下げれば良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
100 基板
101 被加工膜
102 ハードマスク
103 反射防止膜
104 レジスト膜
105a、105b ガイド溝
106a、106b 自己組織化材料
107a、107b 第一ポリマー部
108a、108b 第二ポリマー部
109a、109b ホールパターン
110a、110b ホール

Claims (9)

  1. 第一領域と第二領域とを含む半導体基板上に第一膜を形成し、
    前記第一膜上に第二膜を形成し、
    前記第二膜の一部を除去して前記第一膜を露出させ、
    露出した前記第一膜上に自己組織化材料を塗布し、
    前記自己組織化材料を熱処理によって第一ポリマー部と第二ポリマー部とに相分離させ

    前記第一領域と前記第二領域とで異なる照射量の光を照射し、
    前記第一ポリマー部及び前記第二ポリマー部のいずれかを除去し、
    前記第一ポリマー部及び第二ポリマー部の残部をマスクとして前記第一膜をエッチング
    する、
    ことを特徴とする半導体装置の製造方法。
  2. 第一領域と第二領域とを含む基板上に第一膜を形成し、
    前記第一膜上に第二膜を形成し、
    前記第二膜の一部を除去して前記第一膜を露出させ、
    露出した前記第一膜上に前記第一領域と前記第二領域とで異なる量の自己組織化材料を
    塗布し、
    前記自己組織化材料を熱処理によって第一ポリマー部と第二ポリマー部とに相分離させ

    前記第一ポリマー部及び前記第二ポリマー部のいずれかを除去し、
    前記第一ポリマー部及び第二ポリマー部の残部をマスクとして前記第一膜をエッチング
    する、
    ことを特徴とする半導体装置の製造方法。
  3. 第一領域と第二領域とを含む基板上に第一膜を形成し、
    前記第一膜上に第二膜を形成し、
    前記第一領域と前記第二領域とで異なる寸法の前記第二膜を除去し前記第一膜を露出さ
    せ、
    露出した前記第一膜に自己組織化材料を塗布し、
    前記自己組織化材料を熱処理によって第一ポリマー部及び第二ポリマー部に相分離させ

    前記第一ポリマー部及び前記第二ポリマー部のいずれかを除去し、
    前記第一ポリマー部及び第二ポリマー部の残部をマスクとして前記第一膜をエッチング
    する、
    ことを特徴とする半導体装置の製造方法。
  4. 前記自己組織化材料を塗布する工程は、スピン塗布またはインクジェット塗布によって
    行うことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
  5. 前記第二領域は前記第一領域の外側にあることを特徴とする請求項1乃至4のいずれか
    1項に記載の半導体装置の製造方法。
  6. 前記熱処理は前記第一領域と前記第二領域とで加熱時間が異なることを特徴とする請求
    項1乃至5のいずれか1項に記載の半導体装置の製造方法。
  7. 第一領域と第二領域とを含む基板上に第一膜を形成し、
    前記第一膜上に第二膜を形成し、
    前記第二膜の一部を除去して前記第一膜を露出させ、
    露出した前記第一膜上に自己組織化材料を塗布し、
    前記自己組織化材料を熱処理によって第一ポリマー部と第二ポリマー部とに相分離させ

    前記第一領域と前記第二領域とで異なる照射量の光を照射し、
    前記第一ポリマー部及び前記第二ポリマー部のいずれかを除去し、
    前記第一ポリマー部及び第二ポリマー部の残部をマスクとして前記第一膜をエッチング
    する、
    ことを特徴とするパターン形成方法。
  8. 第一領域と第二領域とを含む基板上に第一膜を形成し、
    前記第一膜上に第二膜を形成し、
    前記第二膜の一部を除去して前記第一膜を露出させ、
    露出した前記第一膜上に前記第一領域と前記第二領域とで異なる量の自己組織化材料を
    塗布し、
    前記自己組織化材料を熱処理によって第一ポリマー部と第二ポリマー部とに相分離させ

    前記第一ポリマー部及び前記第二ポリマー部のいずれかを除去し、
    前記第一ポリマー部及び第二ポリマー部の残部をマスクとして前記第一膜をエッチング
    する、
    ことを特徴とするパターン形成方法。
  9. 第一領域と第二領域とを含む基板上に第一膜を形成し、
    前記第一膜上に第二膜を形成し、
    前記第一領域と前記第二領域とで異なる寸法の前記第二膜を除去し前記第一膜を露出さ
    せ、
    露出した前記第一膜に自己組織化材料を塗布し、
    前記自己組織化材料を熱処理によって第一ポリマー部及び第二ポリマー部に相分離させ

    前記第一ポリマー部及び前記第二ポリマー部のいずれかを除去し、
    前記第一ポリマー部及び第二ポリマー部の残部をマスクとして前記第一膜をエッチング
    する、
    ことを特徴とするパターン形成方法。
JP2016037924A 2016-02-29 2016-02-29 半導体装置の製造方法及びパターン形成方法 Abandoned JP2017157632A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016037924A JP2017157632A (ja) 2016-02-29 2016-02-29 半導体装置の製造方法及びパターン形成方法
US15/231,393 US9685331B1 (en) 2016-02-29 2016-08-08 Semiconductor device manufacturing method and pattern forming method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016037924A JP2017157632A (ja) 2016-02-29 2016-02-29 半導体装置の製造方法及びパターン形成方法

Publications (1)

Publication Number Publication Date
JP2017157632A true JP2017157632A (ja) 2017-09-07

Family

ID=59034282

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016037924A Abandoned JP2017157632A (ja) 2016-02-29 2016-02-29 半導体装置の製造方法及びパターン形成方法

Country Status (2)

Country Link
US (1) US9685331B1 (ja)
JP (1) JP2017157632A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108400085B (zh) * 2017-02-06 2019-11-19 联华电子股份有限公司 形成半导体元件图案的方法
US20190362965A1 (en) * 2018-05-24 2019-11-28 Applied Materials, Inc. Methods of patterning a wafer substrate

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130034778A (ko) * 2011-09-29 2013-04-08 주식회사 동진쎄미켐 유도된 자가정렬 공정을 이용한 반도체 소자의 미세패턴 형성 방법
JP2014060189A (ja) 2012-09-14 2014-04-03 Toshiba Corp パターン形成方法及び塗布装置
JP6002056B2 (ja) 2013-02-18 2016-10-05 株式会社東芝 ガイドパターンデータ補正方法、プログラム、及びパターン形成方法
JP5837525B2 (ja) 2013-02-28 2015-12-24 東京エレクトロン株式会社 基板処理方法、プログラム及びコンピュータ記憶媒体
US8975009B2 (en) * 2013-03-14 2015-03-10 Tokyo Electron Limited Track processing to remove organic films in directed self-assembly chemo-epitaxy applications
US20140291878A1 (en) 2013-03-29 2014-10-02 Tokyo Electron Limited Methods for controlling across-wafer directed self-assembly
US9291909B2 (en) * 2013-05-17 2016-03-22 Az Electronic Materials (Luxembourg) S.A.R.L. Composition comprising a polymeric thermal acid generator and processes thereof

Also Published As

Publication number Publication date
US9685331B1 (en) 2017-06-20

Similar Documents

Publication Publication Date Title
US8158335B2 (en) High etch resistant material for double patterning
TWI479537B (zh) 圖案形成方法
JP3819604B2 (ja) 成膜方法
JP5120983B2 (ja) スペーサリソグラフィ
US20160284560A1 (en) Pattern forming method
TW201413373A (zh) 圖案形成方法
JP2005303151A (ja) 有機マスクの形成方法及び該有機マスクを利用したパターン形成方法
KR102113278B1 (ko) 패턴을 형성하는 방법
US20160276149A1 (en) Spin-On Layer for Directed Self Assembly with Tunable Neutrality
JP6470079B2 (ja) パターン形成方法
US20120164346A1 (en) Method and device for forming pattern
JP2005197349A (ja) 微細パターン形成方法及び半導体装置の製造方法
JP2017157632A (ja) 半導体装置の製造方法及びパターン形成方法
US8293660B2 (en) Method of manufacturing semiconductor device
KR102310841B1 (ko) 레지스트 리플로우 온도 향상을 위한 직류 중첩 경화
JP6129773B2 (ja) パターン形成方法
US20150140826A1 (en) Method of Forming Fine Patterns
JP2012005939A (ja) パターン形成方法
KR102268930B1 (ko) 기판 처리 방법, 판독 가능한 컴퓨터 기억 매체 및 기판 처리 시스템
KR100301654B1 (ko) 반도체장치의 미세패턴 형성방법
JP2017111356A (ja) パターン形成方法
US20170221701A1 (en) Rtp process for directed self-aligned patterns
CN106206284B (zh) 改进型蚀刻工艺
JP7361896B2 (ja) パターン形成方法及びパターン形成システム
JP3439488B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170531

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20170821

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180306

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180907

RD07 Notification of extinguishment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7427

Effective date: 20180907

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20181129