JP2016514315A - 素数生成のための方法およびデバイス - Google Patents
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Abstract
Description
1つの実装は、素数を生成することに関連する計算の遅延を低減する方法を提供する。この方法は、複数のビットを有する第1の乱数を生成するステップを含む。次いで、第1の素数判定法が第1の乱数に対して実行される。次いで、生成された第1の乱数が第1の素数判定法に合格したか不合格であったかが判定される。第1の乱数が第1の素数判定法に不合格であった場合、次いで第1の乱数の複数のビットのすべてではない部分が同数のランダムに生成されたビットに置換されて第2の乱数を生成する。次に、素数判定法が再び第2の乱数に対して実行される。この処理は、素数が検出されるまで繰り返される(すなわち、判定中の乱数のビットの部分)。
図2は、本開示の一態様による数R200を示す。数R200はn個のxビットワード202、204、...206を含むzビット数であり、ここで、zは2に等しいか2より大きく、nは2に等しいか2より大きく、xは1に等しいか1より大きい。したがって、数Rのビットzの総数はn*xに等しい。数R200は、真の乱数生成器または擬似乱数生成器を用いて生成されてもよい。一例によれば、zビット乱数R200は、各々32ビットである32ワードを含む1,024ビット数である。もちろん、乱数R200は、1より大きいビット長を有する任意の乱数であってもよく、各々1つまたは複数のビットを有する複数のワードを含んでもよい。
図6は、本開示の一態様による素数生成デバイス600の概略的なブロック図を示す。素数生成デバイス600は、処理回路602、メモリ回路604、入力/出力(I/O)インターフェース606、および/またはバス610を介して通信可能に結合される通信インターフェース608を備えてもよい。処理回路602は、限定されないが、乱数を生成するステップ、およびzビット乱数Rのビットを選択し置換するステップを含む図3、図4、および図5に関して上で説明された操作のいずれも実行するように適合されている少なくとも1つのプロセッサ(たとえば、アプリケーション特有の集積回路、デジタル信号プロセッサ、アプリケーションプロセッサ、他)を備える。メモリ回路604は、1つまたは複数の揮発性、不揮発性メモリ回路、および/または、限定されないが、SRAM、DRAM、SDRAM、NAND FLASH、NOR FLASH、ハードディスクドライブ、コンパクトディスク(CD)、他を含むコンピュータ可読媒体を備える。メモリ回路604は、とりわけ、1つまたは複数のプロセッサによって実行されると処理回路602に図3、図4、および図5に関して上で説明された操作を実行させるコンピュータ可読命令を記憶するように適合されている。
202 xビットワードA
204 xビットワードB
206 xビットワードn
600 素数生成デバイス
602 処理回路
604 メモリ回路
606 I/Oインターフェース
608 通信インターフェース
610 バス
702 乱数生成器モジュール/回路
704 素数判定法モジュール/回路
706 ビット/ワード置換モジュール/回路
802 移動電話
804 ラップトップコンピュータ
806 固定位置端末
Claims (39)
- 複数のビットを有する第1の乱数を生成するステップと、
生成された前記第1の乱数に対して第1の素数判定法を実行するステップと、
生成された前記第1の乱数が前記第1の素数判定法に不合格であったと判定するステップと、
前記第1の乱数の前記複数のビットのすべてではない部分を同数のランダムに生成されたビットに置換して第2の乱数を生成するステップと、
前記第2の乱数に対して第2の素数判定法を実行するステップと
を含む、素数を生成する方法。 - 前記第2の乱数が前記第2の素数判定法に不合格であったと判定するステップと、
前記第2の乱数の前記複数のビットのすべてではない部分を同数のランダムに生成されたビットに置換し、前記第2の乱数が連続する素数判定法のうちの1つに合格したと判定されるまで、前記第2の乱数に対して前記連続する素数判定法を実行するステップと
をさらに含む、請求項1に記載の方法。 - 前記第1の乱数が複数のxビットワードを含み、置換された前記複数のビットの前記部分が第1のxビットワードである、請求項2に記載の方法。
- 前記複数のビットの前記部分を前記第1のxビットワードに置換する前に、少なくとも1つのxビットワードによって前記第1の乱数を左または右に回転させるステップ
をさらに含む、請求項3に記載の方法。 - 置換された前記複数のビットの前記部分がビットの連続ブロックを形成する、請求項1に記載の方法。
- 置換された前記複数のビットの前記部分が、部分的に、非連続ビット数を有する前記複数のビットのランダムビットである、請求項1に記載の方法。
- 前記第1の乱数および前記第2の乱数の各々が少なくとも8ビットを有し、置換された前記複数のビットの前記部分が少なくとも2ビットである、請求項1に記載の方法。
- 前記第2の乱数が前記第2の素数判定法に不合格であったと判定するステップと、
前記第2の乱数の複数のビットのすべてではない部分を同数のランダムに生成されたビットに置換して第3の乱数を生成するステップと、
前記第3の乱数に対して第3の素数判定法を実行するステップと
をさらに含む、請求項1に記載の方法。 - 前記第1および第2の乱数の各々が複数のxビットワードを含み、置換された前記第1の乱数の前記複数のビットの前記部分が第1のxビットワードであり、置換された前記第2の乱数の前記複数のビットの前記部分が第2のxビットワードである、請求項8に記載の方法。
- 前記第1のxビットワードおよび前記第2のxビットワードのワード数が異なる、請求項9に記載の方法。
- 前記第1のxビットワードおよび前記第2のxビットワードのワード数が連続的である、請求項10に記載の方法。
- 前記第1のxビットワードおよび前記第2のxビットワードのワード数が非連続的である、請求項10に記載の方法。
- 前記第1および第2の乱数の各々が複数のxビットワードを含み、前記第2の乱数を生成するように置換された前記第1の乱数の前記複数のビットの前記部分が第1のxビットワードであり、
前記第2の乱数が前記第2の素数判定法に不合格であったと判定するステップと、
前記第2の乱数の前記第1のxビットワードをランダムに生成されたxビットワードに置換し、前記第2の乱数が連続する素数判定法のうちの1つに合格したと判定されるまで、または前記第2の乱数の前記第1のxビットワードが既定回数置換されたと判定されるまで、前記第2の乱数に対して前記連続する素数判定法を実行するステップと
をさらに含む、請求項1に記載の方法。 - 前記第2の乱数の前記第1のxビットワードが既定回数置換されたと判定された場合、前記第2の乱数の第2のxビットワードをランダムに生成されたxビットワードに置換するステップ
をさらに含む、請求項13に記載の方法。 - 複数のビットを有する第1の乱数を生成するように適合された乱数生成器回路と、
前記乱数生成器回路に通信可能に結合され、
生成された前記第1の乱数に対して第1の素数判定法を実行し、
生成された前記第1の乱数が前記第1の素数判定法に不合格であったと判定するように適合された素数判定法回路と、
前記素数判定法回路に通信可能に結合され、前記第1の乱数の前記複数のビットのすべてではない部分を同数のランダムに生成されたビットに置換して第2の乱数を生成するように適合されたビット置換回路であって、前記素数判定法回路が前記第2の乱数に対して第2の素数判定法を実行するようにさらに適合されている、ビット置換回路と
を備える素数生成器。 - 前記素数判定法回路が、前記第2の乱数が前記第2の素数判定法に不合格であったと判定するようにさらに適合され、前記ビット置換回路が、前記第2の乱数の前記複数のビットのすべてではない部分を同数のランダムに生成されたビットに置換し、前記第2の乱数が連続する素数判定法のうちの1つに合格したと判定されるまで、前記第2の乱数に対して前記連続する素数判定法を実行するようにさらに適合されている、請求項15に記載の素数生成器。
- 前記第1の乱数が複数のxビットワードを含み、置換された前記複数のビットの前記部分が第1のxビットワードである、請求項16に記載の素数生成器。
- 前記ビット置換回路が、前記複数のビットの前記部分を前記第1のxビットワードに置換する前に、少なくとも1つのxビットワードによって前記第1の乱数を左または右に回転させるようにさらに適合されている、請求項17に記載の素数生成器。
- 前記第1の乱数および前記第2の乱数の各々が少なくとも8ビットを有し、置換された前記複数のビットの前記部分が少なくとも2ビットである、請求項15に記載の素数生成器。
- 前記素数判定法回路が、前記第2の乱数が前記第2の素数判定法に不合格であったと判定するようにさらに適合され、前記ビット置換回路が、前記第2の乱数の複数のビットのすべてではない部分を同数のランダムに生成されたビットに置換して第3の乱数を生成するようにさらに適合され、前記素数判定法回路が、前記第3の乱数に対して第3の素数判定法を実行するようにさらに適合されている、請求項15に記載の素数生成器。
- 前記第1および第2の乱数の各々が複数のxビットワードを含み、置換された前記第1の乱数の前記複数のビットの前記部分が第1のxビットワードであり、置換された前記第2の乱数の前記複数のビットの前記部分が第2のxビットワードである、請求項20に記載の素数生成器。
- 前記第1および第2の乱数の各々が複数のxビットワードを含み、前記第2の乱数を生成するように置換された前記第1の乱数の前記複数のビットの前記部分が第1のxビットワードであり、前記素数判定法回路が、前記第2の乱数が前記第2の素数判定法に不合格であったと判定するようにさらに適合され、前記ビット置換回路が、前記第2の乱数の前記第1のxビットワードをランダムに生成されたxビットワードに置換し、前記第2の乱数が連続する素数判定法のうちの1つに合格したと判定されるまで、または前記第2の乱数の前記第1のxビットワードが既定回数置換されたと判定されるまで、前記第2の乱数に対して前記連続する素数判定法を実行するようにさらに適合されている、請求項15に記載の素数生成器。
- 前記第2の乱数の前記第1のxビットワードが既定回数置換されたと判定された場合、前記ビット置換回路が、前記第2の乱数の第2のxビットワードをランダムに生成されたxビットワードに置換するようにさらに適合されている、請求項22に記載の素数生成器。
- 複数のビットを有する第1の乱数を生成するための手段と、
生成された前記第1の乱数に対して第1の素数判定法を実行するための手段と、
生成された前記第1の乱数が前記第1の素数判定法に不合格であったと判定するための手段と、
前記第1の乱数の前記複数のビットのすべてではない部分を同数のランダムに生成されたビットに置換して第2の乱数を生成するための手段と、
前記第2の乱数に対して第2の素数判定法を実行するための手段と
を備える、素数生成器。 - 前記第2の乱数が前記第2の素数判定法に不合格であったと判定するための手段と、
前記第2の乱数の前記複数のビットのすべてではない部分を同数のランダムに生成されたビットに置換し、前記第2の乱数が連続する素数判定法のうちの1つに合格したと判定されるまで、前記第2の乱数に対して前記連続する素数判定法を実行するための手段と
をさらに備える、請求項24に記載の素数生成器。 - 前記第1の乱数が複数のxビットワードを含み、置換された前記複数のビットの前記部分が第1のxビットワードである、請求項25に記載の素数生成器。
- 前記複数のビットの前記部分を前記第1のxビットワードに置換する前に、少なくとも1つのxビットワードによって前記第1の乱数を左または右に回転させるための手段を
さらに備える、請求項26に記載の素数生成器。 - 前記第2の乱数が前記第2の素数判定法に不合格であったと判定するための手段と、
前記第2の乱数の複数のビットのすべてではない部分を同数のランダムに生成されたビットに置換して第3の乱数を生成するための手段と、
前記第3の乱数に対して第3の素数判定法を実行するための手段と
をさらに備える、請求項24に記載の素数生成器。 - 前記第1および第2の乱数の各々が複数のxビットワードを含み、置換された前記第1の乱数の前記複数のビットの前記部分が第1のxビットワードであり、置換された前記第2の乱数の前記複数のビットの前記部分が第2のxビットワードである、請求項28に記載の素数生成器。
- 前記第1および第2の乱数の各々が複数のxビットワードを含み、前記第2の乱数を生成するように置換された前記第1の乱数の前記複数のビットの前記部分が第1のxビットワードであり、
前記第2の乱数が前記第2の素数判定法に不合格であったと判定するための手段と、
前記第2の乱数の前記第1のxビットワードをランダムに生成されたxビットワードに置換し、前記第2の乱数が連続する素数判定法のうちの1つに合格したと判定されるまで、または前記第2の乱数の前記第1のxビットワードが既定回数置換されたと判定されるまで、前記第2の乱数に対して前記連続する素数判定法を実行するための手段と
をさらに備える、請求項29に記載の素数生成器。 - 前記第2の乱数の前記第1のxビットワードが既定回数置換されたと判定された場合、前記第2の乱数の第2のxビットワードをランダムに生成されたxビットワードに置換するための手段
をさらに備える、請求項30に記載の素数生成器。 - 素数を生成するための1つまたは複数の命令を有するコンピュータ可読記憶媒体であって、少なくとも1つのプロセッサによって実行されると前記命令が前記プロセッサに
複数のビットを有する第1の乱数を生成させ、
生成された前記第1の乱数に対して第1の素数判定法を実行させ、
生成された前記第1の乱数が前記第1の素数判定法に不合格であったと判定させ、
前記第1の乱数の前記複数のビットのすべてではない部分を同数のランダムに生成されたビットに置換して第2の乱数を生成させ、
前記第2の乱数に対して第2の素数判定法を実行させる、
コンピュータ可読記憶媒体。 - 前記プロセッサによって実行されると前記命令がさらに前記プロセッサに
前記第2の乱数が前記第2の素数判定法に不合格であったと判定させ、
前記第2の乱数の前記複数のビットのすべてではない部分を同数のランダムに生成されたビットに置換させ、前記第2の乱数が連続する素数判定法のうちの1つに合格したと判定されるまで、前記第2の乱数に対して前記連続する素数判定法を実行させる、
請求項32に記載のコンピュータ可読記憶媒体。 - 前記第1の乱数が複数のxビットワードを含み、置換された前記複数のビットの前記部分が第1のxビットワードである、請求項33に記載のコンピュータ可読記憶媒体
- 前記プロセッサによって実行されると前記命令がさらに前記プロセッサに
前記複数のビットの前記部分を前記第1のxビットワードに置換する前に、少なくとも1つのxビットワードによって前記第1の乱数を左または右に回転させる、
請求項34に記載のコンピュータ可読記憶媒体。 - 前記プロセッサによって実行されると前記命令がさらに前記プロセッサに
前記第2の乱数が前記第2の素数判定法に不合格であったと判定させ、
前記第2の乱数の複数のビットのすべてではない部分を同数のランダムに生成されたビットに置換して第3の乱数を生成させ、
前記第3の乱数に対して第3の素数判定法を実行させる、
請求項32に記載のコンピュータ可読記憶媒体。 - 前記第1および第2の乱数の各々が複数のxビットワードを含み、置換された前記第1の乱数の前記複数のビットの前記部分が第1のxビットワードであり、置換された前記第2の乱数の前記複数のビットの前記部分が第2のxビットワードである、請求項36に記載のコンピュータ可読記憶媒体。
- 前記第1および第2の乱数の各々が複数のxビットワードを含み、前記第2の乱数を生成するように置換された前記第1の乱数の前記複数のビットの前記部分が第1のxビットワードであり、前記プロセッサによって実行されると前記命令がさらに前記プロセッサに
前記第2の乱数が前記第2の素数判定法に不合格であったと判定させ、
前記第2の乱数の前記第1のxビットワードをランダムに生成されたxビットワードに置換させ、前記第2の乱数が連続する素数判定法のうちの1つに合格したと判定されるまで、または前記第2の乱数の前記第1のxビットワードが既定回数置換されたと判定されるまで、前記第2の乱数に対して前記連続する素数判定法を実行させる、
請求項32に記載のコンピュータ可読記憶媒体。 - 前記プロセッサによって実行されると前記命令がさらに前記プロセッサに
前記第2の乱数の前記第1のxビットワードが既定回数置換されたと判定された場合、前記第2の乱数の第2のxビットワードをランダムに生成されたxビットワードに置換させる、
請求項38に記載のコンピュータ可読記憶媒体。
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