JP2016131207A

JP2016131207A - Integrated semiconductor device

Info

Publication number: JP2016131207A
Application number: JP2015004795A
Authority: JP
Inventors: 将一兼近; Masakazu Kanechika; 上田　博之; Hiroyuki Ueda; 博之上田; 富田　英幹; Hidemiki Tomita; 英幹富田
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2015-01-14
Filing date: 2015-01-14
Publication date: 2016-07-21

Abstract

PROBLEM TO BE SOLVED: To solve such a problem that, when a plurality of semiconductor devices are formed on a semiconductor substrate including a hetero-junction surface of an electron transit layer formed of GaN and an electron supply layer formed of InAlGaN, a trench must be formed in an isolation region or ions or the like for making the isolation region electrically nonconductive must be injected, resulting in difficulty in manufacturing and causing deterioration in characteristics of semiconductor devices.SOLUTION: A p-type InAlGaN layer 10b is formed on a surface of an electron supply layer 8 present in an isolation region B. Thereupon, a depletion layer is extended from the p-type InAlGaN layer 10b toward an electron transit layer 6 via the electron supply layer 8, a hetero-junction surface is depleted in the isolation region B, and electrical isolation is formed between semiconductor devices adjacent to each other.SELECTED DRAWING: Figure 3

Description

本明細書は、窒化物半導体層のヘテロ接合面に生じる２次元電子ガスを利用する半導体装置の複数個が、同一半導体基板に形成されている半導体装置を開示する。本明細書では同一半導体基板に複数個の半導体装置が形成されている半導体装置を、集積した半導体装置という。 The present specification discloses a semiconductor device in which a plurality of semiconductor devices using a two-dimensional electron gas generated on a heterojunction surface of a nitride semiconductor layer are formed on the same semiconductor substrate. In this specification, a semiconductor device in which a plurality of semiconductor devices are formed over the same semiconductor substrate is referred to as an integrated semiconductor device.

ＧａＮ層にＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１≦１，０≦ｙ１≦１，０＜１−ｘ１−ｙ１＜１）層を積層すると、ＧａＮ層のうちのヘテロ接合面に沿った領域に２次元電子ガスが生じる。本明細書では、２次元電子ガスが生じるＧａＮ層を電子走行層といい、２次元電子ガスを作り出すＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ層を電子供給層という。電子供給層の表面上の相互に離れた位置にソース電極とドレンイン電極を形成し、ソース電極とドレンイン電極の間の位置にゲート電極を形成すると、２次元電子ガスを利用するトランジスタを形成できる。あるいは、電子供給層の表面上の相互に離れた位置にアノード電極とカソード電極を形成すると、２次元電子ガスを利用するダイオードを形成できる。 When an In _x1 Al _y1 Ga _1-x1-y1 N (0 ≦ x1 ≦ 1, 0 ≦ y1 ≦ 1, 0 <1-x1-y1 <1) layer is stacked on the GaN layer, a heterojunction plane in the GaN layer A two-dimensional electron gas is generated in a region along the line. In this specification, the GaN layer in which the two-dimensional electron gas is generated is referred to as an electron transit layer, and the In _x1 Al _y1 Ga _1-x1-y1 N layer that generates the two-dimensional electron gas is referred to as an electron supply layer. When a source electrode and a drain-in electrode are formed at positions separated from each other on the surface of the electron supply layer, and a gate electrode is formed at a position between the source electrode and the drain-in electrode, a transistor using a two-dimensional electron gas can be formed. Alternatively, when an anode electrode and a cathode electrode are formed at positions separated from each other on the surface of the electron supply layer, a diode using a two-dimensional electron gas can be formed.

複数の半導体装置を同一半導体基板に形成することで集積化する技術が知られている。集積した半導体装置では、隣接する半導体装置の間で干渉が生じないように、半導体装置と半導体装置の間に位置する分離領域に、両者を電気的に分離する素子分離構造を形成する必要がある。 A technique for integrating a plurality of semiconductor devices by forming them on the same semiconductor substrate is known. In an integrated semiconductor device, it is necessary to form an element isolation structure that electrically isolates the two in an isolation region located between the semiconductor devices so that no interference occurs between adjacent semiconductor devices. .

図１は、非特許文献１に開示されている素子分離構造を示しており、隣接する一方の電界効果トランジスタの形成領域Ａと他方の電界効果トランジスタの形成領域Ｃの間に存在する分離領域Ｂに、トレンチ２０を形成して分離する。
図１において、参照番号２は基板、４はバッファ層、６は電子走行層、８は電子供給層を示しており、電子走行層６と電子供給層８のヘテロ接合面に２次元電子ガスが誘起される。参照番号中の添え字ａは領域Ａに形成されているトランジスタのための部材を示し、添え字ｃは領域Ｃに形成されているトランジスタのための部材を示し、両者に共通する事象については添え字を省略して説明する。参照番号１４はソース電極、１６はドレイン電極、１２はゲート電極を示している。参照番号１０は、ｐ型層を示し、ゲート電極１２に電圧が加えられていない状態では、ｐ型層１０と電子供給層８の界面から電子供給層８を介して電子走行層６に向けて空乏層を広げる。すなわち、ｐ型層１０と対向する範囲のヘテロ接合面が空乏化して２次元電子ガスが消失する。ゲート電極１２に正電圧を印加すると、ヘテロ接合面に２次元電子ガスが誘起され、空乏層が消失する。ゲート電極１２に正電圧を印加すると、ソース電極１４に対向する範囲のヘテロ接合面からドレイン電極１６に対向する範囲のヘテロ接合面までの間に２次元電子ガスが連続して存在し、ソース電極１４とドレイン電極１６の間が低抵抗となる。ゲート電極１２に電圧を印加しないと、ｐ型層１０と対向する範囲のヘテロ接合面から２次元電子ガスが消失し、ソース電極１４とドレイン電極１６の間が高抵抗となる。図１に示す電界効果トランジスタは、ｐ型層１０によってノーマリオフの特性に調整されている。なお、参照番号１８は、半導体基板の表面を覆っている絶縁層である。 FIG. 1 shows an element isolation structure disclosed in Non-Patent Document 1, and an isolation region B existing between one field effect transistor formation region A and the other field effect transistor formation region C adjacent to each other. Then, trenches 20 are formed and separated.
In FIG. 1, reference numeral 2 is a substrate, 4 is a buffer layer, 6 is an electron transit layer, 8 is an electron supply layer, and two-dimensional electron gas is present at the heterojunction surface of the electron transit layer 6 and the electron supply layer 8. Induced. The subscript “a” in the reference number indicates a member for the transistor formed in the region A, the subscript “c” indicates a member for the transistor formed in the region C, and the events common to both are attached. The description is omitted. Reference numeral 14 denotes a source electrode, 16 denotes a drain electrode, and 12 denotes a gate electrode. Reference numeral 10 indicates a p-type layer, and when no voltage is applied to the gate electrode 12, the interface from the interface between the p-type layer 10 and the electron supply layer 8 toward the electron transit layer 6 through the electron supply layer 8. Spread the depletion layer. That is, the heterojunction surface in the range facing the p-type layer 10 is depleted and the two-dimensional electron gas disappears. When a positive voltage is applied to the gate electrode 12, a two-dimensional electron gas is induced on the heterojunction surface and the depletion layer disappears. When a positive voltage is applied to the gate electrode 12, a two-dimensional electron gas continuously exists between the heterojunction surface in the range facing the source electrode 14 and the heterojunction surface in the range facing the drain electrode 16. 14 and the drain electrode 16 have a low resistance. If no voltage is applied to the gate electrode 12, the two-dimensional electron gas disappears from the heterojunction surface in the range facing the p-type layer 10, and the resistance between the source electrode 14 and the drain electrode 16 becomes high. The field effect transistor shown in FIG. 1 is adjusted to a normally-off characteristic by the p-type layer 10. Reference numeral 18 denotes an insulating layer covering the surface of the semiconductor substrate.

トレンチ２０は、電子供給層８の表面から電子供給層８を貫通して電子走行層６に達している。素子分離領域Ｂでは、ヘテロ接合面が形成されず、２次元電子ガスも誘起されない。素子分離領域Ｂにトレンチ２０を形成すると、領域Ａに形成されているトランジスタの動作によって領域Ｃに形成されているトランジスタが影響を受けることがなく、領域Ｃに形成されているトランジスタの動作によって領域Ａに形成されているトランジスタが影響を受けることがない。 The trench 20 penetrates the electron supply layer 8 from the surface of the electron supply layer 8 and reaches the electron transit layer 6. In the element isolation region B, no heterojunction plane is formed, and no two-dimensional electron gas is induced. When the trench 20 is formed in the element isolation region B, the transistor formed in the region C is not affected by the operation of the transistor formed in the region A, and the region formed by the operation of the transistor formed in the region C is not affected. The transistor formed in A is not affected.

図２は、他の素子分離構造を示している。図２の素子分離領域Ｂでは、電子供給層８の表面から電子供給層８を貫通して電子走行層６に達する深さまで、例えばＦｅあるいはＡｌのように、注入することで半導体を不導体化するイオンを注入する。絶縁化された領域２２によって、領域Ａに形成されているトランジスタの動作によって領域Ｃに形成されているトランジスタが影響を受けることがなく、領域Ｃに形成されているトランジスタの動作によって領域Ａに形成されているトランジスタが影響を受けることがないようにする。なお、図１に示す参照番号と同じ参照番号は、同じ説明が適用される部位を示し、重複説明を省略する。図３以降についても同様である。 FIG. 2 shows another element isolation structure. In the element isolation region B of FIG. 2, the semiconductor is made non-conductive by injecting, for example, Fe or Al, from the surface of the electron supply layer 8 to a depth reaching the electron transit layer 6 through the electron supply layer 8. Ion to be implanted. The insulated region 22 does not affect the transistor formed in the region C by the operation of the transistor formed in the region A, and is formed in the region A by the operation of the transistor formed in the region C. Ensure that the transistor being processed is not affected. In addition, the same reference number as the reference number shown in FIG. 1 shows the site | part to which the same description is applied, and duplication description is abbreviate | omitted. The same applies to FIG.

Panasonic Technical Journal Vol. 57, p. 15〜 (2011)Panasonic Technical Journal Vol. 57, p. 15- (2011)

上記した従来の素子分離構造は、半導体装置の特性に悪影響を及ぼすことがある。例えば、図１に示したトレンチ２０を形成する場合、半導体基板の表面に段差が形成されることになり、半導体基板の表面に金属配線パターンを形成したときに、配線パターンが段差で切れやすい。またトレンチを形成するためには深くエッチングする必要があり、半導体基板にエッチングダメージが加えられて半導体装置の特性が低下することがある。あるいは、深くエッチングすることからトレンチの側面が基板に垂直になるとは限らず、トレンチ側面が傾斜する可能性を考慮して素子分離パターンを形成しておく必要があり、不必要に大きな範囲を素子分離領域にしなければならないという場合も生じる。 The conventional element isolation structure described above may adversely affect the characteristics of the semiconductor device. For example, when the trench 20 shown in FIG. 1 is formed, a step is formed on the surface of the semiconductor substrate. When a metal wiring pattern is formed on the surface of the semiconductor substrate, the wiring pattern is easily cut at the step. Further, in order to form the trench, it is necessary to etch deeply, and etching damage may be applied to the semiconductor substrate, which may deteriorate the characteristics of the semiconductor device. Alternatively, since the side surface of the trench is not necessarily perpendicular to the substrate because of deep etching, it is necessary to form an element isolation pattern in consideration of the possibility that the side surface of the trench is inclined. There may also be cases where a separation area must be made.

図２に示した不導体化イオンを注入する場合、半導体装置の製造プロセスでは様々な熱処理をすることから、それらの熱処理によって不導体化イオンが意図せずに拡散して半導体装置の性能を低下させることがある。 When implanting deconductor ions shown in FIG. 2, various heat treatments are performed in the manufacturing process of the semiconductor device. Therefore, the deconductor ions are unintentionally diffused by these heat treatments and the performance of the semiconductor device is deteriorated. There are things to do.

本明細書では、半導体装置の性能を低下させる恐れが少ない素子分離構造を開示する。
本明細書で開示する素子分離構造は、電子供給層の表面にｐ型層を形成すると、ｐ型層と電子供給層の界面から電子供給層を介して電子走行層に向けて空乏層が広がり、ヘテロ接合面から２次元電子ガスが消失し、ｐ型層と向かい合う範囲の電子供給層と電子走行層が不導体化する現象を利用する。この素子分離構造を備えた半導体装置は、ＧａＮで形成されている電子走行層とＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１≦１，０≦ｙ１≦１，０≦１−ｘ１−ｙ１＜１）で形成されている電子供給層のヘテロ接合面を備えている半導体基板に形成されており、ヘテロ接合面に生じる２次元電子ガスを利用する第１半導体装置と第２半導体装置を備えている。第１半導体装置の形成領域と第２半導体装置の形成領域を分離する分離領域では、分離領域に存在する電子供給層の表面に、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ（０≦ｘ２≦１，０≦ｙ２≦１，０≦１−ｘ２−ｙ２≦１）層が形成されており、ヘテロ接合面が空乏化していることを特徴とする。電子走行層は、ＩｎまたはＡｌの少なくとも一方を必要とするが、素子分離領域に形成するｐ型層はＩｎまたはＡｌを含んでいてもよいし、含んでいなくてもよい。またｘ１＝ｘ２であってもよく、ｘ１≠ｘ２であってもよい。 The present specification discloses an element isolation structure that is less likely to deteriorate the performance of a semiconductor device.
In the element isolation structure disclosed in this specification, when a p-type layer is formed on the surface of an electron supply layer, a depletion layer spreads from the interface between the p-type layer and the electron supply layer toward the electron transit layer via the electron supply layer. The phenomenon that the two-dimensional electron gas disappears from the heterojunction surface and the electron supply layer and the electron transit layer in the range facing the p-type layer become nonconductive is used. A semiconductor device having this element isolation structure includes an electron transit layer formed of GaN and In _x1 Al _y1 Ga _1-x1-y1 N (0 ≦ x1 ≦ 1, 0 ≦ y1 ≦ 1, 0 ≦ 1-x1). A first semiconductor device and a second semiconductor device which are formed on a semiconductor substrate having a heterojunction surface of an electron supply layer formed by -y1 <1) and which use a two-dimensional electron gas generated on the heterojunction surface It has. In the separation region that separates the formation region of the first semiconductor device and the formation region of the second semiconductor device, p-type In _x2 Al _y2 Ga _1-x2-y2 N (0) is formed on the surface of the electron supply layer existing in the separation region. ≦ x2 ≦ 1, 0 ≦ y2 ≦ 1, 0 ≦ 1-x2-y2 ≦ 1) layers are formed, and the heterojunction plane is depleted. The electron transit layer requires at least one of In or Al, but the p-type layer formed in the element isolation region may or may not contain In or Al. Moreover, x1 = x2 may be sufficient and x1 <= x2 may be sufficient.

上記によると、第１半導体装置と第２半導体装置の間が、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層から伸びる空乏層によって不導体化され、電気的に分離される。この素子分離構造は、半導体装置の特性に悪影響を与える可能性が低い。 According to the above, the first semiconductor device and the second semiconductor device are made non-conductive by the depletion layer extending from the p-type In _x2 Al _y2 Ga _1-x2-y2 N layer and electrically separated. This element isolation structure is unlikely to adversely affect the characteristics of the semiconductor device.

図１で説明したように、電子供給層の表面にｐ型層を形成することで、ノーマリオフの特性に調整することができる。この場合、ノーマリオフの特性に調整するｐ型層と、素子分離に用いるｐ型層を同一仕様とすることができ、同時に製造することができる。この場合に得られる半導体装置の場合、第１半導体装置と第２半導体装置の少なくとも一方は、ノーマリオフの電界効果トランジスタであり、電界効果トランジスタのソース電極とドレイン電極の間に存在する電子供給層の表面にｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層が形成されており、その表面にゲート電極が形成されている。電子供給層とゲート電極の間にあってノーマリオフの特性に調整するｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層と、分離領域にあってヘテロ接合面を空乏化するｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層は同一仕様であり、同時に製造することができる。ゲート電極に電圧が印加されないときに、ゲート電極に対向する範囲のヘテロ接合面を空乏化するｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層と同一仕様のｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層を分離領域に形成すると、素子分離領域でもヘテロ接合面が空乏化する。 As described with reference to FIG. 1, a normally-off characteristic can be adjusted by forming a p-type layer on the surface of the electron supply layer. In this case, the p-type layer adjusted to the normally-off characteristics and the p-type layer used for element isolation can have the same specifications and can be manufactured at the same time. In the case of the semiconductor device obtained in this case, at least one of the first semiconductor device and the second semiconductor device is a normally-off field effect transistor, and an electron supply layer existing between the source electrode and the drain electrode of the field effect transistor is used. p-type _{_{_{in x2 Al y2 Ga 1-x2}}} -y2 N layer of is formed on the surface, a gate electrode is formed on the surface thereof. And _{_{_{In x2 Al y2 Ga 1-x2}}} -y2 N layer of the p-type adjusting the characteristics of the normally-off there between the electron supply layer and the gate electrode, p-type _{an In} x2 Al to deplete the heterojunction plane In the isolation region _{The y2Ga1} _-x2-y2N layer has the same specifications and can be manufactured simultaneously. When the voltage on the gate electrode is not applied, the p-type that deplete the heterojunction surface of the region facing the gate electrode _{_{_{In x2 Al y2 Ga 1-x2}}} -y2 p -type _In the N layer of the same specifications x2 _{Al y2} When the Ga _1-x2-y2 N layer is formed in the isolation region, the heterojunction plane is depleted even in the element isolation region.

従来の素子分離構造を示す。A conventional element isolation structure is shown. 従来の他の素子分離構造を示す。The other conventional element isolation structure is shown. 実施例１の素子分離構造を示す。The element isolation structure of Example 1 is shown. 実施例２の素子分離構造を示す。The element isolation structure of Example 2 is shown. 実施例３の素子分離構造を示す。The element isolation structure of Example 3 is shown. 実施例４の素子分離構造を示す。The element isolation structure of Example 4 is shown.

以下、本明細書で開示する技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（特徴１）半導体装置の形成領域を一巡する範囲に、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層が形成されている。
（特徴２）半導体装置の形成領域を、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層が多重に囲繞している。
（特徴３）個々の半導体装置は、ノーマリオフの電界効果トランジスタである。
（特徴４）電子走行層にＧａＮを用い、電子供給層にＩｎとＡｌの少なくとも一方とＧａを含む窒化物半導体であってＧａＮより大きなバンドギャップを持つ窒化物半導体を用いる。すなわち、電子走行層にＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１＜１，０≦ｙ１＜１，０＜１−ｘ１−ｙ１＜１）を用いる。
（特徴５）電子走行層にＧａＮを用い、電子供給層にＡｌとＧａを含む窒化物半導体であってＧａＮより大きなバンドギャップを持つ窒化物半導体を用いる。すなわち、電子走行層にＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１＜１，０＜ｙ１＜１，０＜１−ｘ１−ｙ１＜１）を用いる。 The features of the technology disclosed in this specification will be summarized below. The items described below have technical usefulness independently.
(Feature 1) A p-type In _x2 Al _y2 Ga _1-x2-y2 N layer is formed in a range that goes around the formation region of the semiconductor device.
(Feature 2) a formation region of a semiconductor device, p-type _{_{_{In x2 Al y2 Ga 1-x2}}} -y2 N layer of surrounds the multiplex.
(Feature 3) Each semiconductor device is a normally-off field effect transistor.
(Feature 4) GaN is used for the electron transit layer, and a nitride semiconductor containing at least one of In and Al and Ga and having a larger band gap than GaN is used for the electron supply layer. That is, In _x1 Al _y1 Ga _1-x1-y1 N (0 ≦ x1 <1, 0 ≦ y1 <1, 0 <1-x1-y1 <1) is used for the electron transit layer.
(Feature 5) GaN is used for the electron transit layer, and a nitride semiconductor containing Al and Ga and having a larger band gap than GaN is used for the electron supply layer. That is, In _x1 Al _y1 Ga _1-x1-y1 N (0 ≦ x1 <1, 0 <y1 <1, 0 <1-x1-y1 <1) is used for the electron transit layer.

図３は、集積した半導体装置の第１実施例の断面図を示す。図３は、領域Ａに第１の半導体装置（ノーマリオフの電界効果トランジスタ）が形成されており、領域Ｃに第２の半導体装置（ノーマリオフの電界効果トランジスタ）が形成されており、領域Ａと領域Ｃの間に位置する分離領域Ｂに素子分離構造が形成されている部分の断面を示している。
図１と同様に、基板２の表面にバッファ層４が結晶成長し、バッファ層４の表面に電子走行層６が結晶成長し、電子走行層６の表面に電子供給層８が結晶成長し、電子走行層６と電子供給層８の間にヘテロ接合面が形成されている。本実施例では、電子走行層６がｉ型のＧａＮで形成され、電子供給層８がｉ型のＡｌ_ｙ１Ｇａ_１−ｙ１Ｎ層８（０＜ｙ１≦１）で形成されている。本実施例では、ｙ１＝０．１８であり、その膜圧は２０ｎｍである。Ａｌを含まないＧａＮ層上にＡｌを含むＧａＮ層が結晶成長しているヘテロ接合では、前者のバンドギャップよりも後者のバンドギャップが広いことから、ＧａＮ層６のヘテロ接合面に面した領域に２次元電子ガスが生成される。電子供給層６には、ｉ型のＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１≦１，０≦ｙ１≦１，０≦１−ｘ１−ｙ１＜１）を用いることができる。ＩｎとＡｌの少なくとも一方とＧａを含む窒化物半導体、すなわち、Ｉｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１＜１，０≦ｙ１＜１，０＜１−ｘ１−ｙ１＜１）であってＧａＮより大きなバンドギャップを持つ窒化物半導体、あるいは、ＡｌとＧａを含む窒化物半導体、すなわち、Ｉｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１＜１，０＜ｙ１＜１，０＜１−ｘ１−ｙ１＜１）であってＧａＮより大きなバンドギャップを持つ窒化物半導体を電子供給層に用いると、確実に２次元電子ガスが得られる。
図３において、参照番号中の添え字ａは領域Ａに形成されているトランジスタのための部材を示し、添え字ｃは領域Ｃに形成されているトランジスタのための部材を示し、両者に共通する事象については添え字を省略して説明する。
参照番号１４はソース電極、１６はドレイン電極、１２はゲート電極を示している。ゲート電極１２ａ，１２ｃと電子供給層８の間に存在する層を示す参照番号１０ａ，１０ｃは、ｐ型のＡｌ_ｙ２Ｇａ_１−ｙ２Ｎ層を示している。本実施例では、ｙ２＝０．２５である。すなわち、導電型を決定する不純物を除いては、電子供給層８と同じ材質で形成されている。一般に、ｐ型層１０ａ，１０ｃは、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ（０≦ｘ２≦１，０≦ｙ２≦１，０≦１−ｘ２−ｙ２≦１）であればよく、電子供給層８と異なる組成であってもよい。Ｉｎ_、Ａｌ_、Ｇａのうちの少なくとも一種を含んでいればよい。参照番号１８は、半導体基板の表面を覆っている絶縁層である。ソース電極１４とヘテロ接合面の間に介在する範囲の電子供給層８と、ドレイン電極１６とヘテロ接合面の間に介在する範囲の電子供給層８は、例えば電極１４，１６を形成する金属が拡散するなどして低抵抗となっている。 FIG. 3 shows a cross-sectional view of a first embodiment of an integrated semiconductor device. In FIG. 3, a first semiconductor device (normally-off field effect transistor) is formed in region A, and a second semiconductor device (normally-off field effect transistor) is formed in region C. The cross section of the part in which the element isolation structure is formed in the isolation region B located between C is shown.
As in FIG. 1, the buffer layer 4 grows on the surface of the substrate 2, the electron transit layer 6 grows on the surface of the buffer layer 4, and the electron supply layer 8 grows on the surface of the electron transit layer 6, A heterojunction surface is formed between the electron transit layer 6 and the electron supply layer 8. In this embodiment, the electron transit layer 6 is formed of i-type GaN, and the electron supply layer 8 is formed of an i-type Al _y1 Ga _1-y1 N layer 8 (0 <y1 ≦ 1). In this embodiment, y1 = 0.18, and the film pressure is 20 nm. In a heterojunction in which a GaN layer containing Al is grown on a GaN layer not containing Al, the latter bandgap is wider than the former bandgap. A two-dimensional electron gas is generated. For the electron supply layer 6, i-type In _x1 Al _y1 Ga _1-x1-y1 N (0 ≦ x1 ≦ 1, 0 ≦ y1 ≦ 1, 0 ≦ 1-x1-y1 <1) can be used. Nitride semiconductor containing at least one of In and Al and Ga, that is, In _x1 Al _y1 Ga _1-x1-y1 N (0 ≦ x1 <1, 0 ≦ y1 <1,0 <1-x1-y1 <1) A nitride semiconductor having a larger band gap than GaN or a nitride semiconductor containing Al and Ga, that is, In _x1 Al _y1 Ga _1-x1-y1 N (0 ≦ x1 <1, 0 <y1 <1 , 0 <1-x1-y1 <1) and using a nitride semiconductor having a larger band gap than GaN for the electron supply layer, a two-dimensional electron gas can be obtained reliably.
In FIG. 3, the subscript a in the reference number indicates a member for the transistor formed in the region A, and the subscript c indicates a member for the transistor formed in the region C, which is common to both. The event will be described with the subscript omitted.
Reference numeral 14 denotes a source electrode, 16 denotes a drain electrode, and 12 denotes a gate electrode. Reference numerals 10 a and 10 c indicating layers existing between the gate electrodes 12 a and 12 c and the electron supply layer 8 indicate p-type Al _y2 Ga _{1 -y2} N layers. In this embodiment, y2 = 0.25. That is, it is made of the same material as the electron supply layer 8 except for impurities that determine the conductivity type. In general, the p-type layer 10a, 10c, if p-type _{_{_{In x2 Al y2 Ga 1-x2}}} -y2 N (0 ≦ x2 ≦ 1,0 ≦ y2 ≦ 1,0 ≦ 1-x2-y2 ≦ 1) The composition may be different from that of the electron supply layer 8. It suffices to contain at least one of In _, Al _{, and} Ga. Reference numeral 18 is an insulating layer covering the surface of the semiconductor substrate. The electron supply layer 8 in the range interposed between the source electrode 14 and the heterojunction surface and the electron supply layer 8 in the range interposed between the drain electrode 16 and the heterojunction surface are made of, for example, the metal forming the electrodes 14 and 16. The resistance is low due to diffusion.

素子分離領域Ｂでは、電子供給層８の表面に、ｐ型のＡｌ_ｙ２Ｇａ_１−ｙ２Ｎ層１０ｂが形成されている。本実施例では、ｙ２＝０．２５である。すなわち、第１トランジスタのためのｐ型層１０ａと第２トランジスタのためのｐ型層１０ｃと、同一組成の層１０ｂが形成されている。一般に、素子分離用ｐ型層１０ｂは、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ（０≦ｘ２≦１，０≦ｙ２≦１，０≦１−ｘ２−ｙ２≦１）であればよく、電子供給層８と異なる仕様であってもよいし、第１トランジスタのためのｐ型層１０ａと第２トランジスタのためのｐ型層１０ｃと異なる仕様であってもよい。ただし、第１トランジスタのためのｐ型層１０ａと第２トランジスタのためのｐ型層１０ｃと、素子分離用ｐ型層１０ｂが、同一仕様（同一組成、同一層厚）であることが好ましい。同一仕様の層であれば、同一工程で結晶成長させることができる。 In the element isolation region B, a p-type Al _y2 Ga _1-y2 N layer 10 b is formed on the surface of the electron supply layer 8. In this embodiment, y2 = 0.25. That is, the p-type layer 10a for the first transistor, the p-type layer 10c for the second transistor, and the layer 10b having the same composition are formed. In general, the element isolating p-type layer 10b may be p-type In _x2 Al _y2 Ga _1-x2-y2 N (0 ≦ x2 ≦ 1, 0 ≦ y2 ≦ 1, 0 ≦ 1-x2-y2 ≦ 1). The specification may be different from that of the electron supply layer 8, or may be different from the specification of the p-type layer 10a for the first transistor and the p-type layer 10c for the second transistor. However, the p-type layer 10a for the first transistor, the p-type layer 10c for the second transistor, and the element isolation p-type layer 10b preferably have the same specifications (the same composition and the same layer thickness). If the layers have the same specifications, they can be crystal grown in the same process.

第１トランジスタの形成領域Ａと第２トランジスタの形成領域Ｃでは、ゲート電極１２に電圧が加えられていない状態では、ｐ型層１０と電子供給層８の界面から電子供給層８を介して電子走行層６に向けて空乏層が広がる。すなわち、ｐ型層１０と対向する範囲のヘテロ接合面が空乏化して２次元電子ガスが消失する。ゲート電極１２に正電圧を印加すると、ヘテロ接合面に２次元電子ガスが誘起され、空乏層が消失する。ゲート電極１２に正電圧を印加すると、ソース電極１４に対向する範囲のヘテロ接合面からドレイン電極１６に対向する範囲のヘテロ接合面までの間に２次元電子ガスが連続して存在する状態となり、ソース電極１４とドレイン電極１６の間が低抵抗となる。ゲート電極１２に電圧を印加しないと、ｐ型層１０と対向する範囲のヘテロ接合面から２次元電子ガスが消失し、ソース電極１４とドレイン電極１６の間が高抵抗となる。図３に示す電界効果トランジスタは、ｐ型層１０ａ，１０ｃによってノーマリオフの特性に調整されている。 In the formation region A of the first transistor and the formation region C of the second transistor, electrons are transmitted from the interface between the p-type layer 10 and the electron supply layer 8 through the electron supply layer 8 when no voltage is applied to the gate electrode 12. A depletion layer spreads toward the traveling layer 6. That is, the heterojunction surface in the range facing the p-type layer 10 is depleted and the two-dimensional electron gas disappears. When a positive voltage is applied to the gate electrode 12, a two-dimensional electron gas is induced on the heterojunction surface and the depletion layer disappears. When a positive voltage is applied to the gate electrode 12, a two-dimensional electron gas continuously exists between the heterojunction surface in the range facing the source electrode 14 and the heterojunction surface in the range facing the drain electrode 16. The resistance between the source electrode 14 and the drain electrode 16 is low. If no voltage is applied to the gate electrode 12, the two-dimensional electron gas disappears from the heterojunction surface in the range facing the p-type layer 10, and the resistance between the source electrode 14 and the drain electrode 16 becomes high. The field effect transistor shown in FIG. 3 is adjusted to a normally-off characteristic by the p-type layers 10a and 10c.

トランジスタをノーマリオフの特性に調整するｐ型層１０ａ，１０ｃと同一仕様のｐ型層１０ｂを電子供給層８の表面に形成すると、ｐ型層１０ｂと電子供給層８の界面から電子供給層８を介して電子走行層６に向けて空乏層を広がる。素子分離領域Ｂでは、ｐ型層１０ｂによって、ヘテロ接合面が不導体化される。電子供給層８も電子走行層６もｉ型であり、高抵抗である。素子分離領域Ｂにおけるヘテロ接合面が不導体化されると、素子分離領域Ｂでは、電子供給層８、ヘテロ接合面、電子走行層６の全部が不導体となり、領域Ａと領域Ｃの間が電気的に絶縁されて分離される。なおバッファ層４は高抵抗である。 When the p-type layer 10b having the same specifications as the p-type layers 10a and 10c for adjusting the transistor to normally-off characteristics is formed on the surface of the electron supply layer 8, the electron supply layer 8 is formed from the interface between the p-type layer 10b and the electron supply layer 8. The depletion layer spreads toward the electron transit layer 6 through the via. In the element isolation region B, the heterojunction surface is made nonconductive by the p-type layer 10b. Both the electron supply layer 8 and the electron transit layer 6 are i-type and have high resistance. When the heterojunction surface in the element isolation region B is made nonconductive, in the element isolation region B, all of the electron supply layer 8, the heterojunction surface, and the electron transit layer 6 become nonconductor, and the region A and the region C are not connected. Isolated electrically isolated. The buffer layer 4 has a high resistance.

トランジスタをノーマリオフの特性に調整するｐ型層１０ａ，１０ｃと、素子分離用のｐ型層１０ｂは、同一仕様であり、同一工程で製造することができる。トランジスタに必要なｐ型層１０ａ，１０ｃの製造時に、素子分離用のｐ型層１０ｂまで製造できるから、図３の集積した半導体装置は製造しやすいという利点を備えている。 The p-type layers 10a and 10c for adjusting the transistor to normally-off characteristics and the p-type layer 10b for element isolation have the same specifications and can be manufactured in the same process. Since the p-type layers 10a and 10c necessary for the transistor can be manufactured up to the p-type layer 10b for element isolation, the integrated semiconductor device of FIG. 3 has an advantage that it is easy to manufacture.

ゲート電極１２ａ，１２ｃには、タングステンを含む金属を用いるのが好ましい。タングステンを含む金属を用いると、ゲート電極１２ａ，１２ｃと、ｐ型層１０ａ，１０ｃの間に高抵抗層が形成され、ゲート電極に正電圧を印加したときのゲート電流を抑制することができる。 It is preferable to use a metal containing tungsten for the gate electrodes 12a and 12c. When a metal containing tungsten is used, a high resistance layer is formed between the gate electrodes 12a and 12c and the p-type layers 10a and 10c, and a gate current when a positive voltage is applied to the gate electrode can be suppressed.

（第２実施例）
以下の説明では、図３を参照して説明した部材には同一の参照番号を付して重複説明を省略する。図４に示す第２実施例では、素子分離領域Ｂに形成するｐ型層１０ｂの表面に電極１２ｂを形成する。電極１２ｂは、ゲート電極１２ａ，１２ｃと同時に形成することができる。電極１２ｂを接地しておくと、ｐ型層１０ｂから伸びる空乏層の範囲が安定するために、素子分離特性が安定する。電極１２ｂは接地しておくことが好ましいが、導通を確保しなくてもよい。電極１２ｂがフローティングしていても、電極１２ｂによって空乏層の形成範囲が安定化する。電極１２ｂにタングステンを含む金属を用いると、空乏層が深く伸び、素子分離特性が向上する。 (Second embodiment)
In the following description, the members described with reference to FIG. In the second embodiment shown in FIG. 4, the electrode 12b is formed on the surface of the p-type layer 10b formed in the element isolation region B. The electrode 12b can be formed simultaneously with the gate electrodes 12a and 12c. If the electrode 12b is grounded, the range of the depletion layer extending from the p-type layer 10b is stabilized, so that the element isolation characteristics are stabilized. The electrode 12b is preferably grounded, but conduction need not be ensured. Even if the electrode 12b is floating, the formation range of the depletion layer is stabilized by the electrode 12b. When a metal containing tungsten is used for the electrode 12b, the depletion layer extends deeply and the element isolation characteristics are improved.

（第３実施例）
図５に示す第３実施例では、ｐ型層１０ｂで素子分離するのに加えて、Ｆイオン２４を注入して素子分離性能を向上させる。ＣＦ４プラズマ処理、あるいはイオン注入方法によって、Ｆイオン２４をｐ型層１０ｂに注入することができる。Ｆイオン２４は、ヘテロ接合面から２次元電子ガスを枯渇させ、素子分離領域Ｂの絶縁性能を向上させる。 (Third embodiment)
In the third embodiment shown in FIG. 5, in addition to element isolation by the p-type layer 10b, F ion 24 is implanted to improve element isolation performance. F ions 24 can be implanted into the p-type layer 10b by CF4 plasma treatment or an ion implantation method. The F ions 24 deplete the two-dimensional electron gas from the heterojunction surface and improve the insulation performance of the element isolation region B.

（第４実施例）
ｐ型層１０ｂを利用して電子走行層６に空乏層を伸ばす技術は、素子分離に有効であるのみならず、周辺耐圧構造に利用することもできる。図６に示す第４実施例では、素子形成領域Ａを一巡する周辺耐圧領域Ｄに、３重のｐ型層を１０ｄ１，１０ｄ２，１０ｄ３を形成した例を示している。それぞれのｐ型層１０ｄ１，１０ｄ２，１０ｄ３は、素子形成領域Ａを一巡している。それぞれのｐ型層１０ｄ１，１０ｄ２，１０ｄ３は、周辺耐圧構造におけるガードリングに相当するものであり、ガードリングと同様に作動して周辺領域の耐圧性能を高める。 (Fourth embodiment)
The technique of extending the depletion layer to the electron transit layer 6 using the p-type layer 10b is not only effective for element isolation but also can be used for the peripheral breakdown voltage structure. The fourth embodiment shown in FIG. 6 shows an example in which triple p-type layers 10d1, 10d2, and 10d3 are formed in the peripheral breakdown voltage region D that goes around the element formation region A. Each of the p-type layers 10d1, 10d2, and 10d3 goes around the element formation region A. Each of the p-type layers 10d1, 10d2, and 10d3 corresponds to a guard ring in the peripheral withstand voltage structure, and operates in the same manner as the guard ring to enhance the withstand voltage performance in the peripheral region.

ｐ型層１０ｂ，１０ｄには、Ｉｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ（０≦ｘ２≦１，０≦ｙ２≦１，０≦１−ｘ２−ｙ２≦１）を用いることができる。ＩｎとＡｌとＧａのうちの少なくとも一種を含んでいればよい。ｐ型層１０ｂ，１０ｄの膜厚は特に限定されない。電子供給層８の組成と膜厚によって、ヘテロ接合面の２次元電子ガスが消失するｐ型層１０ｂ，１０ｄの条件が決まる。その条件を満たしていれば、素子分離性能を得ることができる。
ヘテロ接合面とゲート電極の間に介在してノーマリオフの特性を実現するｐ型層には、素子分離に用いるｐ型層と同じ仕様の層を用いることができるが、両者の仕様を異ならせてもよい。 p-type layer 10b, the _{_{_{10d, In x2 Al y2 Ga 1}}} -x2-y2 N (0 ≦ x2 ≦ 1,0 ≦ y2 ≦ 1,0 ≦ 1-x2-y2 ≦ 1) can be used. It only needs to contain at least one of In, Al, and Ga. The film thickness of the p-type layers 10b and 10d is not particularly limited. The conditions of the p-type layers 10b and 10d where the two-dimensional electron gas at the heterojunction surface disappears are determined by the composition and film thickness of the electron supply layer 8. If the condition is satisfied, element isolation performance can be obtained.
As the p-type layer that realizes normally-off characteristics by interposing between the heterojunction surface and the gate electrode, a layer having the same specifications as the p-type layer used for element isolation can be used. Also good.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、複数個の横型ＧａＮトランシスタが形成されている領域と、複数個の横型ＧａＮダイオードが形成されている領域を領域を分離する場合に適用することもできる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. For example, the present invention can be applied to a case where a region where a plurality of lateral GaN transistors are formed and a region where a plurality of lateral GaN diodes are formed are separated.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

２：基板
４：バッファ層
６：電子走行層（ＧａＮ層）
８：電子供給層（Ｉｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ層）
１０ａ，１０ｃ：ノーマリオフを実現するｐ型層（Ｉｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層）
１０ｂ：素子分離用のｐ型層（Ｉｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層）
１０ｄ：周辺耐圧用のｐ型層（Ｉｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層）
１２ａ，１２ｃ：ゲート電極
１２ｂ：素子分離性能を安定化する電極
１４：ソース電極
１６：ドレイン電極 2: Substrate 4: Buffer layer 6: Electron travel layer (GaN layer)
8: Electron supply layer (In _x1 Al _y1 Ga _1-x1-y1 N layer)
10a, 10c: p-type layer that realizes normally-off (In _x2 Al _y2 Ga _1-x2-y2 N layer)
10b: p-type layer for element isolation (In _x2 Al _y2 Ga _1-x2-y2 N layer)
10d: p-type layer for peripheral breakdown voltage (In _x2 Al _y2 Ga _1-x2-y2 N layer)
12a, 12c: Gate electrode 12b: Electrode that stabilizes element isolation performance 14: Source electrode 16: Drain electrode

Claims

Electrons formed of an electron transit layer formed of GaN and In _x1 Al _y1 Ga _1-x1-y1 N (0 ≦ x1 ≦ 1, 0 ≦ y1 ≦ 1, 0 ≦ 1-x1-y1 <1) A first semiconductor device and a second semiconductor device that use a two-dimensional electron gas generated on the heterojunction surface are formed on a semiconductor substrate having a heterojunction surface of a supply layer,
A p-type In _x2 Al _y2 Ga _1-x2-y2 N is formed on the surface of the electron supply layer existing in a separation region that electrically separates the formation region of the first semiconductor device and the formation region of the second semiconductor device. (0 ≦ x2 ≦ 1, 0 ≦ y2 ≦ 1, 0 ≦ 1-x2-y2 ≦ 1) layer is formed,
The integrated semiconductor device in which a plurality of semiconductor devices are formed on the same semiconductor substrate, wherein the heterojunction surface is depleted in the isolation region.

At least one of the first semiconductor device and the second semiconductor device is a normally-off field effect transistor,
To the surface of the electron supply layer between the source electrode and the drain electrode of the field effect transistor, said p-type _{_{_{In x2 Al y2 Ga 1-x2}}} -y2 p -type _In the N layer of the same specifications x2 _{Al y2} Ga _1-x2-y2 N layer is formed,
A gate electrode is formed on the surface of the latter p-type In _x2 Al _y2 Ga _1-x2-y2 N layer;
The integrated semiconductor device according to claim 1, wherein the heterojunction surface in a range facing the gate electrode is depleted when no voltage is applied to the gate electrode.