JP2016029719A - Thin-film transistor - Google Patents

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勇輝 霍間
Yuki Tsuruma
勇輝 霍間
一晃 江端
Kazuaki Ebata
一晃 江端
悠 石原
Yu Ishihara
悠 石原
恒太 寺井
Kota Terai
恒太 寺井
矢野 公規
Kiminori Yano
公規 矢野
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Abstract

PROBLEM TO BE SOLVED: To provide a thin-film transistor high in mobility and excellent in controllability of a turn-on voltage.SOLUTION: A thin-film transistor 1 of the present invention includes a substrate 10, a gate electrode 20, a gate insulating film 30, a threshold control layer 40, active layers 50, a source electrode 60, and a drain electrode 70. The threshold control layer 40 and at least one of the active layers 50 are electrically connected between the source electrode 60 and the drain electrode 70. The threshold control layer 40 and the active layers 50 are in contact with the gate insulating film 30 and have the common gate electrode 20 separated in a vertical direction with respect to the gate insulating film 30 and connected at the same potential.SELECTED DRAWING: Figure 1

Description

本発明は、薄膜トランジスタに関する。   The present invention relates to a thin film transistor.

薄膜トランジスタ(TFT)などの電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用されている電子デバイスである。なかでも、近年における表示装置のめざましい発展に伴い、液晶表示装置(LCD)、エレクトロルミネッセンス表示装置(EL)、フィールドエミッションディスプレイ(FED)、メムスディスプレイ(MEMS)などの各種の表示装置において、表示素子に駆動電圧を印加して表示装置を駆動させるスイッチング素子として、TFTが多用されている。
TFTとしては、アモルファスシリコンTFT、多結晶シリコンTFT、酸化物半導体TFTなどがある。これらの中でも、アモルファスシリコンTFTよりも大電流を流すことができ、また、多結晶シリコンTFTよりも低コストで、かつ素子間の特性バラツキを小さく製造することができるため、酸化物半導体TFTが注目されるようになった。
しかし、酸化物半導体TFTは、多結晶シリコンTFTと比較すると低い電界効果移動度(10cm/V・sec程度)、ターンオン電圧が制御しにくい(ノーマリーオンになりやすい)などの欠点を有し、工業的普及の妨げとなっていた。また、移動度の向上を図った場合、オンオフ比の低下、漏れ電流の増大、ピンチオフが不明瞭となることが問題となっていた。
Field effect transistors such as thin film transistors (TFTs) are widely used as unit electronic elements, high frequency signal amplifying elements, liquid crystal driving elements and the like of semiconductor memory integrated circuits, and are currently the most widely used electronic devices. . Among these, with the remarkable development of display devices in recent years, display elements in various display devices such as liquid crystal display devices (LCD), electroluminescence display devices (EL), field emission displays (FED), and MEMS displays (MEMS) As a switching element for driving a display device by applying a driving voltage to the TFT, a TFT is frequently used.
Examples of the TFT include an amorphous silicon TFT, a polycrystalline silicon TFT, and an oxide semiconductor TFT. Among these, oxide semiconductor TFTs are attracting attention because they can pass a larger current than amorphous silicon TFTs, and can be manufactured at a lower cost than polycrystalline silicon TFTs and with small variations in characteristics between elements. It came to be.
However, oxide semiconductor TFTs have drawbacks such as low field effect mobility (about 10 cm 2 / V · sec) and difficulty in controlling turn-on voltage (prone to be normally on) compared to polycrystalline silicon TFTs. It was an obstacle to industrial spread. Further, when the mobility is improved, there is a problem that the on / off ratio is decreased, the leakage current is increased, and the pinch-off becomes unclear.

これらの問題のうちのいくつかを解決する発明として、例えば、活性層および抵抗層が金属酸化物からなり、活性層とソース電極およびドレイン電極の少なくとも一方との間に抵抗層(活性層よりも電気伝導度が小さい層)を有する薄膜トランジスタが提案されている(特許文献1)。
また、半導体層が、金属酸化物からなるとともに、第1の領域、第2の領域、および第3の領域で構成される3つの領域を有し、前記第1の領域がソース電極に接続され、前記第3の領域がドレイン電極に接続され、前記第2の領域が前記第1の領域と前記第3の領域の間に接続され、前記3つの領域の抵抗率が、第1の領域の抵抗率>第2の領域の抵抗率>第3の領域の抵抗率の関係を有する薄膜トランジスタが提案されている(特許文献2)。
As an invention for solving some of these problems, for example, the active layer and the resistance layer are made of a metal oxide, and a resistance layer (more than the active layer) is provided between the active layer and at least one of the source electrode and the drain electrode. A thin film transistor having a layer having low electrical conductivity has been proposed (Patent Document 1).
The semiconductor layer is made of a metal oxide and has three regions including a first region, a second region, and a third region, and the first region is connected to the source electrode. , The third region is connected to the drain electrode, the second region is connected between the first region and the third region, and the resistivity of the three regions is equal to that of the first region. A thin film transistor having a relationship of resistivity> resistivity of the second region> resistivity of the third region has been proposed (Patent Document 2).

特開2009−212497号公報JP 2009-212497 A 国際公開第2011/125940号International Publication No. 2011/125940

しかしながら、特許文献1に記載の薄膜トランジスタにおいては、オンオフ比の向上は見込めるものの、閾値電圧が制御しにくいという問題がある。つまり、特許文献1では、薄膜トランジスタの閾値電圧を制御していないため、ターンオン電圧の制御性の点で不十分なものであった。   However, the thin film transistor described in Patent Document 1 has a problem that it is difficult to control the threshold voltage, although an improvement in on / off ratio can be expected. That is, in Patent Document 1, since the threshold voltage of the thin film transistor is not controlled, the controllability of the turn-on voltage is insufficient.

また、特許文献2に記載の薄膜トランジスタにおいても、閾値電圧が制御しにくいという問題がある。なお、特許文献2では、0V近傍の閾値電圧(Vth)を課題としているが、半導体層の3つの領域の抵抗率が、第1の領域の抵抗率>第2の領域の抵抗率>第3の領域の抵抗率の関係とするだけでは、閾値電圧を制御できない。特許文献2では、図12の領域B中(ソース電極とゲート絶縁膜に挟まれる領域)の総キャリア量と閾値電圧に相関があるとしているが、領域Bよりもチャネルのキャリア総数が少ないため、Vthはチャネルのキャリア総数に依存すると推定される。つまり、特許文献2では、薄膜トランジスタの閾値電圧を十分に制御できないため、ターンオン電圧の制御性の点で不十分なものであった。   The thin film transistor described in Patent Document 2 also has a problem that the threshold voltage is difficult to control. In Patent Document 2, the threshold voltage (Vth) in the vicinity of 0 V is an issue, but the resistivity of the three regions of the semiconductor layer is that the resistivity of the first region> the resistivity of the second region> third. The threshold voltage cannot be controlled only by the relationship of the resistivity in the region. In Patent Document 2, the total carrier amount in the region B (region sandwiched between the source electrode and the gate insulating film) and the threshold voltage are correlated with each other in FIG. Vth is estimated to depend on the total number of carriers in the channel. That is, in Patent Document 2, since the threshold voltage of the thin film transistor cannot be sufficiently controlled, the controllability of the turn-on voltage is insufficient.

そこで、本発明の目的は、移動度が高く、かつターンオン電圧の制御性が良好な薄膜トランジスタを提供することにある。   Therefore, an object of the present invention is to provide a thin film transistor having high mobility and good turn-on voltage controllability.

前記課題を解決すべく、本発明は、以下のような薄膜トランジスタを提供するものである。
本発明の薄膜トランジスタは、基板と、ゲート電極と、ゲート絶縁膜と、閾値制御層と、活性層と、ソース電極と、ドレイン電極とを有し、前記ソース電極と前記ドレイン電極の間に、前記閾値制御層および少なくとも1つ以上の前記活性層が電気的に接続しており、前記閾値制御層および前記活性層は前記ゲート絶縁膜に接し、前記ゲート絶縁膜に対して垂直方向に隔てられた同電位に接続された共通の前記ゲート電極を有することを特徴とするものである。
In order to solve the above problems, the present invention provides the following thin film transistor.
The thin film transistor of the present invention includes a substrate, a gate electrode, a gate insulating film, a threshold control layer, an active layer, a source electrode, and a drain electrode, and between the source electrode and the drain electrode, The threshold control layer and at least one or more of the active layers are electrically connected, and the threshold control layer and the active layer are in contact with the gate insulating film and separated in a direction perpendicular to the gate insulating film It has the said common gate electrode connected to the same electric potential, It is characterized by the above-mentioned.

本発明によれば、移動度が高く、かつターンオン電圧の制御性が良好な薄膜トランジスタが得られる。この理由については、必ずしも定かではないが、本発明者らは以下のように推定する。
すなわち、本発明においては、閾値制御層および活性層はゲート絶縁膜に接し、このゲート絶縁膜に対して垂直方向に隔てられた同電位に接続された共通のゲート電極を有している。そして、このような構造の場合には、活性層のターンオン電圧に関係なく、閾値制御層のターンオン電圧が、この薄膜トランジスタのターンオン電圧となることを、本発明者らは見出した。この理由については、ゲート電極による電界効果が共通するため、例えば薄膜トランジスタの極性がn型である場合、性質的にターンオン電圧が高い閾値制御層により、閾値が制御されるものと本発明者らは推定する。一方で、このような構造の場合には、活性層の材料として、ターンオン電圧の物性を考慮しないで、移動度などの観点から選択できるため、例えば、ノーマリーオンになってしまう材料やプロセスの中からも選択できる。このように、活性層の材料またはプロセス選択の余地が大きく広がるために、活性層の移動度を高めることができる。また、活性層の移動度を高めることにより、薄膜トランジスタの移動度を高めることができる。以上のような作用によって上記本発明の効果が達成されるものと本発明者らは推定する。
According to the present invention, a thin film transistor having high mobility and good turn-on voltage controllability can be obtained. The reason for this is not necessarily clear, but the present inventors presume as follows.
In other words, in the present invention, the threshold control layer and the active layer are in contact with the gate insulating film, and have a common gate electrode connected to the same potential and separated in a direction perpendicular to the gate insulating film. In the case of such a structure, the present inventors have found that the turn-on voltage of the threshold control layer becomes the turn-on voltage of the thin film transistor regardless of the turn-on voltage of the active layer. For this reason, since the field effect by the gate electrode is common, for example, when the polarity of the thin film transistor is n-type, the present inventors believe that the threshold value is controlled by a threshold control layer having a high turn-on voltage in nature. presume. On the other hand, in the case of such a structure, the material of the active layer can be selected from the viewpoint of mobility and the like without considering the physical property of the turn-on voltage. You can also choose from the inside. As described above, since the room for selecting the material or process of the active layer is greatly expanded, the mobility of the active layer can be increased. In addition, the mobility of the thin film transistor can be increased by increasing the mobility of the active layer. The present inventors presume that the above-described effects of the present invention can be achieved by the operation as described above.

本発明によれば、移動度が高く、かつターンオン電圧の制御性が良好な薄膜トランジスタを提供できる。   According to the present invention, a thin film transistor having high mobility and good turn-on voltage controllability can be provided.

第一実施形態における薄膜トランジスタを示す概略図である。It is the schematic which shows the thin-film transistor in 1st embodiment. 第二実施形態における薄膜トランジスタを示す概略図である。It is the schematic which shows the thin-film transistor in 2nd embodiment. 第三実施形態における薄膜トランジスタを示す概略図である。It is the schematic which shows the thin-film transistor in 3rd embodiment. 第四実施形態における薄膜トランジスタを示す概略図である。It is the schematic which shows the thin-film transistor in 4th embodiment. 第五実施形態における薄膜トランジスタを示す概略図である。It is the schematic which shows the thin-film transistor in 5th embodiment. 第六実施形態における薄膜トランジスタを示す概略図である。It is the schematic which shows the thin-film transistor in 6th embodiment. 従来の薄膜トランジスタを示す概略図である。It is the schematic which shows the conventional thin-film transistor. 実施例2および実施例3で作製した薄膜トランジスタを示す概略図である。6 is a schematic view showing thin film transistors fabricated in Example 2 and Example 3. FIG. 実施例2および実施例3で作製した薄膜トランジスタの光学顕微鏡像を示す写真である。4 is a photograph showing an optical microscope image of the thin film transistor fabricated in Example 2 and Example 3. 実施例2および実施例3で作製した薄膜トランジスタについての電流と電圧との関係を示すグラフである。7 is a graph showing the relationship between current and voltage for the thin film transistors fabricated in Example 2 and Example 3. 実施例2および実施例3で作製した薄膜トランジスタについての移動度と電圧との関係を示すグラフである。It is a graph which shows the relationship between the mobility about a thin film transistor produced in Example 2 and Example 3, and a voltage.

[第一実施形態]
以下、この発明の好適な実施の形態の一つである第一実施形態を、図面などを参照しながら詳細に説明する。
なお、以下に述べる実施の形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
[First embodiment]
Hereinafter, a first embodiment which is one of preferred embodiments of the present invention will be described in detail with reference to the drawings.
The embodiment described below is a preferred specific example of the present invention, and thus various technically preferable limitations are given. However, the scope of the present invention is particularly limited in the following description. Unless otherwise stated, the present invention is not limited to these embodiments.

図1は、本発明の第一実施形態における薄膜トランジスタを示す概略図である。図1に示す薄膜トランジスタ1は、基板10と、ゲート電極20と、ゲート絶縁膜30と、閾値制御層40と、活性層50と、ソース電極60と、ドレイン電極70とを有している。ソース電極60とドレイン電極70の間には、ソース電極60に接して閾値制御層40が設けられ、この閾値制御層40およびドレイン電極70に接して活性層50が設けられ、これらが電気的に接続している。そして、閾値制御層40および活性層50の一部の領域がチャネル部を成しており、ゲート電極20に印加される電圧でソース電極60とドレイン電極70の間に流れる電流が制御されることによってオン/オフ動作する。
ここで、チャネル部は、ゲート電極と対向し、チャネル長(ソース電極とドレイン電極の間隔)とチャネル幅(ソース電極とドレイン電極の幅)と半導体層の膜厚に囲まれる領域と定義する。
FIG. 1 is a schematic view showing a thin film transistor in the first embodiment of the present invention. A thin film transistor 1 illustrated in FIG. 1 includes a substrate 10, a gate electrode 20, a gate insulating film 30, a threshold control layer 40, an active layer 50, a source electrode 60, and a drain electrode 70. Between the source electrode 60 and the drain electrode 70, a threshold control layer 40 is provided in contact with the source electrode 60, and an active layer 50 is provided in contact with the threshold control layer 40 and the drain electrode 70. Connected. A partial region of the threshold control layer 40 and the active layer 50 forms a channel portion, and a current flowing between the source electrode 60 and the drain electrode 70 is controlled by a voltage applied to the gate electrode 20. To turn on / off.
Here, the channel portion is defined as a region facing the gate electrode and surrounded by a channel length (a distance between the source electrode and the drain electrode), a channel width (a width between the source electrode and the drain electrode), and a film thickness of the semiconductor layer.

チャネル長は、0.1μm以上50μm以下が好ましく、0.5μm以上20μm以下がより好ましく、1μm以上10μm以下が特に好ましい。50μm超であると、薄膜トランジスタのサイズが大きくなりすぎ、集積度が下がるおそれがある。0.1μm未満であるとフォトリソグラフィに高い精度が必要となり、大面積ディスプレイなどでの採用が難しくなるおそれがある。
チャネル幅は、0.1μm以上2000μm以下が好ましく、1μm以上1000μm以下がより好ましく、4μm以上500μm以下が特に好ましい。2000μm超であると、薄膜トランジスタが大きくなりすぎ集積度が下がるおそれがある。0.1μm未満であるとフォトリソグラフィに高い精度が必要となり、大面積ディスプレイなどでの採用が難しくなるおそれがある。チャネル長に比べ幅広い値を有するのは、例えばフラットパネルディスプレイ用途を考えた場合、画素部、周辺回路部などで薄膜トランジスタの要求特性が異なるためである。
The channel length is preferably from 0.1 μm to 50 μm, more preferably from 0.5 μm to 20 μm, and particularly preferably from 1 μm to 10 μm. If it exceeds 50 μm, the size of the thin film transistor becomes too large, and the degree of integration may decrease. When the thickness is less than 0.1 μm, high accuracy is required for photolithography, which may make it difficult to employ in a large area display or the like.
The channel width is preferably 0.1 μm or more and 2000 μm or less, more preferably 1 μm or more and 1000 μm or less, and particularly preferably 4 μm or more and 500 μm or less. If it exceeds 2000 μm, the thin film transistor becomes too large and the degree of integration may decrease. When the thickness is less than 0.1 μm, high accuracy is required for photolithography, which may make it difficult to employ in a large area display or the like. The reason why it has a wider value than the channel length is that, for example, when considering the use of a flat panel display, the required characteristics of the thin film transistor are different in the pixel portion, the peripheral circuit portion, and the like.

本実施形態の薄膜トランジスタ1では、図1に示すように、閾値制御層40および活性層50はゲート絶縁膜に接し、ゲート絶縁膜30に対して垂直方向に隔てられた同電位に接続された共通のゲート電極20を有している。
このような構造とすれば、閾値制御層40のターンオン電圧が、薄膜トランジスタ1のターンオン電圧とほぼ同じとなるため、閾値制御層40により、薄膜トランジスタ1のターンオン電圧を制御することができる。
また、ターンオン電圧の制御性の観点から、図1に示すように、閾値制御層40および活性層50は、ソース電極60とドレイン電極70の間に、水平方向に直列に接続されることが好ましい。なお、図1においては、閾値制御層40と活性層50との境界が垂直に直線状になっているが、これに限定されない。例えば、閾値制御層40と活性層50との境界は、テーパ状であってもよく、階段状であってもよい。さらに、閾値制御層40と活性層50との境界で、これらの層が明確に分かれていなくてもよい。例えば、閾値制御層40と活性層50とが相互拡散して所定の幅をもっていることにより、境界がぼやけていてもよい。
In the thin film transistor 1 of this embodiment, as shown in FIG. 1, the threshold control layer 40 and the active layer 50 are in contact with the gate insulating film, and are connected to the same potential separated in the vertical direction with respect to the gate insulating film 30. The gate electrode 20 is provided.
With such a structure, the turn-on voltage of the threshold control layer 40 is substantially the same as the turn-on voltage of the thin film transistor 1, and therefore the turn-on voltage of the thin film transistor 1 can be controlled by the threshold control layer 40.
From the viewpoint of controllability of the turn-on voltage, the threshold control layer 40 and the active layer 50 are preferably connected in series in the horizontal direction between the source electrode 60 and the drain electrode 70 as shown in FIG. . In FIG. 1, the boundary between the threshold control layer 40 and the active layer 50 is vertically linear, but this is not limitative. For example, the boundary between the threshold control layer 40 and the active layer 50 may be tapered or stepped. Furthermore, these layers may not be clearly separated at the boundary between the threshold control layer 40 and the active layer 50. For example, the boundary may be blurred because the threshold control layer 40 and the active layer 50 have a predetermined width by mutual diffusion.

(閾値制御層および活性層)
閾値制御層40は、活性層50とともにチャネル部を構成する層である。そして、この閾値制御層40は、活性層50を形成できる材料としては酸化物半導体に限定されるものではないが、酸化物半導体を用いることで最大の効果を得ることができる。
閾値制御層40を構成する材料としては、In(インジウム)、Zn(亜鉛)、Sn(スズ)、Ga(ガリウム)、Al(アルミニウム)、Ti(チタン)、Hf(ハフニウム)、Zr(ジルコニウム)、Si(シリコン)などの酸化物およびこれらの複合酸化物が挙げられる。これらは、1種を単独で用いてもよく、2種以上を混合して用いてもよい。また、これらは、非晶であってもよいし結晶性あるいは結晶と非晶の中間状態であってもよい。さらに好ましくは、閾値制御層40は、少なくともインジウムを含むことが好ましい。
(Threshold control layer and active layer)
The threshold control layer 40 is a layer that forms a channel portion together with the active layer 50. The threshold control layer 40 is not limited to an oxide semiconductor as a material capable of forming the active layer 50. However, the maximum effect can be obtained by using an oxide semiconductor.
As a material constituting the threshold control layer 40, In (indium), Zn (zinc), Sn (tin), Ga (gallium), Al (aluminum), Ti (titanium), Hf (hafnium), Zr (zirconium) And oxides such as Si (silicon) and complex oxides thereof. These may be used alone or in combination of two or more. In addition, these may be amorphous, crystalline, or an intermediate state between crystal and amorphous. More preferably, the threshold control layer 40 preferably contains at least indium.

活性層50を構成する材料としては、In(インジウム)、Zn(亜鉛)、Sn(スズ)、Ga(ガリウム)、Al(アルミニウム)、Ti(チタン)、Hf(ハフニウム)、Zr(ジルコニウム)、Si(シリコン)などの酸化物およびこれらの複合酸化物が挙げられる。これらは、1種を単独で用いてもよく、2種以上を混合して用いてもよい。また、これらは、非晶であってもよいし結晶性あるいは結晶と非晶の中間状態であってもよい。さらに好ましくは、活性層50は、少なくともインジウムを含むことが好ましい。
本実施形態では、活性層50を構成する材料として、ターンオン電圧の物性を考慮しないで、移動度などの観点から選択できるため、例えば、ノーマリーオンになってしまう材料の中からも選択できる。このような観点から、活性層50を構成する材料としては、これまでは利用できなかった比較的インジウム比率の高い酸化物半導体などが使用可能となる。
As a material constituting the active layer 50, In (indium), Zn (zinc), Sn (tin), Ga (gallium), Al (aluminum), Ti (titanium), Hf (hafnium), Zr (zirconium), Examples thereof include oxides such as Si (silicon) and complex oxides thereof. These may be used alone or in combination of two or more. In addition, these may be amorphous, crystalline, or an intermediate state between crystal and amorphous. More preferably, the active layer 50 preferably contains at least indium.
In the present embodiment, the material constituting the active layer 50 can be selected from the viewpoint of mobility and the like without considering the physical properties of the turn-on voltage. For example, the material can be selected from materials that are normally on. From this point of view, as a material constituting the active layer 50, an oxide semiconductor having a relatively high indium ratio that has not been available so far can be used.

閾値制御層40および活性層50を構成する材料の好適な組み合わせとしては、以下のような具体例を挙げられる。
具体例(i)
閾値制御層40を構成する材料:ガリウム、アルミニウム、チタン、ハフニウム、ジルコニウムおよびシリコンなどの酸化物およびこれらの複合酸化物
活性層50を構成する材料:インジウム、亜鉛およびスズなどの酸化物およびこれらの複合酸化物
具体例(ii)
閾値制御層40を構成する材料:ガリウム、アルミニウム、チタン、ハフニウム、ジルコニウムおよびシリコンなどの酸化物およびこれらの複合酸化物と、酸化インジウムとの混合酸化物
活性層50を構成する材料:少なくともインジウム含む酸化物
そして、閾値制御層40および活性層50が、少なくともインジウムを含む場合、閾値制御層40におけるガリウム、アルミニウム、チタン、ハフニウム、ジルコニウムおよびシリコンの合計の割合が、金属元素換算で、0.4以下であり、活性層におけるインジウム、亜鉛およびスズの合計の割合が、0.8以上であることが好ましい。
なお、閾値制御層40と活性層50を構成する金属組成および組成比は、同じであってもよい。この場合、酸素欠陥量などに違いが生じて、閾値制御層40および活性層50のターンオン電圧値に差が生じていればよい。
Examples of suitable combinations of the materials constituting the threshold control layer 40 and the active layer 50 include the following specific examples.
Specific example (i)
Materials constituting the threshold control layer 40: oxides such as gallium, aluminum, titanium, hafnium, zirconium and silicon, and materials constituting these composite oxide active layers 50: oxides such as indium, zinc and tin and these Example of complex oxide (ii)
A material constituting the threshold control layer 40: a material constituting the mixed oxide active layer 50 of an oxide such as gallium, aluminum, titanium, hafnium, zirconium and silicon and a composite oxide thereof and indium oxide: at least indium When the threshold control layer 40 and the active layer 50 contain at least indium, the total ratio of gallium, aluminum, titanium, hafnium, zirconium and silicon in the threshold control layer 40 is 0.4 in terms of metal element. The total ratio of indium, zinc and tin in the active layer is preferably 0.8 or more.
Note that the metal composition and the composition ratio constituting the threshold control layer 40 and the active layer 50 may be the same. In this case, it suffices if a difference occurs in the amount of oxygen defects and the turn-on voltage values of the threshold control layer 40 and the active layer 50 differ.

本実施形態において、閾値制御層40のターンオン電圧値をVon1とし、活性層50のターンオン電圧値をVon2とした場合に、以下のような条件を満たすようにすれば、移動度が高く、かつターンオン電圧の制御性が良好な薄膜トランジスタ1をより確実に得ることができる。
例えば、薄膜トランジスタ1の極性がn型である場合には、下記の(i)〜(iii)の条件のうち、少なくとも(i)の条件を満たすこと(特に好ましくは、(i)〜(iii)の条
件の全てを満たすこと)が好ましい。
(i)下記数式(1n)の条件を満たす。
on1 > Von2 ・・・(1n)
(ii)閾値制御層40のターンオン電圧値Von1が、0V以上(より好ましくは、0V以上5V以下)であり、活性層50のターンオン電圧値Von2が、0V未満(より好ましくは、−30V以上0V未満)である。
(iii)閾値制御層40のキャリア濃度が、1×1015cm−3未満であり、であり、
活性層50のキャリア濃度が1×1015cm−3以上である。
In this embodiment, when the turn-on voltage value of the threshold control layer 40 is V on1 and the turn-on voltage value of the active layer 50 is V on2 , the mobility is high if the following conditions are satisfied, In addition, the thin film transistor 1 with good turn-on voltage controllability can be obtained more reliably.
For example, when the polarity of the thin film transistor 1 is n-type, it satisfies at least the condition (i) among the following conditions (i) to (iii) (particularly preferably (i) to (iii) Satisfying all of the above conditions).
(I) The condition of the following formula (1n) is satisfied.
V on1 > V on2 (1n)
(Ii) The turn-on voltage value V on1 of the threshold control layer 40 is 0 V or more (more preferably, 0 V or more and 5 V or less), and the turn-on voltage value V on2 of the active layer 50 is less than 0 V (more preferably −30 V). Or more and less than 0V).
(Iii) the carrier concentration of the threshold control layer 40 is less than 1 × 10 15 cm −3 ,
The carrier concentration of the active layer 50 is 1 × 10 15 cm −3 or more.

一方で、薄膜トランジスタ1の極性がp型である場合には、下記の(iv)〜(vi)の条件のうち、少なくとも(iv)の条件を満たすこと(特に好ましくは、(iv)〜(vi)の条件の全てを満たすこと)が好ましい。
(iv)下記数式(1p)の条件を満たす。
on1 < Von2 ・・・(1p)
(v)閾値制御層40のターンオン電圧値Von1が、0V以下(より好ましくは、−5
V以上0V以下)であり、活性層50のターンオン電圧値Von2が、0V超(より好ましくは、0V超30V以下)である。
(vi)閾値制御層40のキャリア濃度が、1×1015cm−3未満であり、であり、活性層50のキャリア濃度が1×1015cm−3以上である。
On the other hand, when the polarity of the thin film transistor 1 is p-type, at least the condition (iv) is satisfied among the following conditions (iv) to (vi) (particularly preferably (iv) to (vi It is preferable to satisfy all of the above conditions).
(Iv) The condition of the following mathematical formula (1p) is satisfied.
V on1 <V on2 (1p)
(V) The turn-on voltage value V on1 of the threshold control layer 40 is 0 V or less (more preferably −5
The turn-on voltage value V on2 of the active layer 50 is more than 0 V (more preferably more than 0 V and not more than 30 V).
(Vi) The carrier concentration of the threshold control layer 40 is less than 1 × 10 15 cm −3 , and the carrier concentration of the active layer 50 is 1 × 10 15 cm −3 or more.

なお、閾値制御層40のターンオン電圧値Von1については、チャネル部が閾値制御層40のみになるように、ソース電極60およびドレイン電極70を設けた試料を作製し、その試料のターンオン電圧値を測定することで求めることができる。また、活性層50のターンオン電圧値Von2についても同様の方法で求めることできる。
ターンオン電圧値(Von)を求めるために、当該薄膜トランジスタにおいて、伝達特性を測定する。そして、伝達特性のグラフより、ソースドレイン電極間の電流値Idが、Id=10−10Aとなるゲート電圧Vgをターンオン電圧値Vonと定義する。なお、伝達曲線は、半導体パラメーターアナライザー(アジレント B1500)を用いて測定できる。
For the turn-on voltage value V on1 of the threshold control layer 40, a sample provided with the source electrode 60 and the drain electrode 70 is prepared so that the channel portion is only the threshold control layer 40, and the turn-on voltage value of the sample is set. It can be obtained by measuring. Further, the turn-on voltage value V on2 of the active layer 50 can be obtained by the same method.
In order to obtain the turn-on voltage value (V on ), transfer characteristics are measured in the thin film transistor. From the transfer characteristic graph, the gate voltage Vg at which the current value Id between the source and drain electrodes is Id = 10 −10 A is defined as the turn-on voltage value V on . The transfer curve can be measured using a semiconductor parameter analyzer (Agilent B1500).

チャネル部のキャリア濃度は、以下に示すSSRM(走査型拡がり抵抗顕微鏡法)測定および標準サンプルを使用したホール測定より、求めることができる。
・SSRM測定
まず、水中機械研磨法などによりチャネル部の断面を得る。続いて、その断面に対してSSRMによって広がり抵抗測定を行う。キャリア濃度既知の標準サンプルと比較することによりキャリア濃度を算出することができる。例えば、標準サンプルよりキャリア濃度が高ければ、広がり抵抗は小さくなり、一方で、標準サンプルよりもキャリア濃度が低くなれば広がり抵抗が小さくなる。比較の際には、SSRM測定時の素子形状を一致させ、探針の状態も同様に保つことが望ましい。
SSRM測定の使用装置およびその測定条件例を以下に示す。
観察装置:Bruker AXS(旧Veeco)社Digital Instruments部門製の「NanoScope IVa AFM Dimension 3100
ステージAFMシステム」+SSRMオプション
SSRM走査モード:コンタクトモードと拡がり抵抗同時測定
SSRM探針(Tip):ダイヤモンドコートシリコンカンチレバー
試料加工:機械研磨による断面作製後、各層を短絡してバイアス電圧を印加できるように加工。
測定環境:室温、大気中
・標準サンプルを使用したホール測定
基板は当該薄膜トランジスタと同様な積層構造の基板を用いることが望ましく、薄膜トランジスタのチャネル層を形成するのと同様なプロセスにて半導体膜、ホール電極および保護層を作製する。van der pauw法を利用してキャリア濃度を測定することができる。
ホール測定装置およびその測定条件例は以下に示す。
ホール測定装置:東陽テクニカ製の「Resi Test8310」
測定条件:室温(約25℃)、約0.5[T]、約10−4〜10−12A、AC磁場ホール測定
サンプル形状:10mm×10mm
The carrier concentration in the channel portion can be obtained from the SSRM (scanning spread resistance microscopy) measurement and the hole measurement using a standard sample as described below.
SSRM measurement First, a cross section of the channel part is obtained by an underwater mechanical polishing method. Subsequently, the spreading resistance is measured by SSRM on the cross section. The carrier concentration can be calculated by comparing with a standard sample with a known carrier concentration. For example, if the carrier concentration is higher than that of the standard sample, the spreading resistance is reduced. On the other hand, if the carrier concentration is lower than that of the standard sample, the spreading resistance is reduced. At the time of comparison, it is desirable to match the element shapes at the time of SSRM measurement and to keep the state of the probe similarly.
An apparatus used for SSRM measurement and an example of the measurement conditions are shown below.
Observation apparatus: “NanoScope IVa AFM Dimension 3100” manufactured by Digital Instruments section of Bruker AXS (formerly Veeco)
Stage AFM system "+ SSRM option SSRM scan mode: contact mode and spread resistance simultaneous measurement SSRM probe (Tip): Diamond coated silicon cantilever Sample processing: After creating cross section by mechanical polishing, each layer can be short-circuited to apply bias voltage processing.
Measurement environment: Hall measurement at room temperature, in air, using standard samples It is desirable to use a substrate with the same layered structure as the thin film transistor. The semiconductor film and hole are processed in the same process as the channel layer of the thin film transistor. An electrode and a protective layer are prepared. The carrier concentration can be measured using the van der pauw method.
An example of a Hall measuring device and its measurement conditions are shown below.
Hall measuring device: “Resi Test 8310” manufactured by Toyo Technica
Measurement conditions: Room temperature (about 25 ° C.), about 0.5 [T], about 10 −4 to 10 −12 A, AC magnetic field Hall measurement sample shape: 10 mm × 10 mm

本実施形態において、閾値制御層40の光電圧応答性を、活性層50の光電圧応答性よりも高くすれば、移動度が高く、かつターンオン電圧の制御性が良好な薄膜トランジスタ1をより確実に得ることができる。
なお、薄膜トランジスタ1のソースドレイン電極間に位置するチャネル部に沿って水平方向にチャネル幅を覆いかつチャネル方向にはスポット的な光を照射しつつトランスファー特性を評価した場合に、前記スポット照射位置が閾値制御層40を覆う形となったときに、オフ電流の増加や、ターンオン電圧のシフトが観察される。本現象を光応答性といい、これを観察する場合には、閾値制御層40を構成する半導体のバンドギャップ程度の光を照射する必要がある。仮に、前記スポット照射位置を活性層50の領域に移動した場合には、先に述べた光応答性は閾値制御層40の領域に比べ小さい。これは、トランスファー特性のオフ電流は閾値制御層40の領域が担っているので、活性層50に光が照射されてキャリアが生成しても閾値制御層40にて遮断されてしまうためである。
In the present embodiment, if the photovoltage response of the threshold control layer 40 is higher than the photovoltage response of the active layer 50, the thin film transistor 1 having high mobility and good turn-on voltage controllability can be obtained more reliably. Can be obtained.
When the transfer characteristics are evaluated while covering the channel width in the horizontal direction along the channel portion located between the source and drain electrodes of the thin film transistor 1 and irradiating spot-like light in the channel direction, the spot irradiation position is When the threshold control layer 40 is covered, an increase in off current and a shift in turn-on voltage are observed. This phenomenon is called photoresponsiveness, and when observing this phenomenon, it is necessary to irradiate light having a band gap of the semiconductor constituting the threshold control layer 40. If the spot irradiation position is moved to the area of the active layer 50, the photoresponsiveness described above is smaller than that of the threshold control layer 40 area. This is because the off-state current of the transfer characteristic is borne by the region of the threshold control layer 40, so that even if the active layer 50 is irradiated with light and carriers are generated, it is blocked by the threshold control layer 40.

チャネル長に占める閾値制御層40の長さの比率は、移動度をより高くするという観点から、チャネル長100%に対して、50%以下であることが好ましく、25%以下であることがより好ましく、10%以下であることが特に好ましい。   The ratio of the length of the threshold control layer 40 to the channel length is preferably 50% or less and more preferably 25% or less with respect to the channel length of 100% from the viewpoint of increasing the mobility. Preferably, it is particularly preferably 10% or less.

(閾値制御層および活性層の形成方法)
このような閾値制御層40および活性層50は、本技術分野で公知の手法で形成できる。
成膜方法としては、スプレー法、ディップ法、化学気相蒸着法(CVD法)などの化学的成膜方法、または、スパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法などの物理的成膜方法を用いることができる。その他に、スピンコート法、スクリーン印刷法、ドロップキャスト法、ロールコート法、インクジェット法などを選択してもよい。なお、キャリア密度が制御し易く、膜質向上が容易であることから、物理的成膜方法を用いることが好ましく、中でも、生産性が高いことからスパッタ法を用いることがより好ましい。
より具体的には、所定の材料から構成されたターゲットを用い、DC、AC、またはRFスパッタリングにより成膜することができる。ここで、ターゲットは、公知の手法で作製できる。
形成した膜は、各種エッチング法によりパターニングできる。
また、形成した膜には、酸素雰囲気や不活性ガス雰囲気において、例えば70〜450℃で熱処理をすることが好ましい。
さらに、形成した膜の一部に、一例としてOプラズマ、NOプラズマなどを照射することにより改質を行い、活性層50の一部を閾値制御層40とする方法を採用してもよい。また、閾値制御層40を先に形成し、Arプラズマ、Heプラズマ、Hプラズマ、UV照射などにより、活性層50を形成することも可能である。このような方法によれば、閾値制御層40および活性層50の形成工程を簡略にできる。
(Method for forming threshold control layer and active layer)
Such a threshold control layer 40 and the active layer 50 can be formed by a technique known in this technical field.
Examples of film formation methods include chemical film formation methods such as spraying, dipping, and chemical vapor deposition (CVD), or sputtering, vacuum evaporation, ion plating, and pulsed laser deposition. Physical film deposition methods can be used. In addition, a spin coating method, a screen printing method, a drop cast method, a roll coating method, an ink jet method, or the like may be selected. Note that it is preferable to use a physical film formation method because the carrier density is easy to control and the film quality can be easily improved, and among these, it is more preferable to use a sputtering method because of high productivity.
More specifically, the film can be formed by DC, AC, or RF sputtering using a target composed of a predetermined material. Here, the target can be produced by a known method.
The formed film can be patterned by various etching methods.
The formed film is preferably heat-treated at, for example, 70 to 450 ° C. in an oxygen atmosphere or an inert gas atmosphere.
Further, a method may be adopted in which a part of the formed film is modified by irradiating O 2 plasma, N 2 O plasma or the like as an example, and a part of the active layer 50 is used as the threshold control layer 40. Good. Alternatively, the threshold control layer 40 may be formed first, and the active layer 50 may be formed by Ar plasma, He plasma, H 2 plasma, UV irradiation, or the like. According to such a method, the process of forming the threshold control layer 40 and the active layer 50 can be simplified.

(他の構成部材)
本実施形態の薄膜トランジスタ1では、基板10、ゲート電極20、ゲート絶縁膜30、ソース電極60およびドレイン電極70などの各構成部材については、公知のものを適用できる。
以下、薄膜トランジスタの構成部材の例について説明する。
(Other components)
In the thin film transistor 1 of the present embodiment, known components can be applied to the constituent members such as the substrate 10, the gate electrode 20, the gate insulating film 30, the source electrode 60 and the drain electrode 70.
Hereinafter, examples of constituent members of the thin film transistor will be described.

(基板)
基板10を構成する材料については、特に制限はなく、本技術分野で公知のものを使用できる。例えば、ケイ酸アルカリ系ガラス、無アルカリガラス、石英ガラスなどのガラス基板、シリコン基板、アクリル、ポリカーボネート、ポリエチレンナフタレート(PEN)などの樹脂基板、ポリエチレンテレフタレート(PET)、ポリアミドなどの高分子フィルム基材などが使用できる。
(substrate)
There is no restriction | limiting in particular about the material which comprises the board | substrate 10, A well-known thing can be used in this technical field. For example, glass substrates such as alkali silicate glass, non-alkali glass and quartz glass, silicon substrates, resin substrates such as acrylic, polycarbonate and polyethylene naphthalate (PEN), polymer film bases such as polyethylene terephthalate (PET) and polyamide Materials can be used.

(ゲート電極、ソース電極およびドレイン電極)
ゲート電極20、ソース電極60およびドレイン電極70の各電極を形成する材料は、特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択することができる。例えば、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物、ZnO、SnOなどの透明電極や、Al、Ag、Cr、Ni、Mo、Au、Ti、Ta、Cuなどの金属電極、またはこれらを含む合金の金属電極を用いることができる。また、半導体層に酸化物半導体を用いた場合、還元して電極として利用することができる。
(Gate electrode, source electrode and drain electrode)
The material for forming each of the gate electrode 20, the source electrode 60 and the drain electrode 70 is not particularly limited, and any material generally used can be selected as long as the effects of the present invention are not lost. For example, transparent electrodes such as indium tin oxide (ITO), indium zinc oxide, ZnO, SnO 2 , metal electrodes such as Al, Ag, Cr, Ni, Mo, Au, Ti, Ta, Cu, or these An alloy metal electrode can be used. In the case where an oxide semiconductor is used for the semiconductor layer, it can be reduced and used as an electrode.

(ゲート絶縁膜)
ゲート絶縁膜30を構成する材料は、特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択できる。例えば、SiO、SiNx、Al、Ta、TiO、MgO、ZrO、CeO、KO、LiO、NaO、RbO、Sc、Y、Hf、CaHfO、PbTi、BaTa、SrTiO、AlNなどの酸化物や窒化物を用いることができる。なお、ゲート絶縁膜に要求される項目として、膜厚ムラが小さいこと、リークの原因となるピンホールが存在しないことが重要である。一般的なゲート絶縁膜としては、SiO、SiNx、Alなどが用いられる。また、SiNxは水素元素を含んでいてもよい。
(Gate insulation film)
The material constituting the gate insulating film 30 is not particularly limited, and any material generally used can be selected as long as the effects of the present invention are not lost. For example, SiO 2, SiNx, Al 2 O 3, Ta 2 O 5, TiO 2, MgO, ZrO 2, CeO 2, K 2 O, Li 2 O, Na 2 O, Rb 2 O, Sc 2 O 3, Y Oxides and nitrides such as 2 O 3 , Hf 2 O 3 , CaHfO 3 , PbTi 3 , BaTa 2 O 6 , SrTiO 3 , and AlN can be used. Note that, as items required for the gate insulating film, it is important that the film thickness unevenness is small and that no pinholes that cause leakage exist. As a general gate insulating film, SiO 2 , SiNx, Al 2 O 3 or the like is used. SiNx may contain a hydrogen element.

(他の構成部材の形成方法)
基板10、ゲート電極20、ゲート絶縁膜30、ソース電極60およびドレイン電極70などの各構成部材は、本技術分野で公知の手法で形成できる。
成膜方法としては、スプレー法、ディップ法、化学気相蒸着法(CVD法)などの化学的成膜方法、または、スパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法などの物理的成膜方法、その他に、スピンコート法、スクリーン印刷法、ドロップキャスト法、ロールコート法、インクジェット法を用いることができる。キャリア密度が制御し易く、膜質向上が容易であることから、物理的成膜方法を用いることが好ましく、中でも、生産性が高いことからスパッタ法を用いることがより好ましい。
形成した膜は、各種エッチング法によりパターニングできる。また、形成した膜には、必要に応じて、熱処理をしてもよい。
(Method for forming other components)
The constituent members such as the substrate 10, the gate electrode 20, the gate insulating film 30, the source electrode 60 and the drain electrode 70 can be formed by a technique known in this technical field.
Examples of film formation methods include chemical film formation methods such as spraying, dipping, and chemical vapor deposition (CVD), or sputtering, vacuum evaporation, ion plating, and pulsed laser deposition. In addition to the physical film formation method, a spin coating method, a screen printing method, a drop cast method, a roll coating method, and an ink jet method can be used. It is preferable to use a physical film forming method because the carrier density is easily controlled and the film quality can be easily improved, and among these, it is more preferable to use a sputtering method because of high productivity.
The formed film can be patterned by various etching methods. Further, the formed film may be heat-treated as necessary.

[第二実施形態]
次に、本発明の第二実施形態を図面に基づいて説明する。
なお、本実施形態の薄膜トランジスタ1Aの構成部材は、前記第一実施形態と同様であるから、その詳細な説明は省略または簡略化する。
図2は、本発明の第二実施形態における薄膜トランジスタを示す概略図である。
本実施形態では、前記第一実施形態に対して、ソース電極60に接して設けられた閾値制御層40だけでなく、さらに、ドレイン電極70に接して別の閾値制御層40が設けられている点が異なるのみである。
このように閾値制御層40が2つ設けられている場合でも、図2に示すように、2つの閾値制御層40および活性層50はゲート絶縁膜に接し、ゲート絶縁膜30に対して垂直方向に隔てられた同電位に接続された共通のゲート電極20を有しているので、2つの閾値制御層40のターンオン電圧はほぼ同じとなる。また、閾値制御層40のターンオン電圧が、薄膜トランジスタ1Aのターンオン電圧とほぼ同じとなるため、閾値制御層40により、薄膜トランジスタ1Aのターンオン電圧を制御することができる。
[Second Embodiment]
Next, a second embodiment of the present invention will be described based on the drawings.
Note that the constituent members of the thin film transistor 1A of the present embodiment are the same as those of the first embodiment, and therefore detailed description thereof is omitted or simplified.
FIG. 2 is a schematic view showing a thin film transistor according to the second embodiment of the present invention.
In the present embodiment, in addition to the threshold control layer 40 provided in contact with the source electrode 60, another threshold control layer 40 is provided in contact with the drain electrode 70 as compared with the first embodiment. Only the point is different.
Even when two threshold control layers 40 are provided as described above, the two threshold control layers 40 and the active layer 50 are in contact with the gate insulating film and perpendicular to the gate insulating film 30 as shown in FIG. Since the common gate electrodes 20 connected to the same potential are separated from each other, the turn-on voltages of the two threshold control layers 40 are substantially the same. Further, since the turn-on voltage of the threshold control layer 40 becomes substantially the same as the turn-on voltage of the thin film transistor 1A, the threshold control layer 40 can control the turn-on voltage of the thin film transistor 1A.

[第三実施形態]
次に、本発明の第三実施形態を図面に基づいて説明する。
なお、本実施形態の薄膜トランジスタ1Bの構成部材は、前記第一実施形態と同様であるから、その詳細な説明は省略または簡略化する。
図3は、本発明の第三実施形態における薄膜トランジスタを示す概略図である。
本実施形態では、前記第一実施形態に対して、ソース電極60とドレイン電極70の間に、ソース電極60に接して活性層50が設けられ、この活性層50に接して閾値制御層40が設けられ、この閾値制御層40およびドレイン電極70に接して活性層50が設けられている点が異なるのみである。
このように閾値制御層40がソース電極60やドレイン電極70に接していない場合でも、閾値制御層40のターンオン電圧が、薄膜トランジスタ1Bのターンオン電圧とほぼ同じとなるため、閾値制御層40により、薄膜トランジスタ1Bのターンオン電圧を制御することができる。
[Third embodiment]
Next, a third embodiment of the present invention will be described based on the drawings.
Note that the constituent members of the thin film transistor 1B of the present embodiment are the same as those of the first embodiment, and thus detailed description thereof is omitted or simplified.
FIG. 3 is a schematic view showing a thin film transistor in the third embodiment of the present invention.
In the present embodiment, the active layer 50 is provided in contact with the source electrode 60 between the source electrode 60 and the drain electrode 70 as compared with the first embodiment, and the threshold control layer 40 is in contact with the active layer 50. The only difference is that the active layer 50 is provided in contact with the threshold control layer 40 and the drain electrode 70.
Even when the threshold control layer 40 is not in contact with the source electrode 60 or the drain electrode 70 as described above, the turn-on voltage of the threshold control layer 40 becomes substantially the same as the turn-on voltage of the thin film transistor 1B. The turn-on voltage of 1B can be controlled.

[第四実施形態]
次に、本発明の第四実施形態を図面に基づいて説明する。
なお、本実施形態の薄膜トランジスタ1Cの構成部材は、前記第一実施形態と同様であるから、その詳細な説明は省略または簡略化する。
図4は、本発明の第四実施形態における薄膜トランジスタを示す概略図である。
本実施形態では、前記第一実施形態に対して、活性層50が、第一活性層51と、これと異なる第二活性層52とからなる点が異なるのみである。
このように活性層50が複数の層から構成される場合でも、閾値制御層40のターンオン電圧が、薄膜トランジスタ1Cのターンオン電圧とほぼ同じとなるため、閾値制御層40により、薄膜トランジスタ1Cのターンオン電圧を制御することができる。
[Fourth embodiment]
Next, a fourth embodiment of the present invention will be described based on the drawings.
Note that the constituent members of the thin film transistor 1C of this embodiment are the same as those of the first embodiment, and thus detailed description thereof is omitted or simplified.
FIG. 4 is a schematic view showing a thin film transistor in the fourth embodiment of the present invention.
This embodiment is different from the first embodiment only in that the active layer 50 includes a first active layer 51 and a different second active layer 52.
Thus, even when the active layer 50 is composed of a plurality of layers, the turn-on voltage of the threshold control layer 40 is substantially the same as the turn-on voltage of the thin film transistor 1C. Can be controlled.

[第五実施形態]
次に、本発明の第五実施形態を図面に基づいて説明する。
なお、本実施形態の薄膜トランジスタ1Dの構成部材は、前記第一実施形態と同様であるから、その詳細な説明は省略または簡略化する。
図5は、本発明の第五実施形態における薄膜トランジスタを示す概略図である。
本実施形態では、前記第一実施形態に対して、閾値制御層40をドレイン電極70に接する位置に変更した点、および、活性層50が、第一活性層51と、これと異なる第二活性層52とからなる点が異なるのみである。
このように閾値制御層40がドレイン電極70側のみに設けられ、かつ活性層50が複数の層から構成される場合でも、閾値制御層40のターンオン電圧が、薄膜トランジスタ1Dのターンオン電圧とほぼ同じとなるため、閾値制御層40により、薄膜トランジスタ1Dのターンオン電圧を制御することができる。
[Fifth embodiment]
Next, a fifth embodiment of the present invention will be described with reference to the drawings.
Note that the constituent members of the thin film transistor 1D of the present embodiment are the same as those of the first embodiment, and thus detailed description thereof is omitted or simplified.
FIG. 5 is a schematic view showing a thin film transistor according to a fifth embodiment of the present invention.
In the present embodiment, the threshold control layer 40 is changed to a position in contact with the drain electrode 70 and the active layer 50 is different from the first active layer 51 and the second active layer 51 with respect to the first embodiment. The only difference is the layer 52.
Thus, even when the threshold control layer 40 is provided only on the drain electrode 70 side and the active layer 50 is composed of a plurality of layers, the turn-on voltage of the threshold control layer 40 is substantially the same as the turn-on voltage of the thin film transistor 1D. Therefore, the turn-on voltage of the thin film transistor 1D can be controlled by the threshold control layer 40.

[第六実施形態]
次に、本発明の第六実施形態を図面に基づいて説明する。
なお、本実施形態の薄膜トランジスタ1Eの構成部材は、前記第一実施形態と同様であるから、その詳細な説明は省略または簡略化する。
図6は、本発明の第六実施形態における薄膜トランジスタを示す概略図である。
図6に示す薄膜トランジスタ1Eは、前記第一実施形態の薄膜トランジスタ1がボトムゲート構造を有するのに対して、トップゲート構造を有している。そして、ソース電極60とドレイン電極70の間には、ソース電極60に接して閾値制御層40が設けられ、この閾値制御層40に接して活性層50が設けられ、この活性層50およびドレイン電極70に接して閾値制御層40が設けられ、これらが電気的に接続している。
このように薄膜トランジスタ1Eがトップゲート構造を有している場合でも、閾値制御層40のターンオン電圧が、薄膜トランジスタ1Eのターンオン電圧とほぼ同じとなるため、閾値制御層40により、薄膜トランジスタ1Eのターンオン電圧を制御することができる。
[Sixth embodiment]
Next, a sixth embodiment of the present invention will be described with reference to the drawings.
Note that the constituent members of the thin film transistor 1E of this embodiment are the same as those of the first embodiment, and thus detailed description thereof is omitted or simplified.
FIG. 6 is a schematic view showing a thin film transistor in the sixth embodiment of the present invention.
A thin film transistor 1E shown in FIG. 6 has a top gate structure, whereas the thin film transistor 1 of the first embodiment has a bottom gate structure. Between the source electrode 60 and the drain electrode 70, a threshold control layer 40 is provided in contact with the source electrode 60, and an active layer 50 is provided in contact with the threshold control layer 40. The active layer 50 and the drain electrode The threshold control layer 40 is provided in contact with 70, and these are electrically connected.
Thus, even when the thin film transistor 1E has a top gate structure, the turn-on voltage of the threshold control layer 40 is substantially the same as the turn-on voltage of the thin film transistor 1E. Can be controlled.

[実施形態の変形]
本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良などは本発明に含まれるものである。
例えば、本発明の薄膜トランジスタは、フラットパネルディスプレイに搭載される薄膜トランジスタのうち、部分的に使用することも可能である。例えば、画素部に閾値制御層のみで形成された薄膜トランジスタを搭載し、周辺回路部に本発明の薄膜トランジスタを用いることができる。
このように本発明の薄膜トランジスタでは、すべての薄膜トランジスタに本発明を適用してもよいし、部分的に適用することも可能である。
本発明の薄膜トランジスタには閾値制御層が存在するため、エンハンスメント型(Von>0、n型)の特性が期待できる。一方で、活性層のみでトランジスタを作製した場合は、デプレッション型(Von<0、n型)の特性が期待できる。例えば、フラットパネルディスプレイの用途では、画素部以外の周辺回路にも薄膜トランジスタが使用されていることがあるが、周辺回路部の薄膜トランジスタはインバータ回路を形成していることが多い。画素部には本発明のトランジスタを使用し、周辺回路部の一部の薄膜トランジスタにデプレッション型の薄膜トランジスタを使用することが可能である。
インバータには、抵抗負荷、エンハンスメント−エンハンスメント(E/E)、エンハンスメント−ディプリーション(E/D)、CMOS(相補性金属酸化膜半導体)の4通りがあるが、省レイアウト面積と高速動作の観点からE/D構成またはCMOS構成が多く用いられる。E/Dインバータを有効に動作させるために、TFTの閾値電圧を制御し、インバータを構成する2つのTFTの閾値電圧の差を十分に大きくする必要がある。一方、CMOSインバータにはnチャネルTFTとpチャネルTFTの両方が必要であり、これらのドーピング工程のためにフォトリソグラフィ工程が他の構成と比べて多くなる。
また、本発明の薄膜トランジスタは、フラットパネルディスプレイ用途のトランジスタに限定されず、すべての金属−酸化物−半導体接合電界効果トランジスタ(Metal−oxide−semiconductor Field Effect Transistor:MOS FET)に適用可能である。一例として、静電誘導トランジスタ(Static Induction Transistor:SIT)、絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor:IGBT)、注入促進型絶縁ゲートバイポーラトランジスタ(Injection−Enhanced Insulated Gate Bipolar Transistor:IEGT)、相補型MOS FET(Complementary MOS FET:CMOS FET)が挙げられる。これらは、横型および縦型のいずれの素子構成であっても適用可能である。
[Modification of Embodiment]
The present invention is not limited to the above-described embodiments, and modifications, improvements, and the like within the scope that can achieve the object of the present invention are included in the present invention.
For example, the thin film transistor of the present invention can be partially used among thin film transistors mounted on a flat panel display. For example, a thin film transistor formed using only a threshold control layer can be mounted on the pixel portion, and the thin film transistor of the present invention can be used for the peripheral circuit portion.
Thus, in the thin film transistor of the present invention, the present invention may be applied to all thin film transistors, or may be partially applied.
Since the thin film transistor of the present invention includes a threshold control layer, enhancement-type (V on > 0, n-type) characteristics can be expected. On the other hand, when a transistor is formed using only the active layer, depletion type (V on <0, n type) characteristics can be expected. For example, in the application of a flat panel display, a thin film transistor may be used in a peripheral circuit other than the pixel portion, but the thin film transistor in the peripheral circuit portion often forms an inverter circuit. The transistor of the present invention can be used for the pixel portion, and a depletion type thin film transistor can be used for a part of the thin film transistors in the peripheral circuit portion.
There are four types of inverters: resistive load, enhancement-enhancement (E / E), enhancement-depletion (E / D), and CMOS (complementary metal oxide semiconductor). From the viewpoint, an E / D configuration or a CMOS configuration is often used. In order to operate the E / D inverter effectively, it is necessary to control the threshold voltage of the TFT and sufficiently increase the difference between the threshold voltages of the two TFTs constituting the inverter. On the other hand, the CMOS inverter requires both an n-channel TFT and a p-channel TFT, and the photolithography process is increased due to these doping processes as compared with other structures.
In addition, the thin film transistor of the present invention is not limited to a transistor for a flat panel display, but can be applied to all metal-oxide-semiconductor field effect transistors (MOS FETs). For example, an electrostatic induction transistor (Static Induction Transistor: SIT), an insulated gate bipolar transistor (Insulated Gate Bipolar Transistor: IGBT), an injection-enhanced insulated gate bipolar transistor (Injection-Enhanced Insulated Gate Transistor Bipolar Transistor, Bipolar Transistor Bipolar Transistor, Bipolar Transistor Bipolar Transistor, There is a FET (Complementary MOS FET: CMOS FET). These can be applied to both horizontal and vertical element configurations.

次に、本発明を実施例および比較例によりさらに詳細に説明するが、本発明はこれらの例によってなんら限定されるものではない。
[実施例1]
図1に示すボトムゲート構造を有する薄膜トランジスタ1を作製した。
直径4インチの無アルカリガラス基板(基板10)を用意し、スパッタリング法でのCrを成膜した後、フォトリソ法によりゲート配線状にパターニングし、ゲート電極20を形成した。次に、この基板をPE−CVD装置にセットし、SiH、NO、Nを導入して、ゲート絶縁膜(SiO膜)30を形成した。
次に、このゲート絶縁膜30付の基板10をスパッタ装置に装着し、ゲート絶縁膜30上に、InGaZnO膜(In:Ga:Zn=1:1:1(原子比))(閾値制御層40)を成膜した後、パターニングした。さらにInGaO膜(Ga/(In+Ga)=0.072:原子比)(活性層50)を成膜した後、パターニングして閾値制御層40および活性層50とした。その後、この閾値制御層40および活性層50付の基板10に、ソース電極60およびドレイン電極70を形成し、アニールして、薄膜トランジスタ1を得た。
得られた薄膜トランジスタ1について、電界効果移動度(μ)、ターンオン電圧、オンオフ比およびオフ電流の評価を行った。なお、これらの評価は、半導体パラメーターアナライザー(アジレントB1500)を用い、大気圧の乾燥窒素雰囲気下、室温、遮光環境下で4インチガラスの中央部のTFTを測定した。また、オフ電流は、ゲート−ソース電圧(Vgs)を−30Vとして測定した。その結果、電界効果移動度は45cm/Vsであり、ターンオン電圧は0.5Vであり、オンオフ比は1012であり、オフ電流は装置の測定限界(10−15A程度)であった。このように、本発明の薄膜トランジスタ1は、移動度が高く、かつターンオン電圧の制御性が良好なものであることが確認された。
また、チャネル部が閾値制御層40のみになるように、ソース電極60およびドレイン電極70を設けた試料を作製し、その試料のターンオン電圧値を測定して、閾値制御層40のターンオン電圧値のVon1を測定した。その結果、ターンオン電圧値のVon1は0.5Vであった。また、チャネル部が活性層50のみになるように、ソース電極60およびドレイン電極70を設けた試料を作製し、その試料のターンオン電圧値を測定して、活性層50のターンオン電圧値のVon2を測定した。その結果、ターンオン電圧値のVon2は、−7Vであった。よって、閾値制御層40が薄膜トランジスタ1のターンオン電圧を制御できることが確認された。
EXAMPLES Next, although an Example and a comparative example demonstrate this invention further in detail, this invention is not limited at all by these examples.
[Example 1]
A thin film transistor 1 having a bottom gate structure shown in FIG. 1 was produced.
A non-alkali glass substrate (substrate 10) having a diameter of 4 inches was prepared, and Cr was formed by sputtering, and then patterned into a gate wiring shape by photolithography to form a gate electrode 20. Next, this substrate was set in a PE-CVD apparatus, and SiH 4 , N 2 O, and N 2 were introduced to form a gate insulating film (SiO 2 film) 30.
Next, the substrate 10 with the gate insulating film 30 is mounted on a sputtering apparatus, and an InGaZnO film (In: Ga: Zn = 1: 1: 1 (atomic ratio)) (threshold control layer 40 is formed on the gate insulating film 30. ), And then patterned. Further, after forming an InGaO film (Ga / (In + Ga) = 0.072: atomic ratio) (active layer 50), patterning was performed to form the threshold control layer 40 and the active layer 50. Thereafter, the source electrode 60 and the drain electrode 70 were formed on the substrate 10 with the threshold control layer 40 and the active layer 50, and annealed to obtain the thin film transistor 1.
The obtained thin film transistor 1 was evaluated for field effect mobility (μ), turn-on voltage, on / off ratio, and off-current. These evaluations were carried out using a semiconductor parameter analyzer (Agilent B1500) and measuring the TFT at the center of a 4-inch glass under a dry nitrogen atmosphere at atmospheric pressure at room temperature and in a light-shielding environment. The off current was measured with a gate-source voltage (Vgs) of −30V. As a result, the field effect mobility was 45cm 2 / Vs, a turn-on voltage is 0.5V, the on-off ratio is 10 12, the off current was measurement limit of the apparatus (about 10 -15 A). Thus, it was confirmed that the thin film transistor 1 of the present invention has high mobility and good controllability of the turn-on voltage.
In addition, a sample provided with the source electrode 60 and the drain electrode 70 so that the channel portion is only the threshold control layer 40 is manufactured, and the turn-on voltage value of the sample is measured, and the turn-on voltage value of the threshold control layer 40 is measured. V on1 was measured. As a result, the turn-on voltage value V on1 was 0.5V. Further, a sample provided with the source electrode 60 and the drain electrode 70 so that the channel portion is only the active layer 50 is manufactured, the turn-on voltage value of the sample is measured, and V on2 of the turn-on voltage value of the active layer 50 is measured. Was measured. As a result, the turn-on voltage value V on2 was −7V. Therefore, it was confirmed that the threshold control layer 40 can control the turn-on voltage of the thin film transistor 1.

[比較例1]
図1に示した構造に代えて、図7に示した構造を有する薄膜トランジスタ1Fを作製した。なお、抵抗層80は、InGaZnO膜(In:Ga:Zn=1:1:1(原子比))からなる層である。また、活性層50はInGaO膜(Ga/(In+Ga)=0.072:原子比)からなる。
得られた薄膜トランジスタ1Fについて、電界効果移動度(μ)、ターンオン電圧、オンオフ比およびオフ電流の評価を行った。その結果、電界効果移動度は55cm/Vsであり、ターンオン電圧は−7Vであり、オンオフ比は1012であり、装置の測定限界(10−15A程度)であった。
この結果からも明らかなように、抵抗層がゲート絶縁膜に接していない場合には、この抵抗層ではターンオン電圧を制御できないことが分かった。
[Comparative Example 1]
Instead of the structure shown in FIG. 1, a thin film transistor 1F having the structure shown in FIG. 7 was produced. The resistance layer 80 is a layer made of an InGaZnO film (In: Ga: Zn = 1: 1: 1 (atomic ratio)). The active layer 50 is made of an InGaO film (Ga / (In + Ga) = 0.072: atomic ratio).
The thin film transistor 1F obtained was evaluated for field effect mobility (μ), turn-on voltage, on / off ratio, and off-current. As a result, the field effect mobility was 55 cm 2 / Vs, the turn-on voltage was −7 V, the on / off ratio was 10 12 , which was the measurement limit of the device (about 10 −15 A).
As is clear from this result, it was found that when the resistance layer is not in contact with the gate insulating film, the turn-on voltage cannot be controlled by this resistance layer.

[実施例2]
図1に示す薄膜トランジスタ1と同様に、ボトムゲート構造を有する薄膜トランジスタを作製した。具体的には、図8(C)に示す薄膜トランジスタ1Gを作製した。
熱酸化シリコンからなるゲート絶縁膜30が形成されている低抵抗n型結晶シリコン基板(基板兼ゲート電極)20をスパッタ装置に装着し、ゲート絶縁膜30上に、InGaZnO膜(In:Ga:Zn=5:1:4(原子比))(活性層50)を成膜した後、パターニングした。さらにInGaZnO膜(In:Ga:Zn=1:1:1(原子比))(閾値制御層40)を成膜した後、パターニングして閾値制御層40および活性層50とした。その後、この閾値制御層40および活性層50付の低抵抗n型結晶シリコン基板20に、ソース電極60およびドレイン電極70を形成し、アニールして、薄膜トランジスタ1Gを得た。
薄膜トランジスタ1Gの光学顕微鏡像を図9(C)に示す。図9(C)に示すように、チャネル幅W/チャネル長L(W/L)は、50μm/20μmであり、チャネル長Lの20μmのうちソース電極側から1μmまでの部分には、InGaZnO膜(In:Ga:Zn=1:1:1(原子比))が形成され、ドレイン電極側から19μmまでの部分には、InGaZnO膜(In:Ga:Zn=5:1:4(原子比))が形成されている。
得られた薄膜トランジスタ1Gについて、電界効果移動度(μ)、ターンオン電圧、オンオフ比およびオフ電流の評価を行った。なお、これらの評価は、半導体パラメーターアナライザー(アジレントB1500)を用い、大気圧の乾燥窒素雰囲気下、室温、遮光環境下で4インチウエハの中央部のTFTを測定した。また、オフ電流は、ゲート−ソース電圧(Vgs)を−5Vとして測定した。得られた結果のうち、電流と電圧との関係を示す曲線を図10のCの曲線として示し、移動度と電圧との関係を示す曲線を図11のCの曲線として示す。
電界効果移動度は、図11のCの曲線における飽和移動度より、20cm/Vsであった。また、図10のCの曲線より、ターンオン電圧は2Vであり、オンオフ比は1010であり、オフ電流は装置の測定限界(10−14A程度)であった。このように、本発明の薄膜トランジスタ1Gは、移動度が高く、かつターンオン電圧の制御性が良好なものであることが確認された。
また、チャネル部が閾値制御層40のみになるように、ソース電極60およびドレイン電極70を設けた試料を作製し(図8(B)および図9(B)参照)、この試料について、電界効果移動度(μ)、ターンオン電圧、オンオフ比およびオフ電流の評価を行った。得られた結果のうち、電流と電圧との関係を示す曲線を図10のBの曲線として示し、移動度と電圧との関係を示す曲線を図11のBの曲線として示す。図10のBの曲線より、この試料のターンオン電圧値を測定して、閾値制御層40のターンオン電圧値のVon1を測定した。その結果、ターンオン電圧値のVon1は3Vであった。
また、チャネル部が活性層50のみになるように、ソース電極60およびドレイン電極70を設けた試料を作製し(図8(A)および図9(A)参照)、この試料について、電界効果移動度(μ)、ターンオン電圧、オンオフ比およびオフ電流の評価を行った。得られた結果のうち、電流と電圧との関係を示す曲線を図10のAの曲線として示し、移動度と電圧との関係を示す曲線を図11のAの曲線として示す。図10のAの曲線より、この試料のターンオン電圧値を測定して、活性層50のターンオン電圧値のVon2を測定した。その結果、ターンオン電圧値のVon2は、−3Vであった。よって、閾値制御層40が薄膜トランジスタ1Gのターンオン電圧を制御できることが確認された。
[Example 2]
Similarly to the thin film transistor 1 shown in FIG. 1, a thin film transistor having a bottom gate structure was manufactured. Specifically, a thin film transistor 1G illustrated in FIG. 8C was manufactured.
A low-resistance n-type crystalline silicon substrate (substrate / gate electrode) 20 on which a gate insulating film 30 made of thermally oxidized silicon is formed is mounted on a sputtering apparatus, and an InGaZnO film (In: Ga: Zn) is formed on the gate insulating film 30. = 5: 1: 4 (atomic ratio)) (active layer 50) was formed and then patterned. Further, after forming an InGaZnO film (In: Ga: Zn = 1: 1: 1 (atomic ratio)) (threshold control layer 40), patterning was performed to form the threshold control layer 40 and the active layer 50. Thereafter, the source electrode 60 and the drain electrode 70 were formed on the low resistance n-type crystalline silicon substrate 20 with the threshold control layer 40 and the active layer 50, and annealed to obtain the thin film transistor 1G.
An optical microscope image of the thin film transistor 1G is shown in FIG. As shown in FIG. 9C, the channel width W / channel length L (W / L) is 50 μm / 20 μm, and an InGaZnO film is formed on the portion from 20 μm of the channel length L to 1 μm from the source electrode side. (In: Ga: Zn = 1: 1: 1 (atomic ratio)) is formed, and an InGaZnO film (In: Ga: Zn = 5: 1: 4 (atomic ratio)) is formed on the portion from the drain electrode side to 19 μm. ) Is formed.
With respect to the obtained thin film transistor 1G, field effect mobility (μ), turn-on voltage, on / off ratio, and off-current were evaluated. These evaluations were carried out using a semiconductor parameter analyzer (Agilent B1500) and measuring the TFT at the center of a 4-inch wafer under a dry nitrogen atmosphere at atmospheric pressure at room temperature and in a light-shielding environment. The off current was measured with a gate-source voltage (Vgs) of −5V. Among the obtained results, a curve indicating the relationship between current and voltage is shown as a curve C in FIG. 10, and a curve showing the relationship between mobility and voltage is shown as a curve C in FIG.
The field effect mobility was 20 cm 2 / Vs from the saturation mobility in the curve of C in FIG. From the curve of C in FIG. 10, the turn-on voltage was 2 V, the on / off ratio was 10 10 , and the off-current was the measurement limit of the device (about 10 −14 A). Thus, it was confirmed that the thin film transistor 1G of the present invention has high mobility and good controllability of the turn-on voltage.
In addition, a sample provided with the source electrode 60 and the drain electrode 70 so that the channel portion is only the threshold control layer 40 is manufactured (see FIGS. 8B and 9B). Mobility (μ), turn-on voltage, on / off ratio and off-current were evaluated. Of the obtained results, a curve indicating the relationship between current and voltage is shown as a curve B in FIG. 10, and a curve showing the relationship between mobility and voltage is shown as a curve B in FIG. From the curve of B in FIG. 10, the turn-on voltage value of this sample was measured, and V on1 of the turn-on voltage value of the threshold control layer 40 was measured. As a result, the turn-on voltage value V on1 was 3V.
Further, a sample provided with the source electrode 60 and the drain electrode 70 so that the channel portion is only the active layer 50 is manufactured (see FIGS. 8A and 9A). Degree (μ), turn-on voltage, on-off ratio and off-current were evaluated. Among the obtained results, a curve indicating the relationship between current and voltage is shown as a curve A in FIG. 10, and a curve showing the relationship between mobility and voltage is shown as a curve A in FIG. From the curve of A in FIG. 10, the turn-on voltage value of this sample was measured, and V on2 of the turn-on voltage value of the active layer 50 was measured. As a result, the turn-on voltage value V on2 was −3V. Therefore, it was confirmed that the threshold control layer 40 can control the turn-on voltage of the thin film transistor 1G.

[実施例3]
図3に示す薄膜トランジスタ1Bと同様に、ボトムゲート構造を有する薄膜トランジスタを作製した。具体的には、図8(D)に示す薄膜トランジスタ1Hを作製した。
熱酸化シリコンからなるゲート絶縁膜30が形成されている低抵抗n型結晶シリコン基板(基板兼ゲート電極)20をスパッタ装置に装着し、ゲート絶縁膜30上に、InGaZnO膜(In:Ga:Zn=5:1:4(原子比))(活性層50)を成膜した後、パターニングした。さらにInGaZnO膜(In:Ga:Zn=1:1:1(原子比))(閾値制御層40)を成膜した後、パターニングして閾値制御層40および活性層50とした。その後、この閾値制御層40および活性層50付の低抵抗n型結晶シリコン基板20に、ソース電極60およびドレイン電極70を形成し、アニールして、薄膜トランジスタ1Hを得た。
薄膜トランジスタ1Hの光学顕微鏡像を図9(D)に示す。図9(D)に示すように、チャネル幅W/チャネル長L(W/L)は、50μm/20μmであり、チャネル長Lの20μmのうち中央の2μmの部分には、InGaZnO膜(In:Ga:Zn=1:1:1(原子比))が形成され、ソース電極側から9μmまでの部分およびドレイン電極側から9μmまでの部分には、InGaZnO膜(In:Ga:Zn=5:1:4(原子比))が形成されている。
得られた薄膜トランジスタ1Hについて、電界効果移動度(μ)、ターンオン電圧、オンオフ比およびオフ電流の評価を行った。なお、これらの評価は、半導体パラメーターアナライザー(アジレントB1500)を用い、大気圧の乾燥窒素雰囲気下、室温、遮光環境下で4インチウエハの中央部のTFTを測定した。また、オフ電流は、ゲート−ソース電圧(Vgs)を−5Vとして測定した。得られた結果のうち、電流と電圧との関係を示す曲線を図10のDの曲線として示し、移動度と電圧との関係を示す曲線を図11のDの曲線として示す。
電界効果移動度は、図11のDの曲線における飽和移動度より、28cm/Vsであった。また、図10のDの曲線より、ターンオン電圧は2.5Vであり、オンオフ比は1010であり、オフ電流は装置の測定限界(10−14A程度)であった。このように、本発明の薄膜トランジスタ1Hは、移動度が高く、かつターンオン電圧の制御性が良好なものであることが確認された。
また、図10のBの曲線より、閾値制御層40のターンオン電圧値のVon1は3Vであり、図10のAの曲線より、活性層50のターンオン電圧値のVon2は、−3Vであるので、閾値制御層40が薄膜トランジスタ1Hのターンオン電圧を制御できることが確認された。
[Example 3]
A thin film transistor having a bottom gate structure was manufactured in a manner similar to the thin film transistor 1B illustrated in FIG. Specifically, a thin film transistor 1H illustrated in FIG. 8D was manufactured.
A low-resistance n-type crystalline silicon substrate (substrate / gate electrode) 20 on which a gate insulating film 30 made of thermally oxidized silicon is formed is mounted on a sputtering apparatus, and an InGaZnO film (In: Ga: Zn) is formed on the gate insulating film 30. = 5: 1: 4 (atomic ratio)) (active layer 50) was formed and then patterned. Further, after forming an InGaZnO film (In: Ga: Zn = 1: 1: 1 (atomic ratio)) (threshold control layer 40), patterning was performed to form the threshold control layer 40 and the active layer 50. Thereafter, the source electrode 60 and the drain electrode 70 were formed on the low resistance n-type crystalline silicon substrate 20 with the threshold control layer 40 and the active layer 50, and annealed to obtain the thin film transistor 1H.
An optical microscope image of the thin film transistor 1H is shown in FIG. As shown in FIG. 9D, the channel width W / channel length L (W / L) is 50 μm / 20 μm, and the 20 μm channel length L has an InGaZnO film (In: Ga: Zn = 1: 1: 1 (atomic ratio)) is formed, and an InGaZnO film (In: Ga: Zn = 5: 1) is formed on the portion from the source electrode side to 9 μm and the portion from the drain electrode side to 9 μm. : 4 (atomic ratio)).
The obtained thin film transistor 1H was evaluated for field effect mobility (μ), turn-on voltage, on / off ratio, and off-current. These evaluations were carried out using a semiconductor parameter analyzer (Agilent B1500) and measuring the TFT at the center of a 4-inch wafer under a dry nitrogen atmosphere at atmospheric pressure at room temperature and in a light-shielding environment. The off current was measured with a gate-source voltage (Vgs) of −5V. Of the obtained results, a curve indicating the relationship between current and voltage is shown as a curve D in FIG. 10, and a curve showing the relationship between mobility and voltage is shown as a curve D in FIG.
The field effect mobility was 28 cm 2 / Vs from the saturation mobility in the curve of D in FIG. From the curve of D in FIG. 10, the turn-on voltage was 2.5 V, the on / off ratio was 10 10 , and the off-current was the measurement limit of the device (about 10 −14 A). Thus, it was confirmed that the thin film transistor 1H of the present invention has high mobility and good controllability of the turn-on voltage.
Further, from the curve in FIG. 10B, the turn-on voltage value V on1 of the threshold control layer 40 is 3V, and from the curve in FIG. 10A, the turn-on voltage value V on2 of the active layer 50 is −3V. Therefore, it was confirmed that the threshold control layer 40 can control the turn-on voltage of the thin film transistor 1H.

1…薄膜トランジスタ
10…基板
20…ゲート電極
30…ゲート絶縁膜
40…閾値制御層
50…活性層
60…ソース電極
70…ドレイン電極
DESCRIPTION OF SYMBOLS 1 ... Thin-film transistor 10 ... Substrate 20 ... Gate electrode 30 ... Gate insulating film 40 ... Threshold control layer 50 ... Active layer 60 ... Source electrode 70 ... Drain electrode

Claims (15)

基板と、ゲート電極と、ゲート絶縁膜と、閾値制御層と、活性層と、ソース電極と、ドレイン電極とを有し、
前記ソース電極と前記ドレイン電極の間に、前記閾値制御層および少なくとも1つ以上の前記活性層が電気的に接続しており、
前記閾値制御層および前記活性層は前記ゲート絶縁膜に接し、前記ゲート絶縁膜に対して垂直方向に隔てられた同電位に接続された共通の前記ゲート電極を有する
ことを特徴とする薄膜トランジスタ。
A substrate, a gate electrode, a gate insulating film, a threshold control layer, an active layer, a source electrode, and a drain electrode;
The threshold control layer and at least one or more active layers are electrically connected between the source electrode and the drain electrode,
The thin film transistor characterized in that the threshold control layer and the active layer are in contact with the gate insulating film and have the common gate electrode connected to the same potential and separated in a direction perpendicular to the gate insulating film.
請求項1に記載の薄膜トランジスタにおいて、
前記閾値制御層および前記活性層は、前記ソース電極と前記ドレイン電極の間に、水平方向に直列に接続される
ことを特徴とする薄膜トランジスタ。
The thin film transistor according to claim 1, wherein
The threshold control layer and the active layer are connected in series in the horizontal direction between the source electrode and the drain electrode.
請求項1または請求項2に記載の薄膜トランジスタにおいて、
前記閾値制御層のターンオン電圧値をVon1とし、前記活性層のターンオン電圧値をVon2とした場合、
当該薄膜トランジスタの極性がn型である場合には、下記数式(1n)の条件を満たし、
当該薄膜トランジスタの極性がp型である場合には、下記数式(1p)の条件を満たす
ことを特徴とする薄膜トランジスタ。
on1 > Von2 ・・・(1n)
on1 < Von2 ・・・(1p)
The thin film transistor according to claim 1 or 2,
When the turn-on voltage value of the threshold control layer is V on1 and the turn-on voltage value of the active layer is V on2 ,
When the polarity of the thin film transistor is n-type, the following formula (1n) is satisfied:
When the polarity of the thin film transistor is p-type, the thin film transistor is characterized by satisfying the following mathematical formula (1p).
V on1 > V on2 (1n)
V on1 <V on2 (1p)
請求項3に記載の薄膜トランジスタにおいて、
当該薄膜トランジスタの極性がn型である場合には、
前記閾値制御層のターンオン電圧値Von1が、0V以上であり、
前記活性層のターンオン電圧値Von2が、0V未満である
ことを特徴とする薄膜トランジスタ。
The thin film transistor according to claim 3,
When the polarity of the thin film transistor is n-type,
A turn-on voltage value V on1 of the threshold control layer is 0 V or more;
A thin film transistor, wherein a turn-on voltage value V on2 of the active layer is less than 0V.
請求項3に記載の薄膜トランジスタにおいて、
当該薄膜トランジスタの極性がp型である場合には、
前記閾値制御層のターンオン電圧値Von1が、0V以下であり、
前記活性層のターンオン電圧値Von2が、0V超である
ことを特徴とする薄膜トランジスタ。
The thin film transistor according to claim 3,
When the polarity of the thin film transistor is p-type,
A turn-on voltage value V on1 of the threshold control layer is 0 V or less;
A thin film transistor, wherein a turn-on voltage value V on2 of the active layer is more than 0V.
請求項1から請求項5までのいずれか一項に記載の薄膜トランジスタにおいて、
前記閾値制御層の光電圧応答性が、前記活性層の光電圧応答性よりも高い
ことを特徴とする薄膜トランジスタ。
The thin film transistor according to any one of claims 1 to 5,
The thin film transistor, wherein the threshold voltage control layer has a higher photovoltage response than the active layer.
請求項1から請求項6までのいずれか一項に記載の薄膜トランジスタにおいて、
チャネル長に占める前記閾値制御層の長さの比率は、チャネル長100%に対して、50%以下である
ことを特徴とする薄膜トランジスタ。
The thin film transistor according to any one of claims 1 to 6,
The ratio of the length of the threshold control layer to the channel length is 50% or less with respect to 100% of the channel length.
請求項1から請求項7までのいずれか一項に記載の薄膜トランジスタにおいて、
前記閾値制御層が、インジウム、亜鉛、スズ、ガリウム、アルミニウム、チタン、ハフニウム、ジルコニウムおよびシリコンからなる群から少なくとも1種と、酸素とを含み、
前記活性層が、インジウム、亜鉛、スズ、ガリウム、アルミニウム、チタン、ハフニウム、ジルコニウムおよびシリコンからなる群から少なくとも1種と、酸素とを含む
ことを特徴とする薄膜トランジスタ。
In the thin film transistor according to any one of claims 1 to 7,
The threshold control layer includes at least one selected from the group consisting of indium, zinc, tin, gallium, aluminum, titanium, hafnium, zirconium and silicon, and oxygen;
The active layer includes at least one member selected from the group consisting of indium, zinc, tin, gallium, aluminum, titanium, hafnium, zirconium, and silicon, and oxygen.
請求項1から請求項7までのいずれか一項に記載の薄膜トランジスタにおいて、
前記閾値制御層が、ガリウム、アルミニウム、チタン、ハフニウム、ジルコニウムおよびシリコンからなる群から選択される少なくとも1種と、酸素とを含み、
前記活性層が、インジウム、亜鉛およびスズからなる群から選択される少なくとも1種と、酸素とを含む
ことを特徴とする薄膜トランジスタ。
In the thin film transistor according to any one of claims 1 to 7,
The threshold control layer includes oxygen and at least one selected from the group consisting of gallium, aluminum, titanium, hafnium, zirconium, and silicon;
The active layer includes at least one selected from the group consisting of indium, zinc, and tin, and oxygen.
請求項1から請求項9までのいずれか一項に記載の薄膜トランジスタにおいて、
前記閾値制御層および前記活性層が、少なくともインジウムを含む
ことを特徴とする薄膜トランジスタ。
In the thin film transistor according to any one of claims 1 to 9,
The thin film transistor, wherein the threshold control layer and the active layer include at least indium.
請求項1から請求項7までのいずれか一項に記載の薄膜トランジスタにおいて、
前記閾値制御層が、ガリウム、アルミニウム、チタン、ハフニウム、ジルコニウムおよびシリコンからなる群から選択される少なくとも1種と、インジウムと、酸素とを含み、
前記活性層が、少なくともインジウムと、酸素とを含む
ことを特徴とする薄膜トランジスタ。
In the thin film transistor according to any one of claims 1 to 7,
The threshold control layer includes at least one selected from the group consisting of gallium, aluminum, titanium, hafnium, zirconium and silicon, indium, and oxygen;
The thin film transistor, wherein the active layer includes at least indium and oxygen.
請求項8から請求項11までのいずれか一項に記載の薄膜トランジスタにおいて、
前記閾値制御層および前記活性層が、少なくともインジウムを含む場合、
前記閾値制御層におけるガリウム、アルミニウム、チタン、ハフニウム、ジルコニウムおよびシリコンの合計の割合が、金属元素換算で、0.4以下であり、
前記活性層におけるインジウム、亜鉛およびスズの合計の割合が、0.8以上である
ことを特徴とする薄膜トランジスタ。
The thin film transistor according to any one of claims 8 to 11,
When the threshold control layer and the active layer include at least indium,
The total ratio of gallium, aluminum, titanium, hafnium, zirconium and silicon in the threshold control layer is 0.4 or less in terms of metal element,
The total ratio of indium, zinc and tin in the active layer is 0.8 or more.
請求項1から請求項12までのいずれか一項に記載の薄膜トランジスタにおいて、
前記閾値制御層のキャリア濃度が、1×1015cm−3未満であり、前記活性層のキャリア濃度が1×1015cm−3以上である
ことを特徴とする薄膜トランジスタ。
The thin film transistor according to any one of claims 1 to 12,
A thin film transistor, wherein the threshold control layer has a carrier concentration of less than 1 × 10 15 cm −3 and the active layer has a carrier concentration of 1 × 10 15 cm −3 or more.
請求項1から請求項9までのいずれか一項に記載の薄膜トランジスタにおいて、
前記閾値制御層および前記活性層における金属組成および組成比が同一であり、
前記閾値制御層のキャリア濃度が、1×1015cm−3未満であり、前記活性層のキャリア濃度が1×1015cm−3以上である
ことを特徴とする薄膜トランジスタ。
In the thin film transistor according to any one of claims 1 to 9,
The metal composition and composition ratio in the threshold control layer and the active layer are the same,
A thin film transistor, wherein the threshold control layer has a carrier concentration of less than 1 × 10 15 cm −3 and the active layer has a carrier concentration of 1 × 10 15 cm −3 or more.
請求項1から請求項14までのいずれか一項に記載の薄膜トランジスタにおいて、
前記閾値制御層および前記活性層が、スプレー法、ディップ法、化学気相蒸着法、スパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法、スピンコート法、スクリーン印刷法、ドロップキャスト法、ロールコート法およびインクジェット法からなる群から選択される少なくとも一つの方法により成膜される
ことを特徴とする薄膜トランジスタ。
The thin film transistor according to any one of claims 1 to 14,
The threshold control layer and the active layer are spray method, dipping method, chemical vapor deposition method, sputtering method, vacuum deposition method, ion plating method, pulse laser deposition method, spin coating method, screen printing method, drop cast. The thin film transistor is formed by at least one method selected from the group consisting of a method, a roll coating method, and an inkjet method.
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