JP2014236116A - Layout method of standard cell, layout program of standard cell, and semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、セル高さの異なるスタンダードセルのレイアウト方法、その方法を実行するスタンダードセルのレイアウトプログラム、および半導体集積回路に関する。 The present invention relates to a standard cell layout method having different cell heights, a standard cell layout program for executing the method, and a semiconductor integrated circuit.
半導体集積回路は、インバータ回路やＮＡＮＤ回路等のスタンダードセル（基本セル）と呼ばれるセルを複数配置して、ひとつの機能ブロックが組み上げられる。例えば、インバータ回路は、ＰｃｈトランジスタとＮｃｈトランジスタとから構成される。インバータ回路の駆動能力は、このＰｃｈトランジスタとＮｃｈトランジスタのサイズを変更することによって調整される。このため、高さ（ＶｄｄラインからＶｓｓラインまでの長さ）や幅が異なるスタンダードセルが存在する。 In a semiconductor integrated circuit, a plurality of cells called standard cells (basic cells) such as an inverter circuit and a NAND circuit are arranged to assemble one functional block. For example, the inverter circuit includes a Pch transistor and an Nch transistor. The drive capability of the inverter circuit is adjusted by changing the sizes of the Pch transistor and the Nch transistor. For this reason, there are standard cells having different heights (lengths from the Vdd line to the Vss line) and widths.
スタンダードセルの高さが異なると、そのレイアウトによって半導体集積回路の面積効率が悪くなるため、通常、スタンダードセルの高さはひとつに統一される。しかし、例外としては、統一された高さに対して整数倍の高さを持つセル、例えばＤｏｕｂｌｅ Ｈｅｉｇｈｔと呼ばれる２倍の高さのセルを含む場合がある。整数倍のセル高さであれば、面積効率よくレイアウトすることが可能である。この他、セル高さが異なるスタンダードセルの配置する方法として、種々の提案がなされている。 If the heights of the standard cells are different, the area efficiency of the semiconductor integrated circuit is deteriorated due to the layout. Therefore, the heights of the standard cells are usually unified. However, as an exception, there is a case where a cell having an integral multiple of the uniform height, for example, a cell having a double height called Double Height is included. If the cell height is an integral multiple, it is possible to layout the area efficiently. In addition, various proposals have been made as a method of arranging standard cells having different cell heights.
例えば、特許文献１には、ロー領域の段数を算出してから、スタンダードセルの個数から面積を算出し、面積に基づいて各スタンダードセルに対応した高さを有するロー領域の段数を算出してスタンダードセルをレイアウトする手法が提案されている。
また、特許文献２には、高速性を要求する領域に使用するセルの高さの大きい高グリッドセルを、高速性を要求しない領域で使用すると領域に無駄が出るため、低速、中速用の低グリッドセル、中グリッドセルをライブラリに追加して、ブロックサイズを小さくする発明が提案されている。一つのブロック内に異なるサイズのグリッドセルを混載することも提案されている。
また、特許文献３においては、面積効率が良いスタンダードセルおよびそのレイアウト方法が提案されている。
For example, in Patent Document 1, after calculating the number of rows in the row region, the area is calculated from the number of standard cells, and the number of rows in the row region having a height corresponding to each standard cell is calculated based on the area. A method for laying out a standard cell has been proposed.
Further, in Patent Document 2, if a high grid cell having a large cell height used in an area requiring high speed is used in an area not requiring high speed, the area is wasted. An invention has been proposed in which a low grid cell and a medium grid cell are added to a library to reduce the block size. It has also been proposed to mix grid cells of different sizes in one block.
In Patent Document 3, a standard cell with good area efficiency and a layout method thereof are proposed.
しかし、上記文献においては、同一高さのスタンダードセルの配列を、高さ方向に複数段配置する場合の段数の比率については記載されていない。また、セル高さが互いに整数倍ではない、異なる高さのスタンダードセルをひとつの機能ブロック内に配置する場合、そのレイアウト面積を小さくし、面積効率を良くするレイアウト方法については知られていない。
本発明は、上記事情に鑑みてなされたものであり、セル高さが異なる複数のスタンダードセルを一つのブロック内に配置する場合、レイアウト面積の省面積化を図り、面積効率良く配置することが可能なスタンダードセルのレイアウト方法を提供することを目的とする。さらには、セル高さが、最小セル高さの整数倍でない複数のスタンダードセルを用いてレイアウトする場合にも適用可能なスタンダードセルのレイアウト方法を提供する。
However, the above document does not describe the ratio of the number of stages when a plurality of standard cell arrays having the same height are arranged in the height direction. In addition, when standard cells having different heights whose cell heights are not integral multiples are arranged in one functional block, a layout method for reducing the layout area and improving the area efficiency is not known.
The present invention has been made in view of the above circumstances. When a plurality of standard cells having different cell heights are arranged in one block, the layout area can be reduced and the area can be arranged efficiently. An object of the present invention is to provide a possible standard cell layout method. Furthermore, the present invention provides a standard cell layout method that can be applied even when a layout is made using a plurality of standard cells whose cell height is not an integral multiple of the minimum cell height.
本発明のスタンダードセルのレイアウト方法は、上記課題を解決し目的を達成するために、ブロック内に、セル高さの異なる複数のスタンダードセルをセル高さ毎に該スタンダードセルの幅方向に配列し、該配列をスタンダードセルの高さ方向に複数段配置するスタンダードセルのレイアウト方法であって、
回路接続情報に従って、セル高さが異なる複数のスタンダードセルを選択するステップと、
前記選択された複数のスタンダードセルから、セル高さ毎にスタンダードセルの幅の総和を算出するステップと、
前記幅の総和の比を求め、該比に基づいて、前記セル高さ毎のスタンダードセルの配列の段数の比を決定するステップと、
前記段数の比に従って、前記複数のスタンダードセルをレイアウトするステップと、を備えることを特徴とするものである。
In order to solve the above problems and achieve the object, the standard cell layout method of the present invention arranges a plurality of standard cells having different cell heights in the block in the width direction of the standard cells for each cell height. A layout method of a standard cell in which the array is arranged in a plurality of stages in the height direction of the standard cell,
Selecting a plurality of standard cells having different cell heights according to the circuit connection information;
Calculating the sum of the widths of the standard cells for each cell height from the selected standard cells;
Determining a ratio of the sum of the widths, and determining a ratio of the number of stages of arrangement of standard cells for each cell height based on the ratio;
Laying out the plurality of standard cells in accordance with the ratio of the number of stages.
本発明のスタンダードセルのレイアウト方法によれば、セル高さの異なる複数のスタンダードセルを、ブロック内に良好な面積効率で配置することができ、ブロックの面積の省面積化を図ることができる。さらには、複数のセル高さが、最小セル高さの整数倍でないスタンダードセルをレイアウトする場合にも適用することができ、効果的に面積効率の向上を図ることができる。 According to the standard cell layout method of the present invention, a plurality of standard cells having different cell heights can be arranged in the block with good area efficiency, and the area of the block can be reduced. Furthermore, the present invention can also be applied to the case where a plurality of cell heights are laid out with standard cells that are not an integral multiple of the minimum cell height, and the area efficiency can be effectively improved.
以下、本発明の実施形態について説明する。
（第１の実施形態）
本発明の第１の実施形態について図１、図２および図３を参照しながら説明する。
まず、スタンダードセルの一例について図１を参照して説明する。図１（ａ）−１〜（ａ）−５に、セル高さと幅が異なる３種類のスタンダードセル、および高さと幅が異なる２種類のＦＩＬＬＥＲセルの平面図を示す。図１（ｂ）−１〜（ｂ）−５に、それらのシンボル図を示す。
Hereinafter, embodiments of the present invention will be described.
(First embodiment)
A first embodiment of the present invention will be described with reference to FIGS. 1, 2 and 3.
First, an example of a standard cell will be described with reference to FIG. FIGS. 1A-1 to 5A-5 are plan views of three types of standard cells having different cell heights and widths and two types of FILLER cells having different heights and widths. FIG. 1B-1 to FIG. 1B-5 show symbol diagrams thereof.
図１における、スタンダードセルの幅と高さの単位としてＧｒｉｄを用いる。幅１Ｇｒｉｄと高さ１Ｇｒｉｄは必ずしも同じ長さにはならない。以下の実施形態においても同様にこの単位を用いて説明する。また、セル高さは、図１（ａ）−１に示すように、Ｖｄｄライン１１からＶｓｓライン１２までの長さ（ｈ）を示す。 In FIG. 1, Grid is used as a unit of the width and height of the standard cell. The width 1 Grid and the height 1 Grid are not necessarily the same length. In the following embodiments, description will be made using this unit as well. The cell height indicates the length (h) from the Vdd line 11 to the Vss line 12 as shown in FIG.
図１の（ａ）−１は、セル高さがＨＩＧＨ ＧＲＩＤのセルのレイアウトで、ここでは８Ｇｒｉｄの高さとしている。幅は５Ｇｒｉｄである。セル名をＨＩＮＶ＿５Ｇとする。ＰｃｈトランジスタのサイズをＷｐ、ＮｃｈトランジスタのサイズをＷｎとすると、Ｗｐ＝２０ｗ、Ｗｎ＝１０ｗのインバータである。ｗはトランジスタのサイズを示す単位とする。
図１の（ｂ）−１は（ａ）−１の回路図用のシンボル（丸と三角で構成される図）とレイアウト表記を簡素化したシンボル（長方形で構成される図）である。
(A) -1 in FIG. 1 is a cell layout with a cell height of HIGH GRID. Here, the cell height is 8 Grid. The width is 5 Grid. The cell name is HINV_5G. When the size of the Pch transistor is Wp and the size of the Nch transistor is Wn, the inverter has Wp = 20w and Wn = 10w. w is a unit indicating the size of the transistor.
FIG. 1B is a circuit diagram symbol (a diagram composed of circles and triangles) of FIG. 1A and a symbol (a diagram composed of rectangles) with simplified layout notation.
図１の（ａ）−２は、高さがＬｏｗ Ｇｒｉｄのセルのレイアウトで、ここでは６Ｇｒｉｄの高さとしている。幅は３ｇｒｉｄで、Ｗｐ＝８ｗ、Ｗｎ＝４ｗのインバータである。セル名をＬＩＮＶ＿３Ｇとする。
図１の（ｂ）−２は、（ａ）−２の回路図用のシンボルとレイアウト表記を簡素化したシンボルである。
(A) -2 in FIG. 1 is a layout of a cell having a height of Low Grid. Here, the height is 6 Grid. The width is 3 grid, and Wp = 8w and Wn = 4w. The cell name is LINV_3G.
(B) -2 in FIG. 1 is a symbol for the circuit diagram of (a) -2 and a symbol simplified in layout notation.
図１の（ａ）−３は、高さがＬｏｗ Ｇｒｉｄのセルのレイアウトで、幅は２Ｇｒｉｄで、Ｗｐ＝４ｗ、Ｗｎ＝２ｗのインバータである。セル名をＬＩＮＶ＿２Ｇとする。
図１の（ｂ）−３は、（ａ）−３の回路図用のシンボルとレイアウト表記を簡素化したシンボルである。
(A) -3 in FIG. 1 is a layout of a cell having a height of Low Grid, an inverter having a width of 2 Grid, Wp = 4w, and Wn = 2w. The cell name is LINV_2G.
(B) -3 in FIG. 1 is a symbol for the circuit diagram of (a) -3 and a symbol obtained by simplifying the layout notation.
図１の（ａ）−４は高さがＨｉｇｈ Ｇｒｉｄのセルのレイアウトで、幅は２ＧｒｉｄのＦＩＬＬＥＲセルである。セル名をＨＦＩＬＬＥＲ＿２Ｇとする。ＦＩＬＬＥＲセルは、（ａ）−１、（ａ）−２、（ａ）−３などのセルを配置したときにできるセル間の隙間や、セル全体を長方形のブロックに組み上げるときにできる、ブロックの端にできる隙間を埋めるためのセルである。ここでは、セル内に回路要素を含んでいない。
図１の（ｂ）−４は（ａ）−４のレイアウト表記を簡素化したシンボルである。
(A) -4 in FIG. 1 is a layout of a cell having a height of High Grid, and is a FILLER cell having a width of 2 Grid. The cell name is HFILLER_2G. The FILLER cell is a block of cells that can be created when cells such as (a) -1, (a) -2, (a) -3 are arranged, or when the entire cell is assembled into a rectangular block. This is a cell for filling a gap formed at the end. Here, the circuit element is not included in the cell.
(B) -4 in FIG. 1 is a symbol obtained by simplifying the layout notation of (a) -4.
図１の（ａ）−５は高さがＬｏｗ Ｇｒｉｄのセルのレイアウトで、幅は２ｇｒｉｄのＦＩＬＬＥＲセルである。セル名をＬＦＩＬＬＥＲ＿２Ｇとする。（ｂ）−５は（ａ）−５のレイアウト表記を簡素化したシンボルである。 (A) -5 in FIG. 1 is a layout of a cell having a height of Low Grid, and a FILLER cell having a width of 2 grid. The cell name is LFILLER_2G. (B) -5 is a symbol obtained by simplifying the layout notation of (a) -5.
ここで、従来の、セル高さが異なる複数のスタンダードセルのレイアウト方法について図１および図２を参照して以下に説明する。図２（ａ）に、従来のレイアウト方法における、セル高さの異なるスタンダードセルを接続したブロックの回路図の一例を示す。図２（ｂ）に、それらのスタンダードセルをセルの個数比に基づいて配置したブロックレイアウト図を示す。 Here, a conventional layout method for a plurality of standard cells having different cell heights will be described below with reference to FIGS. FIG. 2A shows an example of a circuit diagram of a block in which standard cells having different cell heights are connected in the conventional layout method. FIG. 2B shows a block layout diagram in which these standard cells are arranged based on the cell number ratio.
この回路図では、ＨＩＮＶ＿５Ｇを４セル、ＬＩＮＶ＿３Ｇを２セル、ＬＩＮＶ＿２Ｇを２セル使用している。Ｈｉｇｈ Ｇｒｉｄセルの数は合計４セル、Ｌｏｗ Ｇｒｉｄセルの数も合計４セルであり、Ｈｉｇｈ ＧｒｉｄセルとＬｏｗ Ｇｒｉｄセルの使用数の比は１：１である。Ｈｉｇｈ Ｇｒｉｄセルのセル高さはＬｏｗ Ｇｒｉｄセルのセル高さの整数倍ではない。
ここでは、同じ高さのセルを横幅方向に並べた列をＲＯＷ（すなわち、セル高さ毎のスタンダードセルの配列）と呼ぶことにすると、この回路図をブロックレイアウトする場合、Ｈｉｇｈ ＧｒｉｄセルのＲＯＷとＬｏｗ ＧｒｉｄセルのＲＯＷの比（すなわち、段数の比）をセルの使用数の比１：１にする配置が考えられる。
In this circuit diagram, HINV_5G uses 4 cells, LINV_3G uses 2 cells, and LINV_2G uses 2 cells. The total number of High Grid cells is 4 cells, and the total number of Low Grid cells is also 4 cells. The ratio of the number of High Grid cells to Low Grid cells used is 1: 1. The cell height of the high grid cell is not an integral multiple of the cell height of the low grid cell.
Here, when a column in which cells having the same height are arranged in the width direction is called ROW (that is, an array of standard cells for each cell height), when this circuit diagram is block-laid, ROW of a High Grid cell is used. An arrangement in which the ratio of the ROW of the Low Grid cell to the ROW (that is, the ratio of the number of stages) is set to the ratio of the number of cells used is 1: 1.
図２、Ｈｉｇｈ ＧｒｉｄセルのＲＯＷとＬｏｗ ＧｒｉｄセルのＲＯＷを１：１にしたことにより、ＦＩＬＬＥＲセルであるＬＦＩＬＬＥＲ＿２Ｇが５セル使用していることがわかる。ＦＩＬＬＥＲセルの数が多いほど、ブロックレイアウトの面積効率は悪くなっていると言える。 FIG. 2 shows that, by setting the ROW of the High Grid cell and the ROW of the Low Grid cell to 1: 1, LFILLER_2G, which is a FILLER cell, uses 5 cells. It can be said that the area efficiency of the block layout deteriorates as the number of FILLER cells increases.
従来のレイアウト方法のように高さ毎のセル比で配置すると、複数のセルの高さが最小セル高さの整数倍でない場合には、面積効率が低下するという問題があり、このような場合についての面積効率が良いレイアウト方法は提案されていない。そこで、発明者は、鋭意検討の結果、スタンダードセルのセル高さが、最小セル高さの整数倍でない場合にも応用可能である、面積効率を良好にすることができるスタンダードセルのレイアウト方法を発明するに至った。
第１の実施形態のスタンダードセルのレイアウト方法について図３および図９を参照して説明する。図３（ａ）に、本実施形態のブロックの回路図を示し、図３（ｂ）にブロックレイアウト図を示す。図９に、本発明のスタンダードセルのレイアウト方法の一例のフローチャートを示す。
If the cell ratio for each height is arranged as in the conventional layout method, there is a problem that the area efficiency decreases if the height of multiple cells is not an integral multiple of the minimum cell height. No layout method with good area efficiency has been proposed. Therefore, as a result of intensive studies, the inventor has devised a standard cell layout method that can be applied even when the cell height of the standard cell is not an integral multiple of the minimum cell height and can improve area efficiency. It came to invent.
A standard cell layout method according to the first embodiment will be described with reference to FIGS. FIG. 3A shows a circuit diagram of the block of this embodiment, and FIG. 3B shows a block layout diagram. FIG. 9 shows a flowchart of an example of the standard cell layout method of the present invention.
本発明のスタンダードセルのレイアウト方法は、回路接続情報に従って、セル高さが異なる複数のスタンダードセルを選択するステップ（図９ Ｓ１０１：スタンダードセル選択ステップ）と、選択された複数のスタンダードセルから、セル高さ毎にスタンダードセルの幅の総和を算出するステップ（図９ Ｓ１０２：高さ毎の幅の総和算出ステップ）と、幅の総和の比を求め、該比に基づいて、セル高さ毎のスタンダードセルの配列の段数の比を決定するステップ（図９ Ｓ１０３：段数の比決定ステップ）と、段数の比に従って、複数のスタンダードセルをレイアウトするステップ（図９ Ｓ１０４：スタンダードセル配置ステップ）と、を備える。 The standard cell layout method according to the present invention includes a step of selecting a plurality of standard cells having different cell heights according to circuit connection information (S101: standard cell selection step), and a cell from the selected plurality of standard cells. The step of calculating the sum of the widths of the standard cells for each height (FIG. 9 S102: Step of calculating the sum of the widths for each height) and the ratio of the sums of the widths are obtained. A step of determining the ratio of the number of stages of the arrangement of standard cells (FIG. 9, S103: step number ratio determining step), a step of laying out a plurality of standard cells according to the ratio of the number of stages (FIG. 9, S104: standard cell placement step) Is provided.
ブロックを設計する場合、所望する機能を実現する論理設計を行い、その設計情報に基づいてセルライブラリからスタンダードセルを複数選択し、セルの接続を行う。セルライブラリとは、インバータ回路、ＡＮＤ回路、ＮＡＮＤ回路、抵抗、キャパシタ（容量）等のスタンダードセルである電子データが集約されたデータベースである。
本発明は、このような回路接続情報に従って、複数のスタンダードセルを選択して１つのブロックを組み上げるものである。半導体集積回路は、このような各種機能をブロックが基板上に配置された電子回路である。
When designing a block, a logical design that realizes a desired function is performed, a plurality of standard cells are selected from the cell library based on the design information, and the cells are connected. The cell library is a database in which electronic data, which are standard cells such as inverter circuits, AND circuits, NAND circuits, resistors, capacitors (capacitance), are collected.
According to the present invention, a plurality of standard cells are selected and one block is assembled according to such circuit connection information. A semiconductor integrated circuit is an electronic circuit in which blocks having such various functions are arranged on a substrate.
本実施形態におけるブロックは、簡単なクロックツリー機能を持たせたものであって、その機能を持たせるための回路接続情報に従って、セル高さが異なる複数のスタンダードセル（インバータ）を選択する（Ｓ１０１）。図３（ａ）の回路図は図２（ａ）に示す回路図と同じで、図１のＨＩＮＶ＿５Ｇを４セル、ＬＩＮＶ＿３Ｇを２セル、ＬＩＮＶ＿２Ｇを２セル選択する。 The block in the present embodiment has a simple clock tree function, and selects a plurality of standard cells (inverters) having different cell heights according to circuit connection information for providing the function (S101). ). The circuit diagram in FIG. 3A is the same as the circuit diagram shown in FIG. 2A. In FIG. 3, four cells of HINV_5G, two cells of LINV_3G, and two cells of LINV_2G are selected.
次に、選択された複数のスタンダードセルから、セル高さ毎にスタンダードセルの幅の総和を算出する（Ｓ１０２）。すなわち、Ｈｉｇｈ Ｇｒｉｄセルは、幅５ＧｒｉｄのＨＩＮＶ＿５Ｇを４セル使用しているため、幅の総和は２０Ｇｒｉｄである。Ｌｏｗ Ｇｒｉｄセルは幅３ＧｒｉｄのＬＩＮＶ＿３Ｇを２セルと、幅２ＧｒｉｄのＬＩＮＶ＿２Ｇを２セル使用しているため、幅の総和は１０Ｇｒｉｄとなる。 Next, the total sum of the widths of the standard cells is calculated for each cell height from the plurality of selected standard cells (S102). That is, since the High Grid cell uses 4 cells of HINV — 5G having a width of 5 Grid, the total width is 20 Grid. Since the Low Grid cell uses 2 cells of LINV — 3G having a width of 3 Grid and 2 cells of LINV — 2G having a width of 2 Grid, the total width is 10 Grid.
次に、上記の幅の総和から幅の総和の比を求め、該比に基づいて、セル高さ毎のスタンダードセルの配列の段数の比を決定する（Ｓ１０３）。すなわち、Ｈｉｇｈ ＧｒｉｄセルとＬｏｗ Ｇｒｉｄセルの幅の総和の比は２：１となる。この幅の総和の比を、Ｈｉｇｈ ＧｒｉｄセルとＬｏｗ Ｇｒｉｄセルの配列の段数の比とする。
この比（２：１）でＨｉｇｈ ＧｒｉｄセルのＲＯＷとＬｏｗ ＧｒｉｄセルのＲＯＷを構成すると、レイアウト表記を簡素化したシンボルであらわした図３（ｂ）のブロックレイアウト図のように、Ｈｉｇｈ ＧｒｉｄセルのＲＯＷが２段、Ｌｏｗ ＧｒｉｄセルのＲＯＷが１段となる。この構成は、ＦＩＬＬＥＲセルを使用せずにブロックレイアウトを構成できるため、面積効率が良いと言える。従って、幅の総和の比をＨｉｇｈ ＧｒｉｄセルとＬｏｗ Ｇｒｉｄセルの段数の比と決定する。
Next, the ratio of the total width is obtained from the total width, and the ratio of the number of stages of the standard cell array for each cell height is determined based on the ratio (S103). That is, the ratio of the sum of the widths of the High Grid cell and the Low Grid cell is 2: 1. The ratio of the sum of the widths is defined as the ratio of the number of stages in the arrangement of the high grid cell and the low grid cell.
When the ROW of the High Grid cell and the ROW of the Low Grid cell are configured with this ratio (2: 1), as shown in the block layout diagram of FIG. The ROW has two stages, and the ROW of the Low Grid cell has one stage. This configuration can be said to have good area efficiency because a block layout can be configured without using a FILLER cell. Therefore, the ratio of the sum of the widths is determined as the ratio of the number of stages of the High Grid cell and the Low Grid cell.
最後に、上記決定された段数の比に従ってスタンダードセルを配置する（Ｓ１０４）。
本実施形態では、異なるセル高さのセル幅の総和の比を段数の比にしたが、常に、セル高さ毎の幅の総和の比を段数の比に使用できるわけではない。このような場合について、以下に示す本発明の第２の実施形態として説明する。
Finally, standard cells are arranged according to the determined ratio of the number of stages (S104).
In the present embodiment, the ratio of the sum of the cell widths of different cell heights is the ratio of the number of stages, but the ratio of the sum of the widths for each cell height cannot always be used as the ratio of the number of stages. Such a case will be described as a second embodiment of the present invention described below.
（第２の実施形態）
図４（ａ）に、本発明の第２の実施形態のブロックの回路図を示し、図４（ｂ）にブロックレイアウト図を示す。本実施形態におけるブロックは、簡単なクロックツリー機能を持たせたものである。
まず、回路接続情報に従って、セル高さが異なる複数のスタンダードセル（インバータ）を選択する（Ｓ１０１）。図４（ａ）は、図１のセルを使用した回路図で、ＨＩＮＶ＿５Ｇを４セル、ＬＩＮＶ＿３Ｇを４セル選択する。
次に、選択された複数のスタンダードセルから、セル高さ毎にスタンダードセルの幅の総和を算出する（Ｓ１０２）。すなわち、Ｈｉｇｈ Ｇｒｉｄセルのセル幅の総和は２０Ｇｒｉｄである。Ｌｏｗ Ｇｒｉｄセルのセル幅の総和は１２Ｇｒｉｄである。
(Second Embodiment)
FIG. 4A shows a circuit diagram of a block according to the second embodiment of the present invention, and FIG. 4B shows a block layout diagram. The block in the present embodiment has a simple clock tree function.
First, a plurality of standard cells (inverters) having different cell heights are selected according to circuit connection information (S101). FIG. 4A is a circuit diagram using the cell of FIG. 1, and selects 4 cells for MINV_5G and 4 cells for LINV_3G.
Next, the total sum of the widths of the standard cells is calculated for each cell height from the plurality of selected standard cells (S102). That is, the sum of the cell widths of the High Grid cell is 20 Grid. The total cell width of the Low Grid cell is 12 Grid.
次に、上記の幅の総和から幅の総和の比を求め、該比に基づいて、セル高さ毎のスタンダードセルの配列の段数の比を、ブロックの面積が最小となるように決定する（Ｓ１０３）。上記幅の総和から、セル幅の総和の比は、２０：１２＝５：３となる。しかし、このままＨｉｇｈ ＧｒｉｄのＲＯＷを５列、Ｌｏｗ ＧｒｉｄのＲＯＷを３列にする設定ができないことはＨｉｇｈ Ｇｒｉｄセルが４セルしかないことから明らかである。 Next, the ratio of the sum of the widths is obtained from the above sum of the widths, and the ratio of the number of stages of the standard cell array for each cell height is determined based on the ratio so that the block area is minimized ( S103). From the above sum of widths, the ratio of the sum of cell widths is 20: 12 = 5: 3. However, the fact that the setting of the High Grid ROW to 5 columns and the Low Grid ROW to 3 columns cannot be made as it is is clear from the fact that there are only 4 High Grid cells.
この場合、上記幅の総和の比を、５：３＝１．６６：１と考えて、さらに小数点以下第一位を四捨五入して２：１と考えると、図４（ｂ）−１のようなブロックレイアウトとなる。このときはＨＦＩＬＬＥＲ＿２Ｇを２セル使用している。ブロックレイアウトの横方向Ｇｒｉｄ（Ｘ Ｇｒｉｄと呼ぶ）は、Ｈｉｇｈ Ｇｒｉｄセルの幅が５であり、Ｌｏｗ Ｇｒｉｄセルの幅が３であるので、合計１２Ｇｒｉｄである。縦方向のＧｒｉｄ（Ｙ Ｇｒｉｄと呼ぶ）は、高さ８ＧｒｉｄのＨｉｇｈ Ｇｒｉｄセルが２段であり、高さ６ＧｒｉｄのＬｏｗ Ｇｒｉｄセルが１段であるので合計２２Ｇｒｉｄである。 In this case, assuming that the ratio of the sum of the widths is 5: 3 = 1.66: 1, and rounding off the first decimal place to 2: 1, as shown in FIG. 4 (b) -1. Block layout. At this time, two cells of HFILLER_2G are used. The horizontal direction Grid (referred to as X Grid) of the block layout is 12 Grid in total because the width of the High Grid cell is 5 and the width of the Low Grid cell is 3. The grid in the vertical direction (referred to as Y Grid) is a total of 22 Grids because the High Grid cell having a height of 8 Grid has two stages and the Low Grid cell having a height of 6 Grid has one stage.
もし幅の総和の比１．６６：１を１：１とみなすと、図４（ｂ）−２のようなブロックレイアウトになり、ＬＦＩＬＬＥＲ＿２Ｇが４個必要で、Ｘ Ｇｒｉｄ＝２０Ｇｒｉｄ、Ｙ Ｇｒｉｄ＝１４Ｇｒｉｄである。これは、Ｈｉｇｈ Ｇｒｉｄセル４セルとＬｏｗ Ｇｒｉｄセル４セルの比である。つまり、従来技術である、使用したセル数の比を段数の比としたものである。セル比１：１から段数の比を決めた場合と同じになる。
仮に横幅１Ｇｒｉｄと高さ１Ｇｒｉｄが同じである場合には、ブロック面積（Ｘ Ｇｒｉｄ×Ｙ Ｇｒｉｄ）は図４（ｂ）−１で２６４、図４（ｂ）−２で２８０となり、面積は図４（ｂ）−１の方が小さくなる。
従って、この場合は、ブロック面積が小さくなる方、すなわち段数の比を２：１とした場合を段数の比に決定する（Ｓ１０３）。
If the ratio of the total width of 1.66: 1 is considered as 1: 1, the block layout is as shown in FIG. 4B-2, and four LFILLER_2Gs are required. X Grid = 20 Grid, Y Grid = 14 Grid It is. This is the ratio of 4 High Grid cells and 4 Low Grid cells. That is, the ratio of the number of used cells is the ratio of the number of stages, which is a conventional technique. This is the same as when the ratio of the number of stages is determined from the cell ratio of 1: 1.
If the width 1 Grid and the height 1 Grid are the same, the block area (X Grid × Y Grid) is 264 in FIG. 4 (b) -1 and 280 in FIG. 4 (b) -2, and the area is as shown in FIG. (B) -1 is smaller.
Therefore, in this case, the smaller block area, that is, the case where the ratio of the number of stages is set to 2: 1 is determined as the ratio of the number of stages (S103).
段数の比を２：１として、スタンダードセルを配置する（Ｓ１０４）。 A standard cell is arranged with a ratio of the number of stages of 2: 1 (S104).
（第３の実施形態）
図５（ａ）に第３の実施形態のブロックの回路図を示し、図５（ｂ）にブロックレイアウト図を示す。本実施形態におけるブロックは、簡単なクロックツリー機能を持たせたものである。
まず、回路接続情報に従って、セル高さが異なる複数のスタンダードセル（インバータ）を選択する（Ｓ１０１）。図５（ａ）に示すように、ＨＩＮＶ＿５Ｇを４セル、ＬＩＮＶ＿３Ｇを４セル、ＬＩＮＶ＿２Ｇを１セル選択する。
(Third embodiment)
FIG. 5A shows a circuit diagram of a block according to the third embodiment, and FIG. 5B shows a block layout diagram. The block in the present embodiment has a simple clock tree function.
First, a plurality of standard cells (inverters) having different cell heights are selected according to circuit connection information (S101). As shown in FIG. 5 (a), four cells are selected for HINV_5G, four cells for LINV_3G, and one cell for LINV_2G.
次に、選択された複数のスタンダードセルから、セル高さ毎にスタンダードセルの幅の総和を算出する（Ｓ１０２）。Ｈｉｇｈ Ｇｒｉｄセルのセル幅の総和は２０Ｇｒｉｄ、Ｌｏｗ Ｇｒｉｄセルのセル幅の総和は１４Ｇｒｉｄである。 Next, the total sum of the widths of the standard cells is calculated for each cell height from the plurality of selected standard cells (S102). The total cell width of the High Grid cell is 20 Grid, and the total cell width of the Low Grid cell is 14 Grid.
次に、上記の幅の総和から幅の総和の比を求め、該比に基づいて、セル高さ毎のスタンダードセルの配列の段数の比を決定する（Ｓ１０３）。幅の総和の比は、２０：１４＝１０：７＝１．４２：１となる。
この比を２：１とみなすと、図５（ｂ）−１のようなブロックレイアウトになり、ＨＦＩＬＬＥＲ＿２Ｇが４セル必要で、Ｘ Ｇｒｉｄ＝１４Ｇｒｉｄ、Ｙ Ｇｒｉｄ＝２２Ｇｒｉｄである。
Next, the ratio of the total width is obtained from the total width, and the ratio of the number of stages of the standard cell array for each cell height is determined based on the ratio (S103). The ratio of the total width is 20: 14 = 10: 7 = 1.42: 1.
Assuming this ratio is 2: 1, the block layout is as shown in FIG. 5B-1 and four cells of HFILLER_2G are required, and X Grid = 14 Grid and Y Grid = 22 Grid.
一方、１：１とみなすと、図５（ｂ）−２のようなブロックレイアウトになり、ＬＦＩＬＬＥＲ＿２Ｇが３セル必要で、Ｘ Ｇｒｉｄ＝２０Ｇｒｉｄ、Ｙ Ｇｒｉｄ＝１４Ｇｒｉｄである。
仮に横幅１Ｇｒｉｄと高さ１Ｇｒｉｄが同じである場合には、面積（Ｘ Ｇｒｉｄ×Ｙ Ｇｒｉｄ）は図５（ｂ）−１で３０８となり、図５（ｂ）−２で２８０となり、ブロック面積は図５（ｂ）−２の方が小さくなる。従って、段数の比は、２：１と決定する。
On the other hand, assuming 1: 1, the block layout is as shown in FIG. 5 (b) -2, 3 cells of LFILLER_2G are required, and X Grid = 20 Grid and Y Grid = 14 Grid.
If the width 1 Grid and the height 1 Grid are the same, the area (X Grid × Y Grid) is 308 in FIG. 5B-1 and 280 in FIG. 5B-2, and the block area is shown in FIG. 5 (b) -2 is smaller. Therefore, the ratio of the number of stages is determined to be 2: 1.
上記決定された段数の比２：１に従ってスタンダードセルを配置する（Ｓ１０４）。
このように、異なるセル高さのセル幅の総和の比を整数化した上で、最適な比を選ぶと良い。
また、回路規模が大きくなった場合には、段の総数が３より大きい設定も可能である。
Standard cells are arranged in accordance with the determined ratio of the number of stages of 2: 1 (S104).
Thus, it is preferable to select an optimum ratio after making the ratio of the sum of the cell widths of different cell heights an integer.
Further, when the circuit scale becomes large, the total number of stages can be set to be larger than 3.
（第４の実施形態）
次に、本発明の４の実施形態について図６を参照しながら説明する。図６（ａ）にセルの幅の総和の比の計算式を示し、図６（ｂ）にブロックレイアウト図を示す。
まず、回路接続情報（図６では回路図は省略している。）に従って、セル高さが異なる複数のスタンダードセル（インバータ）を選択する（Ｓ１０１）。図１に示したＨＩＮＶ＿５Ｇを１２セル、ＬＩＮＶ＿３Ｇを１２セル、ＬＩＮＶ＿２Ｇを２セル選択する。
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described with reference to FIG. FIG. 6A shows a calculation formula for the ratio of the sum of the cell widths, and FIG. 6B shows a block layout diagram.
First, a plurality of standard cells (inverters) having different cell heights are selected according to circuit connection information (a circuit diagram is omitted in FIG. 6) (S101). As shown in FIG. 1, 12 cells are selected for HINV_5G, 12 cells for LINV_3G, and 2 cells for LINV_2G.
次に、選択された複数のスタンダードセルから、セル高さ毎にスタンダードセルの幅の総和を算出する（Ｓ１０２）。図６（ａ）に示すように、Ｈｉｇｈ Ｇｒｉｄセルのセル幅の総和は６０Ｇｒｉｄ、Ｌｏｗ Ｇｒｉｄセルのセル幅の総和は４０Ｇｒｉｄである。 Next, the total sum of the widths of the standard cells is calculated for each cell height from the plurality of selected standard cells (S102). As shown in FIG. 6A, the sum of the cell widths of the High Grid cell is 60 Grid, and the sum of the cell widths of the Low Grid cell is 40 Grid.
次に、上記の幅の総和から幅の総和の比を求め、該比に基づいて、セル高さ毎のスタンダードセルの配列の段数の比を決定する（Ｓ１０３）。上記から、セル幅の総和の比は６０：４０＝１．５：１となる。この比１．５：１を２：１とみなした場合には、図６（ｂ）−１のようになり、ブロックレイアウトにはＨＦＩＬＬＥＲ＿２Ｇが１０セル必要となる。一方、１．５：１＝３：２とみなした場合には、図６（ｂ）−２のように、ＦＩＬＬＥＲセルを使用しないブロックレイアウトができ、面積効率が良くなる。従って、上記決定された段数の比３：２に決定する。 Next, the ratio of the total width is obtained from the total width, and the ratio of the number of stages of the standard cell array for each cell height is determined based on the ratio (S103). From the above, the ratio of the total cell width is 60: 40 = 1.5: 1. When this ratio of 1.5: 1 is regarded as 2: 1, it becomes as shown in FIG. 6B-1 and 10 cells of HFILLER_2G are required for the block layout. On the other hand, when it is assumed that 1.5: 1 = 3: 2, as shown in FIG. 6B-2, a block layout that does not use the FILLER cell can be made, and the area efficiency is improved. Accordingly, the ratio of the determined number of stages is determined to be 3: 2.
上記決定された段数の比３：２に従ってスタンダードセルを配置する（Ｓ１０４）。 Standard cells are arranged in accordance with the determined ratio of the number of stages 3: 2 (S104).
（第５の実施形態）
上記第１の実施形態から第４の実施形態ではスタンダードセルの高さは２種類であったが、それより多くても同様の考え方ができる。
まず、図７にセルの高さがＭｉｄｄｌｅ Ｇｒｉｄの横幅４ＧｒｉｄのセルＭＩＮＶ＿４Ｇのレイアウトシンボルを定義する。Ｈｉｇｈ Ｇｒｉｄセルの高さが８Ｇｒｉｄ、Ｌｏｗ Ｇｒｉｄセルの高さが６Ｇｒｉｄの場合、Ｍｉｄｄｌｅ Ｇｒｉｄセルの高さは７ｇｒｉｄである。Ｈｉｇｈ ＧｒｉｄセルとＭｉｄｄｌｅ Ｇｒｉｄセルのセル高さ（８Ｇｒｉｄ、７Ｇｒｉｄ）は、Ｌｏｗ Ｇｒｉｄセルのセル高さ（６Ｇｒｉｄ）の整数倍ではない。
(Fifth embodiment)
In the first to fourth embodiments, there are two types of standard cell heights, but the same idea can be made even if there are more heights.
First, FIG. 7 defines a layout symbol of a cell MINV_4G having a horizontal grid width of 4 Grid and a cell height of Middle Grid. When the height of the High Grid cell is 8 Grid and the height of the Low Grid cell is 6 Grid, the height of the Middle Grid cell is 7 grid. The cell height (8 Grid, 7 Grid) of the High Grid cell and the Middle Grid cell is not an integral multiple of the cell height (6 Grid) of the Low Grid cell.
図８（ａ）に段数の比を求める算出式を示す。図８（ｂ）−１に、従来技術のように、セル高さ毎のセル数の比に従って配置した場合のレイアウトブロック図を示す。図８（ｂ）−２に、本発明のレイアウト方法によって配置した場合のブロックレイアウト図を示す。
まず、回路接続情報に従って（図８では回路図は省略している。）、セル高さが異なる複数のスタンダードセル（インバータ）を選択する（Ｓ１０１）。ＨＩＮＶ＿５Ｇが８セル、ＭＩＮＶ＿４Ｇが１０セル、ＬＩＮＶ＿２Ｇが１０セル選択する。
FIG. 8A shows a calculation formula for obtaining the ratio of the number of stages. FIG. 8B-1 shows a layout block diagram in the case of arranging according to the ratio of the number of cells for each cell height, as in the prior art. FIG. 8B-2 is a block layout diagram in the case of arranging by the layout method of the present invention.
First, according to the circuit connection information (the circuit diagram is omitted in FIG. 8), a plurality of standard cells (inverters) having different cell heights are selected (S101). HINV_5G selects 8 cells, MINV_4G selects 10 cells, and LINV_2G selects 10 cells.
図８（ａ）に示すように、図８（ｂ）−１は、セル数の比８：１０：１０を１：１：１とみなして、Ｈｉｇｈ Ｇｒｉｄ、Ｍｉｄｄｌｅ Ｇｒｉｄ、ＬｏｗＧｒｉｄのＲＯＷの列を１：１：１で配置している。この場合、ＬＦＩＬＬＥＲ＿２Ｇが１０セル必要である。 As shown in FIG. 8 (a), FIG. 8 (b) -1 assumes that the cell number ratio of 8:10:10 is 1: 1: 1, and the row of ROW of High Grid, Middle Grid, and Low Grid It is arranged at 1: 1: 1. In this case, 10 cells of LFILLER_2G are required.
一方、図８（ｂ）−２は、ＨＩＮＶ＿５Ｇが８セル、ＭＩＮＶ＿４Ｇが１０セル、ＬＩＮＶ＿２Ｇが１０セルの構成に対して、それぞれ同じ高さのセルの幅の総和の比から段数の比を決めたブロックレイアウトである。
横幅５ＧｒｉｄのＨＩＮＶ＿５Ｇが８セルと、横幅４ＧｒｉｄのＭＩＮＶ＿４Ｇが１０セルと、横幅２ＧｒｉｄのＬＩＮＶ＿２Ｇが１０セルから幅の総和の比は、４０：４０：２０＝２：２：１となる。この比を段数の比としてＨｉｇｈ ＧｒｉｄセルのＲＯＷを２段、Ｍｉｄｄｌｅ ＧｒｉｄセルのＲＯＷを２段、Ｌｏｗ ＧｒｉｄセルのＲＯＷを１段で構成している。ＦＩＬＬＥＲセルは使用していないため、明らかに図８（ｂ）−１よりも面積効率が良いことがわかる（Ｓ１０２、Ｓ１０３、Ｓ１０４）。
On the other hand, in FIG. 8B-2, the ratio of the number of stages is determined from the ratio of the sum of the widths of the cells having the same height, with respect to the configuration of 8 cells for MINV_5G, 10 cells for MINV_4G, and 10 cells for LINV_2G. Block layout.
The ratio of the sum of the width is 40: 40: 20 = 2: 2: 1 because the MINV_5G having a width of 5 Grid has 8 cells, the MINV_4G having a width of 4 Grid has 10 cells, and the LINV_2G having a width of 2 Grid has 10 cells. Using this ratio as the ratio of the number of stages, the ROW of the High Grid cell is composed of two stages, the ROW of the Middle Grid cell is composed of two stages, and the ROW of the Low Grid cell is composed of one stage. Since the FILLER cell is not used, it is apparent that the area efficiency is better than that in FIG. 8B-1 (S102, S103, S104).
以上のように、異なる高さのセルのそれぞれのセル幅の総和に対する比率をもとに、それぞれの異なる高さのセルに対して作成したＲＯＷの数の比、すなわち段数の比を決めることで、面積効率の良いブロックレイアウトを行うことができる。 As described above, by determining the ratio of the number of ROWs created for each cell having a different height, that is, the ratio of the number of stages, based on the ratio of the cells having different heights to the sum of the cell widths. Therefore, an area efficient block layout can be performed.
本発明の半導体集積回路は、ブロック内に、セル高さが異なる複数のスタンダードセルが、同一セル高さ毎に該スタンダードセルの幅方向に配列され、該配列が該スタンダードセルの高さ方向に複数段配置された半導体集積回路であって、セル高さ毎に複数のスタンダードセルの幅の総和を算出し、該幅の総和の比に基づいて前記配列の段数の比が決定され、該段数の比に従って、スタンダードセルが配置されている。 In the semiconductor integrated circuit according to the present invention, a plurality of standard cells having different cell heights are arranged in the block in the width direction of the standard cells at the same cell height, and the arrangement is arranged in the height direction of the standard cells. A semiconductor integrated circuit arranged in a plurality of stages, wherein the sum of the widths of a plurality of standard cells is calculated for each cell height, and the ratio of the number of stages of the array is determined based on the ratio of the sum of the widths. The standard cells are arranged according to the ratio.
本発明の半導体集積回路によれば、セル高さが異なるスタンダードセルが、セル高さ毎にセルの幅方向に配列されて、その配列が高さ方向に、セル高さ毎の幅の総和に基づいて決定された比で配置されているので、レイアウトに無駄が無く、面積効率良い。このため省面積化を実現することができ、半導体集積回路のサイズを小さくすることが可能である。 According to the semiconductor integrated circuit of the present invention, standard cells having different cell heights are arranged in the cell width direction for each cell height, and the arrangement is summed in the height direction in the width for each cell height. Since they are arranged at a ratio determined based on the layout, there is no waste in layout and area efficiency is good. Therefore, area saving can be realized, and the size of the semiconductor integrated circuit can be reduced.
なお、上記実施形態において説明したスタンダードセルのレイアウト方法は、情報処理装置に格納されているプログラム（スタンダードセルのレイアウトプログラム）で実行することができる。
情報処理装置としては、入力装置、出力装置、補助記憶装置、メモリ、演算処理装置、インターフェース装置等がバスを介して接続された公知の情報処理装置を用いることができる。
スタンダードセルのレイアウトプログラムは、例えば、配置配線ツール等、他の設計ツールに組み込んで使用することが可能である。また、インターネット上からのダウンロードによって提供し、情報処理装置にインストールすることができる。また、スタンダードセルのレイアウトプログラムを情報処理装置で実行可能に記録した記録媒体の態様にも適用される。
The standard cell layout method described in the above embodiment can be executed by a program (standard cell layout program) stored in the information processing apparatus.
As the information processing device, a known information processing device in which an input device, an output device, an auxiliary storage device, a memory, an arithmetic processing device, an interface device, and the like are connected via a bus can be used.
The standard cell layout program can be used by being incorporated in another design tool such as a placement and routing tool. Further, it can be provided by downloading from the Internet and installed in the information processing apparatus. The present invention is also applied to a mode of a recording medium in which a standard cell layout program is recorded so as to be executable by the information processing apparatus.
１１ Ｖｄｄライン
１２ Ｖｓｓライン
ｈ セル高さ
11 Vdd line 12 Vss line h Cell height
Claims (4)
回路接続情報に従って、セル高さが異なる複数のスタンダードセルを選択するステップと、
前記選択された複数のスタンダードセルから、セル高さ毎にスタンダードセルの幅の総和を算出するステップと、
前記幅の総和の比を求め、該比に基づいて、前記セル高さ毎のスタンダードセルの配列の段数の比を決定するステップと、
前記段数の比に従って、前記複数のスタンダードセルをレイアウトするステップと、を備えることを特徴とするスタンダードセルのレイアウト方法。 This is a standard cell layout method in which a plurality of standard cells having different cell heights are arranged in a block in the width direction of the standard cells for each cell height, and the arrangement is arranged in a plurality of stages in the height direction of the standard cells. And
Selecting a plurality of standard cells having different cell heights according to the circuit connection information;
Calculating the sum of the widths of the standard cells for each cell height from the selected standard cells;
Determining a ratio of the sum of the widths, and determining a ratio of the number of stages of arrangement of standard cells for each cell height based on the ratio;
Laying out the plurality of standard cells in accordance with the ratio of the number of stages, and a standard cell layout method comprising:
セル高さ毎に前記複数のスタンダードセルの幅の総和を算出し、該幅の総和の比に基づいて前記配列の段数の比が決定され、該段数の比に従って、スタンダードセルが配置されたこと特徴とする半導体集積回路。 A semiconductor integrated circuit in which a plurality of standard cells having different cell heights are arranged in the block in the width direction of the standard cells at the same cell height, and the arrangement is arranged in a plurality of stages in the height direction of the standard cells. Because
The sum of the widths of the plurality of standard cells is calculated for each cell height, the ratio of the number of stages of the array is determined based on the ratio of the sum of the widths, and the standard cells are arranged according to the ratio of the number of stages A semiconductor integrated circuit.
回路接続情報に従って、セル高さが異なる複数のスタンダードセルを選択させるステップと、
前記選択された複数のスタンダードセルから、セル高さ毎にスタンダードセルの幅の総和を算出されるステップと、
前記幅の総和の比を求め、該比に基づいて、前記セル高さ毎のスタンダードセルの配列の段数の比を決定させるステップと、
前記段数の比に従って、前記複数のスタンダードセルをレイアウトさせるステップと、をコンピュータに実行させるスタンダードセルのレイアウトプログラム。 A standard cell layout in which a plurality of standard cells having different cell heights are arranged in the block in the width direction of the standard cells for each cell height, and the arrangement is arranged in a plurality of stages in the height direction of the standard cells.
Selecting a plurality of standard cells having different cell heights according to the circuit connection information;
A step of calculating a sum of widths of standard cells for each cell height from the plurality of selected standard cells;
Obtaining a ratio of the sum of the widths, and determining a ratio of the number of stages of arrangement of standard cells for each cell height based on the ratio;
A standard cell layout program for causing a computer to execute the step of laying out the plurality of standard cells according to the ratio of the number of stages.
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