JP2014236015A - Semiconductor device, and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、不揮発性メモリセルを備える半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device including a nonvolatile memory cell and a manufacturing method thereof.
特許文献1は、半導体基板と、半導体基板の所定の領域に形成された第1トンネル酸化膜と、第1トンネル酸化膜の上部に形成された第1フローティングゲートと、半導体基板の上部と第1フローティングゲートの一側壁に沿って形成された第2トンネル酸化膜と、第2トンネル酸化膜に接して形成され、第1フローティングゲートから隔離された第2フローティングゲートと、第1フローティングゲートおよび第2フローティングゲート上に形成された誘電体膜と、誘電体膜上に形成されたコントロールゲートと、第2トンネル酸化膜の一側部の下方の半導体基板に形成された第1接合領域と、第1トンネル酸化膜の一側部の下方の半導体基板に形成された第2接合領域とを含む、フラッシュメモリセルを開示している(特許文献1の図14)。当該フラッシュメモリセルの構造は、2ビットセル構造(4レベル状態)であり、第1フローティングゲートと第2フローティングゲートは第2トンネル酸化膜(高温酸化膜)で分離され、それぞれのフローティングゲートに電荷を格納する。
特許文献1のフラッシュメモリセルでは、第1フローティングゲートと第2フローティングゲートとを第2トンネル酸化膜で分離する構成が必須である。そのため、特許文献1に開示された製造工程では、第1フローティングゲートとして用いられるポリシリコン膜、第2トンネル酸化膜、および第2フローティングゲートとして用いられるシリコン窒化膜を順に堆積した後、これらの膜をCMP法によって研磨して成形している。
In the flash memory cell of
しかしながら、特許文献1のように互いに異なる3つの材料膜をCMP法で研磨するには、研磨対象となる材料膜ごとにそれに適した研磨条件の装置を使用しなければならない。そのため、研磨装置間の移送が必要になり、また装置ごとに研磨条件を設定しなければならないため、製造工程が複雑になる。さらに、異種膜の研磨および研磨装置間におけるウエハの移送の際に、ウエハ表面にパーティクルが付着するおそれもある。
However, in order to polish three different material films by the CMP method as in
また、別の局面では、特許文献1のフラッシュメモリセルには、第1接合領域と第2接合領域との間に第1および第2フローティングゲートという2つのフローティングゲートを形成する必要があるため、セルサイズが大きくなるという課題もある。
本発明の目的は、簡単な工程で小さなセルサイズを実現できる半導体装置およびその製造方法を提供することである。
In another aspect, in the flash memory cell of
An object of the present invention is to provide a semiconductor device capable of realizing a small cell size by a simple process and a manufacturing method thereof.
本発明の他の目的は、フローティングゲート間のカップリングの影響による閾値変動を小さくできる半導体装置およびその製造方法を提供することである。 Another object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can reduce threshold fluctuation due to the influence of coupling between floating gates.
上記目的を達成するための請求項1に記載の発明は、表面部に第1導電型のウェル領域が形成された半導体基板と、前記ウェル領域に選択的に形成され、前記ウェル領域を複数のアクティブ領域に分離するストライプ状の複数のトレンチと、前記半導体基板の表面よりも上方に突出する突出部を有するように前記トレンチに埋め込まれた埋め込み絶縁膜と、前記アクティブ領域において前記トレンチの長手方向に沿って互いに間隔を空けて形成された一対の領域であって、それらの間の領域に第1導電型のチャネル領域を提供する第2導電型のソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域に跨る単一層からなり、前記埋め込み絶縁膜の前記突出部にオーバーラップしないように前記突出部よりも上方に突出して形成されたフローティングゲートとを含み、前記埋め込み絶縁膜のアスペクト比は、2.3〜3.67である、半導体装置である。 In order to achieve the above object, according to a first aspect of the present invention, there is provided a semiconductor substrate having a well region of a first conductivity type formed on a surface portion thereof, and selectively formed in the well region, wherein the well region is divided into a plurality of well regions. A plurality of stripe-shaped trenches that are separated into active regions, a buried insulating film embedded in the trenches so as to have a protruding portion that protrudes above the surface of the semiconductor substrate, and a longitudinal direction of the trenches in the active region A pair of regions spaced apart from each other along a second conductive type source region and drain region providing a first conductive type channel region in a region therebetween, and the source region and It consists of a single layer straddling the drain region and protrudes above the protrusion so as not to overlap the protrusion of the buried insulating film. And a made floating gates, the aspect ratio of the buried insulating film is 2.3 to 3.67, which is a semiconductor device.
この半導体装置は、請求項5に記載の方法によって製造することができる。そこで、請求項5に記載の発明は、表面部に第1導電型のウェル領域が形成された半導体基板上に、前記半導体基板との間に電極材料を介さずに、ストライプ状の複数の開口を選択的に有するエッチングマスクを形成する工程と、前記エッチングマスクの開口を介して前記半導体基板をエッチングすることによって、前記ウェル領域を複数のアクティブ領域に分離するトレンチを形成する工程と、前記トレンチの底部から前記エッチングマスクの上面まで埋め戻すように絶縁材料を供給することによって、前記半導体基板の表面から前記エッチングマスクの厚さ分突出した突出部を有する埋め込み絶縁膜を前記トレンチに埋め込む工程と、前記エッチングマスクを除去することによって前記突出部で囲まれた前記アクティブ領域を露出させ、当該アクティブ領域に電極材料を埋め込むと共に、残った前記埋め込み絶縁膜を覆う電極材料を堆積させる工程と、前記電極材料が露出した状態から、前記電極材料の最上面が前記埋め込み絶縁膜の突出部の頂面と同じ高さになるまで前記電極材料を研磨することによって、前記アクティブ領域に前記電極材料からなるフローティングゲートを形成する工程と、前記埋め込み絶縁膜の前記突出部を選択的に除去することによって、隣り合う前記フローティングゲート間に凹所を形成する工程と、前記フローティングゲートを前記トレンチの長手方向に沿って選択的に除去することによって、前記半導体基板の一部からなる一対の第1領域および第2領域を互いに間隔を空けて露出させると共に、それらの間の前記ウェル領域に第1導電型のチャネル領域を形成する工程と、前記第1領域および前記第2領域に第2導電型不純物を供給することによって、前記第1領域にソース領域を形成し、前記第2領域にドレイン領域を形成する工程とを含む、半導体装置の製造方法である。
This semiconductor device can be manufactured by the method according to
この方法によれば、電極材料が露出した状態からの研磨によって単一層からなるフローティングゲートが形成されるため、フローティングゲートの形成のための研磨工程を複数回行う必要がない。そのため、研磨装置間の移送が不要になり、また、フローティングゲートの形成に当たっての研磨条件の設定も一回で済むので、製造工程を簡単にすることができる。さらに、研磨装置間の移送が不要になるので、半導体基板(ウエハ)表面へのパーティクルの付着を少なくすることもできる。 According to this method, since the floating gate composed of a single layer is formed by polishing from the state in which the electrode material is exposed, it is not necessary to perform the polishing step for forming the floating gate a plurality of times. Therefore, transfer between polishing apparatuses is not necessary, and polishing conditions for forming the floating gate need only be set once, so that the manufacturing process can be simplified. Furthermore, since transfer between polishing apparatuses becomes unnecessary, adhesion of particles to the surface of the semiconductor substrate (wafer) can be reduced.
また、埋め込み絶縁膜用のトレンチの形成の際、エッチングマスクと半導体基板との間に電極材料を介在させないので、当該エッチングマスクの開口を含めたトレンチのアスペクト比(トレンチの深さH/トレンチの幅A)を、電極材料を介在させる場合に比べて小さくすることができる。さらに、フローティングゲートを埋め込み絶縁膜の突出部にオーバーラップさせる必要がないので、トレンチの幅を設計する際に、フローティングゲートのオーバーラップ部分の幅を見越してトレンチ幅を広くしなくて済む。そのため、トレンチを微細加工することができ、さらに埋め込み絶縁膜の埋め込み性を向上させることもできる。その結果、請求項1に記載の発明のように、アスペクト比が2.3〜3.67の埋め込み絶縁膜を形成することができる。また、フローティングゲートと埋め込み絶縁膜との間に段差が形成されないので、埋め込み絶縁膜を埋め込む際にウィークスポットやボイドが発生することを効果的に防止することもできる。 In addition, since no electrode material is interposed between the etching mask and the semiconductor substrate when forming the trench for the buried insulating film, the aspect ratio of the trench including the opening of the etching mask (trench depth H / trench The width A) can be made smaller than when an electrode material is interposed. Further, since it is not necessary to overlap the floating gate with the protruding portion of the buried insulating film, it is not necessary to increase the trench width in anticipation of the width of the overlapping portion of the floating gate when designing the width of the trench. Therefore, the trench can be finely processed, and the burying property of the buried insulating film can be improved. As a result, a buried insulating film having an aspect ratio of 2.3 to 3.67 can be formed as in the first aspect of the invention. In addition, since no step is formed between the floating gate and the buried insulating film, it is possible to effectively prevent the generation of weak spots and voids when the buried insulating film is buried.
また、エッチングマスクの除去後、そのエッチングマスクがあった位置(アクティブ領域)に埋め込まれた電極材料がフローティングゲートとなることから、エッチングマスクの厚さを調整するだけで、フローティングゲートの高さを簡単に調整することができる。
そして、上記の方法によって製造された請求項1に記載の半導体装置では、フローティングゲートがソース領域およびドレイン領域に跨る単一層からなるので、小さなセルサイズを実現することができる。
In addition, after removing the etching mask, the electrode material embedded in the position (active region) where the etching mask was located becomes a floating gate, so the height of the floating gate can be increased by adjusting the thickness of the etching mask. Can be adjusted easily.
In the semiconductor device according to
また、フローティングゲートが埋め込み絶縁膜の突出部にオーバーラップしないので、埋め込み絶縁膜を隔てて隣り合うフローティングゲート間の距離を広くすることができる。これにより、隣り合うフローティングゲート間の寄生容量が小さくできるので、フローティングゲート間のカップリングの影響による閾値変動を小さくすることができる。
請求項2に記載の発明は、前記ソース領域および前記ドレイン領域がそれぞれ、p型ソース領域およびp型ドレイン領域であり、前記ウェル領域および前記チャネル領域がそれぞれ、n型ウェル領域およびn型チャネル領域である、請求項1に記載の半導体装置である。
In addition, since the floating gate does not overlap the protruding portion of the buried insulating film, the distance between the adjacent floating gates can be increased with the buried insulating film interposed therebetween. As a result, the parasitic capacitance between adjacent floating gates can be reduced, so that the threshold fluctuation due to the coupling effect between the floating gates can be reduced.
According to a second aspect of the present invention, the source region and the drain region are a p-type source region and a p-type drain region, respectively, and the well region and the channel region are an n-type well region and an n-type channel region, respectively. The semiconductor device according to
この構成によれば、メモリセルに対するデータの書き込み/消去がp型MOSFETを利用して行われる。
p型MOSFETからなるメモリセルに対するデータの書き込みは、p型ドレイン領域の近傍でのバンド間トンネル現象によって発生した電子(ホットエレクトロン)をフローティングゲートに注入することによって達成される。すなわち、p型ソース領域が接地電位(0V)にされる。そして、p型ドレイン領域およびコントロールゲートおよびn型ウェル領域に電圧が印加される。これにより、p型ドレイン領域の近傍でホットエレクトロンが発生し、このホットエレクトロンがフローティングゲートに注入される。一方、データの消去時には、n型ウェル領域およびコントロールゲートに電圧が印加される。この電圧の印加によって、フローティングゲートとn型ウェル領域との間に電界が発生し、その電界を利用したFNトンネル現象によって、フローティングゲートからn型ウェル領域に電子が引き抜かれる。この一連の書き込み/消去の動作は、n型MOSFETからなるメモリセルの書き込み/消去の動作に比べて少ない電流で行うことができる。したがって、本発明のようにフローティングゲートが単一層からなるという簡単な構造であっても、良好な書き込み/消去の動作を行うことができる。すなわち、メモリセルをp型MOSFETとすることによって、本発明をより効果的に活用することができる。
According to this configuration, writing / erasing of data with respect to the memory cell is performed using the p-type MOSFET.
Data writing to the memory cell composed of the p-type MOSFET is achieved by injecting electrons (hot electrons) generated by band-to-band tunneling in the vicinity of the p-type drain region into the floating gate. That is, the p-type source region is set to the ground potential (0 V). A voltage is applied to the p-type drain region, the control gate, and the n-type well region. As a result, hot electrons are generated in the vicinity of the p-type drain region, and the hot electrons are injected into the floating gate. On the other hand, when erasing data, a voltage is applied to the n-type well region and the control gate. By applying this voltage, an electric field is generated between the floating gate and the n-type well region, and electrons are extracted from the floating gate to the n-type well region by the FN tunnel phenomenon using the electric field. This series of write / erase operations can be performed with a smaller current than the write / erase operations of a memory cell made of an n-type MOSFET. Therefore, even with a simple structure in which the floating gate is formed of a single layer as in the present invention, good write / erase operations can be performed. That is, the present invention can be utilized more effectively by making the memory cell a p-type MOSFET.
また、セルサイズの微細化という観点から、請求項3に記載の発明のように、前記トレンチの幅方向に沿う前記フローティングゲートの第1の幅W1、および前記トレンチの長手方向に沿う前記フローティングゲートの第2の幅W2は、共に100nm以下であることが好ましい。
また、請求項4に記載の発明のように、前記フローティングゲートは、ポリシリコンからなることが好ましい。
Further, from the viewpoint of miniaturization of the cell size, as in the invention of claim 3, the first width W 1 of the floating gate along the width direction of the trench and the floating along the longitudinal direction of the trench. Both of the second widths W 2 of the gates are preferably 100 nm or less.
According to a fourth aspect of the present invention, the floating gate is preferably made of polysilicon.
請求項6に記載の発明は、前記エッチングマスクを形成する工程は、前記埋め込み絶縁膜を形成する際の前記トレンチおよび前記開口を合わせた空間のアスペクト比が2.3〜3.67となるように、前記エッチングマスクの厚さを設定する、請求項5に記載の半導体装置の製造方法である。
この方法によれば、トレンチおよびエッチングマスクの開口を合わせた空間のアスペクト比が2.3〜3.67であるので、埋め込み絶縁膜の良好に埋め込み性を実現することができる。
According to a sixth aspect of the present invention, in the step of forming the etching mask, the aspect ratio of the space including the trench and the opening when forming the buried insulating film is 2.3 to 3.67. 6. The method of manufacturing a semiconductor device according to
According to this method, since the aspect ratio of the space including the opening of the trench and the etching mask is 2.3 to 3.67, the buried insulating film can be satisfactorily buried.
また、請求項7に記載の発明のように、前記凹所を形成する工程は、前記埋め込み絶縁膜のアスペクト比が2.3〜3.67となるように、前記突出部の除去量を設定することが好ましい。
請求項8に記載の発明は、前記ウェル領域および前記チャネル領域がそれぞれ、n型ウェル領域およびn型チャネル領域であり、前記ソース領域および前記ドレイン領域を形成する工程は、p型不純物の供給によって、p型ソース領域およびp型ドレイン領域を形成する工程を含む、請求項5〜7のいずれか一項に記載の半導体装置の製造方法である。
According to a seventh aspect of the present invention, in the step of forming the recess, the removal amount of the protruding portion is set so that the aspect ratio of the buried insulating film is 2.3 to 3.67. It is preferable to do.
According to an eighth aspect of the present invention, the well region and the channel region are an n-type well region and an n-type channel region, respectively, and the step of forming the source region and the drain region is performed by supplying a p-type impurity. A method for manufacturing a semiconductor device according to
この方法によって、請求項2に記載の半導体装置を製造することができる。
請求項9に記載の発明は、前記トレンチを形成する工程は、隣り合う前記トレンチの第1の幅W1が100nm以下となるように、前記トレンチのピッチを設定する工程を含み、前記フローティングゲートを選択的に除去する工程は、前記第1領域および前記第2領域の間に残る前記フローティングゲートの前記トレンチの長手方向に沿う第2の幅W2が100nm以下となるように、前記フローティングゲートのピッチを設定する工程を含む、請求項5〜8のいずれか一項に記載の半導体装置の製造方法である。
By this method, the semiconductor device according to
According to a ninth aspect of the present invention, the step of forming the trench includes a step of setting a pitch of the trench so that a first width W1 of the adjacent trench is 100 nm or less, and the floating gate Selectively removing the floating gate so that a second width W 2 along the longitudinal direction of the trench of the floating gate remaining between the first region and the second region is 100 nm or less. A method for manufacturing a semiconductor device according to
この方法によって、請求項3に記載の半導体装置を製造することができる。
また、請求項10に記載の発明のように、前記フローティングゲートを形成する工程は、CMP法によって前記電極材料を研磨する工程を含むことが好ましい。
また、請求項11に記載の発明のように、前記埋め込み絶縁膜を形成する工程は、高密度プラズマ(HDP)CVD法によって前記絶縁材料を供給する工程を含むことが好ましい。
By this method, the semiconductor device according to claim 3 can be manufactured.
Further, as in the invention described in
Further, as in the invention described in
また、請求項12に記載の発明のように、前記エッチングマスクは、窒化シリコン(SiN)膜からなることが好ましい。 According to a twelfth aspect of the present invention, the etching mask is preferably made of a silicon nitride (SiN) film.
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る半導体装置1のメモリセル2のレイアウト図である。半導体装置1では、平面視において、縦方向(Y方向)に走るストライプ状のビット線BLと、横方向(X方向)に走るストライプ状のワード線WLとが格子状に交差しており、この格子の窓部分にメモリセル2が形成されている。各窓部分にメモリセル2が配置されることによって、メモリセル2は全体としてX行×Y列(X,Yは正の整数)の行列状に配列されている。ビット線BLは後述するp+型ドレイン領域14に電気的に接続され、ワード線WLは後述するコントロールゲート18に電気的に接続されている。ビット線駆動回路3およびワード線駆動回路4の制御によってビット線BLとワード線WLとの交点を選択することによって、当該交点に位置するメモリセル2にデータを書き込み/消去することができる。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a layout diagram of a
次に、図2を参照して、メモリセル2の内部構造について説明する。図2(a)(b)は、メモリセル2の内部構造を説明するための鳥瞰図であって、図2(a)はビット線BLに沿う方向から見た図を示し、図2(b)はワード線WLに沿う方向から見た図を示している。
半導体装置1は、半導体基板5を備えている。半導体基板5は、たとえば、p型シリコン基板からなり、その不純物濃度は、たとえば、1×1015cm-3〜5×1015cm-3である。半導体基板5の表面部には、n型ウェル12が形成されている。n型ウェル12の不純物濃度は、たとえば、1×1017cm-3〜5×1017cm-3である。
Next, the internal structure of the
The
半導体基板5には、半導体基板5の表面領域を複数のアクティブ領域10に分離するストライプ状のトレンチ6と、トレンチ6に埋め込まれた埋め込み絶縁膜7が形成されている。これにより、半導体基板5には、トレンチ6および埋め込み絶縁膜7からなるSTI構造が形成されている。
トレンチ6は、半導体基板5の表面からn型ウェル12の領域内に形成されており、直線状のライントレンチが互いに平行となるようにストライプ状に配列されている。トレンチ6の幅Aおよび隣り合うトレンチ6間の幅Bは、図2(a)に示すように、この実施形態では共に90nm以下である。すなわち、半導体装置1では、90nm以下のラインアンドスペースとなっている。各トレンチ6は、図2(a)に示すように、その長手方向に直交する幅方向で切断したときの断面視において、開口端から底部へ向かう深さ方向に幅Aが狭まるテーパ状に形成されている。各トレンチ6の深さHは、この実施形態では0.13μm〜0.16μmとなっており、これにより、各トレンチ6のアスペクト比(トレンチ6の深さH/トレンチ6の幅A)は、1.30〜1.77となっている。なお、トレンチ6の幅Aは、この実施形態では、トレンチ6の開口端における幅と定義する。
The
The
埋め込み絶縁膜7は、酸化シリコン(SiO2)からなり、トレンチ6内に収容された埋め込み部8と、トレンチ6外に形成され、半導体基板5の表面よりも上方に突出した突出部9とを一体的に含む。突出部9は、断面視において、半導体基板5の表面に対して垂直に突出する四角形状に形成されていて、半導体基板5の表面に対して平行な頂面(平坦面)および垂直な側面を有している。また、突出部9の突出量は、たとえば、半導体基板5の表面を基準に0.09μm〜0.17μmである。このような突出部9を備える埋め込み絶縁膜7のアスペクト比(埋め込み部8および突出部9の合計高さ/トレンチ6の幅A)は、2.3〜3.67である。
The buried insulating
したがって、トレンチ6で区画されたアクティブ領域10は、隣り合う突出部9で挟まれていて、突出部9の頂面と半導体基板5の表面との高低差に相当する深さの凹所となっている。各凹所(アクティブ領域10)には、フローティングゲート11が形成されている。フローティングゲート11は、その側面が埋め込み絶縁膜7の突出部9の側面に密着するように凹所からなるアクティブ領域10に埋め込まれ、さらに突出部9よりも上方に突出している。フローティングゲート11の突出部分は、埋め込み絶縁膜7の突出部9にオーバーラップしないように、その側面全域が突出部9の側面と同一平面となるように仕上げられている。フローティングゲート11は、この実施形態では、p型不純物(たとえばボロン)が高濃度にドープされたp型ポリシリコンからなる。フローティングゲート11の不純物濃度は、たとえば、1×1020cm-3〜5×1020cm-3である。
Therefore, the
また、図2(b)に示すように、フローティングゲート11は各アクティブ領域10において、トレンチ6の長手方向に沿って間隔を空けて複数設けられている。このように各アクティブ領域10に露出した半導体基板5(n型ウェル12)の表面には、p+型ソース領域13およびp+型ドレイン領域14が形成されている。また、これらで挟まれたn型ウェル6の表面部がn型チャネル領域15を提供している。すなわち、各メモリセル2は、p型MOSFETで構成されている。
Further, as shown in FIG. 2B, a plurality of floating
p+型ソース領域13およびp+型ドレイン領域14は、トレンチ6の長手方向に沿って交互に設けられている。したがって、各フローティングゲート11は、p+型ソース領域13およびp+型ドレイン領域14に跨る単一層となっている。ここで、「フローティングゲート11が単一層」とは、たとえばトレンチ6の長手方向に沿ってアクティブ領域10を走査したときに、隣り合う一対のp+型ソース領域13およびp+型ドレイン領域14間に複数のフローティングゲート11が設けられていないことを意味し、むろん、その境界や当該境界に配置される絶縁分離膜等も存在しないことをいう。また、各フローティングゲート11のトレンチ6の幅方向に沿う部分の第1の幅W1(図2(a))、トレンチ6の長手方向に沿ってp+型ソース領域13およびp+型ドレイン領域14に跨る部分の第2の幅W2(図2(b))は、共に90nm以下となっている。第1の幅W1は、隣り合うトレンチ6間の幅Bに一致している。なお、この実施形態では、一例として第1の幅W1および第2の幅W2が共に90nm以下としているが、場合により、第1の幅W1および第2の幅W2は100nm以下であってもよい。
The p +
n型チャネル領域15において半導体基板5の表面には、フローティングゲート11に対向するようにトンネル酸化膜16が形成されている。トンネル酸化膜16の厚さは、たとえば80Å程度である。このトンネル酸化膜16は、n型チャネル領域15とフローティングゲート11との間で、FN(ファウラー・ノルドハイム)トンネリングによって電子を通過させる。
A
フローティングゲート11上には、ONO膜17を介してフローティングゲート11に対向するように、コントロールゲート18が形成されている。
ONO膜17は、窒化シリコン(SiN)からなる膜を、それぞれ酸化シリコン(SiO2)からなる膜で上下から挟んだONO積層絶縁膜からなる。
コントロールゲート18は、トレンチ6を横切って延びる直線状に形成されている。つまり、コントロールゲート18は、隣り合うフローティングゲート11の間に形成された埋め込み絶縁膜7上の凹所27を介して、複数のアクティブ領域10に跨っている。これにより、コントロールゲート18は、トレンチ6を横切る方向に沿う同一直線上に配置された全てのフローティングゲート11を一括して覆っている。コントロールゲート18は、同一直線上に配置された複数のメモリセル2の共通のゲートとなっている。
A
The
The
コントロールゲート18上には、ワード線WLおよび窒化膜19が積層されている。この実施形態では、ワード線WLはタングステンシリサイドからなり、窒化膜19は窒化シリコン(SiN)からなる。ワード線WLの厚さは0.07μm程度であり、窒化膜19の厚さは0.15μm程度である。そして、フローティングゲート11、ONO膜17、コントロールゲート18、ワード線WLおよび窒化膜19の側面を一括して覆うようにサイドウォール20が形成されている。サイドウォール20は、たとえば窒化シリコン(SiN)/酸化シリコン(SiO2)の積層構造からなる。
A word line WL and a
p+型ソース領域13には、ソース配線21が電気的に接続されている。ソース配線21は、トレンチ6を横切って延びる直線状に形成されている。つまり、ソース配線21は、複数のアクティブ領域10に跨っていて、トレンチ6を横切る方向に沿う同一直線上に配置された全てのp+型ソース領域13に一括して接続されている。これにより、ソース配線21は、同一直線上に配置された複数のメモリセル2の共通のソースとなっている。ソース配線21の材料としては、たとえばタングステンを使用できる。タングステンを使用することによって、ラインアンドスペースが90nm以下である半導体装置1においても、良好な加工精度でソース配線21を形成することができる。
A
ビット線BLは、ビットコンタクト22(ビットプラグ)を介してp+型ドレイン領域14に電気的に接続されている。ビットコンタクト22は、互いに分離された各p+型ドレイン領域14に一つずつ接続されている。また、ビット線BLおよびビットコンタクト22の材料としては、たとえばタングステンを使用できる。タングステンを使用することによって、ラインアンドスペースが90nm以下である半導体装置1においても、良好な加工精度でビット線BLおよびビットコンタクト22を形成することができる。
The bit line BL is electrically connected to the p +
この半導体装置1においてメモリセル2に対するデータの書き込みは、p+型ドレイン領域14の近傍でのバンド間トンネル現象によって発生した電子(ホットエレクトロン)をフローティングゲート11に注入することによって達成される。すなわち、p+型ソース領域13に接続されたソース配線21が接地電位(0V)にされる。そして、ビット線BL、ワード線WLおよびn型ウェル12に電圧(たとえば、Vg=−1.8V、Vd=10V〜12V、VWELL=4.4V)が印加される。これにより、p+型ドレイン領域14の近傍でホットエレクトロンが発生し、このホットエレクトロンがフローティングゲート11に注入される。
In the
一方、データの消去時には、ビット線BL、ワード線WLおよび半導体基板5に電圧(たとえば、Vg=−20V、Vd=0V、VWELL=0V)が印加される。この電圧の印加によって、フローティングゲート11とn型ウェル12との間に電界が発生し、その電界を利用したFNトンネル現象によって、フローティングゲート11からn型ウェル12に電子が引き抜かれる。
On the other hand, when erasing data, voltages (for example, Vg = −20 V, Vd = 0 V, V WELL = 0 V) are applied to the bit line BL, the word line WL, and the
この一連の書き込み/消去の動作は、n型MOSFETからなるメモリセルの書き込み/消去の動作に比べて少ない電流で行うことができる。したがって、この実施形態のようにフローティングゲート11が単一層からなるという簡単な構造であっても、良好な書き込み/消去の動作を行うことができる。すなわち、メモリセル2をp型MOSFETとすることによって、半導体装置1をより効果的に活用することができる。
This series of write / erase operations can be performed with a smaller current than the write / erase operations of a memory cell made of an n-type MOSFET. Therefore, even with a simple structure in which the floating
図3〜図13は、本発明の一実施形態に係る半導体装置1の製造方法の一部を工程順に説明するための図である。なお、図3〜図13において、(a)の鳥瞰図が図2(a)の鳥瞰図に対応し、(b)の鳥瞰図が図2(b)の鳥瞰図に対応している。
半導体装置1を製造するには、まず半導体基板5が用意され、この半導体基板5にイオン注入等の加工処理が何も施されていない状態から、トレンチ6および埋め込み絶縁膜7を形成する工程が行われる。具体的には、図3(a)(b)に示すように、たとえば熱酸化法によって、半導体基板5の表面にパッド酸化膜23が形成され、その後、たとえばCVD法によって、パッド酸化膜23上に本発明のエッチングマスクの一例としてのハードマスク24が形成される。パッド酸化膜23の厚さは、たとえば10nm程度である。また、ハードマスク24は、たとえば厚さ175nm程度の窒化シリコン膜によって形成されている。この際、ハードマスク24の厚さは、トレンチ6および後述する開口25を合わせた空間のアスペクト比が2.3〜3.67となるように設定される。
3 to 13 are views for explaining a part of the manufacturing method of the
In order to manufacture the
次に、図4(a)(b)に示すように、トレンチ6を形成すべき領域に選択的に開口25を形成するために、ハードマスク24およびパッド酸化膜23が選択的にエッチングされる。そして、この開口25を介して半導体基板5にエッチングガスが供給される。エッチングガスが当該開口25から半導体基板5の深さ方向に向けて進行して、断面視テーパ状のトレンチ6が半導体基板5に形成される。
Next, as shown in FIGS. 4A and 4B, the
次に、図5(a)(b)に示すように、当該トレンチ6が酸化シリコンの堆積によって埋め戻される。酸化シリコンの堆積は、たとえば、たとえば、P−CVD(Plasma-Enhanced Chemical Vapor Deposition:プラズマCVD)法、または、HDP−CVD(High-Density Plasma Chemical Vapor Deposition:高密度プラズマCVD)法によって行われる。好ましくは、HDP−CVD法である。トレンチ6およびハードマスク24の開口25が酸化シリコンで埋め戻され、さらにハードマスク24が酸化シリコンで完全に覆われる。その後、当該酸化シリコンの不要部分(トレンチ6およびハードマスク24の開口25外の部分)が、CMP(Chemical Mechanical Polishing:化学機械研磨)法によって研磨して除去される。この研磨は、ハードマスク24の表面と埋め込み酸化膜の表面(研磨面)とが面一になるまで続けられる。これにより、トレンチ6およびハードマスク24の開口25を満たすように埋め込み絶縁膜7が埋め込まれる。この埋め込み絶縁膜7では、パッド酸化膜23およびハードマスク24によって挟まれた部分が突出部9となる。なお、この工程では、トレンチ6内へ酸化シリコンを均一かつ一様に埋め込むために、たとえば、RIE(Reactive Ion Etching:反応性イオンエッチング)法による薄膜化と、P−CVD法またはHDP−CVD法による堆積とを交互に繰り返しながら、酸化シリコンを堆積させてもよい。
Next, as shown in FIGS. 5A and 5B, the
次に、図6(a)(b)に示すように、ハードマスク24が除去されることによって、埋め込み絶縁膜7の突出部9が突出した状態で露出する。これにより、ハードマスク24があった位置に、当該突出部9で囲まれた凹所からなるアクティブ領域10が形成される。その後、半導体基板5にn型不純物イオンが注入されることによって、n型ウェル12が形成される。なお、n型不純物イオンとしては、ヒ素(As+)イオンまたはリン(P+)イオンが用いられる。
Next, as shown in FIGS. 6A and 6B, by removing the
次に、図7(a)(b)に示すように、パッド酸化膜23が除去された後、それにより露出した半導体基板5の表面を熱酸化することによって、トンネル酸化膜16が形成される。トンネル酸化膜16の形成後、CVD法によって、p型不純物イオン(たとえばボロン(B+)イオン)を添加したポリシリコン膜26が堆積される。ポリシリコン膜26は、凹所からなるアクティブ領域10を満たすと共に、埋め込み絶縁膜7を覆うように形成される。
Next, as shown in FIGS. 7A and 7B, after the
次に、図8(a)(b)に示すように、ポリシリコン膜26の表面が露出した状態、つまりポリシリコン膜26の表面がいかなる膜にも覆われていない状態から、ポリシリコン膜26の不要部分(埋め込み絶縁膜7を覆う部分)が、CMP法によって研磨して除去される。この研磨は、埋め込み絶縁膜7の突出部9の頂面とポリシリコン膜26の表面(研磨面)とが面一になるまで続けられる。これにより、突出部9で囲まれた凹所からなるアクティブ領域10に、フローティングゲート11が埋め込まれる。
Next, as shown in FIGS. 8A and 8B, the
次に、図9(a)(b)に示すように、埋め込み絶縁膜7の突出部9が表面から一様な厚さで選択的に除去されることによって、突出部9が薄くなるように調節される。突出部9の除去量は、たとえば、この処理後に残る埋め込み絶縁膜7のアスペクト比が2.3〜3.67となるように設定される。突出部9が薄くなることによって、隣り合うフローティングゲート11の間には、フローティングゲート11の頂面と突出部9の頂面との高低差に相当する深さの凹所27が形成される。次に、CVD法によって、複数のフローティングゲート11を一括して覆うように、半導体基板5の表面全体にONO膜28が形成される。次に、ONO膜28の形成後、CVD法によって、p型不純物イオン(たとえばボロン(B+)イオン)を添加したポリシリコン膜29が堆積される。
Next, as shown in FIGS. 9A and 9B, the
次に、図10(a)(b)に示すように、CVD法によって、半導体基板5の表面全体に、タングステンシリサイド膜30および窒化膜31が堆積される。
次に、図11(a)(b)に示すように、窒化膜31、タングステンシリサイド膜30、ポリシリコン膜29、ONO膜28およびフローティングゲート11が、トレンチ6の長手方向に沿って選択的に除去される。これにより、半導体基板5が行列状に配列されたメモリセル2に区画されると共に、フローティングゲート11を挟むように本発明の第1領域の一例としてのソース形成領域32および本発明の第2領域の一例としてのドレイン形成領域33が同時に形成される。また、窒化膜31の一部からなる窒化膜26、タングステンシリサイド膜30の一部からなるワード線WL、ポリシリコン膜29の一部からなるコントロールゲート18およびONO膜28の一部からなるONO膜17も同時に形成される。次に、ソース形成領域32およびドレイン形成領域33に、p型不純物としてのボロン(B+)がイオン注入され、その後、アニール処理されることによって熱拡散する。これにより、p+型ソース領域13、p+型ドレイン領域14およびn型チャネル領域15が同時に形成される。
Next, as shown in FIGS. 10A and 10B, a
Next, as shown in FIGS. 11A and 11B, the
次に、たとえばCVD法によって、半導体基板5の表面全体に、窒化シリコン(SiN)膜および酸化シリコン(SiO2)膜が堆積される。その後、当該窒化シリコン膜/酸化シリコン膜をエッチバックすることによって、図12(a)(b)に示すように、サイドウォール20が形成される。
その後、図13(a)(b)に示すように、ソース配線21、ビットコンタクト22およびビット線BLが形成されることによって、図2(a)(b)に示す半導体装置1が得られる。
Next, a silicon nitride (SiN) film and a silicon oxide (SiO 2 ) film are deposited on the entire surface of the
Thereafter, as shown in FIGS. 13A and 13B, the
以上の方法によれば、図3(a)(b)に示すように、半導体基板5にイオン注入等の加工処理が何も施されていない状態から、トレンチ6および埋め込み絶縁膜7を形成する工程が行われる。そのため、トレンチ6および埋め込み絶縁膜7からなるSTI構造の形成前に、半導体基板5に微小な欠陥が発生することを防止することができる。したがって、良好なSTI構造を形成できるので、歩留まりを改善することができる。
According to the above method, as shown in FIGS. 3A and 3B, the
また、図4(a)(b)に示すように、埋め込み絶縁膜7用のトレンチ6の形成の際、ハードマスク24と半導体基板5との間に電極材料を介在させないので、当該ハードマスク24の開口25を含めたトレンチ6のアスペクト比を、電極材料を介在させる場合に比べて小さくすることができる。さらに、図2(a)(b)に示すように、フローティングゲート11を埋め込み絶縁膜7の突出部9にオーバーラップさせる必要がないので、トレンチ6の幅Aを設計する際に、フローティングゲート11のオーバーラップ部分の幅を見越してトレンチ幅Aを広くしなくて済む。そのため、トレンチ6を微細加工することができ、さらに埋め込み絶縁膜7の埋め込み性を向上させることもできる。その結果、この実施形態のように、アスペクト比が2.3〜3.67の埋め込み絶縁膜7を形成することができる。
4A and 4B, since no electrode material is interposed between the
また、フローティングゲート11を埋め込み絶縁膜7の突出部9にオーバーラップさせない結果、フローティングゲート11と埋め込み絶縁膜7との間に段差が形成されない。その結果、埋め込み絶縁膜7を埋め込む際にウィークスポットやボイドが発生することを効果的に防止することもできる。
また、図8(a)(b)に示すように、ポリシリコン膜26の表面がいかなる膜にも覆われていない状態からの研磨によって単一層からなるフローティングゲート11が形成されるため、フローティングゲート11の形成のための研磨工程を複数回行う必要がない。そのため、研磨装置間の移送が不要になり、また、フローティングゲート11の形成に当たっての研磨条件の設定も一回で済むので、製造工程を簡単にすることができる。さらに、研磨装置間の移送が不要になるので、半導体基板5(ウエハ)表面へのパーティクルの付着を少なくすることもできる。
Further, as a result of not allowing the floating
Further, as shown in FIGS. 8A and 8B, the floating
また、図7(a)(b)および図8(a)(b)に示すように、ハードマスク24の除去後、そのハードマスク24があった凹所からなるアクティブ領域10に埋め込まれたポリシリコン膜26がフローティングゲート11となることから、図3(a)(b)の工程でハードマスク24の厚さを調整するだけで、フローティングゲート11の高さを簡単に調整することができる。
Further, as shown in FIGS. 7A and 7B and FIGS. 8A and 8B, after the
また、CVD法によるポリシリコン膜26の堆積工程が1工程で済むので、フローティングゲート11の形成に際して、半導体基板5をCVD装置に何度も出し入れする必要がない。そのため、ポリシリコン膜26が不必要に酸化されることを考慮しなくてよく、半導体基板5をCVD装置に低温挿入するなどの特殊な準備をする必要がなくなる。その結果、CVD装置への負担を軽減することができる。
Further, since the deposition process of the
そして、上記の方法によって製造された半導体装置1では、図2(a)(b)に示すように、フローティングゲート11がp+型ソース領域13およびp+型ドレイン領域14に跨る単一層からなるので、小さなセルサイズを実現することができる。
また、図2(a)(b)に示すように、フローティングゲート11が埋め込み絶縁膜7の突出部9にオーバーラップしないので、埋め込み絶縁膜7を隔てて隣り合うフローティングゲート11間の距離を広くすることができる。これにより、隣り合うフローティングゲート11間の寄生容量が小さくできるので、フローティングゲート11間のカップリングの影響による閾値変動を小さくすることができる。すなわち、逆に言えば、フローティングゲート11が突出部9にオーバーラップすると、隣り合うフローティングゲート11に近づくこととなるから、必然的にフローティングゲート11間の距離が近くなる。そのため、上記寄生容量が大きくなる傾向にある。
In the
Further, as shown in FIGS. 2A and 2B, since the floating
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態において、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。したがって、メモリセル2を構成するMOSFETは、前述のようにp型MOSFETであってもよいし、n型MOSFETであってもよい。
As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form.
For example, in the above-described embodiment, a configuration in which the conductivity type of each semiconductor portion of the
また、メモリセル2の周囲には、チャージポンプ、ツェナーダイオード、MISトランジスタ等の各種素子が形成された周辺回路領域が設定されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
In addition, a peripheral circuit region in which various elements such as a charge pump, a Zener diode, and a MIS transistor are formed may be set around the
In addition, various design changes can be made within the scope of matters described in the claims.
1 半導体装置
2 メモリセル
3 ビット線駆動回路
4 ワード線駆動回路
5 半導体基板
6 トレンチ
7 埋め込み絶縁膜
8 埋め込み部
9 突出部
10 アクティブ領域
11 フローティングゲート
12 n型ウェル
13 p+型ソース領域
14 p+型ドレイン領域
15 n型チャネル領域
16 トンネル酸化膜
17 ONO膜
18 コントロールゲート
19 窒化膜
20 サイドウォール
21 ソース配線
22 ビットコンタクト
23 パッド酸化膜
24 ハードマスク
25 開口
26 ポリシリコン膜
27 凹所
28 ONO膜
29 ポリシリコン膜
30 タングステンシリサイド膜
31 窒化膜
32 ソース形成領域
33 ドレイン形成領域
DESCRIPTION OF
Claims (12)
前記ウェル領域に選択的に形成され、前記ウェル領域を複数のアクティブ領域に分離するストライプ状の複数のトレンチと、
前記半導体基板の表面よりも上方に突出する突出部を有するように前記トレンチに埋め込まれた埋め込み絶縁膜と、
前記アクティブ領域において前記トレンチの長手方向に沿って互いに間隔を空けて形成された一対の領域であって、それらの間の領域に第1導電型のチャネル領域を提供する第2導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域に跨る単一層からなり、前記埋め込み絶縁膜の前記突出部にオーバーラップしないように前記突出部よりも上方に突出して形成されたフローティングゲートとを含み、
前記埋め込み絶縁膜のアスペクト比は、2.3〜3.67である、半導体装置。 A semiconductor substrate having a well region of a first conductivity type formed on a surface portion;
A plurality of stripe-shaped trenches selectively formed in the well region and separating the well region into a plurality of active regions;
A buried insulating film buried in the trench so as to have a protruding portion protruding above the surface of the semiconductor substrate;
A pair of regions formed in the active region and spaced apart from each other along the longitudinal direction of the trench, the second conductivity type source region providing a channel region of the first conductivity type in a region between them And a drain region;
A single layer straddling the source region and the drain region, and including a floating gate formed so as to protrude above the protruding portion so as not to overlap the protruding portion of the buried insulating film,
A semiconductor device, wherein the buried insulating film has an aspect ratio of 2.3 to 3.67.
前記ウェル領域および前記チャネル領域がそれぞれ、n型ウェル領域およびn型チャネル領域である、請求項1に記載の半導体装置。 The source region and the drain region are a p-type source region and a p-type drain region, respectively;
The semiconductor device according to claim 1, wherein the well region and the channel region are an n-type well region and an n-type channel region, respectively.
前記エッチングマスクの開口を介して前記半導体基板をエッチングすることによって、前記ウェル領域を複数のアクティブ領域に分離するトレンチを形成する工程と、
前記トレンチの底部から前記エッチングマスクの上面まで埋め戻すように絶縁材料を供給することによって、前記半導体基板の表面から前記エッチングマスクの厚さ分突出した突出部を有する埋め込み絶縁膜を前記トレンチに埋め込む工程と、
前記エッチングマスクを除去することによって前記突出部で囲まれた前記アクティブ領域を露出させ、当該アクティブ領域に電極材料を埋め込むと共に、残った前記埋め込み絶縁膜を覆う電極材料を堆積させる工程と、
前記電極材料が露出した状態から、前記電極材料の最上面が前記埋め込み絶縁膜の突出部の頂面と同じ高さになるまで前記電極材料を研磨することによって、前記アクティブ領域に前記電極材料からなるフローティングゲートを形成する工程と、
前記埋め込み絶縁膜の前記突出部を選択的に除去することによって、隣り合う前記フローティングゲート間に凹所を形成する工程と、
前記フローティングゲートを前記トレンチの長手方向に沿って選択的に除去することによって、前記半導体基板の一部からなる一対の第1領域および第2領域を互いに間隔を空けて露出させると共に、それらの間の前記ウェル領域に第1導電型のチャネル領域を形成する工程と、
前記第1領域および前記第2領域に第2導電型不純物を供給することによって、前記第1領域にソース領域を形成し、前記第2領域にドレイン領域を形成する工程とを含む、半導体装置の製造方法。 Forming an etching mask having a plurality of stripe-shaped openings selectively on the semiconductor substrate having the first conductivity type well region formed on the surface portion without interposing an electrode material between the semiconductor substrate and the semiconductor substrate; When,
Forming a trench that separates the well region into a plurality of active regions by etching the semiconductor substrate through the openings of the etching mask;
By supplying an insulating material so as to be filled back from the bottom of the trench to the top surface of the etching mask, a buried insulating film having a protruding portion protruding from the surface of the semiconductor substrate by the thickness of the etching mask is embedded in the trench. Process,
Removing the etching mask to expose the active region surrounded by the protrusion, and burying an electrode material in the active region, and depositing an electrode material covering the remaining buried insulating film;
By polishing the electrode material from a state where the electrode material is exposed until the top surface of the electrode material is flush with the top surface of the protruding portion of the buried insulating film, Forming a floating gate,
Forming a recess between the adjacent floating gates by selectively removing the protruding portion of the buried insulating film;
By selectively removing the floating gate along the longitudinal direction of the trench, a pair of the first region and the second region formed of a part of the semiconductor substrate are exposed with a space therebetween, and between them. Forming a first conductivity type channel region in the well region of
Forming a source region in the first region and forming a drain region in the second region by supplying a second conductivity type impurity to the first region and the second region. Production method.
前記ソース領域および前記ドレイン領域を形成する工程は、p型不純物の供給によって、p型ソース領域およびp型ドレイン領域を形成する工程を含む、請求項5〜7のいずれか一項に記載の半導体装置の製造方法。 The well region and the channel region are an n-type well region and an n-type channel region, respectively;
8. The semiconductor according to claim 5, wherein the step of forming the source region and the drain region includes a step of forming a p-type source region and a p-type drain region by supplying a p-type impurity. Device manufacturing method.
前記フローティングゲートを選択的に除去する工程は、前記第1領域および前記第2領域の間に残る前記フローティングゲートの前記トレンチの長手方向に沿う第2の幅W2が100nm以下となるように、前記フローティングゲートのピッチを設定する工程を含む、請求項5〜8のいずれか一項に記載の半導体装置の製造方法。 The step of forming the trench includes the step of setting the pitch of the trench so that the first width W 1 of the adjacent trench is 100 nm or less,
The step of selectively removing the floating gate is such that a second width W 2 along the longitudinal direction of the trench of the floating gate remaining between the first region and the second region is 100 nm or less. The manufacturing method of the semiconductor device as described in any one of Claims 5-8 including the process of setting the pitch of the said floating gate.
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