JP2014099526A - Semiconductor device, semiconductor device manufacturing method, electronic apparatus and electronic apparatus manufacturing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To achieve a highly reliable semiconductor device.SOLUTION: A semiconductor device 1 comprises: a semiconductor chip 20 and a printed circuit board 30 which are arranged in a layer (resin composition layer 10) of an insulating resin composition 11; and a semiconductor chip 20, and a re-wiring layer 40a and a re-wiring layer 40b each having a conductive part 41 electrically connected to the printed circuit board 30, which are provided on the resin composition layer 10. The printed circuit board 30 in the resin composition layer 10 has a through hole 31 having a conductive film 31b on an inner wall and the through hole 31 includes the resin composition 11. With this configuration, peeling of the conductive part 41 provided on the through hole 31 can be inhibited and the highly reliable semiconductor device 1 can be achieved.

Description

本発明は、半導体装置及び半導体装置の製造方法、並びに、電子装置及び電子装置の製造方法に関する。   The present invention relates to a semiconductor device, a method for manufacturing the semiconductor device, an electronic device, and a method for manufacturing the electronic device.

半導体チップ（半導体素子）を含む半導体パッケージ（半導体装置）の１つとして、ＷＬＰ（Wafer Level Package）（ＷＬ−ＣＳＰ（Wafer Level-Chip Size Package）、Ｗ−ＣＳＰ（Wafer-Chip Size Package）とも称される）が知られている。ＷＬＰは、半導体チップの端部にある端子をチップエリア内に再配置（ファンイン（Fan-in））することを可能にする。また、半導体チップの多端子化に伴いチップエリアだけでは端子の再配置が困難になることに鑑み、チップエリア外に端子を再配置（ファンアウト（Fan-out））するＷＬＰも開発されている。   As one of semiconductor packages (semiconductor devices) including a semiconductor chip (semiconductor element), it is also called WLP (Wafer Level Package) (WL-CSP (Wafer Level-Chip Size Package), W-CSP (Wafer-Chip Size Package)). Is known). WLP makes it possible to rearrange (fan-in) the terminals at the end of the semiconductor chip within the chip area. In addition, in view of the fact that the rearrangement of terminals becomes difficult only with the chip area as the number of terminals of the semiconductor chip increases, WLP that rearranges the terminals outside the chip area (Fan-out) has also been developed. .

このような半導体パッケージの製造に関し、支持体上に半導体素子を配置し、その半導体素子をシリカ等のフィラーを含む樹脂組成物で封止して擬似ウェハとし、その擬似ウェハを支持体から剥離する方法を用いる技術が知られている。そして、その擬似ウェハの、支持体から剥離した面上に配線層が設けられ、ダイシングにより個片化され、半導体パッケージが得られる。   Regarding the manufacture of such a semiconductor package, a semiconductor element is arranged on a support, the semiconductor element is sealed with a resin composition containing a filler such as silica to form a pseudo wafer, and the pseudo wafer is peeled from the support. Techniques using methods are known. Then, a wiring layer is provided on the surface of the pseudo wafer separated from the support, and is separated into pieces by dicing to obtain a semiconductor package.

米国特許出願公開第２００６／０１８３２６９号明細書US Patent Application Publication No. 2006/0183269 特開２０１１−２５８８４７号公報JP 2011-258847 A

上記のような半導体パッケージの表裏面に配線層を形成し、３次元積層を行おうとした場合、表裏面の配線層間を電気的に接続するためにはスルーホールが設けられる。スルーホールは、例えば、半導体パッケージ製造過程の擬似ウェハの樹脂組成物部分にレーザ加工で孔を形成し、その孔に導電材料を充填することで形成できる。この方法では、レーザ加工を行う樹脂組成物部分の厚みによっては、その加工時間が長くなる場合がある。   When wiring layers are formed on the front and back surfaces of the semiconductor package as described above and three-dimensional stacking is performed, through holes are provided in order to electrically connect the wiring layers on the front and back surfaces. The through hole can be formed, for example, by forming a hole in the resin composition portion of the pseudo wafer in the semiconductor package manufacturing process by laser processing and filling the hole with a conductive material. In this method, depending on the thickness of the resin composition portion to be laser processed, the processing time may be long.

一方、予めスルーホールが形成されているプリント基板を半導体チップと共に樹脂組成物で封止して擬似ウェハとし、その表裏面に配線層を設け、個片化して半導体パッケージを製造する方法もある。しかし、スルーホール内に比較的熱膨張率の大きい樹脂を含むプリント基板を用い、そのスルーホール上に銅等の導電部が設けられると、樹脂と導電部の熱膨張率差のために、後に加えられる熱によって、スルーホール上の導電部が剥離する場合がある。   On the other hand, there is also a method of manufacturing a semiconductor package by encapsulating a printed circuit board in which through holes have been formed in advance with a semiconductor composition together with a resin composition to form a pseudo wafer, providing wiring layers on the front and back surfaces thereof, and separating them into individual pieces. However, if a printed circuit board containing a resin having a relatively large coefficient of thermal expansion is used in the through hole, and a conductive part such as copper is provided on the through hole, due to the difference in thermal expansion coefficient between the resin and the conductive part, The conductive part on the through hole may be peeled off due to the applied heat.

本発明の一観点によれば、絶縁性の樹脂組成物の層と、前記層内に設けられた半導体素子と、前記層内に設けられ、内壁に導電膜を備えるスルーホールを有し、前記スルーホール内に前記樹脂組成物を含むプリント基板と、前記層上に設けられ、前記半導体素子又は前記プリント基板に電気的に接続された導電部を有する配線層とを含む半導体装置が提供される。   According to one aspect of the present invention, an insulating resin composition layer, a semiconductor element provided in the layer, a through hole provided in the layer and provided with a conductive film on an inner wall, Provided is a semiconductor device including a printed circuit board containing the resin composition in a through hole, and a wiring layer provided on the layer and having a conductive portion electrically connected to the semiconductor element or the printed circuit board. .

また、本発明の一観点によれば、支持体上に、半導体素子及び、内壁に導電膜を備える中空のスルーホールを有するプリント基板を設ける工程と、前記半導体素子及び前記プリント基板が設けられた前記支持体上に絶縁性の樹脂組成物を設け、前記半導体素子及び前記プリント基板が前記樹脂組成物の層内に含まれ、前記スルーホール内に前記樹脂組成物が含まれる基板を形成する工程と、前記基板を前記支持体から分離する工程と、前記支持体から分離された前記基板上に、前記半導体素子又は前記プリント基板に電気的に接続された導電部を有する配線層を形成する工程とを含む半導体装置の製造方法が提供される。   According to another aspect of the present invention, a step of providing a semiconductor element and a printed board having a hollow through hole with a conductive film on an inner wall on a support, and the semiconductor element and the printed board are provided. Providing an insulating resin composition on the support, forming the semiconductor element and the printed board in a layer of the resin composition, and forming a substrate in which the resin composition is contained in the through hole And separating the substrate from the support, and forming a wiring layer having a conductive portion electrically connected to the semiconductor element or the printed circuit board on the substrate separated from the support. A method for manufacturing a semiconductor device is provided.

また、本発明の一観点によれば、上記のような半導体装置を備える電子装置、及びそのような電子装置の製造方法が提供される。   Further, according to one aspect of the present invention, an electronic device including the semiconductor device as described above and a method for manufacturing such an electronic device are provided.

開示の技術によれば、樹脂組成物の層内に半導体素子と共に設けられるプリント基板のスルーホールにその樹脂組成物を設けることで、スルーホール上に設けられる導電部の剥離が抑制可能になり、信頼性の高い半導体装置が実現可能になる。また、そのような半導体装置を備えた、信頼性の高い電子装置が実現可能になる。   According to the disclosed technology, by providing the resin composition in the through hole of the printed circuit board provided with the semiconductor element in the resin composition layer, it becomes possible to suppress peeling of the conductive portion provided on the through hole, A highly reliable semiconductor device can be realized. In addition, a highly reliable electronic device including such a semiconductor device can be realized.

半導体装置の一例を示す図である。It is a figure which shows an example of a semiconductor device. 別形態に係る半導体装置を示す図である。It is a figure which shows the semiconductor device which concerns on another form. プリント基板の形成方法の一例を示す図である。It is a figure which shows an example of the formation method of a printed circuit board. 半導体装置の製造方法の説明図（その１）である。It is explanatory drawing (the 1) of the manufacturing method of a semiconductor device. 半導体装置の製造方法の説明図（その２）である。It is explanatory drawing (the 2) of the manufacturing method of a semiconductor device. 半導体装置の製造方法の説明図（その３）である。It is explanatory drawing (the 3) of the manufacturing method of a semiconductor device. 半導体装置の製造方法の説明図（その４）である。It is explanatory drawing (the 4) of the manufacturing method of a semiconductor device. 半導体装置の製造方法の説明図（その５）である。It is explanatory drawing (the 5) of the manufacturing method of a semiconductor device. 半導体装置の製造方法の説明図（その６）である。It is explanatory drawing (the 6) of the manufacturing method of a semiconductor device. 半導体装置の製造方法の説明図（その７）である。It is explanatory drawing (the 7) of the manufacturing method of a semiconductor device. 粘着層の説明図である。It is explanatory drawing of an adhesion layer. 粘着部材及びそれを用いた擬似ウェハの分離工程の説明図である。It is explanatory drawing of the isolation | separation process of an adhesion member and a pseudo wafer using the same. 半導体装置の別例を示す図である。It is a figure which shows another example of a semiconductor device. 電子装置の一例を示す図である。It is a figure which shows an example of an electronic device.

図１は半導体装置の一例を示す図である。図１には、半導体装置の一例の要部断面を模式的に図示している。
図１に示す半導体装置１は、樹脂組成物１１の層（樹脂組成物層）１０内に設けられた半導体素子（半導体チップ）２０及びプリント基板３０を有している。更に、半導体装置１は、樹脂組成物層１０の表面１０ａ及び裏面１０ｂにそれぞれ設けられた配線層（再配線層）４０ａ及び配線層（再配線層）４０ｂを有している。 FIG. 1 illustrates an example of a semiconductor device. FIG. 1 schematically illustrates a cross section of a main part of an example of a semiconductor device.
A semiconductor device 1 shown in FIG. 1 includes a semiconductor element (semiconductor chip) 20 and a printed board 30 provided in a layer (resin composition layer) 10 of a resin composition 11. Furthermore, the semiconductor device 1 includes a wiring layer (rewiring layer) 40a and a wiring layer (rewiring layer) 40b provided on the front surface 10a and the back surface 10b of the resin composition layer 10, respectively.

樹脂組成物層１０には、半導体チップ２０の封止樹脂（モールド樹脂）として用いられる様々な非導電性の樹脂組成物１１を用いることができ、例えば、樹脂及びフィラーを含む樹脂組成物１１を用いることができる。樹脂としては、熱硬化性樹脂、熱可塑性樹脂、紫外線照射によって硬化する樹脂等を用いることができる。フィラーとしては、非導電性フィラー、例えば、酸化アルミニウム（アルミナ）、酸化シリコン（シリカ）、水酸化アルミニウム、若しくは窒化アルミニウム、又はこれらのうちの少なくとも１種を含む無機フィラーを用いることができる。   Various non-conductive resin compositions 11 used as a sealing resin (mold resin) for the semiconductor chip 20 can be used for the resin composition layer 10. For example, a resin composition 11 containing a resin and a filler is used. Can be used. As the resin, a thermosetting resin, a thermoplastic resin, a resin curable by ultraviolet irradiation, or the like can be used. As the filler, a non-conductive filler such as aluminum oxide (alumina), silicon oxide (silica), aluminum hydroxide, aluminum nitride, or an inorganic filler containing at least one of these can be used.

半導体チップ２０には、シリコン、ガリウムヒ素等の半導体材料を用いたＬＳＩ（Large Scale Integration）等のベアチップを用いることができる。半導体チップ２０は、外部接続端子となる電極２１を有している。半導体チップ２０は、その電極２１が設けられている面（電極面２０ａ）が、樹脂組成物層１０から露出するように、樹脂組成物層１０内に設けられている。図１の例では、半導体チップ２０は、その電極面２０ａと反対側の面（背面）２０ｂ及び側面２０ｃが樹脂組成物層１０で被覆（封止）されている。尚、半導体チップ２０の背面２０ｂは、必ずしも樹脂組成物層１０で被覆されていることを要せず、半導体チップ２０は、その電極面２０ａと背面２０ｂが、共に樹脂組成物層１０から露出するように、樹脂組成物層１０内に設けられていてもよい。   The semiconductor chip 20 may be a bare chip such as an LSI (Large Scale Integration) using a semiconductor material such as silicon or gallium arsenide. The semiconductor chip 20 has an electrode 21 serving as an external connection terminal. The semiconductor chip 20 is provided in the resin composition layer 10 such that the surface on which the electrode 21 is provided (electrode surface 20 a) is exposed from the resin composition layer 10. In the example of FIG. 1, the semiconductor chip 20 has a surface (back surface) 20 b and a side surface 20 c opposite to the electrode surface 20 a covered (sealed) with the resin composition layer 10. The back surface 20b of the semiconductor chip 20 does not necessarily need to be covered with the resin composition layer 10, and the electrode surface 20a and the back surface 20b of the semiconductor chip 20 are both exposed from the resin composition layer 10. Thus, it may be provided in the resin composition layer 10.

プリント基板３０は、半導体チップ２０に並設されて樹脂組成物層１０内に設けられている。プリント基板３０には、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂等の樹脂を用いたものを用いることができ、このような樹脂をガラスクロス等の織物に含浸したものを用いることもできる。プリント基板３０は、その表裏面（表面３０ａ及び裏面３０ｂ）間を貫通するスルーホール３１を有している。尚、図１には、１つのスルーホール３１を有するプリント基板３０を例示するが、プリント基板３０は、複数のスルーホール３１を有していてもよい。   The printed board 30 is provided in the resin composition layer 10 in parallel with the semiconductor chip 20. As the printed circuit board 30, a resin using a resin such as an epoxy resin, a polyimide resin, or a phenol resin can be used, and a resin such as a glass cloth impregnated with such a resin can also be used. The printed circuit board 30 has a through hole 31 penetrating between the front and back surfaces (the front surface 30a and the back surface 30b). 1 illustrates the printed board 30 having one through hole 31, the printed board 30 may have a plurality of through holes 31.

プリント基板３０のスルーホール３１は、貫通孔３１ａと、その貫通孔３１ａの内壁に形成された導電膜３１ｂを備えている。プリント基板３０は、その表面３０ａ及び裏面３０ｂにそれぞれ、スルーホール３１の導電膜３１ｂと連続する配線層３２ａ及び配線層３２ｂを備えている。尚、配線層３２ａ及び配線層３２ｂは、所定のパターン形状でもよく、スルーホール３１を除き表面３０ａ及び裏面３０ｂに全体的に形成された所謂ベタパターンでもよい。導電膜３１ｂ、配線層３２ａ及び配線層３２ｂには、銅、銅を含む合金（銅合金）等の導電材料を用いることができる。プリント基板３０では、スルーホール３１の導電膜３１ｂによってその表裏面間、即ち配線層３２ａと配線層３２ｂの間の導通が確保されている。   The through hole 31 of the printed board 30 includes a through hole 31a and a conductive film 31b formed on the inner wall of the through hole 31a. The printed circuit board 30 includes a wiring layer 32a and a wiring layer 32b continuous with the conductive film 31b of the through hole 31 on the front surface 30a and the back surface 30b, respectively. The wiring layer 32a and the wiring layer 32b may have a predetermined pattern shape, or may be a so-called solid pattern formed entirely on the front surface 30a and the back surface 30b except the through hole 31. For the conductive film 31b, the wiring layer 32a, and the wiring layer 32b, a conductive material such as copper or an alloy containing copper (copper alloy) can be used. In the printed circuit board 30, conduction between the front and back surfaces, that is, between the wiring layer 32 a and the wiring layer 32 b is ensured by the conductive film 31 b of the through hole 31.

図１の例では、プリント基板３０は、配線層３２ａ及び配線層３２ｂが樹脂組成物層１０から露出するように、樹脂組成物層１０内に設けられ、プリント基板３０の側面３０ｃが樹脂組成物層１０で被覆（封止）されている。プリント基板３０のスルーホール３１内（導電膜３１ｂが設けられた貫通孔３１ａ内）には、プリント基板３０及び上記半導体チップ２０を被覆する樹脂組成物層１０に用いられている樹脂組成物１１が充填されている。   In the example of FIG. 1, the printed circuit board 30 is provided in the resin composition layer 10 such that the wiring layer 32a and the wiring layer 32b are exposed from the resin composition layer 10, and the side surface 30c of the printed circuit board 30 is the resin composition. Covered (sealed) with layer 10. In the through hole 31 of the printed circuit board 30 (in the through hole 31a provided with the conductive film 31b), the resin composition 11 used for the resin composition layer 10 covering the printed circuit board 30 and the semiconductor chip 20 is provided. Filled.

樹脂組成物層１０の表面１０ａ及び裏面１０ｂにそれぞれ設けられた再配線層４０ａ及び再配線層４０ｂは、ビア及び配線等の導電部４１、並びに、導電部４１の周りに設けられた絶縁部４２を有している。導電部４１には、銅、銅合金、アルミニウム等の導電材料を用いることができる。絶縁部４２には、エポキシ樹脂、ポリイミド樹脂等の絶縁材料を用いることができる。   The rewiring layer 40a and the rewiring layer 40b provided on the front surface 10a and the back surface 10b of the resin composition layer 10 respectively include a conductive portion 41 such as a via and a wiring, and an insulating portion 42 provided around the conductive portion 41. have. For the conductive portion 41, a conductive material such as copper, a copper alloy, or aluminum can be used. An insulating material such as an epoxy resin or a polyimide resin can be used for the insulating portion 42.

再配線層４０ａ及び再配線層４０ｂの導電部４１は、半導体チップ２０の電極２１、或いは、プリント基板３０の配線層３２ａ及び配線層３２ｂに電気的に接続されている。導電部４１は、例えば、プリント基板３０の、樹脂組成物１１が充填されたスルーホール３１上（表面３０ａ側と裏面３０ｂ側の双方）に設けられた導電部４１ａ及び導電部４１ｂを有している。   The conductive portions 41 of the rewiring layer 40 a and the rewiring layer 40 b are electrically connected to the electrode 21 of the semiconductor chip 20 or the wiring layer 32 a and the wiring layer 32 b of the printed board 30. The conductive part 41 includes, for example, a conductive part 41a and a conductive part 41b provided on the through hole 31 (both on the front surface 30a side and the back surface 30b side) of the printed circuit board 30 filled with the resin composition 11. Yes.

半導体装置１では、上記のように、プリント基板３０のスルーホール３１内に、プリント基板３０及び半導体チップ２０を被覆する樹脂組成物層１０に用いられる樹脂組成物１１が充填されている。樹脂組成物１１は、樹脂にフィラーが含まれていることで、フィラーが含まれていないもの（即ち樹脂単体）又はフィラーが比較的少量のものに比べて、熱膨張率が小さく抑えられている。このように熱膨張率が小さく抑えられている樹脂組成物１１がプリント基板３０のスルーホール３１内に充填されていることで、その後の加熱工程でのスルーホール３１上の導電部４１ａ及び導電部４１ｂの剥離が抑えられるようになっている。   In the semiconductor device 1, the resin composition 11 used for the resin composition layer 10 that covers the printed circuit board 30 and the semiconductor chip 20 is filled in the through hole 31 of the printed circuit board 30 as described above. The resin composition 11 includes a filler in the resin, so that the thermal expansion coefficient is suppressed to be smaller than that in which the filler is not included (that is, the resin alone) or in which the filler is relatively small. . Since the resin composition 11 having a low thermal expansion coefficient is filled in the through hole 31 of the printed circuit board 30, the conductive portion 41 a and the conductive portion on the through hole 31 in the subsequent heating step. The peeling of 41b is suppressed.

ここで比較のため、別形態の半導体装置について述べる。
図２は別形態に係る半導体装置を示す図である。図２には、別形態に係る半導体装置の要部断面を模式的に図示している。また、図３はプリント基板の形成方法の一例を示す図である。 Here, another semiconductor device is described for comparison.
FIG. 2 is a diagram showing a semiconductor device according to another embodiment. FIG. 2 schematically shows a cross-section of the main part of a semiconductor device according to another embodiment. FIG. 3 is a diagram showing an example of a method for forming a printed circuit board.

図２に示す半導体装置１Ａは、上記図１に示した半導体装置１と同様、樹脂組成物層１０（樹脂組成物１１）内に設けられた半導体チップ２０及びプリント基板３０Ａ、並びに、再配線層４０ａ及び再配線層４０ｂを有している。ここで、この図２の半導体装置１Ａでは、プリント基板３０Ａのスルーホール３１内に、樹脂組成物１１よりも熱膨張率の大きな材料、例えば、フィラーを含まない樹脂、或いは樹脂組成物１１よりもフィラーの量が少ない樹脂組成物が充填されている。この点で、図２の半導体装置１Ａは、上記図１の半導体装置１と相違する。   The semiconductor device 1A shown in FIG. 2 is similar to the semiconductor device 1 shown in FIG. 1 above. The semiconductor chip 20 and the printed circuit board 30A provided in the resin composition layer 10 (resin composition 11), and the rewiring layer 40a and a rewiring layer 40b. Here, in the semiconductor device 1 </ b> A of FIG. 2, a material having a coefficient of thermal expansion larger than that of the resin composition 11, for example, a resin not including a filler, or a resin composition 11 in the through hole 31 of the printed board 30 </ b> A. The resin composition with a small amount of filler is filled. In this respect, the semiconductor device 1A of FIG. 2 is different from the semiconductor device 1 of FIG.

半導体装置１Ａに用いられるようなプリント基板３０Ａは、例えば、図３に示すような方法で形成される。
即ち、まず図３（Ａ）に示すように、貫通孔３１ａの内壁に導電膜３１Ａが設けられたスルーホール３１が形成され、表面３０ａ及び裏面３０ｂにも導電膜３１Ａが形成されたプリント基板３０Ａａを準備する。導電膜３１Ａは、貫通孔３１ａを形成した基材に、めっき法を用いて形成される。次いで、図３（Ｂ）に示すように、プリント基板３０Ａａのスルーホール３１内に、穴埋め材３３Ａが、印刷等の手法で充填される。穴埋め材３３Ａには、スルーホール３１内への充填が良好に行われるように、例えば、フィラーを含まない樹脂、或いは、樹脂組成物１１に比べてフィラーの量が少ない樹脂組成物が用いられる。次いで、図３（Ｃ）に示すように、プリント基板３０Ａａの表面３０ａ及び裏面３０ｂに突出する余分な穴埋め材３３Ａが、研磨等の手法で除去される。次いで、プリント基板３０Ａａの、スルーホール３１上を含む表面３０ａ及び裏面３０ｂの全体に、図３（Ｄ）に示すように、銅等の蓋めっき層３４Ａがめっき法を用いて形成される。その後、蓋めっき層３４Ａ、並びに表面３０ａ及び裏面３０ｂの導電膜３１Ａのエッチングを行い、表面３０ａ及び裏面３０ｂに所定のパターン形状の配線層を形成してもよい。 A printed circuit board 30A used in the semiconductor device 1A is formed by, for example, a method shown in FIG.
That is, first, as shown in FIG. 3A, a printed circuit board 30Aa in which a through hole 31 provided with a conductive film 31A is formed on the inner wall of the through hole 31a and a conductive film 31A is also formed on the front surface 30a and the back surface 30b. Prepare. The conductive film 31A is formed on the base material on which the through hole 31a is formed by using a plating method. Next, as shown in FIG. 3B, the hole filling material 33A is filled into the through hole 31 of the printed board 30Aa by a technique such as printing. For the hole filling material 33A, for example, a resin containing no filler or a resin composition having a smaller amount of filler than the resin composition 11 is used so that the filling into the through hole 31 is performed satisfactorily. Next, as shown in FIG. 3C, the excess filling material 33A protruding from the front surface 30a and the back surface 30b of the printed board 30Aa is removed by a technique such as polishing. Next, as shown in FIG. 3D, a cover plating layer 34A such as copper is formed on the entire surface 30a and back surface 30b including the top of the through hole 31 of the printed board 30Aa by using a plating method. Thereafter, the lid plating layer 34A and the conductive film 31A on the front surface 30a and the back surface 30b may be etched to form a wiring layer having a predetermined pattern shape on the front surface 30a and the back surface 30b.

このようにして形成されるプリント基板３０Ａが用いられ、上記図２に示したような半導体装置１Ａが形成される。例えば、支持体上に半導体チップ２０及びプリント基板３０Ａを配置し、これらを樹脂組成物１１で封止して擬似ウェハとし、擬似ウェハを支持体から剥離した後、その表裏面に再配線層４０ａ及び再配線層４０ｂを形成し、個片化することで、形成される。   The printed circuit board 30A thus formed is used to form the semiconductor device 1A as shown in FIG. For example, the semiconductor chip 20 and the printed board 30A are arranged on the support, and these are sealed with the resin composition 11 to form a pseudo wafer. After the pseudo wafer is peeled from the support, the rewiring layer 40a is formed on the front and back surfaces. Then, the rewiring layer 40b is formed and separated into individual pieces.

半導体装置１Ａでは、その形成過程や形成後に行われる加熱工程において、穴埋め材３３Ａで埋められたスルーホール３１上の導電部（ここでは蓋めっき層３４Ａ）に剥離が生じる恐れがある。即ち、スルーホール３１を埋める穴埋め材３３Ａの熱膨張率と、そのスルーホール３１上の導電部の熱膨張率との差により、加熱されその後冷却される過程で、スルーホール３１上の導電部に剥離が生じる恐れがある。ここで、加熱工程とは、プリント基板３０Ａを半導体チップ２０と共に樹脂組成物１１で封止する工程、再配線層４０ａ及び再配線層４０ｂを形成する工程、形成された半導体装置１Ａと別の電子部品とを接続する工程（実装工程）等である。スルーホール３１上の導電部の剥離は、半導体装置１Ａ、更には半導体装置１Ａを用いた電子装置の信頼性を低下させてしまう。   In the semiconductor device 1A, there is a possibility that peeling occurs in the conductive portion (here, the lid plating layer 34A) on the through hole 31 filled with the hole filling material 33A in the formation process or a heating step performed after the formation. That is, due to the difference between the thermal expansion coefficient of the hole filling material 33A filling the through hole 31 and the thermal expansion coefficient of the conductive portion on the through hole 31, the conductive portion on the through hole 31 is heated and then cooled. Peeling may occur. Here, the heating step includes a step of sealing the printed circuit board 30A together with the semiconductor chip 20 with the resin composition 11, a step of forming the rewiring layer 40a and the rewiring layer 40b, and an electronic device different from the formed semiconductor device 1A. It is a process of connecting components (mounting process) and the like. The peeling of the conductive portion on the through hole 31 reduces the reliability of the semiconductor device 1A and further the electronic device using the semiconductor device 1A.

尚、上記図３（Ｄ）に示したような蓋めっき層３４Ａを形成しないプリント基板３０Ａを用い、スルーホール３１（穴埋め材３３Ａ）上の導電部を含む再配線層４０ａ及び再配線層４０ｂを形成した場合にも、その後の加熱工程で上記同様の剥離が生じ得る。   Note that the rewiring layer 40a and the rewiring layer 40b including the conductive portion on the through hole 31 (the hole filling material 33A) are formed using the printed circuit board 30A that does not form the lid plating layer 34A as shown in FIG. 3D. Even when formed, the same peeling may occur in the subsequent heating step.

これに対し、上記図１に示した半導体装置１では、プリント基板３０のスルーホール３１内に、プリント基板３０及び上記半導体チップ２０を封止する樹脂組成物層１０に用いる、比較的熱膨張率の小さい樹脂組成物１１が充填される。そのため、プリント基板３０では、スルーホール３１内に比較的熱膨張率の大きい穴埋め材３３Ａが充填された上記プリント基板３０Ａに比べ、加熱工程においても、スルーホール３１内の熱膨張が抑えられる。その結果、スルーホール３１上に設けられる導電部４１ａ及び導電部４１ｂの剥離が抑えられ、信頼性の高い半導体装置１、及びそれを用いた信頼性の高い電子装置が実現可能になる。   On the other hand, in the semiconductor device 1 shown in FIG. 1, the coefficient of thermal expansion used for the resin composition layer 10 for sealing the printed circuit board 30 and the semiconductor chip 20 in the through hole 31 of the printed circuit board 30 is relatively high. The resin composition 11 having a small size is filled. Therefore, in the printed board 30, the thermal expansion in the through hole 31 is suppressed even in the heating process, compared to the printed board 30 </ b> A in which the through hole 31 is filled with the hole filling material 33 </ b> A having a relatively high thermal expansion coefficient. As a result, peeling of the conductive portion 41a and the conductive portion 41b provided on the through hole 31 is suppressed, and a highly reliable semiconductor device 1 and a highly reliable electronic device using the same can be realized.

ここで、樹脂組成物１１は、その熱膨張率が、再配線層４０ａ及び再配線層４０ｂの熱膨張率、或いは再配線層４０ａ及び再配線層４０ｂに用いられている材料の熱膨張率よりも低いことが好ましい。このような樹脂組成物１１を用いると、加熱工程においても、スルーホール３１上に設けられる導電部４１ａ及び導電部４１ｂの剥離が効果的に抑えられるようになる。   Here, the thermal expansion coefficient of the resin composition 11 is based on the thermal expansion coefficient of the rewiring layer 40a and the rewiring layer 40b, or the thermal expansion coefficient of the material used for the rewiring layer 40a and the rewiring layer 40b. Is preferably low. When such a resin composition 11 is used, peeling of the conductive portion 41a and the conductive portion 41b provided on the through hole 31 can be effectively suppressed even in the heating step.

続いて、上記構成を有する半導体装置１の製造方法の一例について説明する。
図４〜図１０は半導体装置の製造方法の説明図である。以下、図４〜図１０を参照して、半導体装置１の製造方法の一例について順に説明する。 Next, an example of a method for manufacturing the semiconductor device 1 having the above configuration will be described.
4 to 10 are explanatory views of a method for manufacturing a semiconductor device. Hereinafter, an example of a method for manufacturing the semiconductor device 1 will be described in order with reference to FIGS.

図４（Ａ）は半導体チップ及びプリント基板配置工程の説明図、図４（Ｂ）は樹脂組成物配置工程の説明図、図４（Ｃ）は樹脂組成物成型工程の説明図である。
半導体装置１の製造では、まず、図４（Ａ）に示すように、支持体５０上に粘着フィルム６０が設けられ、この粘着フィルム６０上に、半導体チップ２０及びプリント基板３０が並設される。 4A is an explanatory diagram of a semiconductor chip and printed circuit board arrangement step, FIG. 4B is an explanatory diagram of a resin composition arrangement step, and FIG. 4C is an explanatory diagram of a resin composition molding step.
In the manufacture of the semiconductor device 1, first, as shown in FIG. 4A, the adhesive film 60 is provided on the support 50, and the semiconductor chip 20 and the printed circuit board 30 are provided side by side on the adhesive film 60. .

支持体５０には、シリコン等の半導体基板、ガラス基板、ステンレス（ＳＵＳ）等の金属基板、セラミック基板等の平坦性の良い基板を用いることができる。粘着フィルム６０には、粘着性を示す材料を用いることができる。粘着フィルム６０には、後述のように擬似ウェハ７０を剥離するまでの間、擬似ウェハ７０とその中に含まれる半導体チップ２０及びプリント基板３０を、位置ずれを抑えて付着しておくことができるような粘着力を有するものが用いられる。例えば、ポリイミド樹脂、シリコーン樹脂、フッ素樹脂等の比較的耐熱性の高い基材上に所定の粘着剤が形成されたものを用いることができる。粘着剤の材料としては、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、シリコーン樹脂、ウレタン樹脂等の樹脂材料を用いることができる。   For the support 50, a substrate with good flatness such as a semiconductor substrate such as silicon, a glass substrate, a metal substrate such as stainless steel (SUS), or a ceramic substrate can be used. A material exhibiting adhesiveness can be used for the adhesive film 60. The pseudo wafer 70 and the semiconductor chip 20 and the printed circuit board 30 included in the pseudo wafer 70 can be attached to the adhesive film 60 with the positional deviation suppressed until the pseudo wafer 70 is peeled off as described later. Those having such adhesive strength are used. For example, a material in which a predetermined pressure-sensitive adhesive is formed on a relatively heat-resistant base material such as a polyimide resin, a silicone resin, or a fluororesin can be used. As a material for the pressure-sensitive adhesive, a resin material such as an epoxy resin, an acrylic resin, a polyimide resin, a silicone resin, or a urethane resin can be used.

支持体５０上に設けられたこのような粘着フィルム６０の上に、半導体チップ２０及びプリント基板３０が配置される。半導体チップ２０は、その電極２１が設けられた電極面２０ａを粘着フィルム６０側に向けて、粘着フィルム６０上に貼付される。半導体チップ２０及びプリント基板３０は、フリップチップボンダ、マウンター等を用いて、粘着フィルム６０上に配置し、貼付することができる。   On such an adhesive film 60 provided on the support 50, the semiconductor chip 20 and the printed circuit board 30 are disposed. The semiconductor chip 20 is stuck on the adhesive film 60 with the electrode surface 20a provided with the electrode 21 facing the adhesive film 60 side. The semiconductor chip 20 and the printed circuit board 30 can be disposed and attached on the adhesive film 60 using a flip chip bonder, a mounter, or the like.

粘着フィルム６０上に貼付するプリント基板３０には、貫通孔３１ａの内壁に導電膜３１ｂを備えるスルーホール３１が形成され、表面３０ａ及び裏面３０ｂに配線層３２ａ及び配線層３２ｂが形成されたものを用いることができる。尚、このプリント基板３０は、上記図３（Ａ）で述べたプリント基板３０Ａａに相当する。図４（Ａ）に示すように粘着フィルム６０上に配置、貼付するプリント基板３０は、そのスルーホール３１内（導電膜３１ｂより内側の部分）が中空であり、上記図３（Ｂ）〜（Ｄ）に示したような穴埋め材３３Ａ、蓋めっき層３４Ａは形成されていない。   The printed circuit board 30 to be affixed on the adhesive film 60 has a through hole 31 provided with a conductive film 31b on the inner wall of the through hole 31a, and a wiring layer 32a and a wiring layer 32b formed on the front surface 30a and the back surface 30b. Can be used. The printed circuit board 30 corresponds to the printed circuit board 30Aa described with reference to FIG. As shown in FIG. 4 (A), the printed circuit board 30 to be placed and pasted on the adhesive film 60 is hollow in the through hole 31 (portion inside the conductive film 31b). The hole filling material 33A and the lid plating layer 34A as shown in D) are not formed.

上記のようにして粘着フィルム６０上に半導体チップ２０及びプリント基板３０を貼付した後、図４（Ｂ）に示すように、粘着フィルム６０上に樹脂組成物１１が設けられる。樹脂組成物１１は、上記のように、所定の樹脂及びフィラーを含む。樹脂組成物１１は、所定量の樹脂組成物１１を粘着フィルム６０上に供給するディスペンス装置等を用いて、粘着フィルム６０上に設けることができる。   After the semiconductor chip 20 and the printed circuit board 30 are pasted on the adhesive film 60 as described above, the resin composition 11 is provided on the adhesive film 60 as shown in FIG. As described above, the resin composition 11 includes a predetermined resin and a filler. The resin composition 11 can be provided on the adhesive film 60 by using a dispensing apparatus or the like that supplies a predetermined amount of the resin composition 11 onto the adhesive film 60.

樹脂組成物１１は、粘着フィルム６０上の半導体チップ２０及びプリント基板３０の周囲のほか、プリント基板３０のスルーホール３１内（導電膜３１ｂより内側の中空部）にも充填される。このようにスルーホール３１内にも充填されるように、樹脂組成物１１には、スルーホール３１の中空部よりも径の小さいフィラーが用いられる。或いは、プリント基板３０のスルーホール３１の中空部のサイズを、樹脂組成物１１に含まれるフィラーよりも径の大きなサイズとすることもできる。   The resin composition 11 is filled not only in the periphery of the semiconductor chip 20 and the printed board 30 on the adhesive film 60 but also in the through hole 31 of the printed board 30 (hollow portion inside the conductive film 31b). Thus, a filler having a smaller diameter than the hollow part of the through hole 31 is used for the resin composition 11 so as to fill the through hole 31. Alternatively, the size of the hollow portion of the through hole 31 of the printed circuit board 30 can be set to a size larger in diameter than the filler included in the resin composition 11.

粘着フィルム６０上に設けられた樹脂組成物１１は、図４（Ｃ）に示すように成型される。粘着フィルム６０上の樹脂組成物１１の成型は、形成する樹脂組成物層１０の形状に合わせて設けられた凹部（内面）を備える金型（モールド）を用いて行われる（モールド成型）。   The resin composition 11 provided on the adhesive film 60 is molded as shown in FIG. Molding of the resin composition 11 on the pressure-sensitive adhesive film 60 is performed using a mold (mold) including a recess (inner surface) provided in accordance with the shape of the resin composition layer 10 to be formed (mold molding).

モールド成型では、樹脂組成物１１が金型によって加圧され、プリント基板３０のスルーホール３１内に充填される。樹脂組成物１１は、上記のようなプリント基板３０Ａの穴埋め材３３Ａに比べて多量のフィラーを含み、穴埋め材３３Ａよりも高い粘度を示すが、モールド成型時に加圧されることで、プリント基板３０のスルーホール３１内にも良好に充填される。また、モールド成型時には、樹脂組成物１１に含まれる樹脂の種類に応じて温度を制御することで、加圧される樹脂組成物１１の粘度を制御し、樹脂組成物１１をスルーホール３１内に良好に充填することができる。   In molding, the resin composition 11 is pressurized by a mold and filled in the through hole 31 of the printed board 30. The resin composition 11 contains a larger amount of filler than the hole filling material 33A of the printed circuit board 30A as described above, and has a higher viscosity than the hole filling material 33A. The through-hole 31 is also satisfactorily filled. Further, at the time of molding, by controlling the temperature according to the type of resin contained in the resin composition 11, the viscosity of the resin composition 11 to be pressed is controlled, and the resin composition 11 is placed in the through hole 31. It can be filled well.

更に、モールド成型では、スルーホール３１の表面３０ａ側が平坦性の良い支持体５０上の粘着フィルム６０で塞がれ、樹脂組成物１１が裏面３０ｂ側から平坦性の良い内面を有する金型で押されて充填される。そのため、モールド成型後には、プリント基板３０の表面３０ａ側、裏面３０ｂ側への突出が抑えられてスルーホール３１内に充填された樹脂組成物１１を得ることができる。従って、上記図３（Ｂ），（Ｃ）では穴埋め材３３Ａを研磨により除去するが、上記モールド成型では、プリント基板３０から突出する樹脂組成物１１を研磨により除去するといった工程を設けることを要しない。   Furthermore, in molding, the surface 30a side of the through hole 31 is closed with the adhesive film 60 on the support 50 having good flatness, and the resin composition 11 is pressed from the back surface 30b side with a mold having an inner surface with good flatness. To be filled. Therefore, after molding, it is possible to obtain the resin composition 11 filled in the through hole 31 while suppressing the protrusion to the front surface 30a side and the back surface 30b side of the printed circuit board 30. Therefore, although the hole filling material 33A is removed by polishing in FIGS. 3B and 3C, it is necessary to provide a step of removing the resin composition 11 protruding from the printed board 30 by polishing in the molding. do not do.

粘着フィルム６０上の樹脂組成物１１は、その樹脂の種類に応じた手法で硬化される。これにより、半導体チップ２０及びプリント基板３０が樹脂組成物層１０内に設けられ、プリント基板３０のスルーホール３１内にもその樹脂組成物層１０と同じ樹脂組成物１１が充填された擬似ウェハ（基板）７０が、粘着フィルム６０上に形成される。尚、樹脂組成物１１は、この段階では必ずしも完全に硬化されていることを要せず、後述のように粘着フィルム６０から剥離した擬似ウェハ７０をそのウェハ状態を保持して取り扱うことのできる程度に硬化されていれば足りる。また、この段階での樹脂組成物１１の硬化条件は、樹脂組成物１１及び粘着フィルム６０の材料に基づき、粘着フィルム６０の粘着力が保持されるような条件に設定される。或いはまた、樹脂組成物１１の材料及び硬化条件に基づき、粘着フィルム６０の材料が設定される。   The resin composition 11 on the adhesive film 60 is cured by a method according to the type of the resin. Thereby, the semiconductor chip 20 and the printed circuit board 30 are provided in the resin composition layer 10, and the pseudo wafer (the same resin composition 11 as the resin composition layer 10 is filled in the through hole 31 of the printed circuit board 30 ( Substrate) 70 is formed on the adhesive film 60. The resin composition 11 does not necessarily need to be completely cured at this stage, and can handle the pseudo wafer 70 peeled off from the adhesive film 60 while maintaining its wafer state as described later. It is sufficient if it is cured. In addition, the curing condition of the resin composition 11 at this stage is set based on the material of the resin composition 11 and the adhesive film 60 so that the adhesive force of the adhesive film 60 is maintained. Alternatively, the material of the adhesive film 60 is set based on the material of the resin composition 11 and the curing conditions.

図５（Ａ）は擬似ウェハ剥離工程の説明図、図５（Ｂ）はバックグラインド工程の説明図、図５（Ｃ）は第１の絶縁膜形成工程の説明図である。
上記のようにして擬似ウェハ７０の形成まで行った後は、図５（Ａ）に示すように、擬似ウェハ７０が、粘着フィルム６０から剥離され、粘着フィルム６０及び支持体５０から分離される。擬似ウェハ７０を粘着フィルム６０及び支持体５０から分離する際には、例えば、その粘着フィルム６０に対し、紫外線照射、薬液処理、加熱処理等、その粘着力を低下させる処理を行う。このような処理によって粘着フィルム６０の粘着力を低下させ、擬似ウェハ７０を粘着フィルム６０及び支持体５０から分離する。分離された擬似ウェハ７０の樹脂組成物１１は、その樹脂の種類に応じた所定の手法で更に硬化（完全硬化）される。 FIG. 5A is an explanatory view of a pseudo wafer peeling process, FIG. 5B is an explanatory view of a back grinding process, and FIG. 5C is an explanatory view of a first insulating film forming process.
After the process up to the formation of the pseudo wafer 70 as described above, the pseudo wafer 70 is peeled off from the adhesive film 60 and separated from the adhesive film 60 and the support 50 as shown in FIG. When the pseudo wafer 70 is separated from the adhesive film 60 and the support 50, for example, the adhesive film 60 is subjected to a process for reducing its adhesive force such as ultraviolet irradiation, chemical treatment, or heat treatment. By such treatment, the adhesive force of the adhesive film 60 is reduced, and the pseudo wafer 70 is separated from the adhesive film 60 and the support 50. The separated resin composition 11 of the pseudo wafer 70 is further cured (completely cured) by a predetermined method according to the type of the resin.

分離された擬似ウェハ７０は、図５（Ｂ）に示すように、粘着フィルム６０及び支持体５０から分離された面と反対側の面、即ち樹脂組成物層１０の裏面１０ｂ側から研磨される（バックグラインド）。擬似ウェハ７０のバックグラインドは、砥石を用いた研削によって行うことができる。擬似ウェハ７０のバックグラインドは、例えば、プリント基板３０の配線層３２ｂが樹脂組成物層１０から露出する位置まで行われる。尚、ここでは半導体チップ２０がプリント基板３０よりも薄い場合を例示しているが、プリント基板３０よりも厚い半導体チップ２０が用いられてもよい。その場合は、配線層３２ｂを露出させる上記バックグラインドによって、半導体チップ２０が背面２０ｂ側から部分的に研磨されてもよい。   The separated pseudo wafer 70 is polished from the surface opposite to the surface separated from the adhesive film 60 and the support 50, that is, from the back surface 10b side of the resin composition layer 10, as shown in FIG. (Back grind). The back grinding of the pseudo wafer 70 can be performed by grinding using a grindstone. The back grinding of the pseudo wafer 70 is performed, for example, to a position where the wiring layer 32b of the printed board 30 is exposed from the resin composition layer 10. Here, the case where the semiconductor chip 20 is thinner than the printed circuit board 30 is illustrated, but a semiconductor chip 20 thicker than the printed circuit board 30 may be used. In that case, the semiconductor chip 20 may be partially polished from the back surface 20b side by the back grinding that exposes the wiring layer 32b.

擬似ウェハ７０のバックグラインド後は、まずその樹脂組成物層１０の表面１０ａ側に、再配線層４０ａが形成される。再配線層４０ａの形成では、まず図５（Ｃ）に示すように、絶縁膜４２ａが形成される。絶縁膜４２ａには、感光性エポキシ、感光性ポリベンゾオキサゾール、感光性ポリイミド等の感光性樹脂を用いることができる。このような感光性樹脂を、擬似ウェハ７０の表面１０ａ側にスピンコート法等によって塗布する。そして、プリベーク、露光、現像、キュアを行い、半導体チップ２０の電極２１及びプリント基板３０のスルーホール３１に通じる開口部４２ａａを形成する。尚、この開口部４２ａａには、後述のように、電極２１及びスルーホール３１に接続されるビアが形成される。開口部４２ａａの形成後、酸素プラズマ等を用いたプラズマ処理を行ってもよい。このような方法により、図５（Ｃ）に示すような、電極２１及びスルーホール３１に通じる開口部４２ａａを有する絶縁膜４２ａを形成することができる。   After the back grinding of the pseudo wafer 70, first, the rewiring layer 40a is formed on the surface 10a side of the resin composition layer 10. In forming the rewiring layer 40a, first, as shown in FIG. 5C, an insulating film 42a is formed. A photosensitive resin such as photosensitive epoxy, photosensitive polybenzoxazole, or photosensitive polyimide can be used for the insulating film 42a. Such a photosensitive resin is applied to the surface 10a side of the pseudo wafer 70 by a spin coat method or the like. Then, pre-baking, exposure, development, and curing are performed to form an opening 42aa that communicates with the electrode 21 of the semiconductor chip 20 and the through hole 31 of the printed board 30. Note that vias connected to the electrodes 21 and the through holes 31 are formed in the openings 42aa as described later. Plasma treatment using oxygen plasma or the like may be performed after the opening 42aa is formed. By such a method, an insulating film 42a having an opening 42aa communicating with the electrode 21 and the through hole 31 as shown in FIG. 5C can be formed.

図６（Ａ）は第１のシード層形成工程の説明図、図６（Ｂ）は第１のレジストパターン形成工程の説明図、図６（Ｃ）は第１のめっき層形成工程の説明図である。
擬似ウェハ７０上への絶縁膜４２ａの形成後は、図６（Ａ）に示すように、その絶縁膜４２ａの形成面側に、シード層４１ｃが形成される。シード層４１ｃとしては、チタン、クロム等の金属密着層と、銅を、それぞれ所定膜厚でスパッタ法等によって形成することができる。 6A is an explanatory diagram of the first seed layer forming step, FIG. 6B is an explanatory diagram of the first resist pattern forming step, and FIG. 6C is an explanatory diagram of the first plating layer forming step. It is.
After the formation of the insulating film 42a on the pseudo wafer 70, as shown in FIG. 6A, the seed layer 41c is formed on the surface on which the insulating film 42a is formed. As the seed layer 41c, a metal adhesion layer such as titanium and chromium, and copper can be formed with a predetermined film thickness by sputtering or the like.

シード層４１ｃの形成後は、図６（Ｂ）に示すように、配線を形成する部分を開口したレジストパターン８１が形成される。このようなレジストパターン８１の形成後、先に形成したシード層４１ｃを用いた銅の電気めっきが行われ、図６（Ｃ）に示すような、めっき層４１ｄが形成される。   After the formation of the seed layer 41c, as shown in FIG. 6B, a resist pattern 81 having an opening at a portion for forming a wiring is formed. After the formation of such a resist pattern 81, copper electroplating is performed using the previously formed seed layer 41c to form a plating layer 41d as shown in FIG. 6C.

図７（Ａ）は第１のレジストパターン剥離工程の説明図、図７（Ｂ）は第１のシード層エッチング工程の説明図、図７（Ｃ）は第２の絶縁膜形成工程の説明図である。
めっき層４１ｄの形成後は、図７（Ａ）に示すように、レジストパターン８１が剥離される。そして、レジストパターン８１の剥離によって露出するシード層４１ｃが、図７（Ｂ）に示すように、エッチングにより除去される。シード層４１ｃのエッチングには、ウェットエッチングを用いてもよいし、ドライエッチングを用いてもよい。これにより、擬似ウェハ７０の樹脂組成物層１０の表面１０ａ側に、再配線層４０ａにおける第１層目の配線及びビア（導電部４１）が形成される。 7A is an explanatory diagram of the first resist pattern peeling step, FIG. 7B is an explanatory diagram of the first seed layer etching step, and FIG. 7C is an explanatory diagram of the second insulating film forming step. It is.
After the formation of the plating layer 41d, the resist pattern 81 is peeled off as shown in FIG. Then, the seed layer 41c exposed by peeling off the resist pattern 81 is removed by etching as shown in FIG. For etching the seed layer 41c, wet etching or dry etching may be used. As a result, the first layer wiring and vias (conductive portion 41) in the rewiring layer 40a are formed on the surface 10a side of the resin composition layer 10 of the pseudo wafer 70.

その後、上記図５（Ｃ）〜図７（Ｂ）と同様の流れで、擬似ウェハ７０の樹脂組成物層１０の裏面１０ｂ側に再配線層４０ｂが形成される。再配線層４０ｂの形成では、まず図７（Ｃ）に示すように、絶縁膜４２ｂが形成される。絶縁膜４２ｂには、感光性エポキシ、感光性ポリベンゾオキサゾール、感光性ポリイミド等の感光性樹脂を用いることができる。感光性樹脂を、擬似ウェハ７０の裏面１０ｂ側にスピンコート法等によって塗布し、プリベーク、露光、現像、キュアを行い、プリント基板３０のスルーホール３１に通じる開口部４２ｂａを形成する。尚、この開口部４２ｂａには、後述のように、スルーホール３１に接続されるビアが形成される。開口部４２ｂａの形成後、酸素プラズマ等を用いたプラズマ処理を行ってもよい。このような方法により、図７（Ｃ）に示すような、スルーホール３１に通じる開口部４２ｂａを有する絶縁膜４２ｂが形成される。   Thereafter, the rewiring layer 40b is formed on the back surface 10b side of the resin composition layer 10 of the pseudo wafer 70 in the same flow as in FIG. 5C to FIG. 7B. In forming the rewiring layer 40b, first, as shown in FIG. 7C, an insulating film 42b is formed. A photosensitive resin such as photosensitive epoxy, photosensitive polybenzoxazole, or photosensitive polyimide can be used for the insulating film 42b. A photosensitive resin is applied to the back surface 10b side of the pseudo wafer 70 by a spin coat method or the like, and prebaking, exposure, development, and curing are performed to form an opening 42ba that communicates with the through hole 31 of the printed board 30. Note that a via connected to the through hole 31 is formed in the opening 42ba as described later. Plasma treatment using oxygen plasma or the like may be performed after the opening 42ba is formed. By such a method, an insulating film 42b having an opening 42ba communicating with the through hole 31 as shown in FIG. 7C is formed.

図８（Ａ）は第２のシード層形成工程の説明図、図８（Ｂ）は第２のレジストパターン形成工程の説明図、図８（Ｃ）は第２のめっき層形成工程の説明図である。
擬似ウェハ７０上への絶縁膜４２ｂの形成後は、図８（Ａ）に示すように、その絶縁膜４２ｂの形成面側に、シード層４１ｅが形成される。シード層４１ｅとしては、チタン、クロム等の金属密着層と、銅を、それぞれ所定膜厚でスパッタ法等によって形成することができる。 8A is an explanatory diagram of the second seed layer forming step, FIG. 8B is an explanatory diagram of the second resist pattern forming step, and FIG. 8C is an explanatory diagram of the second plating layer forming step. It is.
After the formation of the insulating film 42b on the pseudo wafer 70, as shown in FIG. 8A, the seed layer 41e is formed on the surface on which the insulating film 42b is formed. As the seed layer 41e, a metal adhesion layer such as titanium or chromium and copper can be formed with a predetermined film thickness by sputtering or the like.

シード層４１ｅの形成後は、図８（Ｂ）に示すように、配線を形成する部分を開口したレジストパターン８２が形成される。このようなレジストパターン８２の形成後、先に形成したシード層４１ｅを用いた銅の電気めっきが行われ、図８（Ｃ）に示すような、めっき層４１ｆが形成される。   After the formation of the seed layer 41e, as shown in FIG. 8B, a resist pattern 82 having an opening at a portion for forming a wiring is formed. After the formation of the resist pattern 82, copper electroplating is performed using the previously formed seed layer 41e to form a plating layer 41f as shown in FIG. 8C.

図９（Ａ）は第２のレジストパターン剥離工程の説明図、図９（Ｂ）は第２のシード層エッチング工程の説明図、図９（Ｃ）は保護膜の形成工程の説明図である。
めっき層４１ｆの形成後は、図９（Ａ）に示すように、レジストパターン８２が剥離される。そして、レジストパターン８２の剥離によって露出するシード層４１ｅが、図９（Ｂ）に示すように、エッチングにより除去される。シード層４１ｅのエッチングには、ウェットエッチングを用いてもよいし、ドライエッチングを用いてもよい。これにより、擬似ウェハ７０の樹脂組成物層１０の裏面１０ｂ側に、再配線層４０ｂにおける第１層目の配線及びビア（導電部４１）が形成される。 9A is an explanatory diagram of the second resist pattern peeling step, FIG. 9B is an explanatory diagram of the second seed layer etching step, and FIG. 9C is an explanatory diagram of the protective film forming step. .
After the formation of the plating layer 41f, the resist pattern 82 is peeled off as shown in FIG. Then, the seed layer 41e exposed by the peeling of the resist pattern 82 is removed by etching as shown in FIG. For etching the seed layer 41e, wet etching or dry etching may be used. As a result, the first layer wiring and vias (conductive portion 41) in the rewiring layer 40 b are formed on the back surface 10 b side of the resin composition layer 10 of the pseudo wafer 70.

擬似ウェハ７０の、表面１０ａ側及び裏面１０ｂ側にそれぞれ２層目以降の配線及びビア（導電部４１）を形成する場合には、上記の図５（Ｃ）〜図９（Ｂ）に示した工程と同様の工程を繰り返せばよい。尚、その際は、表面１０ａ側に２層目の配線及びビアを形成し、次いで裏面１０ｂ側に２層目の配線及びビアを形成するというように、表面１０ａ側、裏面１０ｂ側に交互に形成していくと、再配線層形成時の擬似ウェハ７０の反りを効果的に抑制することができる。ここでは便宜上、第１層目の配線及びビア（導電部４１）まで形成されたものを例に、以降の説明を行う。   In the case where the second and subsequent layers of wiring and vias (conductive portions 41) are formed on the front surface 10a side and the back surface 10b side of the pseudo wafer 70, respectively, as shown in FIGS. 5C to 9B. What is necessary is just to repeat the process similar to a process. In this case, the second layer wiring and via are formed on the front surface 10a side, and then the second layer wiring and via are formed on the rear surface 10b side. If it forms, the curvature of the pseudo wafer 70 at the time of rewiring layer formation can be suppressed effectively. Here, for the sake of convenience, the following description will be given by taking the first layer wiring and via (conductive portion 41) as an example.

最上層の導電部４１には、図９（Ｃ）に示すように、導電部４１の一部（外部接続端子）が露出するようにソルダーレジスト等の保護膜９０が形成される。保護膜９０から露出する導電部４１の領域には、例えば、ニッケル９１と金９２の表面処理が行われる。例えば、外部接続端子として機能する導電部４１の領域（ニッケル９１と金９２の表面処理を行った場合はその処理後の表面）のうち、半導体装置１の一方の面側（例えば再配線層４０ａ側）にある領域には、例えば、ソルダーボール等のバンプ９３が搭載される。尚、半導体装置１の両面（再配線層４０ａ側及び再配線層４０ｂ側）にバンプ９３を搭載することも可能である。   As shown in FIG. 9C, a protective film 90 such as a solder resist is formed on the uppermost conductive portion 41 so that a part (external connection terminal) of the conductive portion 41 is exposed. In the region of the conductive portion 41 exposed from the protective film 90, for example, surface treatment of nickel 91 and gold 92 is performed. For example, one surface side of the semiconductor device 1 (for example, the rewiring layer 40a) in the region of the conductive portion 41 functioning as an external connection terminal (the surface after the surface treatment of nickel 91 and gold 92). For example, a bump 93 such as a solder ball is mounted on the region on the side). Note that the bumps 93 can be mounted on both surfaces (the rewiring layer 40a side and the rewiring layer 40b side) of the semiconductor device 1.

図１０は個片化工程の説明図である。
以上のようにして再配線層４０ａ及び再配線層４０ｂの形成、及び、保護膜９０の形成、表面処理、バンプ９３の形成まで行った後は、図１０に示すように、擬似ウェハ７０（図９）、再配線層４０ａ及び再配線層４０ｂを、ダイシング等によって所定の位置で切断する。これにより、半導体チップ２０及びプリント基板３０を含み、導電部４１及び絶縁部４２（保護膜９０及び絶縁膜４２ａ，４２ｂ）を有する再配線層４０ａと再配線層４０ｂの間がスルーホール３１によって電気的に接続された、個々の半導体装置１が製造される。 FIG. 10 is an explanatory diagram of the singulation process.
After the formation of the rewiring layer 40a and the rewiring layer 40b, the formation of the protective film 90, the surface treatment, and the formation of the bumps 93 as described above, as shown in FIG. 9) The rewiring layer 40a and the rewiring layer 40b are cut at predetermined positions by dicing or the like. As a result, the through-hole 31 electrically connects between the rewiring layer 40a and the rewiring layer 40b including the semiconductor chip 20 and the printed board 30 and having the conductive portion 41 and the insulating portion 42 (the protective film 90 and the insulating films 42a and 42b). Individually connected semiconductor devices 1 are manufactured.

尚、以上述べた製造方法では、図５（Ａ），（Ｂ）のように、粘着フィルム６０及び支持体５０から分離した擬似ウェハ７０の、樹脂組成物層１０の裏面１０ｂ側からのバックグラインドを行って、プリント基板３０の配線層３２ｂを露出させるようにした。この配線層３２ｂを露出させるバックグラインドは、樹脂組成物層１０の裏面１０ｂ側への再配線層４０ｂの形成直前、即ち図７（Ｃ）の絶縁膜４２ｂの形成工程前に、行うようにすることもできる。   In the manufacturing method described above, as shown in FIGS. 5A and 5B, the back grind from the back surface 10 b side of the resin composition layer 10 of the pseudo wafer 70 separated from the adhesive film 60 and the support 50. The wiring layer 32b of the printed circuit board 30 was exposed. The back grinding for exposing the wiring layer 32b is performed immediately before the formation of the rewiring layer 40b on the back surface 10b side of the resin composition layer 10, that is, before the step of forming the insulating film 42b in FIG. You can also.

また、以上述べた製造方法において、図４（Ａ）の工程では、表面３０ａ及び裏面３０ｂに所定のパターン形状の配線層３２ａ及び配線層３２ｂが形成されたプリント基板３０を粘着フィルム６０上に貼付することが可能である。また、図４（Ａ）の工程ではベタパターンの配線層３２ａ及び配線層３２ｂが形成されたプリント基板３０を粘着フィルム６０上に貼付し、図５（Ａ）や図５（Ｂ）の工程後に配線層３２ａ及び配線層３２ｂを所定の形状にパターニングすることも可能である。   In the manufacturing method described above, in the step of FIG. 4A, the printed circuit board 30 in which the wiring layer 32a and the wiring layer 32b having a predetermined pattern shape are formed on the front surface 30a and the back surface 30b is pasted on the adhesive film 60. Is possible. 4A, the printed circuit board 30 on which the solid pattern wiring layer 32a and the wiring layer 32b are formed is pasted on the adhesive film 60, and after the steps of FIG. 5A and FIG. 5B. It is also possible to pattern the wiring layer 32a and the wiring layer 32b into a predetermined shape.

また、以上述べた擬似ウェハ７０の平面形状は、丸状でもよいし、四角状でもよい。擬似ウェハ７０が丸状の場合には、それを扱う工程において、丸状のシリコンウェハ等を扱う既存の半導体製造設備を利用することが可能である。また、擬似ウェハ７０が四角状の場合には、それを扱う工程において、四角状のプリント基板を扱う既存のプリント基板製造設備を利用することが可能である。   Further, the planar shape of the pseudo wafer 70 described above may be round or square. When the pseudo wafer 70 has a round shape, it is possible to use an existing semiconductor manufacturing facility that handles a round silicon wafer or the like in a process of handling the pseudo wafer 70. Further, when the pseudo wafer 70 has a square shape, it is possible to use an existing printed board manufacturing facility that handles a square printed board in a process of handling the pseudo wafer 70.

また、以上述べた製造方法では、支持体５０上に粘着フィルム６０を設けるようにしたが、粘着フィルム６０に替えて、シリコーン樹脂等を主成分とする粘着層を支持体５０上に設け、この上に半導体チップ２０及びプリント基板３０を配置、貼付してもよい。このような粘着層として、例えば、次の図１１に示すようなものを用いることができる。   In the manufacturing method described above, the adhesive film 60 is provided on the support 50. However, instead of the adhesive film 60, an adhesive layer mainly composed of a silicone resin or the like is provided on the support 50. The semiconductor chip 20 and the printed circuit board 30 may be arranged and attached on top. As such an adhesive layer, for example, a layer as shown in FIG. 11 can be used.

図１１は粘着層の説明図である。図１１（Ａ）は粘着層の一例の要部断面模式図、図１１（Ｂ）は粘着層の一例の要部斜視模式図である。
支持体５０上に設ける粘着層６１には、例えば、図１１（Ａ）に示すように、表面、ここでは半導体チップ２０及びプリント基板３０が貼付される面に、凹凸部６１ａを有するものを用いることができる。凹凸部６１ａは、例えば、凸部６１ａａをドット状に配置したり、凸部６１ａａを平行なライン状に配置したり、或いは平行なライン状の凸部６１ａａを縦横に配置して格子状にしたりすることが可能である。また、凹凸部６１ａは、例えば、図１１（Ｂ）に示すように、凸部６１ａａが凹部６１ａｂを囲むようなリング状になるようにし、クレータ状の凹凸形状にすることもできる。凹凸部６１ａを有する粘着層６１は、インプリント法、プラズマ処理、ドライエッチング処理、ウェットエッチング処理等を用いて形成することができる。 FIG. 11 is an explanatory diagram of an adhesive layer. FIG. 11A is a schematic cross-sectional view of an essential part of an example of an adhesive layer, and FIG. 11B is a schematic perspective view of an essential part of an example of an adhesive layer.
As the adhesive layer 61 provided on the support 50, for example, as shown in FIG. 11A, a surface having a concavo-convex portion 61a on the surface, here, the surface to which the semiconductor chip 20 and the printed board 30 are attached is used. be able to. The concavo-convex portion 61a is, for example, arranged in the form of dots by arranging the convex portions 61aa, arranging the convex portions 61aa in parallel lines, or arranging parallel convex portions 61aa in vertical and horizontal directions. Is possible. Further, as shown in FIG. 11 (B), for example, the concavo-convex portion 61a can be formed in a ring shape such that the convex portion 61aa surrounds the concave portion 61ab, and can also have a crater-like concavo-convex shape. The pressure-sensitive adhesive layer 61 having the concavo-convex portion 61a can be formed by using an imprint method, plasma treatment, dry etching treatment, wet etching treatment, or the like.

このような粘着層６１は、その面方向Ｓについて、擬似ウェハ７０の剥離までの間、擬似ウェハ７０をその位置ずれを抑えて付着しておくことができる粘着力としつつ、擬似ウェハ７０が剥離される方向Ｔについては、それを剥離し易い粘着力とすることができる。粘着層６１を用いることで、上に形成される擬似ウェハ７０の方向Ｓの位置ずれを抑制し、且つ、その粘着層６１に対して紫外線照射、薬液処理、加熱処理等の粘着力を低下させる処理を行わなくても、擬似ウェハ７０を容易に剥離することが可能になる。   Such an adhesive layer 61 is peeled off from the pseudo wafer 70 while maintaining the adhesive force that allows the pseudo wafer 70 to be attached while suppressing the positional deviation until the pseudo wafer 70 is peeled off in the surface direction S. About the direction T to be done, it can be set as the adhesive force which is easy to peel. By using the adhesive layer 61, the positional deviation in the direction S of the pseudo wafer 70 formed thereon is suppressed, and the adhesive force such as ultraviolet irradiation, chemical treatment, and heat treatment is reduced on the adhesive layer 61. Even if the process is not performed, the pseudo wafer 70 can be easily peeled off.

また、上記の粘着フィルム６０に替えて、次の図１２に示すように、支持体５０と擬似ウェハ７０の間に２種類の粘着部材を設ける手法を採用することもできる。
図１２は粘着部材及びそれを用いた擬似ウェハの分離工程の説明図である。 Moreover, it can replace with said adhesive film 60 and can also employ | adopt the method of providing two types of adhesive members between the support body 50 and the pseudo wafers 70 as shown in the following FIG.
FIG. 12 is an explanatory diagram of an adhesive member and a pseudo wafer separation process using the adhesive member.

支持体５０上には、図１２（Ａ）に示すように、シリコーン樹脂等を主成分とする粘着層６２が設けられ、この粘着層６２上に、ポリイミドフィルム等の基材上にシリコーン樹脂等の粘着剤が設けられた、可撓性を有する粘着フィルム６３が設けられる。この粘着フィルム６３上に、半導体チップ２０及びプリント基板３０が貼付され、樹脂組成物１１が設けられて、擬似ウェハ７０が形成される。   As shown in FIG. 12 (A), an adhesive layer 62 mainly composed of a silicone resin or the like is provided on the support 50. On the adhesive layer 62, a silicone resin or the like is formed on a base material such as a polyimide film. A flexible pressure-sensitive adhesive film 63 provided with the pressure-sensitive adhesive is provided. On this adhesive film 63, the semiconductor chip 20 and the printed circuit board 30 are affixed, the resin composition 11 is provided, and the pseudo wafer 70 is formed.

擬似ウェハ７０を剥離する際は、図１２（Ａ），（Ｂ）に示すように、まず粘着フィルム６３が、その端部６３ａが起点とされて、擬似ウェハ７０と一体で、粘着層６２から剥離される。尚、この剥離の際には、その粘着層６２に対して紫外線照射、薬液処理、加熱処理等の粘着力を低下させる処理を行わなくても、端部６３ａを起点に容易に剥離することができる。   When the pseudo wafer 70 is peeled off, as shown in FIGS. 12A and 12B, first, the adhesive film 63 is integrally formed with the pseudo wafer 70 from the adhesive layer 62, starting from the end 63a. It is peeled off. It should be noted that at the time of peeling, the adhesive layer 62 can be easily peeled off from the end 63a without performing treatment for reducing the adhesive strength such as ultraviolet irradiation, chemical treatment, and heat treatment. it can.

このようにして擬似ウェハ７０及び粘着フィルム６３を一体で粘着層６２から剥離した後、図１２（Ｃ），（Ｄ）に示すように、粘着フィルム６３が、その端部６３ｂが起点とされて剥離され、最終的には粘着フィルム６３全体が擬似ウェハ７０から剥離される。これにより、支持体５０、粘着層６２及び粘着フィルム６３から分離された擬似ウェハ７０が得られる。尚、この剥離の際には、その粘着フィルム６３に対して紫外線照射、薬液処理、加熱処理等の粘着力を低下させる処理を行わなくても、端部６３ｂを起点に容易に剥離することができる。   After the pseudo wafer 70 and the adhesive film 63 are integrally peeled from the adhesive layer 62 in this way, the adhesive film 63 has its end 63b as a starting point, as shown in FIGS. The entire pressure-sensitive adhesive film 63 is finally peeled off from the pseudo wafer 70. Thereby, the pseudo wafer 70 separated from the support 50, the adhesive layer 62, and the adhesive film 63 is obtained. In this case, the adhesive film 63 can be easily peeled off from the end 63b without performing any treatment for reducing the adhesive strength such as ultraviolet irradiation, chemical treatment, or heat treatment. it can.

粘着フィルム６３の粘着剤は、擬似ウェハ７０が形成される面側のみにあっても、両面にあってもよい。また、粘着フィルム６３の、擬似ウェハ７０が形成される面側の粘着剤の層には、方向Ｓと方向Ｔで所定の粘着力が得られるように、上記図１１で述べたような凹凸部が設けられていてもよい。   The pressure-sensitive adhesive of the pressure-sensitive adhesive film 63 may be only on the side on which the pseudo wafer 70 is formed or on both sides. Further, the adhesive layer on the surface side of the adhesive film 63 on which the pseudo wafer 70 is formed has an uneven portion as described in FIG. 11 so that a predetermined adhesive force is obtained in the direction S and the direction T. May be provided.

支持体５０と擬似ウェハ７０の間に、この図１２に示すような粘着層６２及び粘着フィルム６３を採用することで、それらの粘着力を低下させる処理を省略して、擬似ウェハ７０を容易に剥離することが可能になる。   By adopting the adhesive layer 62 and the adhesive film 63 as shown in FIG. 12 between the support 50 and the pseudo wafer 70, the process of reducing the adhesive force is omitted, and the pseudo wafer 70 can be easily formed. It becomes possible to peel.

以上、半導体装置１及びその製造方法の一例について説明した。
上記のように、半導体装置１を製造する際の擬似ウェハ７０の形成においては、スルーホール３１に中空部を有するプリント基板３０が用いられる。このようなプリント基板３０を半導体チップ２０と共に粘着フィルム６０上に貼付し、樹脂組成物１１を供給することで、半導体チップ２０及びプリント基板３０の周囲に樹脂組成物１１を設けると共に、スルーホール３１の中空部にも樹脂組成物１１を充填する。これにより、加熱時のスルーホール３１内の熱膨張を抑え、スルーホール３１上に導電部４１ａ及び導電部４１ｂを備える再配線層４０ａ及び再配線層４０ｂが形成される場合でも、その導電部４１ａ及び導電部４１ｂの剥離を抑制することが可能になる。 The semiconductor device 1 and an example of the manufacturing method thereof have been described above.
As described above, in the formation of the pseudo wafer 70 when the semiconductor device 1 is manufactured, the printed circuit board 30 having a hollow portion in the through hole 31 is used. By sticking such a printed circuit board 30 onto the adhesive film 60 together with the semiconductor chip 20 and supplying the resin composition 11, the resin composition 11 is provided around the semiconductor chip 20 and the printed circuit board 30, and a through hole 31 is provided. The resin composition 11 is also filled in the hollow portion. Thereby, even when the rewiring layer 40a and the rewiring layer 40b including the conductive portion 41a and the conductive portion 41b are formed on the through hole 31, the thermal expansion in the through hole 31 at the time of heating is suppressed, the conductive portion 41a. And it becomes possible to suppress peeling of the electroconductive part 41b.

上記図２及び図３（Ｄ）に示したような穴埋め材３３Ａ及び蓋めっき層３４Ａを設けたプリント基板３０Ａの場合、スルーホール３１上に導電部が形成されていると、加熱工程での穴埋め材３３Ａの熱膨張により、導電部が剥離する恐れがある。このような剥離を回避するために、穴埋め材３３Ａが充填されたスルーホール３１上には導電部を設けないようにするといった設計上、製造上の制約が生じる場合がある。これに対し、上記のように、スルーホール３１に中空部を有するプリント基板３０を用い、その中空部を樹脂組成物１１で充填するものでは、加熱工程でのスルーホール３１内の熱膨張が抑えられる。そのため、スルーホール３１上にも導電部４１ａ及び導電部４１ｂの形成が可能になる。それにより、プリント基板３０上の配線層３２ａ及び配線層３２ｂをパターニングする時の各配線の配置自由度の向上や微細化、再配線層４０ａ及び再配線層４０ｂに含まれる導電部４１の配置自由度の向上や微細化を図ることが可能になる。その結果、半導体装置１内の配線密度の向上、或いは半導体装置１の小型化を図ることも可能になる。   In the case of the printed board 30A provided with the hole filling material 33A and the lid plating layer 34A as shown in FIG. 2 and FIG. 3D, if the conductive portion is formed on the through hole 31, the hole filling in the heating process is performed. The conductive part may be peeled off due to thermal expansion of the material 33A. In order to avoid such peeling, there may be a manufacturing limitation in design such that a conductive portion is not provided on the through hole 31 filled with the hole filling material 33A. On the other hand, as described above, in the case where the printed circuit board 30 having the hollow portion in the through hole 31 is used and the hollow portion is filled with the resin composition 11, the thermal expansion in the through hole 31 in the heating process is suppressed. It is done. Therefore, the conductive portion 41a and the conductive portion 41b can be formed on the through hole 31 as well. Thereby, improvement and miniaturization of the placement flexibility of each wiring when patterning the wiring layer 32a and the wiring layer 32b on the printed circuit board 30, and the freedom of placement of the conductive portion 41 included in the rewiring layer 40a and the rewiring layer 40b. It is possible to improve the degree and miniaturization. As a result, it is possible to improve the wiring density in the semiconductor device 1 or to reduce the size of the semiconductor device 1.

また、粘着フィルム６０等の粘着部材の上に貼付するプリント基板３０に、スルーホール３１に中空部を有するものを用いるため、上記図２及び図３（Ｂ）〜（Ｄ）に示したような穴埋め材３３Ａや蓋めっき層３４Ａの形成工程を省略することができる。これにより、プリント基板３０の形成に要する工数を削減し、プリント基板３０を用いた擬似ウェハ７０及び半導体装置１の製造に要する工数を削減して、擬似ウェハ７０及び半導体装置１の製造に要するコストを削減することが可能になる。   Moreover, since the thing which has a hollow part in the through hole 31 is used for the printed circuit board 30 stuck on adhesive members, such as the adhesive film 60, as shown to the said FIG.2 and FIG.3 (B)-(D). The step of forming the hole filling material 33A and the lid plating layer 34A can be omitted. Thereby, the man-hour required for forming the printed circuit board 30 is reduced, the man-hour required for manufacturing the pseudo wafer 70 and the semiconductor device 1 using the printed circuit board 30 is reduced, and the cost required for manufacturing the pseudo wafer 70 and the semiconductor device 1 is reduced. Can be reduced.

また、上記図２及び図３（Ｄ）に示したような蓋めっき層３４Ａを形成したプリント基板３０Ａの場合、その表面３０ａ及び裏面３０ｂに形成される導電部が、導電膜３１Ａと蓋めっき層３４Ａの積層構造となり、膜厚が厚くなる。そのため、プリント基板３０Ａ上に配線パターンを形成しようとした場合に、微細な配線パターンを形成することが難しく、微細配線を有する再配線層４０ａ及び再配線層４０ｂを形成することが難しくなる。これに対し、上記のようにスルーホール３１に中空部を有するプリント基板３０を用いた場合には、その表面３０ａ及び裏面３０ｂの上に形成される導電部が、スルーホール３１の導電膜３１ｂから続く配線層３２ａ及び配線層３２ｂであり、その膜厚を薄くできる。そのため、プリント基板３０上に配線パターンを形成する場合に、微細な配線パターンを形成することが可能になり、微細配線を有する再配線層４０ａ及び再配線層４０ｂを形成することが可能になる。   In the case of the printed circuit board 30A on which the cover plating layer 34A as shown in FIGS. 2 and 3D is formed, the conductive portions formed on the front surface 30a and the back surface 30b are the conductive film 31A and the cover plating layer. The laminated structure becomes 34A, and the film thickness increases. Therefore, when a wiring pattern is to be formed on the printed board 30A, it is difficult to form a fine wiring pattern, and it is difficult to form the rewiring layer 40a and the rewiring layer 40b having fine wiring. On the other hand, when the printed circuit board 30 having the hollow portion in the through hole 31 is used as described above, the conductive portion formed on the front surface 30a and the back surface 30b is separated from the conductive film 31b of the through hole 31. The subsequent wiring layer 32a and wiring layer 32b can be thinned. Therefore, when forming a wiring pattern on the printed circuit board 30, it becomes possible to form a fine wiring pattern and to form the rewiring layer 40a and the rewiring layer 40b having fine wiring.

尚、図１には、プリント基板３０の表面３０ａ及び裏面３０ｂの配線層３２ａ及び配線層３２ｂが樹脂組成物層１０から露出する場合を例示した。このほか、プリント基板３０は、次の図１３に示すように、その裏面３０ｂの配線層３２ｂが樹脂組成物層１０で被覆されるように、樹脂組成物層１０内に設けられてもよい。   FIG. 1 illustrates the case where the wiring layer 32 a and the wiring layer 32 b on the front surface 30 a and the back surface 30 b of the printed board 30 are exposed from the resin composition layer 10. In addition, the printed circuit board 30 may be provided in the resin composition layer 10 so that the wiring layer 32b on the back surface 30b is covered with the resin composition layer 10 as shown in FIG.

図１３は半導体装置の別例を示す図である。図１３には、半導体装置の別例の要部断面を模式的に図示している。
図１３に示す半導体装置１ａは、プリント基板３０の裏面３０ｂの配線層３２ｂが樹脂組成物層１０で被覆されている点で、上記図１に示した半導体装置１と相違する。 FIG. 13 is a diagram illustrating another example of a semiconductor device. FIG. 13 schematically illustrates a cross section of a main part of another example of the semiconductor device.
The semiconductor device 1a shown in FIG. 13 is different from the semiconductor device 1 shown in FIG. 1 in that the wiring layer 32b on the back surface 30b of the printed board 30 is covered with the resin composition layer 10.

このような半導体装置１ａは、上記図４〜図１０に示したのと同様の流れで製造することができる。半導体装置１ａの場合は、図５（Ｂ）のバックグラインド工程でプリント基板３０の裏面３０ｂの配線層３２ｂが露出する前に研磨を停止し、その擬似ウェハ７０に対して再配線層４０ａ及び再配線層４０ｂを形成する。再配線層４０ｂを形成する際は、レーザ加工等でプリント基板３０の配線層３２ｂに通じるビアホール３１ｃを形成し、導電部４１を形成するようにすればよい。尚、プリント基板３０の裏面３０ｂを覆っている樹脂組成物層１０の厚みが比較的薄いため、ビアホール３１ｃの形成にレーザ加工を採用しても、比較的短時間でビアホール３１ｃを形成することが可能である。   Such a semiconductor device 1a can be manufactured in the same flow as shown in FIGS. In the case of the semiconductor device 1a, the polishing is stopped before the wiring layer 32b on the back surface 30b of the printed circuit board 30 is exposed in the back grinding process of FIG. A wiring layer 40b is formed. When forming the rewiring layer 40b, the conductive part 41 may be formed by forming a via hole 31c that communicates with the wiring layer 32b of the printed circuit board 30 by laser processing or the like. In addition, since the thickness of the resin composition layer 10 covering the back surface 30b of the printed circuit board 30 is relatively thin, the via hole 31c can be formed in a relatively short time even if laser processing is employed for forming the via hole 31c. Is possible.

以上の説明では、樹脂組成物層１０内に半導体チップ２０とプリント基板３０を１つずつ含む半導体装置１及び半導体装置１ａを例示したが、樹脂組成物層１０内には、複数の半導体チップが含まれていてもよく、複数のプリント基板が含まれていてもよい。また、樹脂組成物層１０内には、１つ又は２つ以上の半導体チップ及びプリント基板に加え、他の電子部品（例えば、チップコンデンサ等のチップ部品）が含まれていてもよい。   In the above description, the semiconductor device 1 and the semiconductor device 1a each including the semiconductor chip 20 and the printed circuit board 30 in the resin composition layer 10 are illustrated, but a plurality of semiconductor chips are included in the resin composition layer 10. It may be included, and a plurality of printed circuit boards may be included. Further, in the resin composition layer 10, in addition to one or two or more semiconductor chips and a printed board, other electronic components (for example, chip components such as a chip capacitor) may be included.

以上述べたような半導体装置１及び半導体装置１ａは、回路基板（電子部品）に実装することができる。また、半導体装置１及び半導体装置１ａには、別の半導体装置等（電子部品）を実装することができる。   The semiconductor device 1 and the semiconductor device 1a as described above can be mounted on a circuit board (electronic component). Further, another semiconductor device or the like (electronic component) can be mounted on the semiconductor device 1 and the semiconductor device 1a.

図１４は電子装置の一例を示す図である。図１４には、電子装置の一例の要部断面を模式的に図示している。
図１４に示す電子装置１００は、一例として半導体装置１、及び回路基板１１０を有している。半導体装置１には、例えば、その再配線層４０ａの外部接続端子９４ａに、ニッケル９１及び金９２が設けられ、その上にソルダーボール等のバンプ９３が搭載されている。回路基板１１０は、半導体装置１の外部接続端子９４ａに対応する位置に、電極パッド１１１を備えている。半導体装置１は、そのバンプ９３を用いて回路基板１１０の電極パッド１１１に電気的に接続され、回路基板１１０に実装されている。 FIG. 14 illustrates an example of an electronic device. FIG. 14 schematically illustrates a cross section of a main part of an example of the electronic device.
An electronic device 100 illustrated in FIG. 14 includes a semiconductor device 1 and a circuit board 110 as an example. In the semiconductor device 1, for example, nickel 91 and gold 92 are provided on the external connection terminal 94a of the rewiring layer 40a, and a bump 93 such as a solder ball is mounted thereon. The circuit board 110 includes electrode pads 111 at positions corresponding to the external connection terminals 94 a of the semiconductor device 1. The semiconductor device 1 is electrically connected to the electrode pads 111 of the circuit board 110 using the bumps 93 and mounted on the circuit board 110.

更に、図１４に示す電子装置１００は、回路基板１１０上の半導体装置１に実装された別の半導体装置１２０を有している。半導体装置１には、その再配線層４０ｂの外部接続端子９４ｂに、ニッケル９１及び金９２が設けられている。半導体装置１２０は、半導体装置１の外部接続端子９４ｂに対応する位置に、外部接続用のソルダーボール等のバンプ１２１を備えている。半導体装置１２０は、そのバンプ１２１を用いて半導体装置１の外部接続端子９４ｂに電気的に接続され、半導体装置１に実装されている。   Furthermore, the electronic device 100 shown in FIG. 14 has another semiconductor device 120 mounted on the semiconductor device 1 on the circuit board 110. In the semiconductor device 1, nickel 91 and gold 92 are provided on the external connection terminal 94b of the rewiring layer 40b. The semiconductor device 120 includes bumps 121 such as solder balls for external connection at positions corresponding to the external connection terminals 94 b of the semiconductor device 1. The semiconductor device 120 is electrically connected to the external connection terminal 94 b of the semiconductor device 1 using the bumps 121 and is mounted on the semiconductor device 1.

このように半導体装置１は、回路基板１１０に実装され、更に、別の半導体装置１２０が実装されて、電子装置１００に利用することができる。スルーホール３１上に設けられる導電部４１の剥離が抑制可能な信頼性の高い半導体装置１を備えた、信頼性の高い電子装置１００を実現することが可能になる。また、微細な配線を有する半導体装置１が用いられた、高性能の電子装置１００を実現することが可能になる。   As described above, the semiconductor device 1 is mounted on the circuit board 110, and further, another semiconductor device 120 is mounted and can be used for the electronic device 100. It is possible to realize a highly reliable electronic device 100 including the highly reliable semiconductor device 1 capable of suppressing the peeling of the conductive portion 41 provided on the through hole 31. In addition, it is possible to realize a high-performance electronic device 100 using the semiconductor device 1 having fine wiring.

ここでは、半導体装置１を回路基板１１０に実装する場合を例示したが、半導体装置１を別の半導体装置に実装することも可能である。また、ここでは、半導体装置１を備える電子装置１００を例示したが、半導体装置１ａを備える電子装置を実現することも可能である。   Although the case where the semiconductor device 1 is mounted on the circuit board 110 is illustrated here, the semiconductor device 1 can also be mounted on another semiconductor device. Although the electronic device 100 including the semiconductor device 1 is illustrated here, an electronic device including the semiconductor device 1a can also be realized.

以下、半導体装置の一実施例について述べる。
〔実施例〕
ＳＵＳの支持体上に、シリコーン樹脂を主成分とした、膜厚５０μｍの粘着層を積層した。粘着層には、その表面にナノインプリント法で直径２μｍの凹部を高さ０．３μｍの凸部が囲むクレータ状の凹凸部を形成した。この粘着層上に、粘着フィルムを配置した。粘着フィルムには、ポリイミドの基材表面にシリコーン系の粘着剤を形成した、膜厚５０μｍのものを用い、このようなフィルムを、基材側を上記粘着層側に向け、粘着剤側を上方に向けて、粘着層上に配置した。 An embodiment of the semiconductor device will be described below.
〔Example〕
On the SUS support, an adhesive layer having a film thickness of 50 μm composed mainly of silicone resin was laminated. On the surface of the adhesive layer, a crater-like concavo-convex portion in which a concave portion having a diameter of 2 μm was surrounded by a convex portion having a height of 0.3 μm was formed by nanoimprinting. An adhesive film was disposed on the adhesive layer. For the adhesive film, a film having a thickness of 50 μm and having a silicone adhesive formed on the surface of the polyimide substrate is used. With such a film, the substrate side is directed to the adhesive layer side, and the adhesive side is directed upward. It was arranged on the adhesive layer.

このようにして設けた粘着フィルムの粘着剤の上に、厚さ４００μｍの半導体チップを、フリップチップボンダを用い、電極面を粘着フィルム側にして配置した。更に、その粘着フィルムの粘着剤の上に、直径２００μｍのスルーホールを設けた厚さ５００μｍのプリント基板を配置した。粘着フィルム上の半導体チップ及びプリント基板を、金型を用いて樹脂組成物（モールド樹脂）で封止し、その樹脂組成物を硬化して、擬似ウェハを形成した。この封止の際、樹脂組成物は、半導体チップの側面及び背面、プリント基板の側面及び裏面を被覆するように設けられ、更に、プリント基板のスルーホール内にも充填された。   On the adhesive of the adhesive film thus provided, a semiconductor chip having a thickness of 400 μm was placed with the flip-chip bonder and the electrode surface facing the adhesive film. Furthermore, a printed circuit board having a thickness of 500 μm provided with a through hole having a diameter of 200 μm was disposed on the adhesive of the adhesive film. The semiconductor chip and the printed board on the adhesive film were sealed with a resin composition (mold resin) using a mold, and the resin composition was cured to form a pseudo wafer. At the time of this sealing, the resin composition was provided so as to cover the side surface and back surface of the semiconductor chip, the side surface and back surface of the printed circuit board, and was also filled into the through holes of the printed circuit board.

その後、まず、粘着フィルムを擬似ウェハと一体で、支持体上の粘着層から剥離し、次いで、擬似ウェハから粘着フィルムを剥離した。得られた擬似ウェハを、１５０℃、１時間で加熱処理し、樹脂組成物を完全硬化した擬似ウェハを形成した。   Thereafter, the adhesive film was first peeled off from the adhesive layer on the support integrally with the pseudo wafer, and then the adhesive film was peeled off from the pseudo wafer. The obtained pseudo wafer was heat-treated at 150 ° C. for 1 hour to form a pseudo wafer in which the resin composition was completely cured.

続いて、擬似ウェハの、粘着フィルムが剥離された面（半導体チップの電極が露出する面）に、スピンコート法で感光性エポキシワニスを塗布し、プリベーク、露光、現像、キュア、酸素プラズマ処理を行った。これにより、膜厚８μｍの絶縁層で、半導体チップの電極に通じる直径３０μｍの開口部、及びプリント基板のスルーホール上に通じる直径２００μｍの開口部を設けた絶縁層を形成した。次いで、スパッタ法でチタンと銅をそれぞれ０．１μｍと０．３μｍの厚さで形成し、シード層を形成した。その後、配線を形成する領域を開口したパターンのフォトレジストを形成し、先に形成したシード層を用いて銅の電気めっきを行い、ビア及び配線を形成した。電気めっき後、フォトレジストを剥離し、そのフォトレジストで覆われていた部分のシード層を、ウェットエッチング処理とドライエッチング処理で除去した。これにより、擬似ウェハ上に、幅１０μｍの配線を１０μｍピッチで形成した、微細配線を有する再配線層を形成した。   Subsequently, a photosensitive epoxy varnish is applied by spin coating to the surface of the pseudo wafer from which the adhesive film has been peeled (the surface from which the semiconductor chip electrode is exposed), and prebaking, exposure, development, curing, and oxygen plasma treatment are performed. went. As a result, an insulating layer having a thickness of 8 μm and an opening having a diameter of 30 μm leading to the electrode of the semiconductor chip and an opening having a diameter of 200 μm leading to the through hole of the printed board was formed. Next, titanium and copper were formed to a thickness of 0.1 μm and 0.3 μm, respectively, by sputtering, and a seed layer was formed. Thereafter, a photoresist having a pattern in which a region for forming a wiring was opened was formed, and copper was electroplated using the previously formed seed layer to form a via and a wiring. After electroplating, the photoresist was peeled off, and the portion of the seed layer that was covered with the photoresist was removed by wet etching treatment and dry etching treatment. As a result, a rewiring layer having fine wiring, in which wiring having a width of 10 μm was formed at a pitch of 10 μm, was formed on the pseudo wafer.

次いで、擬似ウェハを、反対側から研削装置を用いて厚さ５００μｍまで研削し、プリント基板のスルーホールを露出させた。このようにスルーホールを露出させた面に、上記同様のプロセスにより、絶縁層を形成し、その絶縁層に、半導体チップの電極及びプリント基板のスルーホールに通じるビア、並びに配線を形成して、再配線層を形成した。   Next, the pseudo wafer was ground from the opposite side to a thickness of 500 μm using a grinding device to expose the through hole of the printed circuit board. An insulating layer is formed on the exposed surface of the through hole by the same process as described above, and vias and wirings that lead to the electrode of the semiconductor chip and the through hole of the printed board are formed in the insulating layer. A rewiring layer was formed.

その後、配線を部分的に露出させてソルダーレジストを形成し、露出する配線表面にニッケルと金の表面処理を行い、その上にバンプを形成した。擬似ウェハの両面にこのようにして再配線層を形成した基板を、所定の位置で切断して個片化し、個々の半導体装置（半導体パッケージ）を得た。   Thereafter, a solder resist was formed by partially exposing the wiring, and a surface treatment of nickel and gold was performed on the exposed wiring surface, and a bump was formed thereon. The substrate on which the rewiring layer was formed in this way on both sides of the pseudo wafer was cut at a predetermined position and separated into individual pieces to obtain individual semiconductor devices (semiconductor packages).

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 絶縁性の樹脂組成物の層と、
前記層内に設けられた半導体素子と、
前記層内に設けられ、内壁に導電膜を備えるスルーホールを有し、前記スルーホール内に前記樹脂組成物を含むプリント基板と、
前記層上に設けられ、前記半導体素子又は前記プリント基板に電気的に接続された導電部を有する配線層と
を含むことを特徴とする半導体装置。 Regarding the embodiment described above, the following additional notes are further disclosed.
(Appendix 1) an insulating resin composition layer;
A semiconductor element provided in the layer;
A printed circuit board provided in the layer, having a through hole with a conductive film on an inner wall, and containing the resin composition in the through hole;
And a wiring layer having a conductive portion provided on the layer and electrically connected to the semiconductor element or the printed board.

（付記２） 前記導電部は、前記スルーホール上に設けられていることを特徴とする付記１に記載の半導体装置。
（付記３） 前記配線層は、
前記層の第１面上に設けられた第１配線層と、
前記層の、前記第１面と反対側の第２面上に設けられた第２配線層と
を含むことを特徴とする付記１又は２に記載の半導体装置。 (Additional remark 2) The said electroconductive part is provided on the said through hole, The semiconductor device of Additional remark 1 characterized by the above-mentioned.
(Appendix 3) The wiring layer is
A first wiring layer provided on the first surface of the layer;
The semiconductor device according to appendix 1 or 2, further comprising: a second wiring layer provided on a second surface of the layer opposite to the first surface.

（付記４） 前記樹脂組成物は、樹脂と、前記スルーホールの中空部の径よりも小さいフィラーとを含むことを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記５） 前記樹脂組成物の熱膨張率が、前記配線層の熱膨張率よりも低いことを特徴とする付記１乃至４のいずれかに記載の半導体装置。 (Additional remark 4) The said resin composition contains resin and a filler smaller than the diameter of the hollow part of the said through hole, The semiconductor device in any one of Additional remark 1 thru | or 3 characterized by the above-mentioned.
(Supplementary note 5) The semiconductor device according to any one of supplementary notes 1 to 4, wherein the thermal expansion coefficient of the resin composition is lower than the thermal expansion coefficient of the wiring layer.

（付記６） 支持体上に、半導体素子及び、内壁に導電膜を備える中空のスルーホールを有するプリント基板を設ける工程と、
前記半導体素子及び前記プリント基板が設けられた前記支持体上に絶縁性の樹脂組成物を設け、前記半導体素子及び前記プリント基板が前記樹脂組成物の層内に含まれ、前記スルーホール内に前記樹脂組成物が含まれる基板を形成する工程と、
前記基板を前記支持体から分離する工程と、
前記支持体から分離された前記基板上に、前記半導体素子又は前記プリント基板に電気的に接続された導電部を有する配線層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 (Additional remark 6) The process of providing the printed circuit board which has a hollow through hole provided with a semiconductor element and an electrically conductive film in an inner wall on a support body,
An insulating resin composition is provided on the support on which the semiconductor element and the printed board are provided, and the semiconductor element and the printed board are included in the layer of the resin composition, and the through hole has the Forming a substrate containing the resin composition;
Separating the substrate from the support;
Forming a wiring layer having a conductive portion electrically connected to the semiconductor element or the printed circuit board on the substrate separated from the support.

（付記７） 前記配線層を形成する工程は、前記スルーホール上に前記導電部を設ける工程を含むことを特徴とする付記６に記載の半導体装置の製造方法。
（付記８） 前記配線層を形成する工程は、
前記基板の、前記支持体が分離された第１面上に、第１配線層を形成する工程と、
前記基板の、前記第１面と反対側の第２面上に、第２配線層を形成する工程と
を含むことを特徴とする付記６又は７に記載の半導体装置の製造方法。 (Additional remark 7) The process of forming the said wiring layer includes the process of providing the said electroconductive part on the said through hole, The manufacturing method of the semiconductor device of Additional remark 6 characterized by the above-mentioned.
(Appendix 8) The step of forming the wiring layer includes
Forming a first wiring layer on the first surface of the substrate from which the support is separated;
The method of manufacturing a semiconductor device according to appendix 6 or 7, further comprising: forming a second wiring layer on a second surface of the substrate opposite to the first surface.

（付記９） 前記第２配線層を形成する工程の前に、前記第２面を研磨する工程を更に含み、研磨された前記第２面上に前記第２配線層を形成することを特徴とする付記８に記載の半導体装置の製造方法。   (Supplementary Note 9) The method further includes a step of polishing the second surface before the step of forming the second wiring layer, wherein the second wiring layer is formed on the polished second surface. The manufacturing method of the semiconductor device according to appendix 8.

（付記１０） 前記配線層を形成する工程の後に、前記半導体素子及び前記プリント基板を含む領域の周囲で前記樹脂組成物の層及び前記配線層を切断する工程を更に含むことを特徴とする付記６乃至９のいずれかに記載の半導体装置の製造方法。   (Additional remark 10) After the process of forming the said wiring layer, it further includes the process of cut | disconnecting the layer of the said resin composition and the said wiring layer around the area | region containing the said semiconductor element and the said printed circuit board. A method for manufacturing a semiconductor device according to any one of 6 to 9.

（付記１１） 電子部品と、
前記電子部品に実装された第１半導体装置と
を含み、
前記第１半導体装置は、
絶縁性の樹脂組成物の層と、
前記層内に設けられた半導体素子と、
前記層内に設けられ、内壁に導電膜を備えるスルーホールを有し、前記スルーホール内に前記樹脂組成物を含むプリント基板と、
前記層上に設けられ、前記半導体素子又は前記プリント基板に電気的に接続された導電部を有する配線層と
を含むことを特徴とする電子装置。 (Supplementary note 11) Electronic components,
A first semiconductor device mounted on the electronic component,
The first semiconductor device includes:
A layer of an insulating resin composition;
A semiconductor element provided in the layer;
A printed circuit board provided in the layer, having a through hole with a conductive film on an inner wall, and containing the resin composition in the through hole;
An electronic device comprising: a wiring layer provided on the layer and having a conductive portion electrically connected to the semiconductor element or the printed board.

（付記１２） 前記導電部は、前記スルーホール上に設けられていることを特徴とする付記１１に記載の電子装置。
（付記１３） 前記第１半導体装置に実装された第２半導体装置を更に含むことを特徴とする付記１１又は１２に記載の電子装置。 (Additional remark 12) The said electroconductive part is provided on the said through hole, The electronic device of Additional remark 11 characterized by the above-mentioned.
(Additional remark 13) The electronic device of Additional remark 11 or 12 further including the 2nd semiconductor device mounted in the said 1st semiconductor device.

（付記１４） 第１半導体装置を準備する工程と、
前記第１半導体装置を電子部品に実装する工程と
を有し、
前記第１半導体装置は、
絶縁性の樹脂組成物の層と、
前記層内に設けられた半導体素子と、
前記層内に設けられ、内壁に導電膜を備えるスルーホールを有し、前記スルーホール内に前記樹脂組成物を含むプリント基板と、
前記層上に設けられ、前記半導体素子又は前記プリント基板に電気的に接続された導電部を有する配線層と
を含むことを特徴とする電子装置の製造方法。 (Supplementary Note 14) A step of preparing a first semiconductor device;
Mounting the first semiconductor device on an electronic component,
The first semiconductor device includes:
A layer of an insulating resin composition;
A semiconductor element provided in the layer;
A printed circuit board provided in the layer, having a through hole with a conductive film on an inner wall, and containing the resin composition in the through hole;
And a wiring layer having a conductive portion provided on the layer and electrically connected to the semiconductor element or the printed circuit board.

（付記１５） 前記第１半導体装置に第２半導体装置を実装する工程を更に含むことを特徴とする付記１４に記載の電子装置。   (Supplementary note 15) The electronic device according to supplementary note 14, further comprising a step of mounting a second semiconductor device on the first semiconductor device.

１，１ａ，１Ａ，１２０ 半導体装置
１０ 樹脂組成物層
１０ａ，３０ａ 表面
１０ｂ，３０ｂ 裏面
１１ 樹脂組成物
２０ 半導体チップ
２０ａ 電極面
２０ｂ 背面
２０ｃ，３０ｃ 側面
２１ 電極
３０，３０Ａａ，３０Ａ プリント基板
３１ スルーホール
３１ａ 貫通孔
３１ｂ，３１Ａ 導電膜
３１ｃ ビアホール
３２ａ，３２ｂ 配線層
３３Ａ 穴埋め材
３４Ａ 蓋めっき層
４０ａ，４０ｂ 再配線層
４１，４１ａ，４１ｂ 導電部
４１ｃ，４１ｅ シード層
４１ｄ，４１ｆ めっき層
４２ 絶縁部
４２ａ，４２ｂ 絶縁膜
４２ａａ，４２ｂａ 開口部
５０ 支持体
６０，６３ 粘着フィルム
６１，６２ 粘着層
６１ａ 凹凸部
６１ａａ 凸部
６１ａｂ 凹部
６３ａ，６３ｂ 端部
７０ 擬似ウェハ
８１，８２ レジストパターン
９０ 保護膜
９１ ニッケル
９２ 金
９３，１２１ バンプ
９４ａ，９４ｂ 外部接続端子
１００ 電子装置
１１０ 回路基板
１１１ 電極パッド 1, 1a, 1A, 120 Semiconductor device 10 Resin composition layer 10a, 30a Front surface 10b, 30b Back surface 11 Resin composition 20 Semiconductor chip 20a Electrode surface 20b Rear surface 20c, 30c Side surface 21 Electrode 30, 30Aa, 30A Printed circuit board 31 Through hole 31a Through hole 31b, 31A Conductive film 31c Via hole 32a, 32b Wiring layer 33A Filler 34A Cover plating layer 40a, 40b Redistribution layer 41, 41a, 41b Conductive part 41c, 41e Seed layer 41d, 41f Plating layer 42 Insulating part 42a, 42b Insulating film 42aa, 42ba Opening 50 Support 60, 63 Adhesive film 61, 62 Adhesive layer 61a Convex part 61aa Convex part 61ab Concave part 63a, 63b End part 70 Pseudo wafer 81, 82 Resist pattern 90 Protective film 91 Nicke 92 Gold 93,121 bumps 94a, 94b external connection terminal 100 electronic device 110 circuit board 111 electrode pads

Claims (8)

絶縁性の樹脂組成物の層と、
前記層内に設けられた半導体素子と、
前記層内に設けられ、内壁に導電膜を備えるスルーホールを有し、前記スルーホール内に前記樹脂組成物を含むプリント基板と、
前記層上に設けられ、前記半導体素子又は前記プリント基板に電気的に接続された導電部を有する配線層と
を含むことを特徴とする半導体装置。 A layer of an insulating resin composition;
A semiconductor element provided in the layer;
A printed circuit board provided in the layer, having a through hole with a conductive film on an inner wall, and containing the resin composition in the through hole;
And a wiring layer having a conductive portion provided on the layer and electrically connected to the semiconductor element or the printed board. 前記導電部は、前記スルーホール上に設けられていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the conductive portion is provided on the through hole. 前記配線層は、
前記層の第１面上に設けられた第１配線層と、
前記層の、前記第１面と反対側の第２面上に設けられた第２配線層と
を含むことを特徴とする請求項１又は２に記載の半導体装置。 The wiring layer is
A first wiring layer provided on the first surface of the layer;
The semiconductor device according to claim 1, further comprising: a second wiring layer provided on a second surface of the layer opposite to the first surface. 前記樹脂組成物は、樹脂と、前記スルーホールの中空部の径よりも小さいフィラーとを含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the resin composition includes a resin and a filler smaller than a diameter of a hollow portion of the through hole. 支持体上に、半導体素子及び、内壁に導電膜を備える中空のスルーホールを有するプリント基板を設ける工程と、
前記半導体素子及び前記プリント基板が設けられた前記支持体上に絶縁性の樹脂組成物を設け、前記半導体素子及び前記プリント基板が前記樹脂組成物の層内に含まれ、前記スルーホール内に前記樹脂組成物が含まれる基板を形成する工程と、
前記基板を前記支持体から分離する工程と、
前記支持体から分離された前記基板上に、前記半導体素子又は前記プリント基板に電気的に接続された導電部を有する配線層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 On the support, a step of providing a semiconductor element and a printed board having a hollow through hole with a conductive film on the inner wall;
An insulating resin composition is provided on the support on which the semiconductor element and the printed board are provided, and the semiconductor element and the printed board are included in the layer of the resin composition, and the through hole has the Forming a substrate containing the resin composition;
Separating the substrate from the support;
Forming a wiring layer having a conductive portion electrically connected to the semiconductor element or the printed circuit board on the substrate separated from the support. 電子部品と、
前記電子部品に実装された第１半導体装置と
を含み、
前記第１半導体装置は、
絶縁性の樹脂組成物の層と、
前記層内に設けられた半導体素子と、
前記層内に設けられ、内壁に導電膜を備えるスルーホールを有し、前記スルーホール内に前記樹脂組成物を含むプリント基板と、
前記層上に設けられ、前記半導体素子又は前記プリント基板に電気的に接続された導電部を有する配線層と
を含むことを特徴とする電子装置。 Electronic components,
A first semiconductor device mounted on the electronic component,
The first semiconductor device includes:
A layer of an insulating resin composition;
A semiconductor element provided in the layer;
A printed circuit board provided in the layer, having a through hole with a conductive film on an inner wall, and containing the resin composition in the through hole;
An electronic device comprising: a wiring layer provided on the layer and having a conductive portion electrically connected to the semiconductor element or the printed board. 前記第１半導体装置に実装された第２半導体装置を更に含むことを特徴とする請求項６に記載の電子装置。   The electronic device according to claim 6, further comprising a second semiconductor device mounted on the first semiconductor device. 半導体装置を準備する工程と、
前記半導体装置を電子部品に実装する工程と
を有し、
前記半導体装置は、
絶縁性の樹脂組成物の層と、
前記層内に設けられた半導体素子と、
前記層内に設けられ、内壁に導電膜を備えるスルーホールを有し、前記スルーホール内に前記樹脂組成物を含むプリント基板と、
前記層上に設けられ、前記半導体素子又は前記プリント基板に電気的に接続された導電部を有する配線層と
を含むことを特徴とする電子装置の製造方法。 A step of preparing a semiconductor device;
Mounting the semiconductor device on an electronic component,
The semiconductor device includes:
A layer of an insulating resin composition;
A semiconductor element provided in the layer;
A printed circuit board provided in the layer, having a through hole with a conductive film on an inner wall, and containing the resin composition in the through hole;
And a wiring layer having a conductive portion provided on the layer and electrically connected to the semiconductor element or the printed circuit board.
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