JP2014063917A - 化合物半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】閾値電圧の温度依存性及びフラットバンド電圧の温度依存性を大幅に低減して、閾値電圧及びフラットバンド電圧を確実に安定化し、信頼性の高いノーマリ・オフで高耐圧の化合物半導体装置を実現する。
【解決手段】ＧａＮからなる電子走行層３と、電子走行層３の上方でゲート絶縁膜４を介して形成されたゲート電極８とを含み、電子走行層３は、ゲート電極８の下方に位置する部分において、第１の極性面となるGa-faceのＧａＮ層３ａと、第１の極性面と分極電荷が逆性の第２の極性面となるN-faceのＧａＮ層３ｂとが交互に設けられる。
【選択図】図６

Description

本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
特開２０１０−２６３０１１号公報
O. Ambacher, J. Smart, J. R. Shealy, N. G. Weimann, K. Chu, M. Murphy, W. J. Schaff, and L. F. Eastman, R. Dimitrov, L. Wittmer, and M. Stutzmann, W. Rieger and J. Hilsenbeck Journal.of Applied. Physics. 85, 3222 (1999) K. Matocha, T. P. Chow and R. J. Gutmann IEEE ELECTRON DEVICE LETTERS, p79 VOL. 23(2002)
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、チャネルに多数の電子が存在するため、ゲート電圧のオフ時にもチャネルに電流が流れる、いわゆるノーマリ・オン動作となる。この電流を遮断するためには、ゲート電極に負の電圧を印加する必要がある。高耐圧電力デバイスとしてＧａＮ・ＨＥＭＴを適用するには、フェイルセーフの観点から、ゲート電圧のオフ時にはチャネルに電流が流れない、いわゆるノーマリ・オフ動作が必要である。
ノーマリ・オフ動作が可能なＧａＮ・ＨＥＭＴとして、電子走行層にＧａＮを用い、その上にゲート絶縁膜を介してゲート電極を形成した、ＭＯＳ型のＧａＮ・ＨＥＭＴが開発されている。ＧａＮ・ＨＥＭＴでは、表面（上面）がｃ面（０００１）となるＧａ面（Ga-Face）のＧａＮを電子走行層として形成するのが一般的である。この場合、電子走行層のゲート絶縁膜との界面近傍には、負の自発分極電荷が生じる。この自発分極電荷は、温度の増加と共に大幅に変化する。従来のＧａＮ・ＨＥＭＴでは、閾値電圧の温度依存性が大きいことが問題となっている。
従来のＧａＮ・ＭＯＳダイオードを例に採り、そのＣ−Ｖ特性を図１（ａ）に、そのフラットバンド電圧と温度の関係（Measured Ｖfb）、及び理論曲線（Ideal Ｖfb）を図１（ｂ）にそれぞれ示す。
図１（ａ）のように、温度が高くなるほど、Ｃ−Ｖ曲線が右側へシフトすることが判る。このことは、温度が高くなるにつれて、負の自発分極電荷が増加することを意味している。
図１（ｂ）のように、理論上ではフラットバンド電圧の温度依存性は非常に小さいが、負の自発分極電荷の温度依存性により、フラットバンド電圧の温度依存性が非常に大きくなることが問題となっている。
本発明は、上記の課題に鑑みてなされたものであり、閾値電圧の温度依存性及びフラットバンド電圧の温度依存性を大幅に低減して、閾値電圧及びフラットバンド電圧を確実に安定化し、信頼性の高いノーマリ・オフで高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、化合物半導体からなる電子走行層と、前記電子走行層の上方で絶縁膜を介して形成された電極とを含み、前記電子走行層は、前記電極の下方に位置する部分において、第１の極性面となる第１の化合物半導体と、前記第１の極性面と分極電荷が逆性の第２の極性面となる第２の化合物半導体とが交互に設けられる。
化合物半導体装置の製造方法の一態様は、化合物半導体からなる電子走行層を形成する工程と、前記電子走行層の上方に絶縁膜を介して電極を形成する工程とを含み、前記電子走行層は、前記電極下に位置する部分において、第１の極性面となる第１の化合物半導体と、前記第１の極性面と分極電荷が逆性の第２の極性面となる第２の化合物半導体とが交互に設けられる。
上記の諸態様によれば、閾値電圧の温度依存性及びフラットバンド電圧の温度依存性を大幅に低減して、閾値電圧及びフラットバンド電圧を確実に安定化し、信頼性の高いノーマリ・オフで高耐圧の化合物半導体装置が実現する。
従来のＧａＮ・ＭＯＳダイオードにおける特性を示す図である。 第１の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図３に引き続き、第１の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第１の実施形態によるＧａＮ・ＨＥＭＴの製造方法を示す概略平面図である。 第１の実施形態によるＧａＮ・ＨＥＭＴにおけるゲート電極の下方の部位を拡大して示す概略断面図である。 ゲート電極の下方部位に存するGa-FaceのＧａＮ層及びN-FaceのＧａＮ層の各幅を変えた場合について、自発分極電荷の中和作用の有無をシミュレーションにより調べた結果を示す特性図である。 図７のシミュレーションで求めたＣ−Ｖ特性を示す図である。 第１の実施形態によるＧａＮ・ＨＥＭＴにおける閾値電圧及びフラットバンド電圧の温度依存性について、従来構造との比較に基づいて調べた結果を示す特性図である。 第２の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１０に引き続き、第２の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１１に引き続き、第２の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第２の実施形態によるＧａＮ・ＨＥＭＴの製造方法を示す概略平面図である。 第２の実施形態によるＧａＮ・ＨＥＭＴにおけるゲート電極の下方の部位を拡大して示す概略断面図である。 第２の実施形態によるＧａＮ・ＨＥＭＴにおける閾値電圧及びフラットバンド電圧の温度依存性について、従来構造との比較に基づいて調べた結果を示す特性図である。 第３の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１６に引き続き、第３の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１７に引き続き、第３の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第３の実施形態によるＧａＮ・ＨＥＭＴの製造方法を示す概略平面図である。 第３の実施形態によるＧａＮ・ＨＥＭＴにおける閾値電圧及びフラットバンド電圧の温度依存性について、従来構造との比較に基づいて調べた結果を示す特性図である。 第４の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２１に引き続き、第４の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２２に引き続き、第４の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第４の実施形態によるＧａＮ・ＨＥＭＴの製造方法を示す概略平面図である。 第４の実施形態によるＧａＮ・ＨＥＭＴにおける閾値電圧及びフラットバンド電圧の温度依存性について、従来構造との比較に基づいて調べた結果を示す特性図である。 第５の実施形態による電源装置の概略構成を示す結線図である。 第６の実施形態による高周波増幅器の概略構成を示す結線図である。
（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＧａＮ・ＨＥＭＴを開示する。
図２〜図４は、第１の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図５は、（ａ）が図２（ｃ）に、（ｂ）が図４（ｂ）に対応する概略平面図である。
先ず、図２（ａ）に示すように、Ｓｉ基板１上にバッファ層２を形成する。
成長用基板として、例えばＳｉ基板１を用意する。Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。基板の導電性としては、半絶縁性、導電性を問わない。
Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、ＡｌＮを１０ｎｍ〜１００ｎｍ程度の厚みに成長する。ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。これにより、バッファ層２が形成される。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。バッファ層２としては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
続いて、図２（ｂ）に示すように、バッファ層２に溝２ａを形成する。
詳細には、バッファ層２におけるN-faceのＧａＮ層の成長予定位置、ここでは長手方向が後述するゲート電極の長手方向（ゲート幅方向）と略平行となるストライプ状に、所定間隔に複数（図示の例では２本）の溝２ａを形成する。溝２ａの幅は０．１μｍ程度以下に規定する。N-faceとは、表面（上面）がｃ−面（０００−１）となるＮ面を意味する。ここで、「ｃ−」、「−１」はそれぞれｃ上及び１上に−を付記したものと同義とする。溝２ａを形成するには、バッファ層２上にレジストを塗布し、レジストをリソグラフィーにより加工してレジストマスクを形成する。このレジストマスクを用いてバッファ層２をドライエッチングする。以上により、バッファ層２に、底面にＳｉ基板１の表面が露出する溝２ａが形成される。
続いて、図２（ｃ）及び図５（ａ）に示すように、バッファ層２上に電子走行層３を形成する。図５（ａ）の破線Ｉ−Ｉ'による断面が図２（ｃ）に対応する。
詳細には、バッファ層２上に、ＭＯＶＰＥ法により、ＧａＮを１μｍ程度の厚みに成長する。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。これにより、電子走行層３が形成される。ＭＯＶＰＥ法の代わりにＭＢＥ法等を用いても良い。
ＧａＮは、バッファ層２のＡｌＮ上ではGa-faceに、Ｓｉ等の上ではN-faceに成長する。本実施形態では、バッファ層２上にはGa-faceのＧａＮが、バッファ層２の溝２ａの底面に露出するＳｉ基板１上ではN-faceのＧａＮがそれぞれ成長する。Ga-faceのＧａＮは、バッファ層２上で１μｍ程度の厚みに成長する。Ga-faceのＧａＮは、隣り合う溝２ａ間の領域では、ゲート幅方向と略平行となる、幅が０．１μｍ以下のストライプ状に成長する。N-faceのＧａＮは、溝２ａ内を埋め込み、上方に１μｍ程度の厚みでゲート幅方向と略平行となる、幅が０．１μｍ以下のストライプ状に成長する。以上のように、Ga-faceのＧａＮ層３ａ及びN-faceのＧａＮ層３ｂが成長し、電子走行層３が自己組織的に形成される。
バッファ層２及び電子走行層３から、化合物半導体積層構造１０が構成される。
続いて、図３（ａ）に示すように、ゲート絶縁膜４を形成する。
詳細には、電子走行層３上に絶縁材料として例えばＳｉＯ2を堆積する。ＳｉＯ2は、例えばＣＶＤ法により膜厚４０ｎｍ程度に堆積する。ＳｉＯ2をリソグラフィー及びドライエッチングで加工し、ゲート電極の形成予定位置に残す。これにより、ゲート絶縁膜４が形成される。
なお、ＳｉＯ2の代わりに、ＳｉＮや、Ａｌ2Ｏ3、Ａｌの窒化物又は酸窒化物等を堆積するようにしても良い。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図３（ｂ）に示すように、電子走行層３に不純物拡散層５ａ，５ｂを形成する。
詳細には、電子走行層３におけるゲート絶縁膜４の両側のソース電極及びドレイン電極の形成予定位置に、ｎ型不純物、ここではシリコン(Ｓｉ)を１×１０20／ｃｍ3以上にイオン注入する。これにより、電子走行層３に不純物拡散層５ａ，５ｂが形成される。
続いて、素子分離構造を形成する。
詳細には、化合物半導体積層構造１０の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造１０及びＳｉ基板１の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体積層構造１０上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造１０のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図３（ｃ）に示すように、ソース電極６及びドレイン電極７を形成する。
詳細には、先ず、ゲート絶縁膜４上を含む電子走行層３の表面にレジストを塗布し、レジストにリソグラフィーにより不純物拡散層５ａ，５ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、不純物拡散層５ａ，５ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを不純物拡散層５ａ，５ｂとオーミックコンタクトさせる。Ｔｉ／Ａｌの不純物拡散層５ａ，５ｂとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、不純物拡散層５ａ，５ｂ上にソース電極６及びドレイン電極７が形成される。
続いて、図４（ａ）に示すように、ゲート電極８を形成する。
詳細には、先ず、ゲート絶縁膜４上、ソース電極６上、及びドレイン電極７上を含む電子走行層３の表面にレジストを塗布し、レジストにリソグラフィーによりゲート絶縁膜４を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜４を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜４上にゲート電極８が形成される。
続いて、図４（ｂ）及び図５（ｂ）に示すように、保護膜９を形成する。図５（ｂ）では、ゲート絶縁膜及びゲート電極の図示を省略する。図５（ｂ）の破線Ｉ−Ｉ'による断面が図４（ｂ）に対応する。
詳細には、先ず、ソース電極６とゲート電極８との間、及びドレイン電極７とゲート電極８との間を埋め込むように、全面に絶縁物、例えばＳｉＯ2をＣＶＤ法等により堆積する。
ＳｉＯ2をリソグラフィー及びドライエッチングにより加工し、ソース電極６とゲート電極８との間、及びドレイン電極７とゲート電極８との間に残存させる。以上により、ソース電極６とゲート電極８との間、及びドレイン電極７とゲート電極８との間を埋め込む保護膜９が形成される。
本実施形態では、図５（ｂ）のように、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとが交互に並列する方向（交互方向）Ａ１と、ソース電極６とドレイン電極７との間で電子走行層３に流れる電流の方向Ａ２とが略平行となる。
しかる後、ソース電極６、ドレイン電極７、ゲート電極８と接続される配線の形成等の諸工程を経て、本実施形態によるＧａＮ・ＨＥＭＴが形成される。
図６は、本実施形態のＧａＮ・ＨＥＭＴにおけるゲート電極の下方の部位を拡大して示す概略断面図であり、図５（ｂ）の破線Ｉ−Ｉ'に沿った断面に対応する。
本実施形態のＧａＮ・ＨＥＭＴでは、図６のように、ゲート電極８の下方部位（ゲート絶縁膜４の直下部分）に、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとが交互に多層形成されている。ＧａＮの自発分極により、Ga-FaceのＧａＮ層３ａの表面近傍では負の自発分極電荷が存在し、N-FaceのＧａＮ層３ｂの表面近傍では負の自発分極電荷とは逆性である正の自発分極電荷が存在する。これにより、ゲート絶縁膜４の直下部分の全体としてみれば、ＧａＮの自発分極電荷が略平均化されて中和する。この場合、温度が変化しても、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとで生じる自発分極電荷の変化量は略同一である。そのため、自発分極電荷の中和により、ＧａＮ・ＨＥＭＴにおける閾値電圧の温度依存性及びフラットバンド電圧の温度依存性が解消される。
本実施形態のＧａＮ・ＨＥＭＴでは、ゲート電圧のオフ時において、ゲート絶縁膜４下の自発分極電荷が中和されるため、ドレイン電圧を印加しても電流は流れず、トランジスタがオフ状態となってノーマリ・オフが実現する。
一方、ゲート電極８に正電圧を印加すると、電子走行層３のゲート絶縁膜４との界面近傍に２次元電子ガス（２ＤＥＧ）が蓄積され、ドレイン電圧の印加により電流が流れ、トランジスタがオン状態となる。
本実施形態におけるゲート電極下の自発分極電荷の中和作用について、詳細に調べた結果について説明する。
図５（ｂ）において、ゲート電極の下方部位に存するGa-FaceのＧａＮ層３ａ及びN-FaceのＧａＮ層３ｂの各幅Ｌを変えた場合について、自発分極電荷の中和作用の有無をシミュレーション（ＴＡＣＤ計算）により調べた。シミュレーションでは、電極金属／Ａｌ2Ｏ3／ｎ−ＧａＮの構造を用いた。Ａｌ2Ｏ3の厚みを４０ｎｍ、ｎ−ＧａＮのｎ型不純物ドープ濃度を１×１０15／ｃｍ3に設定した。自発分極電荷を、１×１０12／ｃｍ3の正及び負の固定電荷としてＡｌ2Ｏ3／ＧａＮ界面に設定した。金属電極を、Ｔｉ(仕事関数４．２５ｅＶ)で設定した。
シミュレーション結果を図７に示す。自発分極電荷がない場合（従来の場合）を（ａ）に、上記の幅Ｌを１μｍ、０．２μｍ、０．１μｍとした場合をそれぞれ（ｂ），（ｃ），（ｄ）に示す。
（ｂ）では電子密度は不均一であり、（ｃ）では電子密度は未だ十分に均一であるとは言えない。（ｄ）では、電子密度は略均一となっている。以上より、幅Ｌを０．１μｍ以下とすることにより、電子密度の十分な均一性が得られるものと評価することができる。
上記のシミュレーションで求めたＣ−Ｖ特性を図８に示す。
図８により、Ga-FaceのＧａＮ層３ａ及びN-FaceのＧａＮ層３ｂの各幅Ｌが１μｍである場合には、Ｃ−Ｖ曲線の右から左への立ち下がりは２段階となる。そのため、Ｃ−Ｖ曲線では２回空乏状態へ変化し、電荷は中和していないと考えられる。一方、幅Ｌが狭くなることにより、Ｃ−Ｖ特性が自発分極電荷の無い場合の特性に近づく結果となる。従って、幅Ｌを０．１μｍ以下にすることで、自発分極電荷は中和することが計算結果より判明した。本実施形態では、幅Ｌを０．１μｍ以下とした電子走行層を例示している。
本実施形態によるＧａＮ・ＨＥＭＴにおける閾値電圧及びフラットバンド電圧の温度依存性について、従来構造との比較に基づいて調べた結果を図９に示す。従来構造では、Ga-FaceのＧａＮのみで電子走行層を形成している。
図９に示すように、電子走行層を本実施形態による構造として自発分極電荷を中和させることにより、ＧａＮ・ＨＥＭＴの閾値電圧及びフラットバンド電圧の温度依存性が、従来構造に比して８０％〜９０％低減することが確認された。
以上説明したように、本実施形態によれば、閾値電圧の温度依存性及びフラットバンド電圧の温度依存性を大幅に低減して、閾値電圧及びフラットバンド電圧を確実に安定化し、信頼性の高いノーマリ・オフで高耐圧のＧａＮ・ＨＥＭＴが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態と同様にＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、電子走行層の構造が異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１０〜図１２は、第２の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図１３は、（ａ）が図１０（ｃ）に、（ｂ）が図１２（ｂ）に対応する概略平面図である。
先ず、図１０（ａ）に示すように、Ｓｉ基板１上にバッファ層２を形成する。
Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、ＡｌＮを１０ｎｍ〜１００ｎｍ程度の厚みに成長する。ＡｌＮの成長条件としては、原料ガスとしてＴＭＡｌガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。これにより、バッファ層２が形成される。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。バッファ層２としては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
続いて、図１０（ｂ）に示すように、バッファ層２に溝２ｂを形成する。
詳細には、バッファ層２におけるN-faceのＧａＮ層の成長予定位置、ここでは長手方向が後述するゲート電極の長手方向（ゲート幅方向）と略直交するストライプ状に、所定間隔に複数（図示の例では２本）の溝２ｂを形成する。溝２ｂの幅は０．１μｍ程度以下に規定する。溝２ｂを形成するには、バッファ層２上にレジストを塗布し、レジストをリソグラフィーにより加工してレジストマスクを形成する。このレジストマスクを用いてバッファ層２をドライエッチングする。以上により、バッファ層２に、底面にＳｉ基板１の表面が露出する溝２ｂが形成される。
続いて、図１０（ｃ）及び図１３（ａ）に示すように、バッファ層２上に電子走行層３を形成する。図１３（ａ）の破線Ｉ−Ｉ'による断面が図１０（ｃ）に対応する。
詳細には、バッファ層２上に、ＭＯＶＰＥ法により、ＧａＮを１μｍ程度の厚みに成長する。ＧａＮの成長条件としては、原料ガスとしてＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。これにより、電子走行層３が形成される。ＭＯＶＰＥ法の代わりにＭＢＥ法等を用いても良い。
ＧａＮは、バッファ層２のＡｌＮ上ではGa-faceに、Ｓｉ等の上ではN-faceに成長する。本実施形態では、バッファ層２上にはGa-faceのＧａＮが、バッファ層２の溝２ｂの底面に露出するＳｉ基板１上ではN-faceのＧａＮがそれぞれ成長する。Ga-faceのＧａＮは、バッファ層２上で１μｍ程度の厚みに成長する。Ga-faceのＧａＮは、隣り合う溝２ｂ間の領域では、ゲート幅方向と略直交する、幅が０．１μｍ以下のストライプ状に成長する。N-faceのＧａＮは、溝２ｂ内を埋め込み、上方に１μｍ程度の厚みでゲート幅方向と略直交する、幅が０．１μｍ以下のストライプ状に成長する。以上のように、Ga-faceのＧａＮ層３ａ及びN-faceのＧａＮ層３ｂが成長し、電子走行層３が自己組織的に形成される。
バッファ層２及び電子走行層３から、化合物半導体積層構造１０が構成される。
続いて、図１１（ａ）に示すように、ゲート絶縁膜４を形成する。
詳細には、電子走行層３上に絶縁材料として例えばＳｉＯ2を堆積する。ＳｉＯ2は、例えばＣＶＤ法により膜厚４０ｎｍ程度に堆積する。ＳｉＯ2をリソグラフィー及びドライエッチングで加工し、ゲート電極の形成予定位置に残す。これにより、ゲート絶縁膜４が形成される。
なお、ＳｉＯ2の代わりに、ＳｉＮや、Ａｌ2Ｏ3、Ａｌの窒化物又は酸窒化物等を堆積するようにしても良い。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図１１（ｂ）に示すように、電子走行層３に不純物拡散層５ａ，５ｂを形成する。
詳細には、電子走行層３におけるゲート絶縁膜４の両側のソース電極及びドレイン電極の形成予定位置に、ｎ型不純物、ここではシリコン(Ｓｉ)を１×１０20／ｃｍ3以上にイオン注入する。これにより、電子走行層３に不純物拡散層５ａ，５ｂが形成される。
続いて、素子分離構造を形成する。
詳細には、化合物半導体積層構造１０の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造１０及びＳｉ基板１の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体積層構造１０上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ法を用いて行っても良い。このとき、化合物半導体積層構造１０のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図１１（ｃ）に示すように、ソース電極６及びドレイン電極７を形成する。
詳細には、先ず、ゲート絶縁膜４上を含む電子走行層３の表面にレジストを塗布し、レジストにリソグラフィーにより不純物拡散層５ａ，５ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、不純物拡散層５ａ，５ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを不純物拡散層５ａ，５ｂとオーミックコンタクトさせる。Ｔｉ／Ａｌの不純物拡散層５ａ，５ｂとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、不純物拡散層５ａ，５ｂ上にソース電極６及びドレイン電極７が形成される。
続いて、図１２（ａ）に示すように、ゲート電極８を形成する。
詳細には、先ず、ゲート絶縁膜４上、ソース電極６上、及びドレイン電極７上を含む電子走行層３の表面にレジストを塗布し、レジストにリソグラフィーによりゲート絶縁膜４を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜４を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜４上にゲート電極８が形成される。
続いて、図１２（ｂ）及び図１３（ｂ）に示すように、保護膜９を形成する。図１３（ｂ）では、ゲート絶縁膜及びゲート電極の図示を省略する。図１３（ｂ）の破線Ｉ−Ｉ'による断面が図１２（ｂ）に対応する。
詳細には、先ず、ソース電極６とゲート電極８との間、及びドレイン電極７とゲート電極８との間を埋め込むように、全面に絶縁物、例えばＳｉＯ2をＣＶＤ法等により堆積する。
ＳｉＯ2をリソグラフィー及びドライエッチングにより加工し、ソース電極６とゲート電極８との間、及びドレイン電極７とゲート電極８との間に残存させる。以上により、ソース電極６とゲート電極８との間、及びドレイン電極７とゲート電極８との間を埋め込む保護膜９が形成される。
本実施形態では、図１３（ｂ）のように、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとが交互に並列する方向（交互方向）Ａ１と、ソース電極６とドレイン電極７との間で電子走行層３に流れる電流の方向Ａ２とが略直交する。
本実施形態でも、第１の実施形態と同様に、Ga-FaceのＧａＮ層３ａ及びN-FaceのＧａＮ層３ｂの各幅Ｌは共に０．１μｍ以下とされる。
しかる後、ソース電極６、ドレイン電極７、ゲート電極８と接続される配線の形成等の諸工程を経て、本実施形態によるＧａＮ・ＨＥＭＴが形成される。
図１４は、本実施形態のＧａＮ・ＨＥＭＴにおけるゲート電極の下方の部位を拡大して示す概略断面図であり、図１２（ｂ）の破線ＩＩ−ＩＩ'に沿った断面に対応する。
本実施形態のＧａＮ・ＨＥＭＴでは、図１４のように、ゲート電極８の下方部位（ゲート絶縁膜４の直下部分）に、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとが交互に多層形成されている。ＧａＮの自発分極により、Ga-FaceのＧａＮ層３ａの表面近傍では負の自発分極電荷が存在し、N-FaceのＧａＮ層３ｂの表面近傍では正の自発分極電荷が存在する。これにより、ゲート絶縁膜４の直下部分の全体としてみれば、ＧａＮの自発分極電荷が略平均化されて中和する。この場合、温度が変化しても、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとで生じる自発分極電荷の変化量は略同一である。そのため、自発分極電荷の中和により、ＧａＮ・ＨＥＭＴにおける閾値電圧の温度依存性及びフラットバンド電圧の温度依存性が解消される。
本実施形態のＧａＮ・ＨＥＭＴでは、ゲート電圧のオフ時において、ゲート絶縁膜４下の自発分極電荷が中和されるため、ドレイン電圧を印加しても電流は流れず、トランジスタがオフ状態となってノーマリ・オフが実現する。
一方、ゲート電極８に正電圧を印加すると、電子走行層３のゲート絶縁膜４との界面近傍に２次元電子ガス（２ＤＥＧ）が蓄積され、ドレイン電圧の印加により電流が流れ、トランジスタがオン状態となる。
本実施形態によるＧａＮ・ＨＥＭＴにおける閾値電圧及びフラットバンド電圧の温度依存性について、従来構造との比較に基づいて調べた結果を図１５に示す。従来構造では、Ga-FaceのＧａＮのみで電子走行層を形成している。
図１５に示すように、電子走行層を本実施形態による構造として自発分極電荷を中和させることにより、ＧａＮ・ＨＥＭＴの閾値電圧及びフラットバンド電圧の温度依存性が、従来構造に比して８０％〜９０％低減することが確認された。
更に本実施形態では、図１３（ｂ）のように、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとの交互方向Ａ１と、ソース電極６とドレイン電極７との間で電子走行層３に流れる電流の方向Ａ２とが略直交する構成を採る。この場合、Ga-FaceのＧａＮ層３ａ及びN-FaceのＧａＮ層３ｂの相異なる極性の自発分極電荷によりポテンシャルが変調しても、ソース電極６とドレイン電極７との間を走行する２ＤＥＧに散乱が生じることはない。そのため、移動度の低下を来たすことなく、オン抵抗が低減する。
以上説明したように、本実施形態によれば、閾値電圧の温度依存性及びフラットバンド電圧の温度依存性を大幅に低減して、閾値電圧及びフラットバンド電圧を確実に安定化すると共に、オン抵抗を低減し、信頼性の高いノーマリ・オフで高耐圧のＧａＮ・ＨＥＭＴが実現する。
（第３の実施形態）
本実施形態では、第１の実施形態と同様にＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、電子走行層の構造が異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１６〜図１８は、第３の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図１９は、（ａ）が図１６（ｃ）に、（ｂ）が図１８（ｂ）に対応する概略平面図である。
先ず、図１６（ａ）に示すように、Ｓｉ基板１上にバッファ層２を形成する。
Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、ＡｌＮを１０ｎｍ〜１００ｎｍ程度の厚みに成長する。ＡｌＮの成長条件としては、原料ガスとしてＴＭＡｌガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。これにより、バッファ層２が形成される。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。バッファ層２としては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
続いて、図１６（ｂ）に示すように、バッファ層２に溝２ａ，２ｃを形成する。
溝２ａは、バッファ層２におけるN-faceのＧａＮ層の成長予定位置、ここでは長手方向が後述するゲート電極の長手方向（ゲート幅方向）と略平行となるストライプ状に、所定間隔に複数本（図示の例では２本）形成される。溝２ｂの幅は０．１μｍ程度以下に規定する。溝２ｃは、ドレイン電極の形成予定位置を含むＳｉ基板１の表面の片端部分を露出するように溝２ａに沿って形成される。溝２ａ，２ｃを形成するには、バッファ層２上にレジストを塗布し、レジストをリソグラフィーにより加工してレジストマスクを形成する。このレジストマスクを用いてバッファ層２をドライエッチングする。以上により、バッファ層２に、底面にＳｉ基板１の表面が露出する溝２ａ，２ｃが形成される。
続いて、図１６（ｃ）及び図１９（ａ）に示すように、バッファ層２上に電子走行層３を形成する。図１９（ａ）の破線Ｉ−Ｉ'による断面が図１６（ｃ）に対応する。
詳細には、バッファ層２上に、ＭＯＶＰＥ法により、ＧａＮを１μｍ程度の厚みに成長する。ＧａＮの成長条件としては、原料ガスとしてＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。これにより、電子走行層３が形成される。ＭＯＶＰＥ法の代わりにＭＢＥ法等を用いても良い。
ＧａＮは、バッファ層２のＡｌＮ上ではGa-faceに、Ｓｉ等の上ではN-faceに成長する。本実施形態では、バッファ層２上にはGa-faceのＧａＮが、バッファ層２の溝２ａの底面に露出するＳｉ基板１上ではN-faceのＧａＮがそれぞれ成長する。Ga-faceのＧａＮは、バッファ層２上で１μｍ程度の厚みに成長する。Ga-faceのＧａＮは、隣り合う溝２ａ間の領域では、ゲート幅方向と略平行となる、幅が０．１μｍ以下のストライプ状に成長する。N-faceのＧａＮは、溝２ａ，２ｃ内を埋め込み、上方に１μｍ程度の厚みでゲート幅方向と略平行となる、幅が０．１μｍ以下のストライプ状に成長する。以上のように、Ga-faceのＧａＮ層３ａ及びN-faceのＧａＮ層３ｂが成長し、電子走行層３が自己組織的に形成される。
バッファ層２及び電子走行層３から、化合物半導体積層構造１０が構成される。
続いて、図１７（ａ）に示すように、ゲート絶縁膜４を形成する。
詳細には、電子走行層３上に絶縁材料として例えばＳｉＯ2を堆積する。ＳｉＯ2は、例えばＣＶＤ法により膜厚４０ｎｍ程度に堆積する。ＳｉＯ2をリソグラフィー及びドライエッチングで加工し、ゲート電極の形成予定位置に残す。これにより、ゲート絶縁膜４が形成される。
なお、ＳｉＯ2の代わりに、ＳｉＮや、Ａｌ2Ｏ3、Ａｌの窒化物又は酸窒化物等を堆積するようにしても良い。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図１７（ｂ）に示すように、電子走行層３に不純物拡散層５ａ，５ｂを形成する。
詳細には、電子走行層３におけるゲート絶縁膜４の両側のソース電極及びドレイン電極の形成予定位置に、ｎ型不純物、ここではシリコン(Ｓｉ)を１×１０20／ｃｍ3以上にイオン注入する。これにより、電子走行層３に不純物拡散層５ａ，５ｂが形成される。ソース電極の形成予定位置はGa-faceのＧａＮ層３ａ上となるため、不純物拡散層５ａはGa-faceのＧａＮ層３ａに形成される。一方、ドレイン電極の形成予定位置はN-faceのＧａＮ層３ｂ上となるため、不純物拡散層５ｂはN-faceのＧａＮ層３ｂに形成される。
続いて、素子分離構造を形成する。
詳細には、化合物半導体積層構造１０の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造１０及びＳｉ基板１の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体積層構造１０上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ法を用いて行っても良い。このとき、化合物半導体積層構造１０のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図１７（ｃ）に示すように、ソース電極６及びドレイン電極７を形成する。
詳細には、先ず、ゲート絶縁膜４上を含む電子走行層３の表面にレジストを塗布し、レジストにリソグラフィーにより不純物拡散層５ａ，５ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、不純物拡散層５ａ，５ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを不純物拡散層５ａ，５ｂとオーミックコンタクトさせる。Ｔｉ／Ａｌの不純物拡散層５ａ，５ｂとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、Ga-faceのＧａＮ層３ａに形成された不純物拡散層５ａ上にはソース電極６が、N-faceのＧａＮ層３ｂに形成された不純物拡散層５ｂ上にはドレイン電極７がそれぞれ形成される。
続いて、図１８（ａ）に示すように、ゲート電極８を形成する。
詳細には、先ず、ゲート絶縁膜４上、ソース電極６上、及びドレイン電極７上を含む電子走行層３の表面にレジストを塗布し、レジストにリソグラフィーによりゲート絶縁膜４を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜４を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜４上にゲート電極８が形成される。
続いて、図１８（ｂ）及び図１９（ｂ）に示すように、保護膜９を形成する。図１９（ｂ）では、ゲート絶縁膜及びゲート電極の図示を省略する。図１９（ｂ）の破線Ｉ−Ｉ'による断面が図１８（ｂ）に対応する。
詳細には、先ず、ソース電極６とゲート電極８との間、及びドレイン電極７とゲート電極８との間を埋め込むように、全面に絶縁物、例えばＳｉＯ2をＣＶＤ法等により堆積する。
ＳｉＯ2をリソグラフィー及びドライエッチングにより加工し、ソース電極６とゲート電極８との間、及びドレイン電極７とゲート電極８との間に残存させる。以上により、ソース電極６とゲート電極８との間、及びドレイン電極７とゲート電極８との間を埋め込む保護膜９が形成される。
本実施形態では、図１９（ｂ）のように、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとが交互に並列する方向（交互方向）Ａ１と、ソース電極６とドレイン電極７との間で電子走行層３に流れる電流の方向Ａ２とが略平行となる。
本実施形態でも、第１の実施形態と同様に、Ga-FaceのＧａＮ層３ａ及びN-FaceのＧａＮ層３ｂの各幅Ｌは共に０．１μｍ以下とされる。
しかる後、ソース電極６、ドレイン電極７、ゲート電極８と接続される配線の形成等の諸工程を経て、本実施形態によるＧａＮ・ＨＥＭＴが形成される。
本実施形態のＧａＮ・ＨＥＭＴでは、図１８（ｂ）のように、ゲート電極８の下方部位（ゲート絶縁膜４の直下部分）に、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとが交互に多層形成されている。ＧａＮの自発分極により、Ga-FaceのＧａＮ層３ａの表面近傍では負の自発分極電荷が存在し、N-FaceのＧａＮ層３ｂの表面近傍では正の自発分極電荷が存在する。これにより、ゲート絶縁膜４の直下部分の全体としてみれば、ＧａＮの自発分極電荷が略平均化されて中和する。この場合、温度が変化しても、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとで生じる自発分極電荷の変化量は略同一である。そのため、自発分極電荷の中和により、ＧａＮ・ＨＥＭＴにおける閾値電圧の温度依存性及びフラットバンド電圧の温度依存性が解消される。
本実施形態のＧａＮ・ＨＥＭＴでは、ゲート電圧のオフ時において、ゲート絶縁膜４下の自発分極電荷が中和されるため、ドレイン電圧を印加しても電流は流れず、トランジスタがオフ状態となってノーマリ・オフが実現する。
一方、ゲート電極８に正電圧を印加すると、電子走行層３のゲート絶縁膜４との界面近傍に２次元電子ガス（２ＤＥＧ）が蓄積され、ドレイン電圧の印加により電流が流れ、トランジスタがオン状態となる。
本実施形態によるＧａＮ・ＨＥＭＴにおける閾値電圧及びフラットバンド電圧の温度依存性について、従来構造との比較に基づいて調べた結果を図２０に示す。従来構造では、Ga-FaceのＧａＮのみで電子走行層を形成している。
図２０に示すように、電子走行層を本実施形態による構造として自発分極電荷を中和させることにより、ＧａＮ・ＨＥＭＴの閾値電圧及びフラットバンド電圧の温度依存性が、従来構造に比して８０％〜９０％低減することが確認された。
更に本実施形態では、図１８（ｂ）のように、ソース電極６の直下に負の自発分極電荷が存在するGa-faceのＧａＮ層３ａが位置し、ドレイン電極７の直下に正の自発分極電荷が存在するN-faceのＧａＮ層３ｂが位置する。電子走行層３において、ソース電極６とドレイン電極７との間では、２ＤＥＧはソース電極６からドレイン電極７に向かって流れる。そのため、上記の構成を採ることにより、ソース電極６とドレイン電極７との間を流れる２ＤＥＧ量が増加し、オン抵抗が低減する。
以上説明したように、本実施形態によれば、閾値電圧の温度依存性及びフラットバンド電圧の温度依存性を大幅に低減して、閾値電圧及びフラットバンド電圧を確実に安定化すると共に、オン抵抗を低減し、信頼性の高いノーマリ・オフで高耐圧のＧａＮ・ＨＥＭＴが実現する。
（第４の実施形態）
本実施形態では、第１の実施形態と同様にＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、電子走行層の構造が異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図２１〜図２３は、第４の実施形態によるＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図２４は、（ａ）が図２１（ｃ）に、（ｂ）が図２３（ｂ）に対応する概略平面図である。
先ず、図２１（ａ）に示すように、Ｓｉ基板１上にバッファ層２を形成する。
Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、ＡｌＮを１０ｎｍ〜１００ｎｍ程度の厚みに成長する。ＡｌＮの成長条件としては、原料ガスとしてＴＭＡｌガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。これにより、バッファ層２が形成される。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。バッファ層２としては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
続いて、図２１（ｂ）に示すように、バッファ層２に溝２ｄを形成する。
詳細には、バッファ層２におけるN-faceのＧａＮ層の成長予定位置、ここでは長手方向が後述するゲート電極の長手方向（ゲート幅方向）と略直交する矩形状で、所定間隔を置いた複数のモザイク状の溝２ｄを形成する。溝２ｄの短幅は０．１μｍ程度以下に規定する。溝２ｄを形成するには、バッファ層２上にレジストを塗布し、レジストをリソグラフィーにより加工してレジストマスクを形成する。このレジストマスクを用いてバッファ層２をドライエッチングする。以上により、バッファ層２に、底面にＳｉ基板１の表面が露出する溝２ｄが形成される。
続いて、図２１（ｃ）及び図２４（ａ）に示すように、バッファ層２上に電子走行層３を形成する。図２４（ａ）の破線Ｉ−Ｉ'による断面が図２１（ｃ）に対応する。
詳細には、バッファ層２上に、ＭＯＶＰＥ法により、ＧａＮを１μｍ程度の厚みに成長する。ＧａＮの成長条件としては、原料ガスとしてＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。これにより、電子走行層３が形成される。ＭＯＶＰＥ法の代わりにＭＢＥ法等を用いても良い。
ＧａＮは、バッファ層２のＡｌＮ上ではGa-faceに、Ｓｉ等の上ではN-faceに成長する。本実施形態では、バッファ層２上にはGa-faceのＧａＮが、バッファ層２の溝２ｂの底面に露出するＳｉ基板１上ではN-faceのＧａＮがそれぞれ成長する。Ga-faceのＧａＮは、バッファ層２上で１μｍ程度の厚みに成長する。Ga-faceのＧａＮは、隣り合う溝２ｄ間の領域では、ゲート幅方向と略直交する、短幅が０．１μｍ以下に成長する。N-faceのＧａＮは、溝２ｄ内を埋め込み、上方に１μｍ程度の厚みでゲート幅方向と略直交する、短幅が０．１μｍ以下の矩形状に成長する。以上のように、Ga-faceのＧａＮ層３ａ及びN-faceのＧａＮ層３ｂが成長し、電子走行層３が自己組織的に形成される。
バッファ層２及び電子走行層３から、化合物半導体積層構造１０が構成される。
続いて、図２２（ａ）に示すように、ゲート絶縁膜４を形成する。
詳細には、電子走行層３上に絶縁材料として例えばＳｉＯ2を堆積する。ＳｉＯ2は、例えばＣＶＤ法により膜厚４０ｎｍ程度に堆積する。ＳｉＯ2をリソグラフィー及びドライエッチングで加工し、ゲート電極の形成予定位置に残す。これにより、ゲート絶縁膜４が形成される。
なお、ＳｉＯ2の代わりに、ＳｉＮや、Ａｌ2Ｏ3、Ａｌの窒化物又は酸窒化物等を堆積するようにしても良い。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図２２（ｂ）に示すように、電子走行層３に不純物拡散層５ａ，５ｂを形成する。
詳細には、電子走行層３におけるゲート絶縁膜４の両側のソース電極及びドレイン電極の形成予定位置に、ｎ型不純物、ここではシリコン(Ｓｉ)を１×１０20／ｃｍ3以上にイオン注入する。これにより、電子走行層３に不純物拡散層５ａ，５ｂが形成される。
続いて、素子分離構造を形成する。
詳細には、化合物半導体積層構造１０の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造１０及びＳｉ基板１の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体積層構造１０上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ法を用いて行っても良い。このとき、化合物半導体積層構造１０のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図２２（ｃ）に示すように、ソース電極６及びドレイン電極７を形成する。
詳細には、先ず、ゲート絶縁膜４上を含む電子走行層３の表面にレジストを塗布し、レジストにリソグラフィーにより不純物拡散層５ａ，５ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、不純物拡散層５ａ，５ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを不純物拡散層５ａ，５ｂとオーミックコンタクトさせる。Ｔｉ／Ａｌの不純物拡散層５ａ，５ｂとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、不純物拡散層５ａ，５ｂ上にソース電極６及びドレイン電極７が形成される。
続いて、図２３（ａ）に示すように、ゲート電極８を形成する。
詳細には、先ず、ゲート絶縁膜４上、ソース電極６上、及びドレイン電極７上を含む電子走行層３の表面にレジストを塗布し、レジストにリソグラフィーによりゲート絶縁膜４を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜４を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜４上にゲート電極８が形成される。
続いて、図２３（ｂ）及び図２４（ｂ）に示すように、保護膜９を形成する。図２４（ｂ）では、ゲート絶縁膜及びゲート電極の図示を省略する。図２４（ｂ）の破線Ｉ−Ｉ'による断面が図２３（ｂ）に対応する。
詳細には、先ず、ソース電極６とゲート電極８との間、及びドレイン電極７とゲート電極８との間を埋め込むように、全面に絶縁物、例えばＳｉＯ2をＣＶＤ法等により堆積する。
ＳｉＯ2をリソグラフィー及びドライエッチングにより加工し、ソース電極６とゲート電極８との間、及びドレイン電極７とゲート電極８との間に残存させる。以上により、ソース電極６とゲート電極８との間、及びドレイン電極７とゲート電極８との間を埋め込む保護膜９が形成される。
本実施形態では、図２４（ｂ）のように、ゲート電極８の下方（ゲート絶縁膜４の直下部分）では、矩形状のGa-FaceのＧａＮ層３ａと矩形状のN-FaceのＧａＮ層３ｂとが交互にモザイク状に配設される。また、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとが交互に並列する方向（交互方向）Ａ１と、ソース電極６とドレイン電極７との間で電子走行層３に流れる電流の方向Ａ２とが略直交する。
本実施形態でも、第１の実施形態と同様に、Ga-FaceのＧａＮ層３ａ及びN-FaceのＧａＮ層３ｂの各短幅Ｌは共に０．１μｍ以下とされる。
しかる後、ソース電極６、ドレイン電極７、ゲート電極８と接続される配線の形成等の諸工程を経て、本実施形態によるＧａＮ・ＨＥＭＴが形成される。
本実施形態のＧａＮ・ＨＥＭＴでは、図２４（ｂ）のように、ゲート電極８の下方部位（ゲート絶縁膜４の直下部分）に、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとが交互にモザイク状に多層形成されている。ＧａＮの自発分極により、Ga-FaceのＧａＮ層３ａの表面近傍では負の自発分極電荷が存在し、N-FaceのＧａＮ層３ｂの表面近傍では正の自発分極電荷が存在する。これにより、ゲート絶縁膜４の直下部分の全体としてみれば、ＧａＮの自発分極電荷が略平均化されて中和する。本実施形態では、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとが交互にモザイク状に配設され、狭い領域にＧａ極性及びＮ極性が存在するため、自発分極電荷がより均一に中和される。この場合、温度が変化しても、Ga-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとで生じる自発分極電荷の変化量は略同一である。そのため、自発分極電荷の中和により、ＧａＮ・ＨＥＭＴにおける閾値電圧の温度依存性及びフラットバンド電圧の温度依存性が解消される。
本実施形態のＧａＮ・ＨＥＭＴでは、ゲート電圧のオフ時において、ゲート絶縁膜４下の自発分極電荷が中和されるため、ドレイン電圧を印加しても電流は流れず、トランジスタがオフ状態となってノーマリ・オフが実現する。
一方、ゲート電極８に正電圧を印加すると、電子走行層３のゲート絶縁膜４との界面近傍に２次元電子ガス（２ＤＥＧ）が蓄積され、ドレイン電圧の印加により電流が流れ、トランジスタがオン状態となる。
本実施形態によるＧａＮ・ＨＥＭＴにおける閾値電圧及びフラットバンド電圧の温度依存性について、従来構造との比較に基づいて調べた結果を図２５に示す。従来構造では、Ga-FaceのＧａＮのみで電子走行層を形成している。
図２０に示すように、電子走行層を本実施形態による構造として自発分極電荷を中和させることにより、ＧａＮ・ＨＥＭＴの閾値電圧及びフラットバンド電圧の温度依存性が、従来構造に比して９０％以上低減することが確認された。
更に本実施形態では、図２４（ｂ）のように、モザイク状のGa-FaceのＧａＮ層３ａとN-FaceのＧａＮ層３ｂとの交互方向Ａ１と、ソース電極６とドレイン電極７との間で電子走行層３に流れる電流の方向Ａ２とが略直交する構成を採る。この場合、Ga-FaceのＧａＮ層３ａ及びN-FaceのＧａＮ層３ｂの相異なる極性の自発分極電荷によりポテンシャルが変調しても、ソース電極６とドレイン電極７との間を走行する２ＤＥＧに散乱が生じることはない。そのため、移動度の低下を来たすことなく、オン抵抗が低減する。
以上説明したように、本実施形態によれば、閾値電圧の温度依存性及びフラットバンド電圧の温度依存性を大幅に低減して、閾値電圧及びフラットバンド電圧を確実に安定化すると共に、オン抵抗を低減し、信頼性の高いノーマリ・オフで高耐圧のＧａＮ・ＨＥＭＴが実現する。
上記した第１〜第４の実施形態は、そのうちのいくつかを適宜に組み合わせることも可能である。例えば、第３の実施形態と第４の実施形態とを組み合わせることが考えられる、この場合、ゲート電極の下方にはＧａＮ層３ａ及びN-faceのＧａＮ層３ｂを交互にモザイク状に配設する。更に、Ga-faceのＧａＮ層３ａに形成された不純物拡散層５ａ上にソース電極６を、N-faceのＧａＮ層３ｂに形成された不純物拡散層５ｂ上にドレイン電極７をそれぞれ形成する。
なお、第１〜第４の実施形態では、化合物半導体装置としてＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＧａＮ・ＨＥＭＴ以外にも、電子走行層をＧａＮの代わりに例えばＡｌＮを用いて形成したＨＥＭＴに適用できる。
この場合にも、第１〜第４の実施形態の場合と同様に、閾値電圧の温度依存性及びフラットバンド電圧の温度依存性を大幅に低減して、閾値電圧及びフラットバンド電圧を確実に安定化すると共に、オン抵抗を低減し、信頼性の高いノーマリ・オフで高耐圧のＨＥＭＴが実現する。
（第５の実施形態）
本実施形態では、第１〜第４の実施形態から選ばれた１種のＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図２６は、第５の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路１１及び低圧の二次側回路１２と、一次側回路１１と二次側回路１２との間に配設されるトランス１３とを備えて構成される。
一次側回路１１は、交流電源１４と、いわゆるブリッジ整流回路１５と、複数（ここでは４つ）のスイッチング素子１６ａ，１６ｂ，１６ｃ，１６ｄとを備えて構成される。また、ブリッジ整流回路１５は、スイッチング素子１６ｅを有している。
二次側回路１２は、複数（ここでは３つ）のスイッチング素子１７ａ，１７ｂ，１７ｃを備えて構成される。
本実施形態では、一次側回路１１のスイッチング素子１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅが、第１〜第４の実施形態から選ばれた１種のＧａＮ・ＨＥＭＴとされている。一方、二次側回路１２のスイッチング素子１７ａ，１７ｂ，１７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、閾値電圧の温度依存性及びフラットバンド電圧の温度依存性を大幅に低減して、閾値電圧及びフラットバンド電圧を確実に安定化すると共に、オン抵抗を低減し、信頼性の高いノーマリ・オフで高耐圧のＧａＮ・ＨＥＭＴを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第６の実施形態）
本実施形態では、第１〜第４の実施形態から選ばれた１種のＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図２７は、第６の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路２１と、ミキサー２２ａ，２２ｂと、パワーアンプ２３とを備えて構成される。
ディジタル・プレディストーション回路２１は、入力信号の非線形歪みを補償するものである。ミキサー２２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ２３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第４の実施形態から選ばれた１種のＧａＮ・ＨＥＭＴを有している。なお図２７では、例えばスイッチの切り替えにより、出力側の信号をミキサー２２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２１に送出できる構成とされている。
本実施形態では、閾値電圧の温度依存性及びフラットバンド電圧の温度依存性を大幅に低減して、閾値電圧及びフラットバンド電圧を確実に安定化すると共に、オン抵抗を低減し、信頼性の高いノーマリ・オフで高耐圧のＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）化合物半導体からなる電子走行層と、
前記電子走行層の上方で絶縁膜を介して形成された電極と
を含み、
前記電子走行層は、前記電極の下方に位置する部分において、第１の極性面となる第１の化合物半導体と、前記第１の極性面と分極電荷が逆性の第２の極性面となる第２の化合物半導体とが交互に設けられることを特徴とする化合物半導体装置。
（付記２）前記第１の化合物半導体と前記第２の化合物半導体とは、平面視で交互にストライプ状に並列することを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記第１の化合物半導体と前記第２の化合物半導体とは、平面視で交互にモザイク状に配設されることを特徴とする付記１に記載の化合物半導体装置。
（付記４）前記電子走行層は、前記電極の両側に位置する部分において、一方は表面が前記第１の極性面となる前記第１の化合物半導体が設けられ、他方は表面が前記第２の極性面となる前記第２の化合物半導体が設けられることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
（付記５）前記第１の化合物半導体と前記第２の化合物半導体とが交互に並列する方向と、前記電極の下方で前記電子走行層に流れる電流の方向とが非平行であることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記６）化合物半導体からなる電子走行層を形成する工程と、
前記電子走行層の上方に絶縁膜を介して電極を形成する工程と
を含み、
前記電子走行層は、前記電極下に位置する部分において、第１の極性面となる第１の化合物半導体と、前記第１の極性面と分極電荷が逆性の第２の極性面となる第２の化合物半導体とが交互に設けられることを特徴とする化合物半導体装置の製造方法。
（付記７）前記第１の化合物半導体と前記第２の化合物半導体とは、平面視で交互にストライプ状に並列することを特徴とする付記６に記載の化合物半導体装置の製造方法。
（付記８）前記第１の化合物半導体と前記第２の化合物半導体とは、平面視で交互にモザイク状に配設されることを特徴とする付記６に記載の化合物半導体装置の製造方法。
（付記９）前記電子走行層は、前記電極の両側に位置する部分において、一方は表面が前記第１の極性面となる前記第１の化合物半導体が設けられ、他方は前記第２の極性面となる前記第２の化合物半導体が設けられることを特徴とする付記６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１０）前記第１の化合物半導体と前記第２の化合物半導体とが交互に並列する方向と、前記電極の下方で前記電子走行層に流れる電流の方向とが非平行であることを特徴とする付記６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１１）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体からなる電子走行層と、
前記電子走行層の上方で絶縁膜を介して形成された電極と
を含み、
前記電子走行層は、前記電極下に位置する部分において、第１の極性面となる第１の化合物半導体と、前記第１の極性面と分極電荷が逆性の第２の極性面となる第２の化合物半導体とが交互に設けられることを特徴とする電源回路。
（付記１２）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体からなる電子走行層と、
前記電子走行層の上方で絶縁膜を介して形成された電極と
を含み、
前記電子走行層は、前記電極下に位置する部分において、第１の極性面となる第１の化合物半導体と、前記第１の極性面と分極電荷が逆性の第２の極性面となる第２の化合物半導体とが交互に設けられることを特徴とする高周波増幅器。
１ Ｓｉ基板
２ バッファ層
２ａ，２ｂ，２ｃ，２ｄ 溝
３ 電子走行層
３ａ Ga-faceのＧａＮ層
３ｂ N-faceのＧａＮ層
４ ゲート絶縁膜
５ａ，５ｂ 不純物拡散層
６ ソース電極
７ ドレイン電極
８ ゲート電極
９ 保護膜
１０ 化合物半導体積層構造
１１ 一次側回路
１２ 二次側回路
１３ トランス
１４ 交流電源
１５ ブリッジ整流回路
１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１７ａ，１７ｂ，１７ｃ スイッチング素子
２１ ディジタル・プレディストーション回路
２２ａ，２２ｂ ミキサー
２３ パワーアンプ

Claims (10)

  1. 化合物半導体からなる電子走行層と、
    前記電子走行層の上方で絶縁膜を介して形成された電極と
    を含み、
    前記電子走行層は、前記電極の下方に位置する部分において、第１の極性面となる第１の化合物半導体と、前記第１の極性面と分極電荷が逆性の第２の極性面となる第２の化合物半導体とが交互に設けられることを特徴とする化合物半導体装置。
  2. 前記第１の化合物半導体と前記第２の化合物半導体とは、平面視で交互にストライプ状に並列することを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記第１の化合物半導体と前記第２の化合物半導体とは、平面視で交互にモザイク状に配設されることを特徴とする請求項１に記載の化合物半導体装置。
  4. 前記電子走行層は、前記電極の両側に位置する部分において、一方は表面が前記第１の極性面となる前記第１の化合物半導体が設けられ、他方は表面が前記第２の極性面となる前記第２の化合物半導体が設けられることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
  5. 前記第１の化合物半導体と前記第２の化合物半導体とが交互に並列する方向と、前記電極の下方で前記電子走行層に流れる電流の方向とが非平行であることを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
  6. 化合物半導体からなる電子走行層を形成する工程と、
    前記電子走行層の上方に絶縁膜を介して電極を形成する工程と
    を含み、
    前記電子走行層は、前記電極下に位置する部分において、第１の極性面となる第１の化合物半導体と、前記第１の極性面と分極電荷が逆性の第２の極性面となる第２の化合物半導体とが交互に設けられることを特徴とする化合物半導体装置の製造方法。
  7. 前記第１の化合物半導体と前記第２の化合物半導体とは、平面視で交互にストライプ状に並列することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
  8. 前記第１の化合物半導体と前記第２の化合物半導体とは、平面視で交互にモザイク状に配設されることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
  9. 前記電子走行層は、前記電極の両側に位置する部分において、一方は表面が前記第１の極性面となる前記第１の化合物半導体が設けられ、他方は前記第２の極性面となる前記第２の化合物半導体が設けられることを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
  10. 前記第１の化合物半導体と前記第２の化合物半導体とが交互に並列する方向と、前記電極の下方で前記電子走行層に流れる電流の方向とが非平行であることを特徴とする請求項６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
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