JP2014037032A - Electronic device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、電子装置およびその製造方法に関する。 The present invention relates to an electronic device and a method for manufacturing the same.
ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）は、微小構造体形成技術の１つで、例えば、ミクロンオーダーの微細な電子機械システムを作る技術やその製品のことをいう。 MEMS (Micro Electro Mechanical Systems) is one of micro structure forming techniques, and refers to, for example, a technique for producing a micro electro-mechanical system of micron order and its product.
例えば特許文献１には、上記のようなＭＥＭＳ等の機能素子を、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスター等の半導体素子と、同一基板に形成してなる電子装置が記載されている。ＭＥＭＳ等の機能素子は、基板上に設けられた空洞部に配置されている。 For example, Patent Document 1 describes an electronic device in which a functional element such as a MEMS as described above is formed over the same substrate as a semiconductor element such as a complementary metal oxide semiconductor (CMOS) transistor. Functional elements such as MEMS are arranged in a cavity provided on the substrate.
しかしながら、上記のような電子装置において、例えば温度変化によって層間絶縁層などからガスが発生し、空洞部の真空度が低下することがある。空洞部の真空度が低下すると、機能素子の特性、特にＱ値が低下する場合がある。 However, in the electronic device as described above, for example, gas may be generated from an interlayer insulating layer or the like due to a temperature change, and the degree of vacuum in the cavity may be lowered. When the degree of vacuum in the hollow portion decreases, the characteristics of the functional element, particularly the Q value, may decrease.
本発明のいくつかの態様に係る目的の１つは、空洞部の真空度が低下することを抑制できる電子装置を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、空洞部の真空度が低下することを抑制できる電子装置の製造方法を提供することにある。 One of the objects according to some embodiments of the present invention is to provide an electronic device that can suppress a decrease in the degree of vacuum in the cavity. Another object of some aspects of the present invention is to provide an electronic device manufacturing method capable of suppressing a decrease in the degree of vacuum in the cavity.
本発明に係る電子装置は、
基板と、
前記基板の上方に形成され、内部に機能素子が配置された空洞部と、
前記空洞部の上面を画成する被覆層と、
前記基板の上方に形成され、前記空洞部の周囲に形成された層間絶縁層と、
前記層間絶縁層の上方に形成された配線層と、
を含み、
前記配線層は、
前記層間絶縁層の上方に、順に積層された第１層、第２層、第３層、および第４層を含んで構成され、
前記被覆層は、前記第２層および前記第４層の少なくとも一方を含んで構成され、
前記被覆層を構成する前記第２層または前記第４層は、前記空洞部を画成し、
前記第１層は、Ｔｉ層であり、
前記第２層および前記第４層は、ＴｉＮ層である。
An electronic device according to the present invention includes:
A substrate,
A cavity formed above the substrate and having functional elements disposed therein;
A coating layer defining an upper surface of the cavity,
An interlayer insulating layer formed above the substrate and formed around the cavity;
A wiring layer formed above the interlayer insulating layer;
Including
The wiring layer is
A first layer, a second layer, a third layer, and a fourth layer, which are sequentially stacked above the interlayer insulating layer;
The coating layer includes at least one of the second layer and the fourth layer,
The second layer or the fourth layer constituting the covering layer defines the cavity,
The first layer is a Ti layer;
The second layer and the fourth layer are TiN layers.
このような電子装置によれば、被覆層の、空洞部を画成する層は、ＴｉＮ層である。したがって、このような電子装置では、空洞部を密閉した後に空洞部にガスが発生したとしても、発生したガスを吸着することができ、空洞部の真空度が低下することを抑制できる
。さらに、被覆層は、通常の配線を形成する工程によって、配線層と同時に形成されることができる。そのため、このような電子装置は、簡易な工程で形成されることができる。
According to such an electronic device, the layer that defines the cavity of the coating layer is a TiN layer. Therefore, in such an electronic device, even if gas is generated in the cavity after the cavity is sealed, the generated gas can be adsorbed, and the vacuum degree of the cavity can be prevented from being lowered. Furthermore, the coating layer can be formed simultaneously with the wiring layer by a process of forming a normal wiring. Therefore, such an electronic device can be formed by a simple process.
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下、「Ａ」という）の「上方」に他の特定のもの（以下、「Ｂ」という）を形成する」などと用いる場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。 In the description according to the present invention, the word “upper” is used, for example, “specifically” (hereinafter referred to as “A”) is formed above another specific thing (hereinafter referred to as “B”). The word “above” is used to include the case where B is formed directly on A and the case where B is formed on A via another object. Used.
本発明に係る電子装置において、
前記被覆層は、前記第２層、前記第３層、および前記第４層によって構成されていてもよい。
In the electronic device according to the present invention,
The coating layer may be configured by the second layer, the third layer, and the fourth layer.
このような電子装置によれば、被覆層を構成する第２層によって、空洞部の真空度が低下することを抑制できる。 According to such an electronic device, it can suppress that the vacuum degree of a cavity part falls by the 2nd layer which comprises a coating layer.
本発明に係る電子装置において、
前記被覆層は、前記第４層によって構成されていてもよい。
In the electronic device according to the present invention,
The coating layer may be constituted by the fourth layer.
このような電子装置によれば、被覆層を構成する第４層によって、空洞部の真空度が低下することを抑制できる。 According to such an electronic device, it can suppress that the vacuum degree of a cavity part falls by the 4th layer which comprises a coating layer.
本発明に係る電子装置において、
前記第３層は、Ａｌ−Ｃｕ合金層であってもよい。
In the electronic device according to the present invention,
The third layer may be an Al—Cu alloy layer.
このような電子装置によれば、配線層は、高い導電性を有することができる。 According to such an electronic device, the wiring layer can have high conductivity.
本発明に係る電子装置において、
前記配線層は、前記機能素子を駆動させるための回路部と電気的に接続されていてもよい。
In the electronic device according to the present invention,
The wiring layer may be electrically connected to a circuit unit for driving the functional element.
このような電子装置によれば、空洞部の真空度が低下することを抑制できる。 According to such an electronic device, it can suppress that the vacuum degree of a cavity part falls.
本発明に係る電子装置の製造方法は、
基板の上方に機能素子を形成する工程と、
前記機能素子を覆うように、前記基板の上方に層間絶縁層を形成する工程と、
前記層間絶縁層の上方に第１被覆層および配線層を形成する工程と、
前記第１被覆層に貫通孔を形成する工程と、
前記貫通孔を通して前記機能素子の上方の前記層間絶縁層を除去し、空洞部を形成する工程と、
前記貫通孔を塞ぐ第２被覆層を形成する工程と、
を含み、
前記第１被覆層および前記配線層を形成する工程は、
前記層間絶縁層の上方に第１層を成膜する工程と、
前記機能素子の上方の前記層間絶縁層を露出するように、前記第１層をパターニングする工程と、
露出された前記層間絶縁層の上方、およびパターニングされた前記第１層の上方に、第２層を成膜する工程と、
前記第２層の上方に、第３層および第４層を順に成膜する工程と、
を有し、
前記第１層は、Ｔｉ層であり、
前記第２層および前記第４層は、ＴｉＮ層である。
An electronic device manufacturing method according to the present invention includes:
Forming a functional element above the substrate;
Forming an interlayer insulating layer above the substrate so as to cover the functional element;
Forming a first covering layer and a wiring layer above the interlayer insulating layer;
Forming a through hole in the first coating layer;
Removing the interlayer insulating layer above the functional element through the through hole to form a cavity;
Forming a second coating layer for closing the through hole;
Including
The step of forming the first covering layer and the wiring layer includes:
Forming a first layer above the interlayer insulating layer;
Patterning the first layer to expose the interlayer insulating layer above the functional element;
Depositing a second layer above the exposed interlayer insulating layer and above the patterned first layer;
Forming a third layer and a fourth layer in order on the second layer;
Have
The first layer is a Ti layer;
The second layer and the fourth layer are TiN layers.
このような電子装置の製造方法によれば、空洞部の真空度が低下することを抑制できる電子装置を得ることができる。 According to such a method for manufacturing an electronic device, an electronic device that can suppress a decrease in the degree of vacuum in the cavity can be obtained.
本発明に係る電子装置の製造方法は、
基板の上方に機能素子を形成する工程と、
前記機能素子を覆うように、前記基板の上方に層間絶縁層を形成する工程と、
前記層間絶縁層の上方に第１被覆層および配線層を形成する工程と、
前記第１被覆層に貫通孔を形成する工程と、
前記貫通孔を通して前記機能素子の上方の前記層間絶縁層を除去し、空洞部を形成する工程と、
前記貫通孔を塞ぐ第２被覆層を形成する工程と、
を含み、
前記第１被覆層および前記配線層を形成する工程は、
前記層間絶縁層の上方に、第１層、第２層、および第３層を順に成膜する工程と、
前記機能素子の上方の前記層間絶縁層を露出するように、前記第１層、前記第２層、および前記第３層をパターニングする工程と、
露出された前記層間絶縁層の上方、およびパターニングされた前記第３層の上方に、第４層を成膜する工程と、
を有し、
前記第１層は、Ｔｉ層であり、
前記第２層および前記第４層は、ＴｉＮ層である。
An electronic device manufacturing method according to the present invention includes:
Forming a functional element above the substrate;
Forming an interlayer insulating layer above the substrate so as to cover the functional element;
Forming a first covering layer and a wiring layer above the interlayer insulating layer;
Forming a through hole in the first coating layer;
Removing the interlayer insulating layer above the functional element through the through hole to form a cavity;
Forming a second coating layer for closing the through hole;
Including
The step of forming the first covering layer and the wiring layer includes:
Forming a first layer, a second layer, and a third layer in order on the interlayer insulating layer;
Patterning the first layer, the second layer, and the third layer so as to expose the interlayer insulating layer above the functional element;
Depositing a fourth layer above the exposed interlayer insulating layer and above the patterned third layer;
Have
The first layer is a Ti layer;
The second layer and the fourth layer are TiN layers.
このような電子装置の製造方法によれば、空洞部の真空度が低下することを抑制できる電子装置を得ることができる。 According to such a method for manufacturing an electronic device, an electronic device that can suppress a decrease in the degree of vacuum in the cavity can be obtained.
本発明に係る電子装置の製造方法において、
前記第３層は、Ａｌ−Ｃｕ合金層であってもよい。
In the method for manufacturing an electronic device according to the present invention,
The third layer may be an Al—Cu alloy layer.
このような電子装置の製造方法によれば、配線層は、高い導電性を有することができる。 According to such an electronic device manufacturing method, the wiring layer can have high conductivity.
以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。 DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. In addition, not all of the configurations described below are essential constituent requirements of the present invention.
１． 第１の実施形態
１．１． 電子装置
まず、第１の実施形態に係る電子装置について、図面を参照しながら説明する。図１は、第１の実施形態に係る電子装置１００を模式的に示す断面図である。
1. 1. First embodiment 1.1. Electronic Device First, an electronic device according to a first embodiment will be described with reference to the drawings. FIG. 1 is a cross-sectional view schematically showing an electronic device 100 according to the first embodiment.
電子装置１００は、図１に示すように、基板１０と、機能素子２０と、層間絶縁層５０，５４と、被覆層（第１被覆層）７０と、配線層（第２配線層）８２と、を含む。さらに、電子装置１００は、第１下地層１２と、第２下地層１４と、トランジスター３０を含む回路部３と、包囲壁６０と、第２被覆層７２と、第１配線層８０と、パッシベーション層９０と、を含むことができる。 As shown in FIG. 1, the electronic device 100 includes a substrate 10, a functional element 20, interlayer insulating layers 50 and 54, a covering layer (first covering layer) 70, a wiring layer (second wiring layer) 82, and the like. ,including. Further, the electronic device 100 includes the first underlayer 12, the second underlayer 14, the circuit unit 3 including the transistor 30, the surrounding wall 60, the second covering layer 72, the first wiring layer 80, and the passivation. Layer 90.
基板１０としては、例えば、シリコン基板等の半導体基板を用いる。基板１０として、セラミックス基板、ガラス基板、サファイア基板、ダイヤモンド基板、合成樹脂基板などの各種の基板を用いてもよい。 For example, a semiconductor substrate such as a silicon substrate is used as the substrate 10. As the substrate 10, various substrates such as a ceramic substrate, a glass substrate, a sapphire substrate, a diamond substrate, and a synthetic resin substrate may be used.
第１下地層１２は、基板１０上に形成されている。第１下地層１２は、トランジスター３０が形成される領域を避けて形成されている。第１下地層１２としては、例えば、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）絶縁層、セミリセスＬＯＣＯＳ絶縁層、トレンチ絶縁層を用いる。第１下地層１２は、機能素子２０と、トランジスター３０と、を電気的に分離することができる。 The first foundation layer 12 is formed on the substrate 10. The first underlayer 12 is formed so as to avoid a region where the transistor 30 is formed. As the first underlayer 12, for example, a LOCOS (local oxidation of silicon) insulating layer, a semi-recessed LOCOS insulating layer, or a trench insulating layer is used. The first foundation layer 12 can electrically separate the functional element 20 and the transistor 30.
第２下地層１４は、第１下地層１２上に形成されている。第２下地層１４としては、例えば、窒化シリコン層を用いる。第２下地層１４は、後述するリリース工程において、エッチングストッパー層として機能することができる。 The second underlayer 14 is formed on the first underlayer 12. For example, a silicon nitride layer is used as the second underlayer 14. The second underlayer 14 can function as an etching stopper layer in a release process described later.
機能素子２０は、第２下地層１４上に（基板１０の上方に）形成され、空洞部４０に収容（配置）されている。機能素子２０は、例えば、片持ち梁型のＭＥＭＳ振動子である。図示の例では、機能素子２０は、第２下地層１４上に形成された第１電極２２と、第１電極２２と間隔を空けて形成された第２電極２４と、を有している。 The functional element 20 is formed on the second underlayer 14 (above the substrate 10) and is accommodated (arranged) in the cavity 40. The functional element 20 is, for example, a cantilever type MEMS vibrator. In the illustrated example, the functional element 20 includes a first electrode 22 formed on the second base layer 14 and a second electrode 24 formed with a gap from the first electrode 22.
第２電極２４は、第２下地層１４上に形成された支持部２４ａと、支持部２４ａから延出し第１電極２２に対向して配置された梁部２４ｂと、を有することできる。第１電極２２および第２電極２４の材質としては、例えば、所定の不純物（例えばボロン）をドーピングすることにより導電性が付与された多結晶シリコンが挙げられる。 The second electrode 24 can include a support portion 24 a formed on the second underlayer 14 and a beam portion 24 b extending from the support portion 24 a and disposed to face the first electrode 22. Examples of the material of the first electrode 22 and the second electrode 24 include polycrystalline silicon imparted with conductivity by doping a predetermined impurity (for example, boron).
機能素子２０では、第１電極２２および第２電極２４の間に電圧（交番電圧）が印加されると、梁部２４ｂは、電極２２，２４間に発生する静電力により、基板１０の厚み方向に振動することができる。これにより、例えば、第１電極２２から所定の周波数（梁部２４ｂの固有振動数に応じた周波数）の信号（出力信号）を出力することができる。 In the functional element 20, when a voltage (alternating voltage) is applied between the first electrode 22 and the second electrode 24, the beam portion 24 b causes the electrostatic force generated between the electrodes 22 and 24 to generate a thickness direction of the substrate 10. Can vibrate. Thereby, for example, a signal (output signal) having a predetermined frequency (frequency corresponding to the natural frequency of the beam portion 24 b) can be output from the first electrode 22.
なお、機能素子２０は、図示の例に限定されず、例えば、梁部の両端部が固定された両持ち梁型の振動子でもよい。また、機能素子２０は、第２電極が、支持部と、支持部から
互い反対方向に延出する第１梁部および第２梁部と、を有し、第１梁部および第２梁部の各々に対向して、第１電極が形成された振動子であってもよい。また、機能素子２０は、例えば、ＭＥＭＳ振動子以外の、水晶振動子、ＳＡＷ（弾性表面波）素子、加速度センサー、ジャイロスコープ、マイクロアクチュエーターなどの各種の機能素子であってもよい。このように、電子装置１００は、空洞部４０に収容されうる任意の機能素子を備えることができる。
The functional element 20 is not limited to the illustrated example, and may be, for example, a double-supported beam type vibrator in which both ends of the beam portion are fixed. In addition, the functional element 20 includes a first electrode portion and a second beam portion in which the second electrode includes a support portion, and a first beam portion and a second beam portion that extend in opposite directions from the support portion. A vibrator in which a first electrode is formed opposite to each of the first and second electrodes may be used. Further, the functional element 20 may be various functional elements such as a quartz crystal vibrator, a SAW (surface acoustic wave) element, an acceleration sensor, a gyroscope, and a microactuator other than the MEMS vibrator. Thus, the electronic device 100 can include any functional element that can be accommodated in the cavity 40.
回路部３は、例えば、機能素子２０を駆動させるための回路を含んで構成されている。具体的には、回路部３は、発振回路を含み、その出力部の一方が機能素子２０の第１電極２２に電気的に接続され、出力部の他方が第２電極２４に電気的に接続されている。 The circuit unit 3 includes, for example, a circuit for driving the functional element 20. Specifically, the circuit unit 3 includes an oscillation circuit, one of the output units is electrically connected to the first electrode 22 of the functional element 20, and the other of the output units is electrically connected to the second electrode 24. Has been.
回路部３は、トランジスター３０を含む。トランジスター３０は、基板１０に形成されている。より具体的には、トランジスター３０は、基板１０の、第１下地層１２が形成されていない領域に形成されている。トランジスター３０は、絶縁膜３２と、ゲート電極３４と、ソース領域３６と、ドレイン領域３７と、サイドウォール３８と、を有するＭＯＳトランジスターである。 The circuit unit 3 includes a transistor 30. The transistor 30 is formed on the substrate 10. More specifically, the transistor 30 is formed in a region of the substrate 10 where the first underlayer 12 is not formed. The transistor 30 is a MOS transistor having an insulating film 32, a gate electrode 34, a source region 36, a drain region 37, and a sidewall 38.
絶縁膜３２は、基板１０上に形成されている。絶縁膜３２は、例えば、酸化シリコン層からなる。絶縁膜３２の一部は、基板１０とゲート電極３４とに挟まれており、トランジスター３０のゲート絶縁膜として機能する。ゲート電極３４は、絶縁膜３２上に形成されている。ゲート電極３４の材質は、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコンである。ソース領域３６およびドレイン領域３７は、基板１０に形成されている。ソース領域３６およびドレイン領域３７は、基板１０に所定の不純物をドーピングすることにより形成される。サイドウォール３８は、ゲート電極３４の側方に形成されている。サイドウォール３８の材質は、例えば、酸化シリコンである。 The insulating film 32 is formed on the substrate 10. The insulating film 32 is made of, for example, a silicon oxide layer. A part of the insulating film 32 is sandwiched between the substrate 10 and the gate electrode 34 and functions as a gate insulating film of the transistor 30. The gate electrode 34 is formed on the insulating film 32. The material of the gate electrode 34 is, for example, polycrystalline silicon imparted with conductivity by doping a predetermined impurity. The source region 36 and the drain region 37 are formed in the substrate 10. The source region 36 and the drain region 37 are formed by doping the substrate 10 with a predetermined impurity. The sidewall 38 is formed on the side of the gate electrode 34. The material of the sidewall 38 is, for example, silicon oxide.
第１配線層８０は、層間絶縁層５０上に形成されている。さらに、第１配線層８０は、層間絶縁層５０に設けられたコンタクトホール５１内に形成され、ソース領域３６またはドレイン領域３７に接続されている。第１配線層８０としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いる。 The first wiring layer 80 is formed on the interlayer insulating layer 50. Further, the first wiring layer 80 is formed in the contact hole 51 provided in the interlayer insulating layer 50 and connected to the source region 36 or the drain region 37. As the first wiring layer 80, for example, an aluminum layer, a titanium layer, or a stacked body of an aluminum layer and a titanium layer is used.
第２配線層８２は、層間絶縁層５４上に形成されている。図示の例では、第２配線層８２は、トランジスター３０の上方に形成されている。さらに、第２配線層８２は、層間絶縁層５４に設けられたコンタクトホール５５内に形成され、第１配線層８０に接続されている。第２配線層８２は、層間絶縁層５４上に、順に積層された第１層２、第２層４、第３層６、および第４層８を含んで構成されている。 The second wiring layer 82 is formed on the interlayer insulating layer 54. In the illustrated example, the second wiring layer 82 is formed above the transistor 30. Further, the second wiring layer 82 is formed in a contact hole 55 provided in the interlayer insulating layer 54 and connected to the first wiring layer 80. The second wiring layer 82 includes a first layer 2, a second layer 4, a third layer 6, and a fourth layer 8 that are sequentially stacked on the interlayer insulating layer 54.
第２配線層８２を構成する第１層２は、層間絶縁層５４上に形成されている。第１層２は、チタン（Ｔｉ）層である。第１層２の厚さは、例えば、２０ｎｍ程度である。第１層２は、第２配線層８２の、層間絶縁層５４に対する被覆性（カバレッジ性）を向上させることができる。 The first layer 2 constituting the second wiring layer 82 is formed on the interlayer insulating layer 54. The first layer 2 is a titanium (Ti) layer. The thickness of the first layer 2 is, for example, about 20 nm. The first layer 2 can improve the coverage (coverability) of the second wiring layer 82 with respect to the interlayer insulating layer 54.
第２配線層８２を構成する第２層４は、第１層２上に形成されている。第２層４は、窒化チタン（ＴｉＮ）層である。第２層４の厚さは、例えば、１００ｎｍ程度である。第２層４は、バリア層として機能することができる。より具体的には、第２層４は、層間絶縁層５４を構成するシリコン原子や不純物等が第３層６に侵入することを防止することができる。 The second layer 4 constituting the second wiring layer 82 is formed on the first layer 2. The second layer 4 is a titanium nitride (TiN) layer. The thickness of the second layer 4 is, for example, about 100 nm. The second layer 4 can function as a barrier layer. More specifically, the second layer 4 can prevent the silicon atoms, impurities, and the like constituting the interlayer insulating layer 54 from entering the third layer 6.
第２配線層８２を構成する第３層６は、第２層４上に形成されている。第３層６は、アルミニウムと銅との合金（Ａｌ−Ｃｕ合金）層である。より具体的には、第３層６は、ア
ルミニウムに１ｗｔ％以下の銅を添加した合金層である。第３層６の厚さは、例えば、８００ｎｍ程度である。第３層６は、第２配線層８２の導電性を確保することができ、第２配線層８２は、高い導電性を有することができる。なお、第３層６の材質は、第２配線層８２の導電性を確保することができれば、特に限定されない。
The third layer 6 constituting the second wiring layer 82 is formed on the second layer 4. The third layer 6 is an alloy (Al—Cu alloy) layer of aluminum and copper. More specifically, the third layer 6 is an alloy layer obtained by adding 1 wt% or less of copper to aluminum. The thickness of the third layer 6 is, for example, about 800 nm. The third layer 6 can ensure the conductivity of the second wiring layer 82, and the second wiring layer 82 can have high conductivity. The material of the third layer 6 is not particularly limited as long as the conductivity of the second wiring layer 82 can be ensured.
第２配線層８２を構成する第４層８は、第３層６上に形成されている。第４層８は、窒化チタン（ＴｉＮ）層である。第４層８の厚さは、例えば、６００ｎｍ程度である。第４層８は、例えば第２配線８０をパターニングする際に、フォトプロセス用の反射防止膜として機能することができる。 The fourth layer 8 constituting the second wiring layer 82 is formed on the third layer 6. The fourth layer 8 is a titanium nitride (TiN) layer. The thickness of the fourth layer 8 is, for example, about 600 nm. For example, the fourth layer 8 can function as an antireflection film for a photo process when the second wiring 80 is patterned.
配線８０，８２は、機能素子２０を駆動させるための回路部３と電気的に接続されている。より具体的には、配線８０，８２は、トランジスター３０と、回路部３を構成するその他の素子（図示せず）と、を電気的に接続することができる。回路部３は、キャパシター（図示せず）等のトランジスター３０以外の素子を含んでいてもよい。なお、図示はしないが、第１配線８０は、第２配線８２と同様に、第１層２、第２層４、第３層６、および第４層８によって構成されていてもよい。 The wirings 80 and 82 are electrically connected to the circuit unit 3 for driving the functional element 20. More specifically, the wirings 80 and 82 can electrically connect the transistor 30 and other elements (not shown) constituting the circuit unit 3. The circuit unit 3 may include an element other than the transistor 30 such as a capacitor (not shown). Although not shown, the first wiring 80 may be configured by the first layer 2, the second layer 4, the third layer 6, and the fourth layer 8, similarly to the second wiring 82.
空洞部４０は、機能素子２０を収容するための空間である。空洞部４０は、第２下地層１４上に（基板１０の上方に）形成され、内部に機能素子２０が配置されている。図示の例では、空洞部４０は、第２下地層１４、包囲壁６０、および被覆層７０，７２によって画成（規定）されている。空洞部４０内は、例えば、減圧状態である。これにより、機能素子２０の動作精度の向上を図ることができる。なお、図示はしないが、空洞部４０は、さらに層間絶縁層５０によって画成されていてもよい。 The cavity 40 is a space for accommodating the functional element 20. The cavity 40 is formed on the second underlayer 14 (above the substrate 10), and the functional element 20 is disposed therein. In the illustrated example, the cavity 40 is defined (defined) by the second underlayer 14, the surrounding wall 60, and the covering layers 70 and 72. The inside of the cavity 40 is in a reduced pressure state, for example. Thereby, the operational accuracy of the functional element 20 can be improved. Although not shown, the cavity 40 may be further defined by the interlayer insulating layer 50.
層間絶縁層５０は、第１下地層１２上、第２下地層１４上、および絶縁膜３２上に（基板１０の上方に）形成されている。層間絶縁層５４は、層間絶縁層５０上に形成されている。層間絶縁層５０，５４は、空洞部４０の周囲に形成されている。層間絶縁層５０，５４としては、例えば、酸化シリコン層を用いる。図示の例では、電子装置１００は、２層の層間絶縁層５０，５４を有しているが、その数は特に限定されない。 The interlayer insulating layer 50 is formed on the first base layer 12, the second base layer 14, and the insulating film 32 (above the substrate 10). The interlayer insulating layer 54 is formed on the interlayer insulating layer 50. The interlayer insulating layers 50 and 54 are formed around the cavity 40. For example, a silicon oxide layer is used as the interlayer insulating layers 50 and 54. In the illustrated example, the electronic device 100 includes two interlayer insulating layers 50 and 54, but the number thereof is not particularly limited.
包囲壁６０は、空洞部４０を画成している。包囲壁６０は、図示はしないが平面視において、機能素子２０を囲む形状を有している。包囲壁６０の平面形状は、特に限定されず、例えば、円形状、多角形状などの任意の形状である。 The surrounding wall 60 defines the cavity 40. Although not shown, the surrounding wall 60 has a shape surrounding the functional element 20 in plan view. The planar shape of the surrounding wall 60 is not particularly limited, and may be any shape such as a circular shape or a polygonal shape.
包囲壁６０は、導電層６２と、第１金属層６４と、第２金属層６６と、を有している。図示の例では、基板１０側から、導電層６２、第１金属層６４、第２金属層６６の順で積層されている。なお、図示の例では、包囲壁６０は、２つの金属層６４，６６を有しているが、その数は特に限定されない。 The surrounding wall 60 includes a conductive layer 62, a first metal layer 64, and a second metal layer 66. In the illustrated example, the conductive layer 62, the first metal layer 64, and the second metal layer 66 are laminated in this order from the substrate 10 side. In the illustrated example, the surrounding wall 60 includes two metal layers 64 and 66, but the number is not particularly limited.
導電層６２としては、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコン層を用いる。第１金属層６４としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いる。第２金属層６６は、第２配線８２と同様に、第１層２、第１層２上に形成された第２層４、第２層４上に形成された第３層６、および第３層６上に形成された第４層８によって構成されている。なお、図示はしないが、第１金属層６４についても、第２金属層６６と同様に、第１層２、第２層４、第３層６、および第４層８によって構成されていてもよい。 As the conductive layer 62, for example, a polycrystalline silicon layer imparted with conductivity by doping a predetermined impurity is used. As the first metal layer 64, for example, an aluminum layer, a titanium layer, or a stacked body of an aluminum layer and a titanium layer is used. Similarly to the second wiring 82, the second metal layer 66 includes the first layer 2, the second layer 4 formed on the first layer 2, the third layer 6 formed on the second layer 4, and the second layer 4. The fourth layer 8 is formed on the third layer 6. Although not shown, the first metal layer 64 may be composed of the first layer 2, the second layer 4, the third layer 6, and the fourth layer 8 similarly to the second metal layer 66. Good.
第１被覆層７０は、空洞部４０を上方から覆って形成されている。第１被覆層７０は、空洞部４０の上面４２を画成している。第１被覆層７０には、貫通孔７１が設けられている。図示の例では、貫通孔７１は、８つ設けられているが、その数は限定されない。後述
するように、空洞部４０を形成するリリース工程において、貫通孔７１を通して、エッチング液やエッチングガスを供給することができる。
The first coating layer 70 is formed to cover the cavity 40 from above. The first covering layer 70 defines the upper surface 42 of the cavity 40. A through hole 71 is provided in the first coating layer 70. In the illustrated example, eight through holes 71 are provided, but the number is not limited. As will be described later, an etching solution or an etching gas can be supplied through the through hole 71 in the release process for forming the cavity 40.
第１被覆層７０は、第２層４、第２層上に形成された第３層６、および第３層６上に形成された第４層８によって構成されている。第１被覆層７０を構成する第２層４は、空洞部４０を画成している。第１被覆層７０を構成する第２層４、第３層６、および第４層８は、それぞれ、第２金属層６６を構成する第２層４、第３層６、および第４層８と一体的に（連続して）形成されている。 The first covering layer 70 includes the second layer 4, the third layer 6 formed on the second layer, and the fourth layer 8 formed on the third layer 6. The second layer 4 constituting the first covering layer 70 defines the cavity 40. The second layer 4, the third layer 6 and the fourth layer 8 constituting the first covering layer 70 are respectively the second layer 4, the third layer 6 and the fourth layer 8 constituting the second metal layer 66. Are formed integrally (continuously).
第２被覆層７２は、第１被覆層７０上に配置されている。第２被覆層７２は、第１被覆層７０に形成された貫通孔７１を塞いでいる。これにより、貫通孔７１を通じて、外部から気体等が空洞部４０に侵入することを防ぐことができる。第２被覆層７２としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いる。第１被覆層７０および第２被覆層７２は、空洞部４０を上方から覆って、空洞部４０を封止する封止部材として機能することができる。 The second coating layer 72 is disposed on the first coating layer 70. The second coating layer 72 closes the through hole 71 formed in the first coating layer 70. Thereby, it is possible to prevent gas or the like from entering the cavity 40 from the outside through the through hole 71. As the 2nd coating layer 72, the laminated body of an aluminum layer, a titanium layer, or an aluminum layer and a titanium layer is used, for example. The first coating layer 70 and the second coating layer 72 can function as a sealing member that covers the cavity 40 from above and seals the cavity 40.
包囲壁６０および第１被覆層７０には、一定の電位（例えば接地電位）が与えられることが望ましい。これにより、包囲壁６０および第１被覆層７０を、電磁シールドとして機能させることができる。そのため、機能素子２０を、外部と電気的に遮蔽することができる。 It is desirable that a constant potential (for example, ground potential) is applied to the surrounding wall 60 and the first covering layer 70. Thereby, the surrounding wall 60 and the 1st coating layer 70 can be functioned as an electromagnetic shield. Therefore, the functional element 20 can be electrically shielded from the outside.
パッシベーション層９０は、層間絶縁層５４、第２配線層８２、および第２金属層６６上に形成されている。パッシベーション層９０としては、例えば、窒化シリコン層を用いる。 The passivation layer 90 is formed on the interlayer insulating layer 54, the second wiring layer 82, and the second metal layer 66. For example, a silicon nitride layer is used as the passivation layer 90.
第１の実施形態に係る電子装置１００によれば、例えば、以下の特徴を有する。 The electronic device 100 according to the first embodiment has, for example, the following characteristics.
電子装置１００によれば、第１被覆層７０を構成する第２層４は、空洞部４０を画成し、第２層４は、ＴｉＮ層である。したがって、電子装置１００では、空洞部４０を密閉した後に空洞部４０にガスが発生したとしても、第２層４によって、発生したガスを吸着することができ、空洞部４０の真空度が低下することを抑制できる。さらに、第１被覆層７０は、通常の配線を形成する工程によって、第２配線層８２と同時に形成されることができる。そのため、電子装置１００は、簡易な工程で形成されることができる。 According to the electronic device 100, the second layer 4 constituting the first coating layer 70 defines the cavity 40, and the second layer 4 is a TiN layer. Therefore, in the electronic device 100, even if gas is generated in the cavity 40 after sealing the cavity 40, the generated gas can be adsorbed by the second layer 4, and the degree of vacuum of the cavity 40 is reduced. This can be suppressed. Further, the first covering layer 70 can be formed simultaneously with the second wiring layer 82 by a process of forming a normal wiring. Therefore, the electronic device 100 can be formed by a simple process.
電子装置１００によれば、第３層６は、Ａｌ−Ｃｕ合金層である。そのため、第２配線層８２は、高い導電性を有することができる。 According to the electronic device 100, the third layer 6 is an Al—Cu alloy layer. Therefore, the second wiring layer 82 can have high conductivity.
１．２． 電子装置の製造方法
次に、第１の実施形態に係る電子装置の製造方法について、図面を参照しながら説明する。図２〜図１０は、第１の実施形態に係る電子装置１００の製造工程を模式的に示す断面図である。
1.2. Method for Manufacturing Electronic Device Next, a method for manufacturing an electronic device according to the first embodiment will be described with reference to the drawings. 2 to 10 are cross-sectional views schematically showing the manufacturing process of the electronic device 100 according to the first embodiment.
図２に示すように、基板１０上に第１下地層１２を形成する。図示の例では、第１下地層１２は、トランジスター３０が形成される領域を避けて形成される。第１絶縁層１２は、例えば、ＬＯＣＯＳ法、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法により形成される。 As shown in FIG. 2, the first underlayer 12 is formed on the substrate 10. In the illustrated example, the first underlayer 12 is formed so as to avoid a region where the transistor 30 is formed. The first insulating layer 12 is formed by, for example, a LOCOS method or an STI (shallow trench isolation) method.
次に、第１下地層１２上に第２下地層１４を形成する。第２下地層１４は、例えば、例えば、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法により成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニ
ングされることにより形成される。
Next, the second underlayer 14 is formed on the first underlayer 12. The second underlayer 14 is formed by, for example, forming a film by, for example, a CVD (chemical vapor deposition) method or a sputtering method, and then patterning the film by a photolithography technique and an etching technique.
次に、第２下地層１４上に第１電極２２を形成する。第１電極２２は、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。第１電極２２が多結晶シリコンからなる場合は、導電性を付与するために所定の不純物をドーピングする。 Next, the first electrode 22 is formed on the second underlayer 14. The first electrode 22 is formed by being patterned by a photolithography technique and an etching technique after being formed by a CVD method or a sputtering method. When the first electrode 22 is made of polycrystalline silicon, a predetermined impurity is doped in order to impart conductivity.
図３に示すように、犠牲層５および絶縁膜３２を形成する。犠牲層５は、第１電極２２を覆って形成され、絶縁膜３２は、第１下地層１２が形成されていない基板１０上に形成される。被覆層５および絶縁膜３２は、例えば、酸化シリコン層である。被覆層５は、第１電極２２が熱酸化されることにより形成される。絶縁膜３２は、基板１０が熱酸化されることにより形成される。第１電極２２および絶縁膜３２の熱酸化処理は、例えば、８００℃以上１１００℃以下の温度で行われる。本工程において、被覆層５および絶縁膜３２を同一工程で形成することができる。被覆層５の膜厚および絶縁膜３２の膜厚は、第１電極２２および基板１０の結晶性や不純物濃度を調整することにより、制御することができる、なお、被覆層５および絶縁膜３２を、ＣＶＤ法やスパッタ法を用いて形成してもよい。 As shown in FIG. 3, the sacrificial layer 5 and the insulating film 32 are formed. The sacrificial layer 5 is formed so as to cover the first electrode 22, and the insulating film 32 is formed on the substrate 10 on which the first base layer 12 is not formed. The covering layer 5 and the insulating film 32 are, for example, silicon oxide layers. The covering layer 5 is formed by thermally oxidizing the first electrode 22. The insulating film 32 is formed by thermally oxidizing the substrate 10. The thermal oxidation treatment of the first electrode 22 and the insulating film 32 is performed at a temperature of 800 ° C. or higher and 1100 ° C. or lower, for example. In this step, the coating layer 5 and the insulating film 32 can be formed in the same step. The film thickness of the covering layer 5 and the film thickness of the insulating film 32 can be controlled by adjusting the crystallinity and impurity concentration of the first electrode 22 and the substrate 10. Alternatively, a CVD method or a sputtering method may be used.
次に、第２電極２４、導電層６２、およびゲート電極３４を形成する。第２電極２４は、犠牲層５および第２下地層１４上に形成される。導電層６２は、第２下地層１４上に形成される。ゲート電極３４は、絶縁膜３２上に形成される。第２電極２４、導電層６２、およびゲート電極３４は、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。第２電極２４、導電層６２、およびゲート電極３４が多結晶シリコンからなる場合は、導電性を付与するために所定の不純物をドーピングする。本工程において、第２電極２４、導電層６２、およびゲート電極３４を同一工程で形成することができる。また、本工程において、第２下地層１４上に（基板１０の上方に）機能素子２０を形成することができる。なお、導電層６２は、第２電極２４およびゲート電極３４と同一工程で形成されずに、第１電極２２と同一工程で形成されてもよい。 Next, the second electrode 24, the conductive layer 62, and the gate electrode 34 are formed. The second electrode 24 is formed on the sacrificial layer 5 and the second underlayer 14. The conductive layer 62 is formed on the second foundation layer 14. The gate electrode 34 is formed on the insulating film 32. The second electrode 24, the conductive layer 62, and the gate electrode 34 are formed by being formed by a CVD method, a sputtering method, or the like and then patterned by a photolithography technique and an etching technique. In the case where the second electrode 24, the conductive layer 62, and the gate electrode 34 are made of polycrystalline silicon, a predetermined impurity is doped to impart conductivity. In this step, the second electrode 24, the conductive layer 62, and the gate electrode 34 can be formed in the same step. In this step, the functional element 20 can be formed on the second underlayer 14 (above the substrate 10). The conductive layer 62 may be formed in the same process as the first electrode 22 without being formed in the same process as the second electrode 24 and the gate electrode 34.
次に、ゲート電極３４の側方にサイドウォール３８を形成する。サイドウォール３８は、公知の方法により形成される。次に、サイドウォール３８をマスクとして、所定の不純物を注入して、ソース領域３６およびドレイン領域３７を形成する。本工程によって、不純物が高濃度に添加される。これにより、ＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を形成することができる。本工程において、トランジスター３０を形成することができる。 Next, a sidewall 38 is formed on the side of the gate electrode 34. The sidewall 38 is formed by a known method. Next, using the sidewall 38 as a mask, a predetermined impurity is implanted to form a source region 36 and a drain region 37. By this step, impurities are added at a high concentration. Thereby, an LDD (Lightly Doped Drain) structure can be formed. In this step, the transistor 30 can be formed.
図４に示すように、機能素子２０、導電層６２、およびトランジスター３０を覆うように、基板１０の上方に層間絶縁層５０を形成する。層間絶縁層５０は、例えば、ＣＶＤ法や塗付(スピンコート)法により形成される。層間絶縁層５０を形成した後に、層間絶縁層５０の表面を平坦化する処理を行ってもよい。 As shown in FIG. 4, an interlayer insulating layer 50 is formed over the substrate 10 so as to cover the functional element 20, the conductive layer 62, and the transistor 30. The interlayer insulating layer 50 is formed by, for example, a CVD method or a coating (spin coating) method. After forming the interlayer insulating layer 50, a process for planarizing the surface of the interlayer insulating layer 50 may be performed.
次に、層間絶縁層５０をパターニングして、コンタクトホール５１，５２を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。コンタクトホール５１は、ソース領域３６またはドレイン領域３７を露出するように形成される。コンタクトホール５２は、導電層６２を露出するように形成される。 Next, the interlayer insulating layer 50 is patterned to form contact holes 51 and 52. The patterning is performed by, for example, a photolithography technique and an etching technique. The contact hole 51 is formed so as to expose the source region 36 or the drain region 37. The contact hole 52 is formed so as to expose the conductive layer 62.
次に、第１配線層８０および第１金属層６４を形成する。第１配線層８０は、層間絶縁層５０上およびコンタクトホール５１内に形成される。第１金属層６４は、層間絶縁層５０上およびコンタクトホール５２内に形成される。第１配線層８０および第１金属層６４
は、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。本工程において、第１配線層８０および第１金属層６４を同一工程で形成することができる。
Next, the first wiring layer 80 and the first metal layer 64 are formed. The first wiring layer 80 is formed on the interlayer insulating layer 50 and in the contact hole 51. The first metal layer 64 is formed on the interlayer insulating layer 50 and in the contact hole 52. First wiring layer 80 and first metal layer 64
The film is formed by being patterned by a photolithography technique and an etching technique after being formed by a CVD method or a sputtering method. In this step, the first wiring layer 80 and the first metal layer 64 can be formed in the same step.
次に、第１配線層８０および第１金属層６４を覆うように、層間絶縁層５０上に層間絶縁層５４を形成する。層間絶縁層５４は、例えば、ＣＶＤ法や塗付(スピンコート)法により形成される。層間絶縁層５４を形成した後に、層間絶縁層５４の表面を平坦化する処理を行ってもよい。 Next, an interlayer insulating layer 54 is formed on the interlayer insulating layer 50 so as to cover the first wiring layer 80 and the first metal layer 64. The interlayer insulating layer 54 is formed by, for example, a CVD method or a coating (spin coating) method. After the interlayer insulating layer 54 is formed, a process for planarizing the surface of the interlayer insulating layer 54 may be performed.
図５に示すように、層間絶縁層５４をパターニングして、コンタクトホール５５，５６を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。コンタクトホール５５は、第１配線層８０を露出するように形成される。コンタクトホール５６は、第１金属層６４を露出するように形成される。 As shown in FIG. 5, the interlayer insulating layer 54 is patterned to form contact holes 55 and 56. The patterning is performed by, for example, a photolithography technique and an etching technique. The contact hole 55 is formed so as to expose the first wiring layer 80. The contact hole 56 is formed so as to expose the first metal layer 64.
図６に示すように、層間絶縁層５４上およびコンタクトホール５５，５６内に第１層２を成膜する。第１層２は、例えば、スパッタ法により成膜される。 As shown in FIG. 6, the first layer 2 is formed on the interlayer insulating layer 54 and in the contact holes 55 and 56. The first layer 2 is formed by sputtering, for example.
図７に示すように、機能素子２０の上方の層間絶縁層５４を露出するように、第１層２をパターニングする。すなわち、層間絶縁層５４の、第１被覆層７０が形成される領域を露出するように、パターニングする。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。 As shown in FIG. 7, the first layer 2 is patterned so that the interlayer insulating layer 54 above the functional element 20 is exposed. That is, the interlayer insulating layer 54 is patterned so as to expose a region where the first covering layer 70 is formed. The patterning is performed by, for example, a photolithography technique and an etching technique.
図８に示すように、露出された層間絶縁層５４上、およびパターニングされた第１層２上に、第２層４を成膜する。第２層４は、例えば、スパッタ法により成膜される。次に、第２層４上に、第３層６および第４層８を順に成膜する。より具体的には、第２層４上に第３層６を成膜し、第３層６上に第４層８を成膜する。第３層６および第４層８は、例えば、スパッタ法により成膜される。 As shown in FIG. 8, the second layer 4 is formed on the exposed interlayer insulating layer 54 and the patterned first layer 2. The second layer 4 is formed by sputtering, for example. Next, the third layer 6 and the fourth layer 8 are sequentially formed on the second layer 4. More specifically, the third layer 6 is formed on the second layer 4, and the fourth layer 8 is formed on the third layer 6. The third layer 6 and the fourth layer 8 are formed by sputtering, for example.
図９に示すように、第１層２、第２層４、第３層６、および第４層８をパターニングして、第１被覆層７０、第２金属層６６、および第２配線層８２を形成し、さらに第１被覆層７０に貫通孔７１を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。本工程において、貫通孔７１が形成された第１被覆層７０、第２金属層６６、および第２配線層８２を同一工程で形成することができる。なお、貫通孔７１は、第１被覆層７０等を形成した後に、別途第１被覆層７０をパターニングすることにより形成してもよいが、第１被覆層７０等と同時に形成することにより、工程の簡略化を図ることができる。 As shown in FIG. 9, the first layer 2, the second layer 4, the third layer 6, and the fourth layer 8 are patterned to form a first covering layer 70, a second metal layer 66, and a second wiring layer 82. And a through hole 71 is formed in the first coating layer 70. The patterning is performed by, for example, a photolithography technique and an etching technique. In this step, the first covering layer 70, the second metal layer 66, and the second wiring layer 82 in which the through holes 71 are formed can be formed in the same step. The through-hole 71 may be formed by separately patterning the first coating layer 70 after forming the first coating layer 70 or the like. Can be simplified.
図１０に示すように、層間絶縁層５４上、第２金属層６６上、および第２配線層８２上に、パッシベーション層９０を形成する。パッシベーション層９０は、例えば、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。 As shown in FIG. 10, a passivation layer 90 is formed on the interlayer insulating layer 54, the second metal layer 66, and the second wiring layer 82. The passivation layer 90 is formed by, for example, forming a film by a CVD method or a sputtering method, and then patterning the film by a photolithography technique and an etching technique.
次に、貫通孔７１にエッチング液またはエッチングガスを通して、機能素子２０の上方の層間絶縁層５０，５４および犠牲層５を除去し、空洞部４０を形成する（リリース工程）。リリース工程は、例えば、フッ化水素酸や緩衝フッ酸（フッ化水素酸とフッ化アンモニウムの混合液）などを用いたウェットエッチング、フッ化水素系のガスなどを用いたドライエッチングなどにより行われる。包囲壁６０および第１被覆層７０は、リリース工程においてエッチングされない材料で形成されることにより、空洞部４０が包囲壁６０の外側へ拡がることを防止することができる。より具体的には、Ｔｉ層である第１層、ＴｉＮ層である第２層４および第４層８は、フッ化水素酸を主体としたエッチング液に対して耐
性を有する（エッチング速度が小さい）。そのため、第１被覆層７０および第２金属層６６において、フッ化水素酸を主体としたエッチング液によって第３層６がエッチングされることを抑制できる。また、第２下地層１４は、エッチングストッパー層として機能することができる。
Next, the interlayer insulating layers 50 and 54 and the sacrificial layer 5 above the functional element 20 are removed by passing an etching solution or etching gas through the through-hole 71 to form the cavity 40 (release process). The release process is performed, for example, by wet etching using hydrofluoric acid or buffered hydrofluoric acid (mixed liquid of hydrofluoric acid and ammonium fluoride), dry etching using a hydrogen fluoride-based gas, or the like. . The surrounding wall 60 and the first covering layer 70 are formed of a material that is not etched in the release process, so that the cavity 40 can be prevented from spreading to the outside of the surrounding wall 60. More specifically, the first layer that is a Ti layer, the second layer 4 that is a TiN layer, and the fourth layer 8 are resistant to an etchant mainly composed of hydrofluoric acid (the etching rate is low). ). Therefore, in the first coating layer 70 and the second metal layer 66, it is possible to suppress the third layer 6 from being etched by the etchant mainly containing hydrofluoric acid. The second underlayer 14 can function as an etching stopper layer.
図１に示すように、第１被覆層７０およびパッシベーション層９０上に、貫通孔７１を塞ぐ第２被覆層７２を形成する。第２被覆層７２は、例えば、ＣＶＤ法やスパッタ法など気相成長法により成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。これにより、空洞部４０を減圧状態のまま封止することができる。 As shown in FIG. 1, a second coating layer 72 that closes the through hole 71 is formed on the first coating layer 70 and the passivation layer 90. The second coating layer 72 is formed by, for example, forming a film by a vapor phase growth method such as a CVD method or a sputtering method, and then patterning the film by a photolithography technique and an etching technique. Thereby, the cavity 40 can be sealed in a reduced pressure state.
以上の工程により、電子装置１００を製造することができる。 Through the above steps, the electronic device 100 can be manufactured.
電子装置１００の製造方法によれば、第１被覆層７０を構成する第２層が、空洞部４０を画成する電子装置１００を得ることができる。第２層４は、ＴｉＮ層である。したがって、空洞部４０を密閉した後に空洞部４０にガスが発生したとしても、第２層４によって、発生したガスを吸着することができ、空洞部４０の真空度が低下することを抑制できる電子装置１００を得ることができる。さらに、第１被覆層７０は、通常の配線を形成する工程によって、第２配線層８２と同時に形成されることができる。そのため、電子装置１００は、簡易な工程で形成されることができる。 According to the method for manufacturing the electronic device 100, it is possible to obtain the electronic device 100 in which the second layer constituting the first coating layer 70 defines the cavity 40. The second layer 4 is a TiN layer. Therefore, even if gas is generated in the cavity 40 after sealing the cavity 40, the generated gas can be adsorbed by the second layer 4, and the electrons that can suppress the vacuum degree of the cavity 40 from being lowered. Device 100 can be obtained. Further, the first covering layer 70 can be formed simultaneously with the second wiring layer 82 by a process of forming a normal wiring. Therefore, the electronic device 100 can be formed by a simple process.
２． 第２の実施形態
２．１． 電子装置
次に、第２の実施形態に係る電子装置について、図面を参照しながら説明する。図１１は、第２の実施形態に係る電子装置２００を模式的に示す断面図である。以下、第２の実施形態に係る電子装置２００において、第１の実施形態に係る電子装置１００の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。
2. Second Embodiment 2.1. Electronic Device Next, an electronic device according to a second embodiment will be described with reference to the drawings. FIG. 11 is a cross-sectional view schematically showing an electronic device 200 according to the second embodiment. Hereinafter, in the electronic device 200 according to the second embodiment, members having the same functions as the constituent members of the electronic device 100 according to the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted. .
電子装置１００では、図１に示すように、第１被覆層７０は、第２層４、第３層６、および第４層８によって構成され、第２層４が空洞部４０を画成していた。 In the electronic device 100, as shown in FIG. 1, the first covering layer 70 is constituted by the second layer 4, the third layer 6, and the fourth layer 8, and the second layer 4 defines the cavity 40. It was.
これに対し、電子装置２００では、図１１に示すように、第１被覆層７０は、第４層８によって構成され、第４層８が空洞部４０を画成している。 On the other hand, in the electronic device 200, as shown in FIG. 11, the first covering layer 70 is constituted by the fourth layer 8, and the fourth layer 8 defines the cavity 40.
電子装置２００によれば、空洞部４０を密閉した後に空洞部４０にガスが発生したとしても、ＴｉＮ層である第４層８によって、発生したガスを吸着することができ、空洞部４０の真空度が低下することを抑制できる。さらに、第１被覆層７０は、通常の配線を形成する工程によって、第２配線層８２と同時に形成されることができる。そのため、電子装置２００では、簡易な工程で形成されることができる。 According to the electronic device 200, even if gas is generated in the cavity 40 after sealing the cavity 40, the generated gas can be adsorbed by the fourth layer 8, which is a TiN layer, and the vacuum of the cavity 40 can be absorbed. It can suppress that a degree falls. Further, the first covering layer 70 can be formed simultaneously with the second wiring layer 82 by a process of forming a normal wiring. Therefore, the electronic device 200 can be formed by a simple process.
２．２． 電子装置の製造方法
次に、第２の実施形態に係る電子装置の製造方法について、図面を参照しながら説明する。図１２〜図１５は、第２の実施形態に係る電子装置２００の製造工程を模式的に示す断面図である。以下、第２の実施形態に係る電子装置２００において、第１の実施形態に係る電子装置１００の例と異なる点について説明し、同様の点については説明を省略する。
2.2. Method for Manufacturing Electronic Device Next, a method for manufacturing an electronic device according to the second embodiment will be described with reference to the drawings. 12-15 is sectional drawing which shows typically the manufacturing process of the electronic device 200 which concerns on 2nd Embodiment. Hereinafter, in the electronic device 200 according to the second embodiment, points different from the example of the electronic device 100 according to the first embodiment will be described, and description of similar points will be omitted.
電子装置２００の製造方法において、層間絶縁層５４上およびコンタクトホール５５，５６内に第１層２を成膜するまでの工程（図６参照）は、上述した電子装置１００の製造方法と同様である。したがって、その説明を省略する。 In the manufacturing method of the electronic device 200, the process (see FIG. 6) until the first layer 2 is formed on the interlayer insulating layer 54 and in the contact holes 55 and 56 is the same as the manufacturing method of the electronic device 100 described above. is there. Therefore, the description is omitted.
図１２に示すように、第１層２上に第２層４を成膜し、第２層４上に第３層６を成膜する。すなわち、層間絶縁層５４上に、第１層２、第２層４、および第３層６を順に成膜する。第２層４および第３層６は、例えば、スパッタ法により形成される。 As shown in FIG. 12, the second layer 4 is formed on the first layer 2, and the third layer 6 is formed on the second layer 4. That is, the first layer 2, the second layer 4, and the third layer 6 are sequentially formed on the interlayer insulating layer 54. The second layer 4 and the third layer 6 are formed by, for example, a sputtering method.
図１３に示すように、機能素子２０の上方の層間絶縁層５４を露出するように、第１層２、第２層４、および第３層６をパターニングする。すなわち、層間絶縁層５４の、第１被覆層７０が形成される領域を露出するように、パターニングする。図示の例では、さらに、層２，４，６の、第２配線層８２および第２金属層６６となる部分を残すように、パターニングをする。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。 As shown in FIG. 13, the first layer 2, the second layer 4, and the third layer 6 are patterned so that the interlayer insulating layer 54 above the functional element 20 is exposed. That is, the interlayer insulating layer 54 is patterned so as to expose a region where the first covering layer 70 is formed. In the illustrated example, patterning is further performed so as to leave portions of the layers 2, 4, and 6 that become the second wiring layer 82 and the second metal layer 66. The patterning is performed by, for example, a photolithography technique and an etching technique.
図１４に示すように、露出された層間絶縁層５４、およびパターニングされた第３層６の上に、第４層８を成膜する。第４層８は、例えば、スパッタ法により成膜される。 As shown in FIG. 14, the fourth layer 8 is formed on the exposed interlayer insulating layer 54 and the patterned third layer 6. The fourth layer 8 is formed by sputtering, for example.
図１５に示すように、第４層８をパターニングして、第１被覆層７０、第２金属層６６、および第２配線層８２を形成し、さらに第１被覆層７０に貫通孔７１を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。本工程において、貫通孔７１が形成された第１被覆層７０、第２金属層６６、および第２配線層８２を同一工程で形成することができる。なお、貫通孔７１は、第１被覆層７０等を形成した後に、別途第１被覆層７０をパターニングすることにより形成してもよいが、第１被覆層７０等と同時に形成することにより、工程の簡略化を図ることができる。 As shown in FIG. 15, the fourth layer 8 is patterned to form the first covering layer 70, the second metal layer 66, and the second wiring layer 82, and further, the through hole 71 is formed in the first covering layer 70. To do. The patterning is performed by, for example, a photolithography technique and an etching technique. In this step, the first covering layer 70, the second metal layer 66, and the second wiring layer 82 in which the through holes 71 are formed can be formed in the same step. The through-hole 71 may be formed by separately patterning the first coating layer 70 after forming the first coating layer 70 or the like. Can be simplified.
図１１に示すように、層間絶縁層５４、第２金属層６６、および第２配線層８２上に、パッシベーション層９０を形成する。パッシベーション層９０は、例えば、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。 As shown in FIG. 11, a passivation layer 90 is formed on the interlayer insulating layer 54, the second metal layer 66, and the second wiring layer 82. The passivation layer 90 is formed by, for example, forming a film by a CVD method or a sputtering method, and then patterning the film by a photolithography technique and an etching technique.
以降の工程は、上述した電子装置１００の製造方法と同様である。したがって、その説明を省略する。 The subsequent steps are the same as those of the method for manufacturing the electronic device 100 described above. Therefore, the description is omitted.
以上の工程により、電子装置２００を製造することができる。 Through the above steps, the electronic device 200 can be manufactured.
電子装置２００の製造方法によれば、第１被覆層７０を構成する第４層８が、空洞部４０を画成する電子装置２００を得ることができる。第４層８は、ＴｉＮ層である。したがって、空洞部４０を密閉した後に空洞部４０にガスが発生したとしても、第４層８によって、発生したガスを吸着することができ、空洞部４０の真空度が低下することを抑制できる電子装置２００を得ることができる。さらに、第１被覆層７０は、通常の配線を形成する工程によって、第２配線層８２と同時に形成されることができる。そのため、電子装置２００は、簡易な工程で形成されることができる。 According to the method for manufacturing the electronic device 200, the electronic device 200 in which the fourth layer 8 constituting the first covering layer 70 defines the cavity 40 can be obtained. The fourth layer 8 is a TiN layer. Therefore, even if gas is generated in the cavity 40 after the cavity 40 is sealed, the generated gas can be adsorbed by the fourth layer 8, and the electron that can suppress the vacuum degree of the cavity 40 from being lowered. Device 200 can be obtained. Further, the first covering layer 70 can be formed simultaneously with the second wiring layer 82 by a process of forming a normal wiring. Therefore, the electronic device 200 can be formed by a simple process.
３． 第３の実施形態
次に、第３の実施形態として、本発明に係る電子装置が発振器である場合について、図面を参照しながら説明する。以下では、電子装置１００が発振器である場合について説明する。図１６は、第３の実施形態に係る電子装置（発振器）１００を示す回路図である。
3. Third Embodiment Next, as a third embodiment, a case where the electronic device according to the present invention is an oscillator will be described with reference to the drawings. Hereinafter, a case where the electronic device 100 is an oscillator will be described. FIG. 16 is a circuit diagram showing an electronic device (oscillator) 100 according to the third embodiment.
電子装置１００は、図１６に示すように、例えば、機能素子（ＭＥＭＳ振動子）２０と、反転増幅回路１１０と、を含む。反転増幅回路１１０は、例えば、図１に示す回路部３に設けられている。 As illustrated in FIG. 16, the electronic device 100 includes, for example, a functional element (MEMS vibrator) 20 and an inverting amplifier circuit 110. The inverting amplifier circuit 110 is provided, for example, in the circuit unit 3 shown in FIG.
機能素子２０は、第１電極２２と電気的に接続された第１端子２０ａと、第２電極２４と電気的に接続された第２端子２０ｂと、を有している。機能素子２０の第１端子２０ａは、反転増幅回路１１０の入力端子１１０ａと少なくとも交流的に接続する。機能素子２０の第２端子２０ｂは、反転増幅回路１１０の出力端子１１０ｂと少なくとも交流的に接続する。 The functional element 20 includes a first terminal 20 a that is electrically connected to the first electrode 22, and a second terminal 20 b that is electrically connected to the second electrode 24. The first terminal 20a of the functional element 20 is connected to the input terminal 110a of the inverting amplifier circuit 110 at least in an AC manner. The second terminal 20b of the functional element 20 is connected to the output terminal 110b of the inverting amplifier circuit 110 at least in an AC manner.
図示の例では、反転増幅回路１１０は、１つのインバーターから構成されているが、所望の発振条件が満たされるように、複数のインバーター（反転回路）や増幅回路を組み合わせて構成されていてもよい。 In the illustrated example, the inverting amplifier circuit 110 is configured by one inverter, but may be configured by combining a plurality of inverters (inverting circuits) and amplifier circuits so that a desired oscillation condition is satisfied. .
電子装置１００は、反転増幅回路１１０に対する帰還抵抗を含んで構成されていてもよい。図１６に示す例では、反転増幅回路１１０の入力端子と出力端子とが抵抗１２０を介して接続されている。 The electronic device 100 may include a feedback resistor for the inverting amplifier circuit 110. In the example shown in FIG. 16, the input terminal and the output terminal of the inverting amplifier circuit 110 are connected via a resistor 120.
発振器１００は、反転増幅回路１１０の入力端子１１０ａと基準電位（接地電位）との間に接続された第１キャパシター１３０と、反転増幅回路１１０の出力端子１１０ｂと基準電位（接地電位）との間に接続された第２キャパシター１３２と、を含んで構成されている。これにより、機能素子２０とキャパシター１３０，１３２とで共振回路を構成する発振回路とすることができる。電子装置１００は、この発振回路で得られた発振信号ｆを出力する。 The oscillator 100 includes a first capacitor 130 connected between an input terminal 110a of the inverting amplifier circuit 110 and a reference potential (ground potential), and an output terminal 110b of the inverting amplifier circuit 110 and a reference potential (ground potential). And a second capacitor 132 connected to the second capacitor 132. As a result, the functional element 20 and the capacitors 130 and 132 can form an oscillation circuit that forms a resonance circuit. The electronic device 100 outputs the oscillation signal f obtained by this oscillation circuit.
電子装置１００は、図１７に示すように、さらに、分周回路１４０を有していてもよい。分周回路１４０は、発振回路の出力信号Ｖoutを分周し、発振信号ｆを出力する。これにより、電子装置１００は、例えば、出力信号Ｖoutの周波数よりも低い周波数の出力信号を得ることができる。 The electronic device 100 may further include a frequency dividing circuit 140 as shown in FIG. The frequency dividing circuit 140 divides the output signal Vout of the oscillation circuit and outputs the oscillation signal f. Thereby, the electronic device 100 can obtain an output signal having a frequency lower than the frequency of the output signal Vout , for example.
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 The present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same objects and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
２…第１層、３…回路部、４…第２層、６…第３層、８…第４層、１０…基板、１２…第１下地層、１４…第２下地層、２０…機能素子、２０ａ…第１端子、２０ｂ…第２端子、２２…第１電極、２４…第２電極、２４ａ…支持部、２４ｂ…梁部、３０…トランジスター、３２…絶縁膜、３４…ゲート電極、３６…ソース領域、３７…ドレイン領域、３８…サイドウォール、４０…空洞部、４２…上面、５０…層間絶縁層、５１，５２…コンタクトホール、５４…層間絶縁層、５５，５６…コンタクトホール、７０…第１被覆層、７１…貫通孔、７２…第２被覆層、８０…第１配線層、８２…第２配線層、９０…パッシベーション層、１００…電子装置、１１０…反転増幅回路、１１０ａ…入力端子、１１０ｂ…出力端子、１２０…抵抗、１３０…第１キャパシター、１３２…第２キャパシター、１４０…分周回路、２００…電子装置 DESCRIPTION OF SYMBOLS 2 ... 1st layer, 3 ... Circuit part, 4 ... 2nd layer, 6 ... 3rd layer, 8 ... 4th layer, 10 ... Substrate, 12 ... 1st foundation layer, 14 ... 2nd foundation layer, 20 ... Function Element, 20a ... first terminal, 20b ... second terminal, 22 ... first electrode, 24 ... second electrode, 24a ... support part, 24b ... beam part, 30 ... transistor, 32 ... insulating film, 34 ... gate electrode, 36 ... source region, 37 ... drain region, 38 ... sidewall, 40 ... cavity, 42 ... top surface, 50 ... interlayer insulating layer, 51, 52 ... contact hole, 54 ... interlayer insulating layer, 55, 56 ... contact hole, DESCRIPTION OF SYMBOLS 70 ... 1st coating layer, 71 ... Through-hole, 72 ... 2nd coating layer, 80 ... 1st wiring layer, 82 ... 2nd wiring layer, 90 ... Passivation layer, 100 ... Electronic device, 110 ... Inversion amplification circuit, 110a ... Input terminal, 110b ... Output terminal, 120 ... Resistance, 1 0 ... first capacitor, 132 ... second capacitor, 140 ... frequency divider, 200 ... electronic device
Claims (8)
前記基板の上方に形成され、内部に機能素子が配置された空洞部と、
前記空洞部の上面を画成する被覆層と、
前記基板の上方に形成され、前記空洞部の周囲に形成された層間絶縁層と、
前記層間絶縁層の上方に形成された配線層と、
を含み、
前記配線層は、
前記層間絶縁層の上方に、順に積層された第１層、第２層、第３層、および第４層を含んで構成され、
前記被覆層は、前記第２層および前記第４層の少なくとも一方を含んで構成され、
前記被覆層を構成する前記第２層または前記第４層は、前記空洞部を画成し、
前記第１層は、Ｔｉ層であり、
前記第２層および前記第４層は、ＴｉＮ層である、電子装置。 A substrate,
A cavity formed above the substrate and having functional elements disposed therein;
A coating layer defining an upper surface of the cavity,
An interlayer insulating layer formed above the substrate and formed around the cavity;
A wiring layer formed above the interlayer insulating layer;
Including
The wiring layer is
A first layer, a second layer, a third layer, and a fourth layer, which are sequentially stacked above the interlayer insulating layer;
The coating layer includes at least one of the second layer and the fourth layer,
The second layer or the fourth layer constituting the covering layer defines the cavity,
The first layer is a Ti layer;
The electronic device, wherein the second layer and the fourth layer are TiN layers.
前記被覆層は、前記第２層、前記第３層、および前記第４層によって構成されている、電子装置。 In claim 1,
The said coating layer is an electronic device comprised by the said 2nd layer, the said 3rd layer, and the said 4th layer.
前記被覆層は、前記第４層によって構成されている、電子装置。 In claim 1,
The coating layer is an electronic device configured by the fourth layer.
前記第３層は、Ａｌ−Ｃｕ合金層である、電子装置。 In any one of Claims 1 thru | or 3,
The electronic device, wherein the third layer is an Al-Cu alloy layer.
前記配線層は、前記機能素子を駆動させるための回路部と電気的に接続されている、電子装置。 In any one of Claims 1 thru | or 4,
The electronic device, wherein the wiring layer is electrically connected to a circuit unit for driving the functional element.
前記機能素子を覆うように、前記基板の上方に層間絶縁層を形成する工程と、
前記層間絶縁層の上方に第１被覆層および配線層を形成する工程と、
前記第１被覆層に貫通孔を形成する工程と、
前記貫通孔を通して前記機能素子の上方の前記層間絶縁層を除去し、空洞部を形成する工程と、
前記貫通孔を塞ぐ第２被覆層を形成する工程と、
を含み、
前記第１被覆層および前記配線層を形成する工程は、
前記層間絶縁層の上方に第１層を成膜する工程と、
前記機能素子の上方の前記層間絶縁層を露出するように、前記第１層をパターニングする工程と、
露出された前記層間絶縁層の上方、およびパターニングされた前記第１層の上方に、第２層を成膜する工程と、
前記第２層の上方に、第３層および第４層を順に成膜する工程と、
を有し、
前記第１層は、Ｔｉ層であり、
前記第２層および前記第４層は、ＴｉＮ層である、電子装置の製造方法。 Forming a functional element above the substrate;
Forming an interlayer insulating layer above the substrate so as to cover the functional element;
Forming a first covering layer and a wiring layer above the interlayer insulating layer;
Forming a through hole in the first coating layer;
Removing the interlayer insulating layer above the functional element through the through hole to form a cavity;
Forming a second coating layer for closing the through hole;
Including
The step of forming the first covering layer and the wiring layer includes:
Forming a first layer above the interlayer insulating layer;
Patterning the first layer to expose the interlayer insulating layer above the functional element;
Depositing a second layer above the exposed interlayer insulating layer and above the patterned first layer;
Forming a third layer and a fourth layer in order on the second layer;
Have
The first layer is a Ti layer;
The method for manufacturing an electronic device, wherein the second layer and the fourth layer are TiN layers.
前記機能素子を覆うように、前記基板の上方に層間絶縁層を形成する工程と、
前記層間絶縁層の上方に第１被覆層および配線層を形成する工程と、
前記第１被覆層に貫通孔を形成する工程と、
前記貫通孔を通して前記機能素子の上方の前記層間絶縁層を除去し、空洞部を形成する工程と、
前記貫通孔を塞ぐ第２被覆層を形成する工程と、
を含み、
前記第１被覆層および前記配線層を形成する工程は、
前記層間絶縁層の上方に、第１層、第２層、および第３層を順に成膜する工程と、
前記機能素子の上方の前記層間絶縁層を露出するように、前記第１層、前記第２層、および前記第３層をパターニングする工程と、
露出された前記層間絶縁層の上方、およびパターニングされた前記第３層の上方に、第４層を成膜する工程と、
を有し、
前記第１層は、Ｔｉ層であり、
前記第２層および前記第４層は、ＴｉＮ層である、電子装置の製造方法。 Forming a functional element above the substrate;
Forming an interlayer insulating layer above the substrate so as to cover the functional element;
Forming a first covering layer and a wiring layer above the interlayer insulating layer;
Forming a through hole in the first coating layer;
Removing the interlayer insulating layer above the functional element through the through hole to form a cavity;
Forming a second coating layer for closing the through hole;
Including
The step of forming the first covering layer and the wiring layer includes:
Forming a first layer, a second layer, and a third layer in order on the interlayer insulating layer;
Patterning the first layer, the second layer, and the third layer so as to expose the interlayer insulating layer above the functional element;
Depositing a fourth layer above the exposed interlayer insulating layer and above the patterned third layer;
Have
The first layer is a Ti layer;
The method for manufacturing an electronic device, wherein the second layer and the fourth layer are TiN layers.
前記第３層は、Ａｌ−Ｃｕ合金層である、電子装置の製造方法。 In claim 6 or 7,
The method for manufacturing an electronic device, wherein the third layer is an Al—Cu alloy layer.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2017519646A (en) * | 2014-06-16 | 2017-07-20 | エプコス アクチエンゲゼルシャフトＥｐｃｏｓ Ａｇ | Microelectronic package and method of manufacturing microelectronic package |
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