JP2012199420A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a technology for dispersing the clearance formed at an interface between a semiconductor element and a sealing resin included in a semiconductor device.SOLUTION: A semiconductor device has a semiconductor element 10, and a sealing resin 12 covering an opposite surface of an electrode formation surface and a lateral surface of the semiconductor element 10. An introduction path into which the sealing resin 12 enters, and a groove deeper than the introduction path are formed to an outer peripheral part of the electrode formation surface of the semiconductor element 10. By applying a load to the sealing resin 12, the sealing resin 12 enters into the resin introduction path and the groove, and thereby, partial concentration of the clearance can be suppressed.

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

従来、携帯用電子機器の小型化、軽量化及び高速化の要求に対して、一つの方法として、ＩＣの高集積化、微細化を図ることにより、複数の機能をワンチップ化するシステムＬＳＩが提案されている。しかし、システムＬＳＩの歩留まりが低下することにより、低コストでシステムＬＳＩを製造することが難しくなっている。一方、複数の半導体チップをワンパッケージ化したＭＣＭ（Multi Chip Module）が提案されている。ＭＣＭは、予め多層配線基板を形成してから、多層配線基板上に半導体チップを搭載する方式である。しかし、多層配線基板に搭載する各半導体チップ間の接続端子のピッチが狭くなるにつれて、多層配線基板の製造が困難になり、多層配線基板の製造のコストアップとなる。   2. Description of the Related Art Conventionally, in response to demands for miniaturization, weight reduction, and speedup of portable electronic devices, as one method, there has been a system LSI that integrates a plurality of functions into one chip by increasing the integration and miniaturization of an IC. Proposed. However, it is difficult to manufacture a system LSI at a low cost due to a decrease in the yield of the system LSI. On the other hand, an MCM (Multi Chip Module) in which a plurality of semiconductor chips are packaged has been proposed. MCM is a method in which a semiconductor chip is mounted on a multilayer wiring board after a multilayer wiring board is formed in advance. However, as the pitch of the connection terminals between the semiconductor chips mounted on the multilayer wiring board becomes narrower, it becomes difficult to manufacture the multilayer wiring board, which increases the cost of manufacturing the multilayer wiring board.

良品の半導体チップを支持基板に予め貼り付けてから、半導体プロセスにより半導体チップの上に配線を形成する方式が知られている。また、支持基板に良品チップを貼り付けた後に、保護物質を被着して剥離することにより疑似ウェーハを得る方式が知られている。   A method is known in which a non-defective semiconductor chip is attached in advance to a support substrate, and then wiring is formed on the semiconductor chip by a semiconductor process. In addition, a method is known in which a pseudo wafer is obtained by attaching a protective substance to a support substrate and then peeling it off after applying a protective substance.

特開２００１−３１３３５０号公報JP 2001-313350 A 特開平０７−２０２１１５号公報Japanese Patent Laid-Open No. 07-202115 特開平１１−３３０３５０号公報JP-A-11-330350 特開２００１−３０８１１６号公報JP 2001-308116 A 特開２００９−１４０９４９号公報JP 2009-140949 A

図１８の（Ａ）は、半導体チップ１００を配置したモールド基板１０１の断面図である。図１８の（Ｂ）は、半導体チップ１００を配置したモールド基板１０１の拡大断面図である。図１８に示すモールド基板１０１は、支持基板に半導体チップ１００を貼り付けた後、モールド樹脂１０２を被着して、半導体チップ１００及びモールド樹脂１０２を支持基板から剥離することによって製造されている。図１８に示すモールド基板１０１は、モールド基板１０１に半導体チップ１００を配置している。そのため、半導体チップ１００及びモールド樹脂１０２の線膨張係数に大きな差がある場合、モールド樹脂１０２の形成の際の昇温に伴う膨張及び降温に伴う収縮により、図１８の（Ｂ）に示すように、半導体チップ１００とモールド樹脂１０２との界面に隙間が形成される。図１８に示すモールド基板１０１においては、半導体チップ１００とモールド樹脂１０２との界面に深さが５μｍ以上の隙間が発生してしまう。半導体チップ１００とモールド樹脂１０２との界面に隙間が部分的に集中して形成されると、その後の配線形成プロセスの歩留まりが低くなり、配線の微細加工が困難になるという問題がある。   FIG. 18A is a cross-sectional view of the mold substrate 101 on which the semiconductor chip 100 is arranged. FIG. 18B is an enlarged cross-sectional view of the mold substrate 101 on which the semiconductor chip 100 is arranged. The mold substrate 101 shown in FIG. 18 is manufactured by attaching the semiconductor chip 100 to a support substrate, attaching a mold resin 102, and peeling the semiconductor chip 100 and the mold resin 102 from the support substrate. A mold substrate 101 shown in FIG. 18 has a semiconductor chip 100 arranged on the mold substrate 101. Therefore, when there is a large difference between the linear expansion coefficients of the semiconductor chip 100 and the mold resin 102, as shown in FIG. A gap is formed at the interface between the semiconductor chip 100 and the mold resin 102. In the mold substrate 101 shown in FIG. 18, a gap having a depth of 5 μm or more is generated at the interface between the semiconductor chip 100 and the mold resin 102. If gaps are partially concentrated at the interface between the semiconductor chip 100 and the mold resin 102, there is a problem that the yield of the subsequent wiring formation process is lowered and it is difficult to finely process the wiring.

半導体チップ１００とモールド樹脂１０２との界面に隙間が部分的に集中して形成されると、例えば、図１９に示すように、各半導体チップ１００を接続する配線１０３が形成されなかったり、配線１０３が細くなったりする場合がある。図１９の（Ａ）は、各半導体チップ１００を接続する配線１０３を形成した場合のモールド基板１０１の平面模式図である。図１９の（Ｂ）は、図１９の（Ａ）のＧ−Ｇ’断面における模式図である。図１
９の（Ｃ）は、図１９の（Ａ）のＨ−Ｈ’断面における模式図である。半導体チップ１００とモールド樹脂１０２との界面に隙間が部分的に集中して形成されると、配線１０３の形成に用いられるレジストパターンを形成する際のフォトリソグラフィでデフォーカス（焦点ぼけ）が発生し、レジストパターンが形成されなかったり、レジストパターンが細くなったりする。このようなレジストパターンを用いて、配線１０３を形成すると、配線１０３が形成されなかったり、配線１０３が細くなったりする。 If gaps are formed in a partially concentrated manner at the interface between the semiconductor chip 100 and the mold resin 102, for example, as shown in FIG. May become thinner. FIG. 19A is a schematic plan view of the mold substrate 101 in the case where the wiring 103 that connects each semiconductor chip 100 is formed. FIG. 19B is a schematic diagram in the GG ′ cross section of FIG. FIG.
9 (C) is a schematic diagram in the HH ′ cross section of FIG. 19 (A). If gaps are partially concentrated at the interface between the semiconductor chip 100 and the mold resin 102, defocusing (defocusing) occurs in photolithography when forming a resist pattern used to form the wiring 103. The resist pattern is not formed or the resist pattern becomes thin. When the wiring 103 is formed using such a resist pattern, the wiring 103 is not formed or the wiring 103 becomes thin.

本件は、半導体装置が有する半導体素子と封止樹脂との界面に形成される隙間を分散する技術を提供する。   The present case provides a technique for dispersing gaps formed at an interface between a semiconductor element included in a semiconductor device and a sealing resin.

本件の一観点による半導体装置は、半導体素子と、前記半導体素子の電極形成面の反対面及び側面を覆う封止樹脂と、を備え、前記半導体素子の電極形成面の外周部分に前記封止樹脂が入り込む導入路が形成されている。   A semiconductor device according to an aspect of the present invention includes a semiconductor element and a sealing resin that covers an opposite surface and a side surface of the electrode formation surface of the semiconductor element, and the sealing resin is disposed on an outer peripheral portion of the electrode formation surface of the semiconductor element. An introduction path into which is inserted is formed.

本件によれば、半導体装置が有する半導体素子と封止樹脂との界面に形成される隙間を分散することができる。   According to this case, it is possible to disperse gaps formed at the interface between the semiconductor element of the semiconductor device and the sealing resin.

図１の（Ａ）は、本実施形態に係る樹脂封止装置１の平面模式図である。図１の（Ｂ）は、図１の（Ａ）のＡ−Ａ’断面における模式図である。FIG. 1A is a schematic plan view of a resin sealing device 1 according to this embodiment. FIG. 1B is a schematic view of the A-A ′ cross section of FIG. 図２は、複数の半導体チップ１０を、粘着シート１１を介して載置台２に仮固定する場合の製造工程図である。FIG. 2 is a manufacturing process diagram in the case where a plurality of semiconductor chips 10 are temporarily fixed to the mounting table 2 via the adhesive sheet 11. 図３は、載置台２の上にモールド樹脂１２を形成する場合の製造工程図である。FIG. 3 is a manufacturing process diagram when the mold resin 12 is formed on the mounting table 2. 図４は、載置台２の上方に、裏面形成金型５を配置する場合の製造工程図である。FIG. 4 is a manufacturing process diagram in the case where the back surface forming mold 5 is arranged above the mounting table 2. 図５は、モールド樹脂１２に荷重をかける場合の製造工程図である。FIG. 5 is a manufacturing process diagram when a load is applied to the mold resin 12. 図６の（Ａ）は、実施例１に係る半導体チップ１０の平面模式図である。図６の（Ｂ）は、図６の（Ａ）のＢ−Ｂ’断面における模式図である。FIG. 6A is a schematic plan view of the semiconductor chip 10 according to the first embodiment. FIG. 6B is a schematic diagram in the B-B ′ cross section of FIG. 図７は、モールド樹脂１２の厚みを一定にした場合における半導体チップ１０の要部断面図である。FIG. 7 is a cross-sectional view of the main part of the semiconductor chip 10 when the thickness of the mold resin 12 is constant. 図８は、樹脂材型枠４及び裏面形成金型５を取り外す場合の製造工程図である。FIG. 8 is a manufacturing process diagram when the resin material mold 4 and the back surface forming mold 5 are removed. 図９は、複数の半導体チップ１０及びモールド樹脂１２と、載置台２とを分離する場合の製造工程図である。FIG. 9 is a manufacturing process diagram in the case where the plurality of semiconductor chips 10 and the mold resin 12 and the mounting table 2 are separated. 図１０は、半導体チップ１０の電極形成面が上になるように、モールド基板３０をひっくり返す場合の製造工程図である。FIG. 10 is a manufacturing process diagram in the case where the mold substrate 30 is turned over so that the electrode formation surface of the semiconductor chip 10 faces upward. 図１１は、モールド基板３０の上に、パッシベーション膜４０、配線４１及び引き出しパッド４２を形成する場合の製造工程図である。FIG. 11 is a manufacturing process diagram when the passivation film 40, the wiring 41, and the lead pad 42 are formed on the mold substrate 30. 図１２は、モールド基板３０を分割する場合の製造工程図である。FIG. 12 is a manufacturing process diagram when the mold substrate 30 is divided. 図１３の（Ａ）は、モールド基板３０の上にパッシベーション膜４０及び配線４１を形成した場合のモールド基板３０の平面模式図である。図１３の（Ｂ）は、図１３の（Ａ）のＣ−Ｃ’断面における模式図である。FIG. 13A is a schematic plan view of the mold substrate 30 when the passivation film 40 and the wiring 41 are formed on the mold substrate 30. FIG. 13B is a schematic diagram in the C-C ′ cross section of FIG. 図１４は、複数の半導体チップ１０の高さが異なる場合の例を示す図である。FIG. 14 is a diagram illustrating an example in which the heights of the plurality of semiconductor chips 10 are different. 図１５の（Ａ）は、実施例２に係る半導体チップ１０の平面模式図であり、図１５の（Ｂ）は、図１５の（Ａ）のＤ−Ｄ’断面における模式図である。FIG. 15A is a schematic plan view of the semiconductor chip 10 according to the second embodiment, and FIG. 15B is a schematic view taken along the line D-D ′ of FIG. 図１６の（Ａ）は、実施例１の変形例に係る半導体チップ１０の平面模式図であり、図１６の（Ｂ）は、図１６の（Ａ）のＥ−Ｅ’断面における模式図である。FIG. 16A is a schematic plan view of a semiconductor chip 10 according to a modified example of the first embodiment, and FIG. 16B is a schematic diagram in the EE ′ cross section of FIG. is there. 図１７の（Ａ）は、実施例２の変形例に係る半導体チップ１０の平面模式図であり、図１７の（Ｂ）は、図１７の（Ａ）のＦ−Ｆ’断面における模式図である。FIG. 17A is a schematic plan view of a semiconductor chip 10 according to a modification of the second embodiment, and FIG. 17B is a schematic diagram in the FF ′ cross section of FIG. is there. 図１８の（Ａ）は、半導体チップ１００を配置したモールド基板１０１の断面図である。図１８の（Ｂ）は、半導体チップ１００を配置したモールド基板１０１の拡大断面図である。FIG. 18A is a cross-sectional view of the mold substrate 101 on which the semiconductor chip 100 is arranged. FIG. 18B is an enlarged cross-sectional view of the mold substrate 101 on which the semiconductor chip 100 is arranged. 図１９の（Ａ）は、各半導体チップ１００を接続する配線１０３を形成した場合のモールド基板１０１の平面模式図である。図１９の（Ｂ）は、図１９の（Ａ）のＧ−Ｇ’断面における模式図である。図１９の（Ｃ）は、図１９の（Ａ）のＨ−Ｈ’断面における模式図である。FIG. 19A is a schematic plan view of the mold substrate 101 in the case where the wiring 103 that connects each semiconductor chip 100 is formed. FIG. 19B is a schematic diagram in the G-G ′ cross section of FIG. FIG. 19C is a schematic diagram in the H-H ′ cross section of FIG.

以下、図面を参照して、発明を実施するための形態（以下、実施形態という）に係る半導体装置及び半導体装置の製造方法について説明する。   A semiconductor device and a method for manufacturing the semiconductor device according to embodiments for carrying out the invention (hereinafter referred to as embodiments) will be described below with reference to the drawings.

図１の（Ａ）は、本実施形態に係る樹脂封止装置１の平面模式図である。図１の（Ｂ）は、図１の（Ａ）のＡ−Ａ’断面における模式図である。樹脂封止装置１は、複数個の半導体チップ（半導体素子）が載置される載置台２と、載置台２を支持する載置ホルダ３と、載置台２の外周部分に設置された樹脂材型枠４とを、有する。載置台２は、熱膨張係数が小さく、熱プロセスによる変形の小さい材料を用いることが好ましい。載置台２として、例えば、石英基板、シリコンウェーハ、ガラス基板、セラミック基板等を用いてもよい。樹脂材型枠４は、載置台２を囲むように設置されていればよく、例えば、樹脂材型枠４は、立方体形状の部材を組み合わせて載置台２を囲んでいてもよいし、リング状の部材によって載置台２を囲んでいてもよい。樹脂材型枠４の材料は、例えば、ステンレスである。樹脂材型枠４の高さは、任意の値を設定してもよい。樹脂材型枠４の高さに応じて、製造する半導体装置の高さが決まる。例えば、製造する半導体装置の高さを６２５μｍとする場合、樹脂材型枠４の高さを６２５μｍに設定する。   FIG. 1A is a schematic plan view of a resin sealing device 1 according to this embodiment. FIG. 1B is a schematic view of the A-A ′ cross section of FIG. The resin sealing device 1 includes a mounting table 2 on which a plurality of semiconductor chips (semiconductor elements) are mounted, a mounting holder 3 that supports the mounting table 2, and a resin material that is installed on the outer periphery of the mounting table 2. A mold 4. The mounting table 2 is preferably made of a material having a small coefficient of thermal expansion and small deformation due to a thermal process. As the mounting table 2, for example, a quartz substrate, a silicon wafer, a glass substrate, a ceramic substrate, or the like may be used. The resin material mold 4 may be installed so as to surround the mounting table 2. For example, the resin material mold 4 may surround the mounting table 2 by combining cube-shaped members, or may have a ring shape. The mounting table 2 may be surrounded by these members. The material of the resin material mold 4 is, for example, stainless steel. An arbitrary value may be set as the height of the resin material mold 4. The height of the semiconductor device to be manufactured is determined according to the height of the resin material mold 4. For example, when the height of the semiconductor device to be manufactured is 625 μm, the height of the resin material mold 4 is set to 625 μm.

以下、本実施形態に係る半導体装置及び半導体装置の製造方法について、実施例を挙げて説明する。以下の実施例の構成は例示であり、本実施形態は実施例の構成に限定されない。   Hereinafter, the semiconductor device and the method for manufacturing the semiconductor device according to the present embodiment will be described with reference to examples. The configurations of the following examples are illustrative, and the present embodiment is not limited to the configurations of the examples.

まず、図２に示すように、複数の半導体チップ（半導体素子）１０を、粘着シート１１を介して載置台２に仮固定する。複数の半導体チップ１０は、同じ種類であってもよいし、異なる種類であってもよい。図２では、３個の半導体チップ１０を載置台２に配置する例を示しているが、半導体チップ１０の個数は図２に示す例に限定されず、他の個数であってもよい。また、半導体チップ１０は、半導体ウェーハから切り出された後、特性測定の結果、良品と確認された製品を使用してもよい。複数の半導体チップ１０の高さ（厚み）は、同じであってもよいし、異なっていてもよい。ここでは、複数の半導体チップ１０の高さを同じとしている。   First, as shown in FIG. 2, a plurality of semiconductor chips (semiconductor elements) 10 are temporarily fixed to the mounting table 2 via an adhesive sheet 11. The plurality of semiconductor chips 10 may be of the same type or different types. Although FIG. 2 shows an example in which three semiconductor chips 10 are arranged on the mounting table 2, the number of semiconductor chips 10 is not limited to the example shown in FIG. 2, and other numbers may be used. The semiconductor chip 10 may be a product that has been confirmed as a good product as a result of the characteristic measurement after being cut out from the semiconductor wafer. The height (thickness) of the plurality of semiconductor chips 10 may be the same or different. Here, the plurality of semiconductor chips 10 have the same height.

例えば、フリップチップボンダー等のダイボンディング装置を用いて、半導体チップ１０の電極形成面（表面）を載置台２に向け、半導体チップ１０と載置台２との位置合わせを行い、半導体チップ１０を載置台２に配置する。複数の半導体チップ１０は、所定間隔で載置台２に配置されている。所定間隔は、例えば、２００μｍ以上５００μｍ以下であるが、所定間隔は、この数値に限定されるものではない。ダイボンディング装置は、アライメント精度が良いものが好ましい。アライメント精度の良いダイボンディング装置を使用することにより、載置台２に配置される各半導体チップ１０間の距離を微小にすることができ、各半導体チップ１０間の配線をより微細化することができる。各半導体チップ１０間を微細配線で接続することができれば、配線数を増やすことができ、小型高密度でより高速の半導体装置を形成することができる。   For example, by using a die bonding apparatus such as a flip chip bonder, the electrode forming surface (front surface) of the semiconductor chip 10 is directed to the mounting table 2, the semiconductor chip 10 and the mounting table 2 are aligned, and the semiconductor chip 10 is mounted. Place on the pedestal 2. The plurality of semiconductor chips 10 are arranged on the mounting table 2 at a predetermined interval. The predetermined interval is, for example, 200 μm or more and 500 μm or less, but the predetermined interval is not limited to this value. The die bonding apparatus preferably has good alignment accuracy. By using a die bonding apparatus with good alignment accuracy, the distance between the semiconductor chips 10 arranged on the mounting table 2 can be made minute, and the wiring between the semiconductor chips 10 can be made finer. . If the semiconductor chips 10 can be connected by fine wiring, the number of wirings can be increased, and a small, high-density, high-speed semiconductor device can be formed.

次に、図３に示すように、例えば、スピンコート法又は印刷法により、載置台２の上に配置された複数の半導体チップ１０を覆うように、保護材としてのモールド樹脂１２を形成する。図３に示すように、半導体チップ１０の側面及び半導体チップ１０の裏面（半導体チップ１０の電極形成面の反対面）が、モールド樹脂１２によって覆われている。モールド樹脂１２は、例えば、アクリル系樹脂やエポキシ樹脂等の有機系絶縁性樹脂や無機系絶縁性樹脂である。液状樹脂タイプのモールド樹脂１２として、例えば、長瀬産業株式会社製のＲ４２１２を用いてもよい。顆粒タイプのモールド樹脂１２として、例えば、住友ベークライト株式会社製のＥＭＥ−Ｘ８３５９２を用いてもよい。モールド樹脂１２は、封止樹脂の一例である。   Next, as shown in FIG. 3, a mold resin 12 as a protective material is formed so as to cover the plurality of semiconductor chips 10 arranged on the mounting table 2 by, for example, a spin coating method or a printing method. As shown in FIG. 3, the side surface of the semiconductor chip 10 and the back surface of the semiconductor chip 10 (the surface opposite to the electrode forming surface of the semiconductor chip 10) are covered with the mold resin 12. The mold resin 12 is, for example, an organic insulating resin such as an acrylic resin or an epoxy resin, or an inorganic insulating resin. For example, R4212 manufactured by Nagase Sangyo Co., Ltd. may be used as the liquid resin type mold resin 12. As the granule type mold resin 12, for example, EME-X83592 manufactured by Sumitomo Bakelite Co., Ltd. may be used. The mold resin 12 is an example of a sealing resin.

そして、図４に示すように、載置台２の上方に、モールド樹脂１２に荷重をかけるための裏面形成金型５を配置する。裏面形成金型５として、例えば、石英基板、シリコンウェーハ、ガラス基板、セラミック基板等を用いてもよい。   Then, as shown in FIG. 4, a back surface forming mold 5 for applying a load to the mold resin 12 is disposed above the mounting table 2. As the back surface forming mold 5, for example, a quartz substrate, a silicon wafer, a glass substrate, a ceramic substrate, or the like may be used.

次いで、図５に示すように、例えば、ラミネータやプレス機等の装置を用いて、モールド樹脂１２と裏面形成金型５とを接触させ、裏面形成金型５を載置台２に近づけることにより、モールド樹脂１２に対して均一に荷重をかける。この場合、載置台２の外周部分に形成された樹脂材型枠４と裏面形成金型５とが接触するまで、裏面形成金型５を載置台２に近づけることにより、載置台２の上に形成されたモールド樹脂１２の厚みが一定になる。この場合、載置台２の上に形成されたモールド樹脂１２の厚みが一定となるモールド樹脂１２の量を、実験又はシミュレーションによって求めておき、モールド樹脂１２の厚みが一定となるモールド樹脂１２の量を載置台２の上に形成すればよい。   Next, as shown in FIG. 5, for example, by using an apparatus such as a laminator or a press machine, the mold resin 12 and the back surface forming mold 5 are brought into contact with each other, and the back surface forming mold 5 is brought close to the mounting table 2. A load is uniformly applied to the mold resin 12. In this case, the back surface forming mold 5 is brought close to the mounting table 2 until the resin material mold 4 formed on the outer peripheral portion of the mounting table 2 and the back surface forming mold 5 come into contact with each other. The thickness of the formed mold resin 12 becomes constant. In this case, the amount of the mold resin 12 with which the thickness of the mold resin 12 formed on the mounting table 2 is constant is obtained by experiment or simulation, and the amount of the mold resin 12 with the constant thickness of the mold resin 12 is obtained. May be formed on the mounting table 2.

また、例えば、裏面形成金型５の上面に溝を形成しておいてもよい。載置台２の上に形成されたモールド樹脂１２の量が少ないと、モールド樹脂１２に荷重をかけた際に、モールド樹脂１２において気泡の巻き込みが発生する。そのため、モールド樹脂１２の量を多めにして載置台２の上に形成し、裏面形成金型５の上面に形成された溝から余剰量のモールド樹脂１２を裏面形成金型５の外側に流出させる。これにより、モールド樹脂１２における気泡の巻き込みの発生を抑制することができる。また、真空プレス機等を用いて、真空状態下でモールド樹脂１２に荷重をかけることにより、モールド樹脂１２における気泡の巻き込みの発生をより抑制することができる。   Further, for example, a groove may be formed on the upper surface of the back surface forming mold 5. If the amount of the mold resin 12 formed on the mounting table 2 is small, entrainment of bubbles occurs in the mold resin 12 when a load is applied to the mold resin 12. Therefore, a large amount of the mold resin 12 is formed on the mounting table 2, and an excess amount of the mold resin 12 flows out of the back surface forming mold 5 from the groove formed on the upper surface of the back surface forming mold 5. . Thereby, generation | occurrence | production of the bubble entrainment in the mold resin 12 can be suppressed. In addition, by using a vacuum press machine or the like to apply a load to the mold resin 12 in a vacuum state, the occurrence of entrainment of bubbles in the mold resin 12 can be further suppressed.

なお、モールド樹脂１２に荷重をかける際に加熱処理を行うことにより、モールド樹脂１２を硬化させる。また、モールド樹脂１２の種類によっては、更に紫外線処理を行うことにより、モールド樹脂１２を硬化させてもよい。   The mold resin 12 is cured by performing a heat treatment when applying a load to the mold resin 12. Further, depending on the type of the mold resin 12, the mold resin 12 may be cured by further performing an ultraviolet treatment.

図６に示すように、半導体チップ１０の電極形成面には、樹脂導入路２１及び樹脂溝２２が形成されている。図６の（Ａ）は、実施例１に係る半導体チップ１０の平面模式図である。図６の（Ｂ）は、図６の（Ａ）のＢ−Ｂ’断面における模式図である。樹脂導入路２１は、半導体チップ１０の電極形成面の外周部分をハーフダイシングすることによって形成された溝（凹み）である。図６に示すように、樹脂導入路２１は、半導体チップ１０の側面と接している。樹脂溝２２は、半導体チップ１０の側面から所定距離を離した位置をハーフダイシングすることによって形成された溝（凹み）である。図６に示すように、樹脂溝２２は、半導体チップ１０の電極形成面のうちハーフダイシングによって処理されていない部分を囲むように形成された溝である。明細書では、半導体チップ１０の電極形成面のうちハーフダイシングによって処理されていない部分を、半導体チップ１０の電極形成面の中央部分と表記する。   As shown in FIG. 6, a resin introduction path 21 and a resin groove 22 are formed on the electrode forming surface of the semiconductor chip 10. FIG. 6A is a schematic plan view of the semiconductor chip 10 according to the first embodiment. FIG. 6B is a schematic diagram in the B-B ′ cross section of FIG. The resin introduction path 21 is a groove (dent) formed by half dicing the outer peripheral portion of the electrode forming surface of the semiconductor chip 10. As shown in FIG. 6, the resin introduction path 21 is in contact with the side surface of the semiconductor chip 10. The resin groove 22 is a groove (dent) formed by half dicing at a position away from the side surface of the semiconductor chip 10 by a predetermined distance. As shown in FIG. 6, the resin groove 22 is a groove formed so as to surround a portion of the electrode forming surface of the semiconductor chip 10 that has not been processed by half dicing. In the specification, a portion of the electrode formation surface of the semiconductor chip 10 that is not processed by half dicing is referred to as a central portion of the electrode formation surface of the semiconductor chip 10.

図６に示すように、樹脂導入路２１及び樹脂溝２２は隣接して形成されている。したがって、図６に示すように、半導体チップ１０の電極形成面には、樹脂導入路２１及び樹脂溝２２が、半導体チップ１０電極形成面の中央部分から外周部分に向かって樹脂溝２２、樹脂導入路２１の順で形成されている。すなわち、図６に示すように、半導体チップ１０の電極形成面には、半導体チップ１０の中央部分を囲むようにして、樹脂導入路２１及び樹脂溝２２が隣接して形成されている。樹脂溝２２の底面は、樹脂導入路２１の底面よりも、半導体チップ１０の電極形成面から深い位置となっている。樹脂導入路２１の深さは、例えば、３０μｍ以上５０μｍ以下である。樹脂導入路２１の深さは、半導体チップ１０の電極形成面に対して樹脂導入路２１を形成する前の半導体チップ１０の電極形成面からの距離である。樹脂溝２２の深さは、例えば、６０μｍ以上１００μｍ以下である。樹脂溝２２の深さは、半導体チップ１０の電極形成面に対して樹脂溝２２を形成する前の半導体チップ１０の電極形成面からの距離である。樹脂導入路２１の幅は、例えば、３０μｍ以上５０μｍ以下である。樹脂溝２２の幅は、例えば、３０μｍ以上５０μｍ以下である。   As shown in FIG. 6, the resin introduction path 21 and the resin groove 22 are formed adjacent to each other. Therefore, as shown in FIG. 6, the resin introduction path 21 and the resin groove 22 are formed on the electrode forming surface of the semiconductor chip 10 from the central portion of the semiconductor chip 10 electrode forming surface toward the outer peripheral portion. It is formed in the order of the path 21. That is, as shown in FIG. 6, the resin introduction path 21 and the resin groove 22 are formed adjacent to each other on the electrode forming surface of the semiconductor chip 10 so as to surround the central portion of the semiconductor chip 10. The bottom surface of the resin groove 22 is deeper than the electrode formation surface of the semiconductor chip 10 than the bottom surface of the resin introduction path 21. The depth of the resin introduction path 21 is, for example, 30 μm or more and 50 μm or less. The depth of the resin introduction path 21 is a distance from the electrode formation surface of the semiconductor chip 10 before forming the resin introduction path 21 with respect to the electrode formation surface of the semiconductor chip 10. The depth of the resin groove 22 is, for example, 60 μm or more and 100 μm or less. The depth of the resin groove 22 is a distance from the electrode formation surface of the semiconductor chip 10 before forming the resin groove 22 with respect to the electrode formation surface of the semiconductor chip 10. The width of the resin introduction path 21 is, for example, not less than 30 μm and not more than 50 μm. The width of the resin groove 22 is, for example, 30 μm or more and 50 μm or less.

図７は、モールド樹脂１２に荷重をかけてモールド樹脂１２の厚みを一定にした場合における半導体チップ１０の要部断面図である。モールド樹脂１２に荷重をかける前は、モールド樹脂１２は、半導体チップ１０に形成された樹脂導入路２１及び樹脂溝２２には完全には入り込んでいない。モールド樹脂１２に荷重をかけることにより、図７に示すように、モールド樹脂１２が、半導体チップ１０に形成された樹脂導入路２１及び樹脂溝２２に入り込み、樹脂導入路２１及び樹脂溝２２はモールド樹脂１２によって満たされる。   FIG. 7 is a cross-sectional view of the main part of the semiconductor chip 10 when a load is applied to the mold resin 12 to keep the thickness of the mold resin 12 constant. Before a load is applied to the mold resin 12, the mold resin 12 does not completely enter the resin introduction path 21 and the resin groove 22 formed in the semiconductor chip 10. By applying a load to the mold resin 12, as shown in FIG. 7, the mold resin 12 enters the resin introduction path 21 and the resin groove 22 formed in the semiconductor chip 10, and the resin introduction path 21 and the resin groove 22 are molded. Filled with resin 12.

次に、図８に示すように、モールド樹脂１２上の裏面形成金型５を取り外すとともに、載置台２の上の樹脂材型枠４を取り外す。樹脂材型枠４をモールド樹脂１２との離型性の良い材料にしたり、樹脂材型枠４に予め離型材を塗布したりしておくことで、載置台２の上の樹脂材型枠４を容易に取り外すことが可能である。   Next, as shown in FIG. 8, the back surface forming mold 5 on the mold resin 12 is removed and the resin material mold 4 on the mounting table 2 is removed. The resin material mold 4 on the mounting table 2 can be obtained by making the resin material mold 4 a material having good releasability with the mold resin 12 or by applying a release material to the resin material mold 4 in advance. Can be easily removed.

そして、図９に示すように、載置台２の裏面から紫外線を照射することにより、粘着シート１１の粘着力を弱くした状態で、複数の半導体チップ１０及びモールド樹脂１２と、載置台２とを分離する。これにより、モールド樹脂１２の下面に複数の半導体チップ１０が配置され、各半導体チップ１０の側面及び裏面がモールド樹脂１２によって覆われたモールド基板３０が形成される。モールド基板３０は、半導体装置の一例である。   And as shown in FIG. 9, in the state which weakened the adhesive force of the adhesive sheet 11 by irradiating the ultraviolet-ray from the back surface of the mounting base 2, the several semiconductor chip 10, the mold resin 12, and the mounting base 2 are made. To separate. Thereby, a plurality of semiconductor chips 10 are arranged on the lower surface of the mold resin 12, and a mold substrate 30 in which the side surface and the back surface of each semiconductor chip 10 are covered with the mold resin 12 is formed. The mold substrate 30 is an example of a semiconductor device.

次いで、図１０に示すように、半導体チップ１０の電極形成面が上になるように、モールド基板３０をひっくり返す。図１０に拡大して示すように、モールド基板３０が有する半導体チップ１０の上部には、電極３１及びパッシベーション膜３２が形成されている。電極３１は、例えば、アルミニウム（Ａｌ）である。パッシベーション膜３２には、電極３１の一部を露出する開口が形成されている。パッシベーション膜３２は、例えば、酸化シリコン（ＳｉＯ2）又は窒化シリコン（ＳｉＮ）等である。 Next, as shown in FIG. 10, the mold substrate 30 is turned over so that the electrode formation surface of the semiconductor chip 10 faces up. As shown in FIG. 10 in an enlarged manner, an electrode 31 and a passivation film 32 are formed on the semiconductor chip 10 included in the mold substrate 30. The electrode 31 is, for example, aluminum (Al). In the passivation film 32, an opening exposing a part of the electrode 31 is formed. The passivation film 32 is, for example, silicon oxide (SiO 2 ) or silicon nitride (SiN).

次に、図１１に示すように、モールド基板３０の上に、パッシベーション膜４０、半導体チップ１０同士を接続する配線４１、及び、半導体チップ１０に形成された電極３１と導通する引き出しパッド４２を形成する。パッシベーション膜４０は、例えば、シリコン窒化膜(Ｓｉ3Ｎ4)及びポリイミド膜の積層膜である。例えば、化学気相堆積（ＣＶＤ、chemical vapor deposition）法により、シリコン窒化膜(Ｓｉ3Ｎ4)及びポリイミド膜を堆積することにより、パッシベーション膜４０を形成する。配線４１及び引き出しパッド４２は、例えば、アルミニウム（Ａｌ）である。例えば、物理気相堆積（ＰＶＤ、physical vapor deposition）法により、例えば、アルミニウム（Ａｌ）を堆積し、フォトリソグラフィ法によりレジストパターンを形成し、レジストパターンをマスクとしてエッチングを行うことによって、配線４１及び引き出しパッド４２を形成する。 Next, as shown in FIG. 11, the passivation film 40, the wiring 41 that connects the semiconductor chips 10, and the lead pad 42 that is electrically connected to the electrode 31 formed on the semiconductor chip 10 are formed on the mold substrate 30. To do. The passivation film 40 is, for example, a laminated film of a silicon nitride film (Si 3 N 4 ) and a polyimide film. For example, the passivation film 40 is formed by depositing a silicon nitride film (Si 3 N 4 ) and a polyimide film by a chemical vapor deposition (CVD) method. The wiring 41 and the lead pad 42 are, for example, aluminum (Al). For example, by depositing, for example, aluminum (Al) by physical vapor deposition (PVD), forming a resist pattern by photolithography, and etching using the resist pattern as a mask, the wiring 41 and A drawer pad 42 is formed.

そして、図１２に示すように、パッシベーション膜４０、配線４１及び引き出しパッド４２が形成されたモールド基板３０を、ダイシングブレード５０によってダイシングすることにより、モールド基板３０を分割する。   Then, as shown in FIG. 12, the mold substrate 30 on which the passivation film 40, the wiring 41 and the lead pad 42 are formed is diced by a dicing blade 50, thereby dividing the mold substrate 30.

図１３の（Ａ）は、モールド基板３０の上にパッシベーション膜４０及び配線４１を形成した場合のモールド基板３０の平面模式図である。図１３の（Ｂ）は、図１３の（Ａ）のＣ−Ｃ’断面における模式図である。   FIG. 13A is a schematic plan view of the mold substrate 30 when the passivation film 40 and the wiring 41 are formed on the mold substrate 30. FIG. 13B is a schematic diagram in the C-C ′ cross section of FIG.

モールド樹脂１２を硬化させる際の加熱処理によるモールド樹脂１２の膨張及びモールド樹脂１２の温度が低下した際のモールド樹脂１２の収縮によって、半導体チップ１０の側面とモールド樹脂１２との界面に隙間が発生する。半導体チップ１０の電極形成面には、樹脂導入路２１及び樹脂溝２２が形成されており、モールド樹脂１２が、半導体チップ１０の電極形成面に形成された樹脂導入路２１及び樹脂溝２２に入り込んでいる。したがって、モールド樹脂１２の収縮が、半導体チップ１０の側面とモールド樹脂１２との界面に集中することが抑制される。すなわち、モールド樹脂１２の収縮が、半導体チップ１０の側面、半導体チップ１０の電極形成面に形成された樹脂導入路２１及び樹脂溝２２で発生することにより、モールド樹脂１２の収縮の発生が分散される。その結果、半導体チップ１０の側面とモールド樹脂１２との界面における隙間が分散され、半導体チップ１０の側面とモールド樹脂１２との界面に隙間が部分的に集中して形成されることが抑制される。   A gap is generated at the interface between the side surface of the semiconductor chip 10 and the mold resin 12 due to the expansion of the mold resin 12 due to the heat treatment when the mold resin 12 is cured and the shrinkage of the mold resin 12 when the temperature of the mold resin 12 decreases. To do. A resin introduction path 21 and a resin groove 22 are formed on the electrode formation surface of the semiconductor chip 10, and the mold resin 12 enters the resin introduction path 21 and the resin groove 22 formed on the electrode formation surface of the semiconductor chip 10. It is out. Therefore, the shrinkage of the mold resin 12 is suppressed from concentrating on the interface between the side surface of the semiconductor chip 10 and the mold resin 12. That is, the shrinkage of the mold resin 12 occurs in the side surface of the semiconductor chip 10 and the resin introduction path 21 and the resin groove 22 formed on the electrode forming surface of the semiconductor chip 10, so that the occurrence of shrinkage of the mold resin 12 is dispersed. The As a result, the gaps at the interface between the side surface of the semiconductor chip 10 and the mold resin 12 are dispersed, and the formation of the gaps partially concentrated on the interface between the side surface of the semiconductor chip 10 and the mold resin 12 is suppressed. .

また、半導体チップ１０の電極形成面に形成された樹脂導入路２１及び樹脂溝２２に入り込んだモールド樹脂１２は鉤状になる。鉤状になったモールド樹脂１２の先端が樹脂導入路２１に引っかかることにより、モールド樹脂１２の収縮が抑制され、半導体チップ１０の側面とモールド樹脂１２との界面における隙間が減少する。   Further, the mold resin 12 entering the resin introduction path 21 and the resin groove 22 formed on the electrode forming surface of the semiconductor chip 10 has a bowl shape. When the tip of the bowl-shaped mold resin 12 is caught by the resin introduction path 21, the shrinkage of the mold resin 12 is suppressed, and the gap at the interface between the side surface of the semiconductor chip 10 and the mold resin 12 is reduced.

実施例１に係る半導体装置によれば、半導体チップ１０の側面とモールド樹脂１２との界面に発生する隙間の深さを１μｍ未満にすることが可能となる。半導体チップ１０の側面とモールド樹脂１２との界面における隙間が分散及び減少することにより、半導体チップ１０の上に形成されるパッシベーション膜４０の凹みが浅くなる。半導体チップ１０の上に形成されるパッシベーション膜４０の凹みが浅くなると、パッシベーション膜４０の上に堆積されるアルミニウム（Ａｌ）の凹みも浅くなる。これにより、フォトリソグラフィ法によって、配線４１を形成するためのレジストパターンを露光する際のデフォーカス（焦点ぼけ）が抑制される。したがって、レジストパターンが形成されなかったり、レジストパターンが細くなったりすることが抑制される。この結果、レジストパターンをマスクとしてエッチングした場合において、配線４１が形成されなかったり、配線４１が細くなったりすることが抑制される。   According to the semiconductor device according to the first embodiment, the depth of the gap generated at the interface between the side surface of the semiconductor chip 10 and the mold resin 12 can be less than 1 μm. Since the gap at the interface between the side surface of the semiconductor chip 10 and the mold resin 12 is dispersed and reduced, the recess of the passivation film 40 formed on the semiconductor chip 10 becomes shallow. When the recess of the passivation film 40 formed on the semiconductor chip 10 becomes shallow, the recess of aluminum (Al) deposited on the passivation film 40 also becomes shallow. Thereby, defocus (defocus) when the resist pattern for forming the wiring 41 is exposed by photolithography is suppressed. Therefore, the resist pattern is not formed or the resist pattern is prevented from becoming thin. As a result, when the resist pattern is used as a mask, the wiring 41 is not formed or the wiring 41 is prevented from being thinned.

一方、半導体チップ１０の側面とモールド樹脂１２との界面における隙間が深いと、半導体チップ１０の上に形成されるパッシベーション膜４０の凹みが深くなる。半導体チップ１０の上に形成されるパッシベーション膜４０の凹みが深くなると、パッシベーション膜４０の上に堆積されるアルミニウム（Ａｌ）の凹みも深くなる。パッシベーション膜４０の上に堆積されるアルミニウム（Ａｌ）の凹みが深いと、配線４１を形成するためのレジストパターンを露光する際のデフォーカス（焦点ぼけ）によりレジストパターンが形成されなかったり、レジストパターンが細くなったりする。その結果、配線４１が形成されなかったり、配線４１が細くなったりする。   On the other hand, when the gap at the interface between the side surface of the semiconductor chip 10 and the mold resin 12 is deep, the recess of the passivation film 40 formed on the semiconductor chip 10 becomes deep. When the recess of the passivation film 40 formed on the semiconductor chip 10 becomes deeper, the recess of aluminum (Al) deposited on the passivation film 40 also becomes deeper. If the dent of aluminum (Al) deposited on the passivation film 40 is deep, the resist pattern may not be formed due to defocus (defocus) when the resist pattern for forming the wiring 41 is exposed. It becomes thin. As a result, the wiring 41 is not formed or the wiring 41 becomes thin.

上記では、複数の半導体チップ１０の高さを同じにした場合の例を示した。複数の半導体チップ１０の高さが異なる場合の例を図１４に示す。図１４においては、半導体チップ１０Ａの高さと、半導体チップ１０Ｂの高さとが異なっている。半導体チップ１０Ａの高さは、例えば、３００μｍであり、半導体チップ１０Ｂの高さは、例えば、２００μｍである。   In the above, an example in which the heights of the plurality of semiconductor chips 10 are the same has been shown. An example in which the heights of the plurality of semiconductor chips 10 are different is shown in FIG. In FIG. 14, the height of the semiconductor chip 10A is different from the height of the semiconductor chip 10B. The height of the semiconductor chip 10A is, for example, 300 μm, and the height of the semiconductor chip 10B is, for example, 200 μm.

半導体チップ１０Ｂの高さは、半導体チップ１０Ａの高さよりも低いので、半導体チップ１０Ｂの裏面側に形成されているモールド樹脂１２の量が、半導体チップ１０Ａの裏面側に形成されているモールド樹脂１２の量よりも多い。半導体チップ１０Ｂの高さが半導体チップ１０Ａの高さよりも低い場合、半導体チップ１０Ａの高さと半導体チップ１０Ｂの高さが同じ場合と比較して、半導体チップ１０Ａと半導体チップ１０Ｂとの間に存在するモールド樹脂１２は、半導体チップ１０Ｂの裏面側に引っ張られる。そのため、半導体チップ１０Ｂの高さが半導体チップ１０Ａの高さよりも低い場合、半導体チップ１０Ａの高さと半導体チップ１０Ｂの高さが同じ場合と比較して、半導体チップ１０Ａの側面とモールド樹脂１２との界面における隙間は大きくなる。   Since the height of the semiconductor chip 10B is lower than the height of the semiconductor chip 10A, the amount of the mold resin 12 formed on the back surface side of the semiconductor chip 10B is the mold resin 12 formed on the back surface side of the semiconductor chip 10A. More than the amount. When the height of the semiconductor chip 10B is lower than the height of the semiconductor chip 10A, it exists between the semiconductor chip 10A and the semiconductor chip 10B as compared with the case where the height of the semiconductor chip 10A and the height of the semiconductor chip 10B are the same. The mold resin 12 is pulled to the back side of the semiconductor chip 10B. Therefore, when the height of the semiconductor chip 10B is lower than the height of the semiconductor chip 10A, the side surface of the semiconductor chip 10A and the mold resin 12 are compared with the case where the height of the semiconductor chip 10A and the height of the semiconductor chip 10B are the same. The gap at the interface becomes large.

半導体チップ１０の電極形成面に樹脂導入路２１及び樹脂溝２２が形成されていない場合、隣接する半導体チップ１０の高さが異なっていると、隣接する半導体チップ１０の高さが同じ場合と比較して、高さが高い方の半導体チップ１０の側面とモールド樹脂１２との界面における隙間は大きくなる。実施例１に係る半導体装置においては、半導体チップ１０の電極形成面に樹脂導入路２１及び樹脂溝２２が形成されている。そのため、隣接する半導体チップ１０の高さが異なっていても、半導体チップ１０の側面とモールド樹脂１２との界面における隙間が分散されるとともに、半導体チップ１０の側面とモールド樹脂１２との界面における隙間が減少する。   When the resin introduction path 21 and the resin groove 22 are not formed on the electrode forming surface of the semiconductor chip 10, the height of the adjacent semiconductor chips 10 is different from the case where the heights of the adjacent semiconductor chips 10 are the same. Thus, the gap at the interface between the side surface of the semiconductor chip 10 having a higher height and the mold resin 12 becomes larger. In the semiconductor device according to the first embodiment, the resin introduction path 21 and the resin groove 22 are formed on the electrode forming surface of the semiconductor chip 10. Therefore, even if the adjacent semiconductor chips 10 have different heights, the gaps at the interface between the side surface of the semiconductor chip 10 and the mold resin 12 are dispersed, and the gaps at the interface between the side surface of the semiconductor chip 10 and the mold resin 12 are dispersed. Decrease.

実施例２に係る半導体装置について説明する。実施例２では、半導体チップ１０の電極形成面に樹脂導入路６１を形成し、半導体チップ１０の電極形成面に樹脂溝２２を形成しない点が、実施例１と異なっており、他の点については実施例１と同様である。なお、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。   A semiconductor device according to Example 2 will be described. The second embodiment is different from the first embodiment in that the resin introduction path 61 is formed on the electrode forming surface of the semiconductor chip 10 and the resin groove 22 is not formed on the electrode forming surface of the semiconductor chip 10. Is the same as in Example 1. In addition, about the component same as Example 1, the code | symbol same as Example 1 is attached | subjected and the description is abbreviate | omitted.

図１５の（Ａ）は、実施例２に係る半導体チップ１０の平面模式図であり、図１５の（Ｂ）は、図１５の（Ａ）のＤ−Ｄ’断面における模式図である。図１５に示すように、半導体チップ１０の電極形成面には、樹脂導入路６１が形成されている。樹脂導入路６１は、半導体チップ１０の電極形成面の外周部分をハーフダイシングすることによって形成された溝（凹み）であり、図１５に示すように、樹脂導入路６１は、半導体チップ１０の側面と接している。図１５に示すように、樹脂導入路６１は、半導体チップ１０の電極形成面のうちハーフダイシングによって処理されていない部分を囲むように形成された溝である。樹脂導入路６１の深さは、例えば、３０μｍ以上５０μｍ以下である。樹脂導入路６１の深さは、半導体チップ１０の電極形成面に対して樹脂導入路６１を形成する前の半導体チップ１０の電極形成面からの距離である。樹脂導入路６１の幅は、例えば、９０μｍ以上１５０μｍ以下である。   FIG. 15A is a schematic plan view of the semiconductor chip 10 according to the second embodiment, and FIG. 15B is a schematic view taken along the line D-D ′ of FIG. As shown in FIG. 15, a resin introduction path 61 is formed on the electrode forming surface of the semiconductor chip 10. The resin introduction path 61 is a groove (dent) formed by half-dicing the outer peripheral portion of the electrode formation surface of the semiconductor chip 10, and as shown in FIG. 15, the resin introduction path 61 is a side surface of the semiconductor chip 10. Is in contact with. As shown in FIG. 15, the resin introduction path 61 is a groove formed so as to surround a portion of the electrode formation surface of the semiconductor chip 10 that has not been processed by half dicing. The depth of the resin introduction path 61 is, for example, not less than 30 μm and not more than 50 μm. The depth of the resin introduction path 61 is a distance from the electrode formation surface of the semiconductor chip 10 before forming the resin introduction path 61 with respect to the electrode formation surface of the semiconductor chip 10. The width of the resin introduction path 61 is, for example, 90 μm or more and 150 μm or less.

モールド樹脂１２を硬化させる際の加熱処理によるモールド樹脂１２の膨張及びモールド樹脂１２の温度が低下した際のモールド樹脂１２の収縮によって、半導体チップ１０の側面とモールド樹脂１２との界面に隙間が発生する。半導体チップ１０の電極形成面には、樹脂導入路６１が形成されており、モールド樹脂１２が、半導体チップ１０の電極形成面に形成された樹脂導入路６１に入り込む。したがって、モールド樹脂１２の収縮が、半導体チップ１０の側面とモールド樹脂１２との界面に部分的に集中することが抑制される。すなわち、モールド樹脂１２の収縮が、半導体チップ１０の側面及び半導体チップ１０の電極形成面に形成された樹脂導入路６１で発生することにより、モールド樹脂１２の収縮の発生が分散される。その結果、半導体チップ１０の側面とモールド樹脂１２との界面における隙間が分散され、半導体チップ１０の側面とモールド樹脂１２との界面に隙間が部分的に集中して形成されることが抑制される。   A gap is generated at the interface between the side surface of the semiconductor chip 10 and the mold resin 12 due to the expansion of the mold resin 12 due to the heat treatment when the mold resin 12 is cured and the shrinkage of the mold resin 12 when the temperature of the mold resin 12 decreases. To do. A resin introduction path 61 is formed on the electrode formation surface of the semiconductor chip 10, and the mold resin 12 enters the resin introduction path 61 formed on the electrode formation surface of the semiconductor chip 10. Therefore, the shrinkage of the mold resin 12 is suppressed from being partially concentrated on the interface between the side surface of the semiconductor chip 10 and the mold resin 12. That is, the shrinkage of the mold resin 12 occurs in the resin introduction path 61 formed on the side surface of the semiconductor chip 10 and the electrode formation surface of the semiconductor chip 10, whereby the occurrence of shrinkage of the mold resin 12 is dispersed. As a result, the gaps at the interface between the side surface of the semiconductor chip 10 and the mold resin 12 are dispersed, and the formation of the gaps partially concentrated on the interface between the side surface of the semiconductor chip 10 and the mold resin 12 is suppressed. .

実施例２に係る半導体装置によれば、半導体チップ１０の側面とモールド樹脂１２との界面に発生する隙間の深さを１μｍ未満にすることが可能となる。半導体チップ１０の側面とモールド樹脂１２との界面における隙間が分散することにより、半導体チップ１０の上に形成されるパッシベーション膜４０の凹みが浅くなる。半導体チップ１０の上に形成されるパッシベーション膜４０の凹みが浅くなると、パッシベーション膜４０の上に堆積されるアルミニウム（Ａｌ）の凹みも浅くなる。これにより、フォトリソグラフィ法によって、配線４１を形成するためのレジストパターンを露光する際のデフォーカス（焦点ぼけ）が抑制される。したがって、レジストパターンが形成されなかったり、レジストパターンが細くなったりすることが抑制される。この結果、レジストパターンをマスクとしてエッチングした場合において、配線４１が形成されなかったり、配線４１が細くなったりすることが抑制される。   According to the semiconductor device according to the second embodiment, it is possible to make the depth of the gap generated at the interface between the side surface of the semiconductor chip 10 and the mold resin 12 less than 1 μm. Since the gaps at the interface between the side surface of the semiconductor chip 10 and the mold resin 12 are dispersed, the depression of the passivation film 40 formed on the semiconductor chip 10 becomes shallow. When the recess of the passivation film 40 formed on the semiconductor chip 10 becomes shallow, the recess of aluminum (Al) deposited on the passivation film 40 also becomes shallow. Thereby, defocus (defocus) when the resist pattern for forming the wiring 41 is exposed by photolithography is suppressed. Therefore, the resist pattern is not formed or the resist pattern is prevented from becoming thin. As a result, when the resist pattern is used as a mask, the wiring 41 is not formed or the wiring 41 is prevented from being thinned.

〈変形例〉
実施例１では、樹脂導入路２１を半導体チップ１０の電極面の外周部分に形成し、樹脂溝２２を半導体チップ１０の電極面の中央部分と樹脂導入路２１との間に形成する例を示した。本実施形態は、これに限定されず、樹脂導入路２１及び樹脂溝２２の形成位置を、図１６に示す半導体チップ１０のように変更してもよい。図１６の（Ａ）は、実施例１の変形例に係る半導体チップ１０の平面模式図であり、図１６の（Ｂ）は、図１６の（Ａ）のＥ−Ｅ’断面における模式図である。図１６に示すように、樹脂導入路２１Ａと、樹脂導入路２１Ｂとが対向するように、樹脂導入路２１Ａ及び２１Ｂを半導体チップ１０の電極面の外周部分に形成してもよい。図１６に示すように、樹脂溝２２Ａと樹脂溝２２Ｂとが対向するように、樹脂溝２２Ａを半導体チップ１０の電極面の中央部分と樹脂導入路２１Ａとの間に形成し、樹脂溝２２Ｂを半導体チップ１０の電極面の中央部分と樹脂導入路２１Ｂとの間に形成してもよい。 <Modification>
In the first embodiment, an example in which the resin introduction path 21 is formed in the outer peripheral portion of the electrode surface of the semiconductor chip 10 and the resin groove 22 is formed between the central portion of the electrode surface of the semiconductor chip 10 and the resin introduction path 21 is shown. It was. The present embodiment is not limited to this, and the formation positions of the resin introduction path 21 and the resin groove 22 may be changed as in the semiconductor chip 10 shown in FIG. FIG. 16A is a schematic plan view of a semiconductor chip 10 according to a modified example of the first embodiment, and FIG. 16B is a schematic diagram in the EE ′ cross section of FIG. is there. As shown in FIG. 16, the resin introduction paths 21 </ b> A and 21 </ b> B may be formed in the outer peripheral portion of the electrode surface of the semiconductor chip 10 so that the resin introduction path 21 </ b> A and the resin introduction path 21 </ b> B face each other. As shown in FIG. 16, the resin groove 22A is formed between the central portion of the electrode surface of the semiconductor chip 10 and the resin introduction path 21A so that the resin groove 22A and the resin groove 22B face each other, and the resin groove 22B is formed. You may form between the center part of the electrode surface of the semiconductor chip 10, and the resin introduction path 21B.

半導体チップ１０の電極面に樹脂導入路２１Ａ及び樹脂溝２２Ａを形成し、半導体チップ１０の電極面に樹脂導入路２１Ｂ及び樹脂溝２２Ｂを形成しないようにしてもよい。すなわち、半導体チップ１０の電極面の外周部分の四辺のうちのいずれか一辺に樹脂導入路２１Ａを形成し、半導体チップ１０の電極面の中央部分と樹脂導入路２１Ａとの間に樹脂溝２２Ａを形成するようにしてもよい。また、半導体チップ１０の電極面の外周部分の四辺のうちのいずれか三辺に樹脂導入路２１を形成し、半導体チップ１０の電極面の中央部分と樹脂導入路２１との間に樹脂溝２２を形成するようにしてもよい。   The resin introduction path 21A and the resin groove 22A may be formed on the electrode surface of the semiconductor chip 10, and the resin introduction path 21B and the resin groove 22B may not be formed on the electrode surface of the semiconductor chip 10. That is, the resin introduction path 21A is formed on any one of the four sides of the outer peripheral portion of the electrode surface of the semiconductor chip 10, and the resin groove 22A is formed between the central portion of the electrode surface of the semiconductor chip 10 and the resin introduction path 21A. You may make it form. Further, the resin introduction path 21 is formed on any three sides of the four sides of the outer peripheral portion of the electrode surface of the semiconductor chip 10, and the resin groove 22 is formed between the central portion of the electrode surface of the semiconductor chip 10 and the resin introduction path 21. May be formed.

実施例２では、樹脂導入路６１を半導体チップ１０の電極面の外周部分に形成する例を示した。本実施形態は、これに限定されず、樹脂導入路６１の形成位置を、図１７に示す半導体チップ１０のように変更してもよい。図１７の（Ａ）は、実施例２の変形例に係る半導体チップ１０の平面模式図であり、図１７の（Ｂ）は、図１７の（Ａ）のＦ−Ｆ’断面における模式図である。図１７に示すように、樹脂導入路６１Ａと、樹脂導入路６１Ｂとが対向するように、樹脂導入路６１Ａ及び６１Ｂを半導体チップ１０の電極面の外周部分に形成してもよい。   In the second embodiment, an example in which the resin introduction path 61 is formed on the outer peripheral portion of the electrode surface of the semiconductor chip 10 has been described. The present embodiment is not limited to this, and the position where the resin introduction path 61 is formed may be changed as in the semiconductor chip 10 shown in FIG. FIG. 17A is a schematic plan view of a semiconductor chip 10 according to a modification of the second embodiment, and FIG. 17B is a schematic diagram in the FF ′ cross section of FIG. is there. As shown in FIG. 17, the resin introduction paths 61 </ b> A and 61 </ b> B may be formed on the outer peripheral portion of the electrode surface of the semiconductor chip 10 so that the resin introduction path 61 </ b> A and the resin introduction path 61 </ b> B are opposed to each other.

半導体チップ１０の電極面に樹脂導入路６１Ａを形成し、半導体チップ１０の電極面に樹脂導入路６１Ｂを形成しないようにしてもよい。すなわち、半導体チップ１０の電極面の外周部分の四辺のうちのいずれか一辺に樹脂導入路６１Ａを形成するようにしてもよい
。また、半導体チップ１０の電極面の外周部分の四辺のうちのいずれか三辺に樹脂導入路６１を形成するようにしてもよい。 The resin introduction path 61 </ b> A may be formed on the electrode surface of the semiconductor chip 10, and the resin introduction path 61 </ b> B may not be formed on the electrode surface of the semiconductor chip 10. That is, the resin introduction path 61 </ b> A may be formed on any one of the four sides of the outer peripheral portion of the electrode surface of the semiconductor chip 10. Further, the resin introduction path 61 may be formed on any three sides of the four sides of the outer peripheral portion of the electrode surface of the semiconductor chip 10.

１ 樹脂封止装置
２ 載置台
３ 載置ホルダ
４ 樹脂材型枠
５ 裏面形成金型
１０ 半導体チップ
１１ 粘着シート
１２ モールド樹脂
２１、２１Ａ、２１Ｂ、６１、６１Ａ、６１Ｂ 樹脂導入路
２２、２２Ａ、２２Ｂ 樹脂溝
３０ モールド基板
３１ 電極
３２、４０ パッシベーション膜
４１ 配線
４２ 引き出しパッド
５０ ダイシングブレード DESCRIPTION OF SYMBOLS 1 Resin sealing apparatus 2 Mounting stand 3 Mounting holder 4 Resin material mold form 5 Back surface formation metal mold 10 Semiconductor chip 11 Adhesive sheet 12 Mold resin 21, 21A, 21B, 61, 61A, 61B Resin introduction paths 22, 22A, 22B Resin groove 30 Mold substrate 31 Electrodes 32, 40 Passivation film 41 Wiring 42 Draw pad 50 Dicing blade

Claims (3)

半導体素子と、
前記半導体素子の電極形成面の反対面及び側面を覆う封止樹脂と、を備え、
前記半導体素子の電極形成面の外周部分に前記封止樹脂が入り込む導入路が形成されていることを特徴とする半導体装置。 A semiconductor element;
A sealing resin covering the opposite surface and side surface of the electrode formation surface of the semiconductor element,
An introduction path into which the sealing resin enters is formed in an outer peripheral portion of an electrode formation surface of the semiconductor element. 前記半導体素子の電極形成面の中央部分と前記導入路との間に、前記封止樹脂が入り込む溝が形成され、
前記溝の底面は、前記導入路の底面よりも前記電極形成面から深い位置であることを特徴とする請求項１に記載の半導体装置。 A groove into which the sealing resin enters is formed between the central portion of the electrode formation surface of the semiconductor element and the introduction path,
The semiconductor device according to claim 1, wherein a bottom surface of the groove is deeper than the electrode formation surface than a bottom surface of the introduction path. 複数の前記半導体素子を備え、
一方の前記半導体素子の高さと、他方の前記半導体素子の高さとが異なることを特徴とする請求項１又は２に記載の半導体装置。 Comprising a plurality of the semiconductor elements;
3. The semiconductor device according to claim 1, wherein a height of one of the semiconductor elements is different from a height of the other semiconductor element.
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