JP2011238137A

JP2011238137A - Performance estimation device

Info

Publication number: JP2011238137A
Application number: JP2010110542A
Authority: JP
Inventors: Naoki Hikage; 直樹日景; Kazuyoshi Koyama; 和義小山
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-05-12
Filing date: 2010-05-12
Publication date: 2011-11-24
Anticipated expiration: 2030-05-12
Also published as: JP5454349B2

Abstract

PROBLEM TO BE SOLVED: To provide a performance estimation device capable of estimating the performance of a board to be evaluated at a high speed and high accuracy even before accomplishment of the board.SOLUTION: An instruction set simulator that simulates central processing unit only comprises an instruction set simulator (402) that calculates by simulating the number of execution cycles of the central processing unit in an entire measurement period of a program; a logic emulator (403) that emulates the central processing unit and peripheral circuits for calculating the number of execution cycles of the central processing unit during a part of measurement period of the program by emulation; and a performance estimation section (800) that calculates an estimation function based on the number of execution cycles calculated by the instruction set simulator and the number of execution cycles calculated by the logic emulator to estimate the number of execution cycles in an unmeasured period of the program in the logic emulator.

Description

本発明は、性能推定装置に関する。 The present invention relates to a performance estimation device.

ＳｏＣは、システムオンアチップ（System-on-a-chip）であり、１つの半導体チップ上にシステムを集積する集積回路である。具体的には、ＳｏＣは、中央処理装置（ＣＰＵ）及び周辺回路を含み、ＣＰＵがプログラムを実行することによりシステムを実現する。ＳｏＣの開発は、ＣＰＵ及び周辺回路を含むハードウェアの開発と上記のプログラムのソフトウェアの開発を含む。 The SoC is a system-on-a-chip, and is an integrated circuit that integrates the system on one semiconductor chip. Specifically, the SoC includes a central processing unit (CPU) and peripheral circuits, and the CPU implements a system by executing a program. The development of SoC includes development of hardware including a CPU and peripheral circuits, and development of software of the above program.

図１は、ＳｏＣにおけるソフトウェアの性能評価工程を示す図である。ハードウェアの開発は、評価ボードを作成し、評価ボードの検証を行う。時刻ｔ３において、評価ボードの作成が完了する場合を示す。時刻ｔ３の後、評価ボードを用いたソフトウェアの性能評価１０２が行われる。時刻ｔ３の前では、評価ボードが存在しないため、ＣＰＵをシミュレーションする命令セットシミュレータ（ＩＳＳ）を用いてソフトウェアの性能評価１０１を行う。評価ボードによる性能評価１０２は、評価精度は高いが、時刻ｔ３の後でないと行えない問題点がある。ＩＳＳによる性能評価１０１は、評価ボード完成時刻ｔ３の前でも行うことができるが、評価精度が低い問題点がある。また、時刻ｔ３の評価ボード完成後でしか正確な評価はできないので、問題点も長期間わからないことになる。 FIG. 1 is a diagram showing a software performance evaluation process in SoC. In hardware development, an evaluation board is created and the evaluation board is verified. The case where the creation of the evaluation board is completed at time t3 is shown. After time t3, software performance evaluation 102 using the evaluation board is performed. Since there is no evaluation board before time t3, software performance evaluation 101 is performed using an instruction set simulator (ISS) that simulates the CPU. The performance evaluation 102 using the evaluation board has a high evaluation accuracy, but has a problem that it cannot be performed until after time t3. Although the performance evaluation 101 by ISS can be performed even before the evaluation board completion time t3, there is a problem that the evaluation accuracy is low. Further, since accurate evaluation can be performed only after the evaluation board at time t3 is completed, the problem cannot be known for a long time.

また、割り込みが発生した場合、その割り込みに関する処理を実行した後にエミュレーションを中断し、後続処理のエミュレーションを実行する以前に先行して処理を予測するために、エミュレーションを中断した時点のレジスタの値、ＰＣの値およびメモリデータをシミュレータに転送してシミュレーションを行うマイクロプロセッサのエミュレーション方法が知られている（例えば、特許文献１参照）。 In addition, when an interrupt occurs, the emulation is interrupted after executing the processing related to the interrupt, and the value of the register at the time of the emulation is interrupted in order to predict the processing before executing the emulation of the subsequent processing, A microprocessor emulation method is known in which a PC value and memory data are transferred to a simulator for simulation (see, for example, Patent Document 1).

また、仮想周辺デバイスおよび仮想ＩＣＥ等で構成されマイクロコンピュータの実機プログラムを実行するシステムシミュレータを用いて、評価シナリオに記述された操作手順を自動的に実行させて実機プログラムの動作検証を行い、動作検証の出力データを記録するマイクロコンピュータソフトウェアの自動検証システムが知られている（例えば、特許文献２参照）。 In addition, using a system simulator composed of virtual peripheral devices and virtual ICE to execute the actual program of the microcomputer, the operation procedure described in the evaluation scenario is automatically executed to verify the operation of the actual program. An automatic verification system of microcomputer software that records verification output data is known (see, for example, Patent Document 2).

特開平１０−３４０２０５号公報Japanese Patent Laid-Open No. 10-340205 特開２００５−２５０９３７号公報JP-A-2005-250937

本発明の目的は、ＳｏＣのソフトウェア開発において評価ボード完成前でも高速かつ高精度で性能を推定することができる性能推定装置を提供することである。 An object of the present invention is to provide a performance estimation device capable of estimating performance with high speed and high accuracy even before the evaluation board is completed in SoC software development.

性能推定装置は、中央処理装置及び周辺回路を含み前記中央処理装置がプログラムを実行するシステムオンアチップの開発におけるプログラムの性能推定装置であって、前記中央処理装置のみのシミュレーションを行う命令セットシミュレータであって、前記プログラムの測定区間全体の前記中央処理装置の実行サイクル数をシミュレーションにより演算する命令セットシミュレータと、前記中央処理装置及び前記周辺回路のエミュレーションを行う論理エミュレータであって、前記プログラムの測定区間の一部の前記中央処理装置の実行サイクル数をエミュレーションにより演算する論理エミュレータと、前記命令セットシミュレータにより演算された実行サイクル数及び前記論理エミュレータにより演算された実行サイクル数を基に、推定関数を算出し、前記論理エミュレータにおける前記プログラムの未測定区間の実行サイクル数を推定する性能推定部とを有する。 The performance estimation device is a program performance estimation device in the development of a system-on-a-chip that includes a central processing unit and peripheral circuits, and the central processing unit executes a program, and is an instruction set simulator that performs simulation of only the central processing unit. An instruction set simulator for calculating the number of execution cycles of the central processing unit in the entire measurement section of the program by simulation, and a logic emulator for emulating the central processing unit and the peripheral circuit, Based on a logic emulator that calculates the number of execution cycles of the central processing unit in a section by emulation, the number of execution cycles calculated by the instruction set simulator, and the number of execution cycles calculated by the logic emulator Calculating a function, and a performance estimator to estimate the number of execution cycles of the unmeasured sections of the program in the logic emulator.

命令セットシミュレータ及び論理エミュレータを用いることにより、評価ボード完成前でも高速かつ高精度で性能を推定することができる。 By using an instruction set simulator and a logic emulator, performance can be estimated with high speed and high accuracy even before the evaluation board is completed.

ＳｏＣにおけるソフトウェアの性能評価工程を示す図である。It is a figure which shows the performance evaluation process of the software in SoC. 第１の実施形態による設計及び開発対象のＳｏＣの構成例を示す図である。It is a figure which shows the structural example of SoC of the design and development object by 1st Embodiment. ＳｏＣの開発工程を示す図である。It is a figure which shows the development process of SoC. 第１の実施形態による性能推定装置のハードウェア構成例を示す図である。It is a figure which shows the hardware structural example of the performance estimation apparatus by 1st Embodiment. パーソナルコンピュータの構成例を示す図である。It is a figure which shows the structural example of a personal computer. 論理エミュレータの構成例を示す図である。It is a figure which shows the structural example of a logic emulator. 命令セットシミュレータ又は論理エミュレータによるＳｏＣのプログラムの性能測定結果の例を示す図である。It is a figure which shows the example of the performance measurement result of the SoC program by an instruction set simulator or a logic emulator. 第１の実施形態の性能推定装置の概念図である。It is a conceptual diagram of the performance estimation apparatus of 1st Embodiment. 第１の実施形態の性能推定装置の性能推定方法を説明するための図である。It is a figure for demonstrating the performance estimation method of the performance estimation apparatus of 1st Embodiment. ＳｏＣにおけるソフトウェアの性能評価工程を示す図である。It is a figure which shows the performance evaluation process of the software in SoC. 命令セットシミュレータ及び論理エミュレータの構成例を示す図である。It is a figure which shows the structural example of an instruction set simulator and a logic emulator. 性能推定装置の性能推定方法を示すフローチャートである。It is a flowchart which shows the performance estimation method of a performance estimation apparatus. 図１３（Ａ）及び（Ｂ）は命令セットシミュレータの処理例を示す図である。FIGS. 13A and 13B are diagrams illustrating a processing example of the instruction set simulator. 論理エミュレータの処理例を示す図である。It is a figure which shows the process example of a logic emulator. 性能推定装置の処理を説明するための図である。It is a figure for demonstrating the process of a performance estimation apparatus. 第２の実施形態による性能推定装置の性能推定方法を示すフローチャートである。It is a flowchart which shows the performance estimation method of the performance estimation apparatus by 2nd Embodiment. 命令セットシミュレータの処理例を示す図である。It is a figure which shows the example of a process of an instruction set simulator. 性能推定装置の処理を説明するための図である。It is a figure for demonstrating the process of a performance estimation apparatus. 第３の実施形態による性能推定装置の性能推定方法を示すフローチャートである。It is a flowchart which shows the performance estimation method of the performance estimation apparatus by 3rd Embodiment. プロファイル解析部の処理例を示す図である。It is a figure which shows the process example of a profile analysis part. 性能推定装置の処理を説明するための図である。It is a figure for demonstrating the process of a performance estimation apparatus.

（第１の実施形態）
図２は、第１の実施形態による設計及び開発対象のＳｏＣの構成例を示す図である。ＳｏＣは、システムオンアチップ（System-on-a-chip）であり、１つの半導体チップ上にシステムを集積する集積回路である。例えば、ＳｏＣ２００は、中央処理装置（ＣＰＵ）２０１、メモリ２０２及び周辺回路を含み、ＣＰＵ２０１がメモリ２０２内のプログラムを実行することによりシステムを実現する。なお、ＣＰＵ２０１及びメモリ２０２は、複数あっても良く、ＳｏＣ２００の半導体チップの外部に設けても良い。 (First embodiment)
FIG. 2 is a diagram illustrating a configuration example of the SoC to be designed and developed according to the first embodiment. The SoC is a system-on-a-chip, and is an integrated circuit that integrates the system on one semiconductor chip. For example, the SoC 200 includes a central processing unit (CPU) 201, a memory 202, and peripheral circuits, and the CPU 201 executes a program in the memory 202 to realize a system. Note that there may be a plurality of CPUs 201 and memories 202, or they may be provided outside the semiconductor chip of the SoC 200.

図３は、ＳｏＣの開発工程を示す図である。ＳｏＣの開発は、ＣＰＵ２０１、メモリ２０２及び周辺回路２０３を含むハードウェアの設計及び開発と、上記のプログラムのソフトウェアの開発を含む。ハードウェアの設計及び開発は、時刻ｔ１で回路設計を行い、時刻ｔ２で論理シミュレーション及び論理エミュレーションの検証を行い、時刻ｔ３で評価ボードの検証を行う。これに対し、ソフトウェアの開発は、時刻ｔ１１でソフトウェア開発を行い、時刻ｔ１２〜ｔ１３でソフトウェア検証を行う。このソフトウェア検証は、時刻ｔ３の評価ボード作成後では評価ボードを用いて行われるが、期間３０１では評価ボードを用いないで行われるため評価精度が低くなる。時刻ｔ３の評価ボード完成後のソフトウェア検証において、ＳｏＣの問題点（例えば、性能上の問題点）が発覚した場合には、ハードウェアの変更は困難であるため、ソフトウェアの変更により問題点を解決しなくてはならない。場合によっては、ソフトウェアの変更のみでは問題点を解決できず、ハードウェアを設計変更せざるを得ない場合もある。そのため、時刻ｔ３の評価ボード完成前のソフトウェア検証によりＳｏＣの問題点を発見することができれば、ハードウェアの設計変更も容易であり、ＳｏＣ全体の開発の効率を向上させることができる。 FIG. 3 is a diagram showing a SoC development process. The development of the SoC includes the design and development of hardware including the CPU 201, the memory 202, and the peripheral circuit 203, and the development of software of the above program. In hardware design and development, circuit design is performed at time t1, logic simulation and logic emulation are verified at time t2, and the evaluation board is verified at time t3. On the other hand, in software development, software development is performed at time t11, and software verification is performed at times t12 to t13. This software verification is performed using the evaluation board after the creation of the evaluation board at time t3. However, since the evaluation is performed without using the evaluation board in the period 301, the evaluation accuracy is lowered. In software verification after completion of the evaluation board at time t3, if a SoC problem (for example, a performance problem) is detected, it is difficult to change the hardware, so the problem is solved by changing the software. I have to do it. In some cases, the problem cannot be solved only by changing the software, and the design of the hardware has to be changed. Therefore, if the SoC problem can be found by software verification before completion of the evaluation board at time t3, the hardware design can be easily changed, and the development efficiency of the entire SoC can be improved.

図４は、本実施形態による性能推定装置のハードウェア構成例を示す図である。性能推定装置は、相互に接続されたパーソナルコンピュータ（ＰＣ）４０１、論理エミュレータ４０３を制御するホストワークステーション（ＨｏｓｔＷＳ）４０４、及び論理エミュレータ４０３を有する。パーソナルコンピュータ４０１は、プログラムを実行することにより命令セットシミュレータ（ＩＳＳ）４０２の機能を実現することができる。一般的に命令セットシミュレータ４０２は、ＳｏＣ２００内のＣＰＵ２０１のみのシミュレーションを行うことで、高速かつ低精度のソフトウェア性能を評価することができる。これに対し、論理エミュレータ４０３は、ＣＰＵ２０１及び周辺回路２０３のエミュレーションを行うことができるので、低速かつ高精度のソフトウェア性能を評価することができる。命令セットシミュレータ４０２は、論理エミュレータ４０３に対して約１００〜１０００倍高速で動作する。性能推定装置は、命令セットシミュレータ４０２及び論理エミュレータ４０３を用いることにより、ＳｏＣの開発におけるプログラム（ソフトウェア）性能を高速かつ高精度で推定し、評価することができる。 FIG. 4 is a diagram illustrating a hardware configuration example of the performance estimation apparatus according to the present embodiment. The performance estimation apparatus includes a personal computer (PC) 401, a host workstation (HostWS) 404 that controls the logic emulator 403, and a logic emulator 403, which are connected to each other. The personal computer 401 can realize the function of the instruction set simulator (ISS) 402 by executing a program. In general, the instruction set simulator 402 can evaluate high-speed and low-accuracy software performance by simulating only the CPU 201 in the SoC 200. On the other hand, since the logic emulator 403 can emulate the CPU 201 and the peripheral circuit 203, it can evaluate the software performance with low speed and high accuracy. The instruction set simulator 402 operates about 100 to 1000 times faster than the logic emulator 403. By using the instruction set simulator 402 and the logic emulator 403, the performance estimation apparatus can estimate and evaluate the program (software) performance in SoC development with high speed and high accuracy.

図５は、パーソナルコンピュータ４０１の構成例を示す図である。バス５０１には、ＣＰＵ５０２、ＲＯＭ５０３、ＲＡＭ５０４、ネットワークインタフェース５０５、入力装置５０６、出力装置５０７及び外部記憶装置５０８が接続されている。ＣＰＵ５０２は、データの処理及び演算を行うと共に、バス５０１を介して接続された上記の構成ユニットを制御するものである。ＲＯＭ５０３には、予めブートプログラムが記憶されており、このブートプログラムをＣＰＵ５０２が実行することにより、コンピュータが起動する。外部記憶装置５０８にコンピュータプログラムが記憶されており、そのコンピュータプログラムがＲＡＭ５０４にコピーされ、ＣＰＵ５０２により実行される。このコンピュータは、コンピュータプログラムを実行することにより、命令セットシミュレータ４０２の処理等を行うことができる。図４のホストワークステーション４０４も、パーソナルコンピュータ４０１と同様の構成を有し、コンピュータプログラムを実行することにより、図６のホストワークステーション４０４の機能を実現する。 FIG. 5 is a diagram illustrating a configuration example of the personal computer 401. A CPU 502, ROM 503, RAM 504, network interface 505, input device 506, output device 507, and external storage device 508 are connected to the bus 501. The CPU 502 performs data processing and calculation, and controls the above-described constituent units connected via the bus 501. The ROM 503 stores a boot program in advance, and the computer is activated when the CPU 502 executes the boot program. A computer program is stored in the external storage device 508, and the computer program is copied to the RAM 504 and executed by the CPU 502. This computer can execute processing of the instruction set simulator 402 and the like by executing a computer program. The host workstation 404 in FIG. 4 has the same configuration as that of the personal computer 401, and implements the function of the host workstation 404 in FIG. 6 by executing a computer program.

外部記憶装置５０８は、例えばハードディスク記憶装置等であり、電源を切っても記憶内容が消えない。外部記憶装置５０８は、コンピュータプログラム及び設計データ等を記録媒体に記録したり、記録媒体からコンピュータプログラム等を読み出すことができる。ネットワークインタフェース５０５は、ネットワークに対してコンピュータプログラム及び設計データ等を入出力することができる。入力装置５０６は、例えばキーボード及びポインティングデバイス（マウス）等であり、各種指定又は入力等を行うことができる。出力装置５０７は、ディスプレイ及びプリンタ等であり、表示又は印刷することができる。 The external storage device 508 is, for example, a hard disk storage device or the like, and the stored content does not disappear even when the power is turned off. The external storage device 508 can record a computer program, design data, and the like on a recording medium, and can read out the computer program and the like from the recording medium. The network interface 505 can input and output computer programs and design data to and from the network. The input device 506 is, for example, a keyboard and a pointing device (mouse), and can perform various designations or inputs. The output device 507 is a display, a printer, or the like, and can display or print.

図６は、論理エミュレータ４０３とホストワークステーション４０４の構成例を示す図である。論理エミュレータ４０３は、ＦＰＧＡ（Field Programmable Gate Array）６０１及びメモリ６０２を有する。ホストワークステーション４０４は、論理合成部６０５及びローダ６０６を有する。論理合成部６０５は、図２のＳｏＣ２００内のＣＰＵ２０１及び周辺回路２０３を含むハードウェアのＲＴＬ（レジスタ転送レベル）設計データ６０３を論理合成し、ゲートレベル設計データ６０４を生成する。ローダ６０６は、ホストワークステーション４０４上で動作するソフトウェアであり、ゲートレベル設計データ６０４をＦＰＧＡ６０１にマッピングする。メモリ６０２は、図２のＳｏＣ２００内のメモリ２０２をエミュレーションするためのメモリである。これにより、ＦＰＧＡ６０１及びメモリ６０２は、ＳｏＣ２００内のＣＰＵ２０１及び周辺回路２０３を含むハードウェアをエミュレーションすることができる。なお、論理エミュレータ４０３は、ＦＰＧＡ６０１を用いる場合に限定されず、複数のＣＰＵを用いるタイプの論理エミュレータ等でもよい。 FIG. 6 is a diagram illustrating a configuration example of the logic emulator 403 and the host workstation 404. The logic emulator 403 includes an FPGA (Field Programmable Gate Array) 601 and a memory 602. The host workstation 404 includes a logic synthesis unit 605 and a loader 606. The logic synthesis unit 605 performs logic synthesis on hardware RTL (register transfer level) design data 603 including the CPU 201 and the peripheral circuit 203 in the SoC 200 in FIG. 2 to generate gate level design data 604. The loader 606 is software that operates on the host workstation 404 and maps the gate level design data 604 to the FPGA 601. The memory 602 is a memory for emulating the memory 202 in the SoC 200 of FIG. Thereby, the FPGA 601 and the memory 602 can emulate hardware including the CPU 201 and the peripheral circuit 203 in the SoC 200. The logic emulator 403 is not limited to the case where the FPGA 601 is used, but may be a logic emulator of a type using a plurality of CPUs.

図７は、命令セットシミュレータ４０２又は論理エミュレータ４０３によるＳｏＣ２００のプログラムの性能測定結果の例を示す図である。横軸はフレーム番号を示し、縦軸はＣＰＵ２０１の動作周波数を示す。フレームは、プログラムの特定区間を示す。例えば、ＳｏＣ２００のプログラムがオーディオエンコーダのプログラムである場合に、ＳｏＣ２００はオーディオエンコーダとして機能する。オーディオエンコーダは、オーディオデータを例えば１０２４サンプル単位で処理を行う。フレーム番号１は１フレーム目の１０２４サンプル単位のオーディオデータをエンコードするプログラムの処理であり、フレーム番号２は２フレーム目の１０２４サンプル単位のオーディオデータをエンコードするプログラムの処理である。エンコードは、オーディオデータに応じて圧縮率等が異なるため、ＣＰＵ２０１の動作周波数はフレーム番号毎に異なる。ＣＰＵ２０１の動作周波数は、高いほど処理の負荷が大きいことを意味する。オーディオデータをバッファに入力することにより、フレーム番号毎のＣＰＵ２０１の動作周波数の違いを緩和することができる。例えば、動作周波数のフレーム平均値は２２８ＭＨｚになる。ここで、論理エミュレータ４０３は、命令セットシミュレータ４０２に比べて、測定精度は高いが、動作速度が遅いため、すべてのフレーム番号について性能を測定することは困難である。本実施形態では、論理エミュレータ４０３で一部のフレーム番号についてのみ性能を測定し、命令シミュレータ４０２を用いて、他の部分のフレーム番号の性能を推定する。 FIG. 7 is a diagram illustrating an example of a performance measurement result of the SoC 200 program by the instruction set simulator 402 or the logic emulator 403. The horizontal axis indicates the frame number, and the vertical axis indicates the operating frequency of the CPU 201. The frame indicates a specific section of the program. For example, when the SoC 200 program is an audio encoder program, the SoC 200 functions as an audio encoder. The audio encoder processes audio data, for example, in units of 1024 samples. Frame number 1 is a program process for encoding audio data in units of 1024 samples in the first frame, and frame number 2 is a process in a program for encoding audio data in units of 1024 samples in the second frame. Since the encoding differs in compression rate and the like depending on the audio data, the operating frequency of the CPU 201 is different for each frame number. The higher the operating frequency of the CPU 201, the greater the processing load. By inputting audio data to the buffer, the difference in operating frequency of the CPU 201 for each frame number can be reduced. For example, the frame average value of the operating frequency is 228 MHz. Here, the logic emulator 403 has higher measurement accuracy than the instruction set simulator 402, but its operation speed is slow, so it is difficult to measure performance for all frame numbers. In the present embodiment, the performance is measured only for some frame numbers by the logic emulator 403, and the performance of the frame numbers of other portions is estimated using the instruction simulator 402.

図８は本実施形態の性能推定装置の概念図であり、図９は本実施形態の性能推定装置の性能推定方法を説明するための図である。図８の破線はデータの流れを示し、実線は処理の流れを示す。図９の縦軸はＣＰＵ２０１の実行サイクル数であり、図７の縦軸と同様に、実行サイクル数が大きいほど処理負荷が大きいことを意味する。性能推定部８００は、図４のパーソナルコンピュータ４０１の処理により実現される。命令セットシミュレータ４０２は、ステップ８０１でプログラムの全体性能を測定し、図９の全体性能測定結果９０２を記憶部８０２に記録する。全体性能測定結果９０２は、例えばフレーム番号１〜５１の全フレームの性能測定結果であり、低精度の測定結果である。論理エミュレータ４０３は、ステップ８０３でプログラムの一部の性能を測定し、図９の一部性能測定結果９０１を記憶部８０４に記録する。一部性能測定結果９０１は、例えばフレーム番号１〜１２の一部のフレームの性能測定結果であり、評価ボードと同等の高精度の測定結果である。性能推定部８００は、ステップ８０５において、記憶部８０２内の全体性能測定結果９０２及び記憶部８０４内の一部性能測定結果９０１を基に、図９の他の部分のフレームの性能推定値９０３を推測し、性能９０１及び９０３を含む全体性能推定結果を記憶部８０６に記録する。他の部分のフレームの性能推定値９０３は、例えばフレーム番号１３〜５０の性能推定値であり、高精度の推定値である。 FIG. 8 is a conceptual diagram of the performance estimation apparatus of the present embodiment, and FIG. 9 is a diagram for explaining a performance estimation method of the performance estimation apparatus of the present embodiment. The broken line in FIG. 8 shows the flow of data, and the solid line shows the flow of processing. The vertical axis in FIG. 9 represents the number of execution cycles of the CPU 201, and the larger the number of execution cycles, the larger the processing load, as in the vertical axis in FIG. The performance estimation unit 800 is realized by the processing of the personal computer 401 in FIG. The instruction set simulator 402 measures the overall performance of the program at step 801 and records the overall performance measurement result 902 of FIG. 9 in the storage unit 802. The overall performance measurement result 902 is, for example, a performance measurement result for all frames of frame numbers 1 to 51, and is a low-accuracy measurement result. In step 803, the logic emulator 403 measures the performance of a part of the program, and records the partial performance measurement result 901 in FIG. The partial performance measurement result 901 is, for example, a performance measurement result of a part of frames with frame numbers 1 to 12, and is a highly accurate measurement result equivalent to that of the evaluation board. In step 805, the performance estimation unit 800 obtains the performance estimation value 903 of the frame in the other part of FIG. The overall performance estimation result including the performances 901 and 903 is recorded in the storage unit 806. The performance estimation value 903 of the frame of the other part is a performance estimation value of frame numbers 13 to 50, for example, and is a highly accurate estimation value.

論理エミュレータ４０３の性能測定結果９０１は高精度であるため、記憶部８０６内の全体性能推定結果として使用することができる。しかし、論理エミュレータ４０３は動作速度が低速であるため、一部のフレームの性能測定結果９０１のみを測定する。命令セットシミュレータ４０２は、性能測定結果９０２が低精度であるが、高速動作可能であるため、全フレームの性能測定結果９０２を測定する。他の部分の性能推定値９０３は、全体性能測定結果９０２及び一部性能測定結果９０１を基に推定されるため、高精度かつ高速に演算することができる。上記の方法により、一部性能測定結果９０１及び他の部分の性能推定値９０３を含む高精度の全体性能推定結果を得ることができる。 Since the performance measurement result 901 of the logic emulator 403 is highly accurate, it can be used as the overall performance estimation result in the storage unit 806. However, since the operation speed of the logic emulator 403 is low, only the performance measurement result 901 of some frames is measured. The instruction set simulator 402 measures the performance measurement results 902 of all frames because the performance measurement results 902 have low accuracy but can operate at high speed. Since the performance estimation value 903 of the other part is estimated based on the overall performance measurement result 902 and the partial performance measurement result 901, it can be calculated with high accuracy and high speed. By the above method, it is possible to obtain a high-accuracy overall performance estimation result including the partial performance measurement result 901 and the performance estimation value 903 of other portions.

図１０は、ＳｏＣにおけるソフトウェアの性能評価工程を示す図である。時刻ｔ３において、評価ボードの作成が完了する場合を示す。時刻ｔ３の後、評価ボードを用いたソフトウェアの性能評価１０２が行われる。時刻ｔ３の前では、評価ボードが存在しないため、ＣＰＵ２０１をシミュレーションする命令セットシミュレータ（ＩＳＳ）４０２を用いてソフトウェアの性能評価１０１を行う。本実施形態では、図８の性能推定方法による性能評価１０３を行う。性能評価１０３は、時刻ｔ３の評価ボード完成前において、命令セットシミュレータ４０２による性能評価１０１に比べて高精度かつ短期間でプログラムの性能を評価することができる。また、性能評価１０３により、評価ボード作成前のハードウェアの設計変更を容易にする。 FIG. 10 is a diagram showing a software performance evaluation process in SoC. The case where the creation of the evaluation board is completed at time t3 is shown. After time t3, software performance evaluation 102 using the evaluation board is performed. Since there is no evaluation board before time t3, software performance evaluation 101 is performed using an instruction set simulator (ISS) 402 that simulates the CPU 201. In the present embodiment, performance evaluation 103 is performed by the performance estimation method of FIG. The performance evaluation 103 can evaluate the performance of the program with higher accuracy and in a shorter period of time than the performance evaluation 101 by the instruction set simulator 402 before the evaluation board at time t3 is completed. Further, the performance evaluation 103 facilitates hardware design change before creating the evaluation board.

図１１は、命令セットシミュレータ４０２、論理エミュレータ４０３及びホストワークステーション４０４の構成例を示す図である。ホストワークステーション４０４は、測定用付加回路のＲＴＬ設計データ１１０３を有する。測定用付加回路のＲＴＬ設計データ１１０３は、レジスタ部１１０４、制御部１１０５及びＲＡＭ１１０６のＲＴＬ設計データを有する。ホストワークステーション４０４において、論理合成部６０５は、対象となるＳｏＣ２００のＲＴＬ設計データ６０３及び測定用付加回路のＲＴＬ設計データ１１０３を論理合成し、ゲートレベル設計データ６０４を生成する。ローダ６０６は、ゲートレベル設計データ６０４をＦＰＧＡ６０１にマッピングする。ターゲットプログラム１１０１は、ＳｏＣ２００で動作するプログラムであり、例えばオーディオエンコーダのプログラムである。命令セットシミュレータ４０２は、ターゲットプログラム１１０１を基にシミュレーションを行う。論理エミュレータ４０３は、ターゲットプログラム１１０１を基にエミュレーションを行う。測定用付加回路のＲＴＬ設計データ１１０３は、ＳｏＣ２００には影響を与えない。レジスタ部１１０４には、測定コントロール関数１２０６（図１２）により、測定開始命令、測定終了命令、測定間隔値及び測定範囲を検出するためのデリミタ値が書き込まれる。制御部１１０５は、レジスタ部１１０４を監視し、処理を制御する。また、制御部１１０５は、レジスタ部１１０４に書き込まれた値に応じてターゲットプログラム１１０１のプログラムカウンタ（ＰＣ）値及び実行サイクル数をＲＡＭ１１０６に書き込む。 FIG. 11 is a diagram illustrating a configuration example of the instruction set simulator 402, the logic emulator 403, and the host workstation 404. The host workstation 404 has RTL design data 1103 for the measurement additional circuit. The RTL design data 1103 of the measurement additional circuit includes RTL design data of the register unit 1104, the control unit 1105, and the RAM 1106. In the host workstation 404, the logic synthesis unit 605 logically synthesizes the RTL design data 603 of the target SoC 200 and the RTL design data 1103 of the measurement additional circuit to generate gate level design data 604. The loader 606 maps the gate level design data 604 to the FPGA 601. The target program 1101 is a program that operates on the SoC 200, for example, an audio encoder program. The instruction set simulator 402 performs a simulation based on the target program 1101. The logic emulator 403 performs emulation based on the target program 1101. The RTL design data 1103 of the additional circuit for measurement does not affect the SoC 200. A delimiter value for detecting a measurement start command, a measurement end command, a measurement interval value, and a measurement range is written in the register unit 1104 by the measurement control function 1206 (FIG. 12). The control unit 1105 monitors the register unit 1104 and controls processing. Further, the control unit 1105 writes the program counter (PC) value of the target program 1101 and the number of execution cycles in the RAM 1106 according to the value written in the register unit 1104.

図１２は、性能推定装置の性能推定方法を示すフローチャートである。命令セットシミュレータ４０２は、ターゲットプログラム１１０１及び入力データ１２０１を入力し、ターゲットプログラム１１０１を基にシミュレーションを行い、図１３（Ａ）に示すように、ターゲットプログラム１１０１の全フレーム（測定区間全体）のフレーム毎のＣＰＵ２０１の実行サイクル数（全体性能測定結果）をシミュレーションにより演算し、記憶部１２０２に記録する。例えば、ターゲットプログラム１１０１はオーディオエンコーダのプログラムであり、入力データ１２０１はオーディオデータである。図１３（Ａ）の実行サイクル数は、図９の全体性能測定結果９０２に対応する。性能解析部１２０３は、図４のパーソナルコンピュータ４０１の処理により実現され、記憶部１２０２内の全体性能測定結果を基に、例えば図１３（Ｂ）に示すように、実行サイクル数が最小のフレーム番号（例えばフレーム番号１）、実行サイクル数が最大のフレーム番号（例えばフレーム番号９）、及び実行サイクル数が平均値のフレーム番号（例えばフレーム番号１１）を性能解析結果として記憶部１２０４に記録する。 FIG. 12 is a flowchart illustrating a performance estimation method of the performance estimation apparatus. The instruction set simulator 402 receives the target program 1101 and the input data 1201, performs a simulation based on the target program 1101, and, as shown in FIG. 13A, the frames of the entire target program 1101 (the entire measurement section). The number of execution cycles (total performance measurement result) of each CPU 201 is calculated by simulation and recorded in the storage unit 1202. For example, the target program 1101 is an audio encoder program, and the input data 1201 is audio data. The number of execution cycles in FIG. 13A corresponds to the overall performance measurement result 902 in FIG. The performance analysis unit 1203 is realized by the processing of the personal computer 401 in FIG. 4, and based on the overall performance measurement result in the storage unit 1202, for example, as shown in FIG. (For example, frame number 1), the frame number with the largest number of execution cycles (for example, frame number 9), and the frame number with the average number of execution cycles (for example, frame number 11) are recorded in the storage unit 1204 as performance analysis results.

入力選択部１２０５は、図４のパーソナルコンピュータ４０１の処理により実現され、記憶部１２０４内の性能解析結果を基に、入力データ１２０１内の一部のフレームに対応する入力データを選択し、論理エミュレータ４０３に出力する。例えば、入力選択部１２０５は、図１３（Ａ）の最小フレーム番号１、最大フレーム番号９及び平均フレーム番号１１を含むフレーム番号１〜１２に対応する入力データ１２０１を選択する。 The input selection unit 1205 is realized by the processing of the personal computer 401 in FIG. 4 and selects input data corresponding to a part of the frames in the input data 1201 based on the performance analysis result in the storage unit 1204. Output to 403. For example, the input selection unit 1205 selects the input data 1201 corresponding to the frame numbers 1 to 12 including the minimum frame number 1, the maximum frame number 9, and the average frame number 11 in FIG.

測定コントロール関数１２０６は、ターゲットプログラム１１０１より呼び出され、論理エミュレータ４０３により実行されるソフトウェアである。制御部１１０５は、測定コントロール関数１２０６が測定用付加回路のレジスタ部１１０４に書き込んだ値を見て、測定の開始及び測定の終了を行い、ターゲットプログラム１１０１のプログラムカウンタ（ＰＣ）値、実行サイクル数及びデリミタ値の出力をＲＡＭ１１０６に書き込む。後に、実行サイクル数とデリミタ値の出力結果よりフレーム単位での実行サイクル数を算出することになる。 The measurement control function 1206 is software that is called from the target program 1101 and executed by the logic emulator 403. The control unit 1105 looks at the value written by the measurement control function 1206 to the register unit 1104 of the additional circuit for measurement, starts measurement and ends measurement, the program counter (PC) value of the target program 1101, and the number of execution cycles And the output of the delimiter value is written in the RAM 1106. Later, the number of execution cycles per frame is calculated from the output result of the number of execution cycles and the delimiter value.

論理エミュレータ４０３は、ターゲットプログラム１１０１の処理をエミュレーションする。具体的には、論理エミュレータ４０３では、対象ＳｏＣのゲートレベル設計データ６０４に基づくハードウェアがターゲットプログラム１１０１を実行する。 The logic emulator 403 emulates the processing of the target program 1101. Specifically, in the logic emulator 403, hardware based on the gate level design data 604 of the target SoC executes the target program 1101.

論理エミュレータ４０３は、図１４に示すように、レジスタ部１１０４で設定した測定間隔値に基づいて、ＣＰＵ２０１の実行サイクル数及びプログラムカウンタ（ＰＣ）値をエミュレーションにより演算し、ＲＡＭ１１０６に書き込む。ホストワークステーション４０４が任意のタイミングでＲＡＭ１１０６に記録されたデータを記憶部１２０７に記録する。記憶部１２０７は、例えば図５の外部記憶装置５０８である。プログラムカウンタ値は、現在、ＣＰＵ２０１により実行されているターゲットプログラム１１０１内のアドレスである。図１４のサイクル番号は、実行サイクル数が例えば１００間隔で付与される番号である。実行サイクル数及びプログラムカウンタ値は、レジスタ部１１０４で設定した測定間隔に基づいて出力される。図１４の場合、例えば１００サイクル毎に出力される。ここで、ターゲットプログラム１１０１は、実行中に測定コントロール関数１２０６により任意のタイミングで測定用付加回路のレジスタ部１１０４にデリミタ値を書き込むことができる。制御部１１０５は、書き込まれたデリミタ値をＲＡＭ１１０６に記録する。この値は、図１４に示すように、実行サイクル数及びプログラムカウンタ値としてそれぞれ例えば「ａａａａａａａａ」、「ｂｂｂｂｂｂｂｂ」が書き込まれる。ターゲットプログラム１１０１にて、測定したい区間の前後でデリミタ値を書き込むことにより、測定区間の実行サイクル数やフレーム単位での実行サイクル数を算出することができる。図１４の場合、測定したい区間の直前に「ａａａａａａａａ」のデリミタ値を出力し、測定したい区間の直後に「ｂｂｂｂｂｂｂｂ」を出力することで、後の処理において、測定終了を示すデリミタ値「ｂｂｂｂｂｂｂｂ」の前の実行サイクル数（例えば「０００７３ａ９５」）から測定開始を示すデリミタ値「ａａａａａａａａ」の後の実行サイクル数（例えば「０００７３９ｃｄ」）を減算することにより、測定したい区間（例えば１フレーム）の実行サイクル数を算出することができる。 As shown in FIG. 14, the logic emulator 403 calculates the number of execution cycles of the CPU 201 and the program counter (PC) value by emulation based on the measurement interval value set by the register unit 1104, and writes it in the RAM 1106. The host workstation 404 records the data recorded in the RAM 1106 at an arbitrary timing in the storage unit 1207. The storage unit 1207 is, for example, the external storage device 508 in FIG. The program counter value is an address in the target program 1101 currently being executed by the CPU 201. The cycle number in FIG. 14 is a number to which the number of execution cycles is given at 100 intervals, for example. The number of execution cycles and the program counter value are output based on the measurement interval set by the register unit 1104. In the case of FIG. 14, for example, it is output every 100 cycles. Here, the target program 1101 can write a delimiter value to the register unit 1104 of the measurement additional circuit at any timing by the measurement control function 1206 during execution. The control unit 1105 records the written delimiter value in the RAM 1106. As shown in FIG. 14, for example, “aaaaaaaaa” and “bbbbbbbb” are written as the number of execution cycles and the program counter value, respectively. By writing the delimiter value before and after the section to be measured in the target program 1101, the number of execution cycles in the measurement section and the number of execution cycles in frame units can be calculated. In the case of FIG. 14, the delimiter value “aaabaaa” is output immediately before the section to be measured and “bbbbbbbb” is output immediately after the section to be measured. By subtracting the number of execution cycles (for example, “000739cd”) after the delimiter value “aaaaaaaaa” indicating the start of measurement from the number of execution cycles before (for example, “00073a95”), the execution of the section to be measured (for example, one frame) The number of cycles can be calculated.

測定用付加回路のＲＴＬ設計データ１１０３を設けることにより、論理エミュレータ４０３でのＳｏＣの動作を止めることなく、実行サイクル数及びプログラムカウンタ値を高速に測定することが可能になる。 By providing the measurement additional circuit RTL design data 1103, the number of execution cycles and the program counter value can be measured at high speed without stopping the operation of the SoC in the logic emulator 403.

性能推定部１２０８は、図８の性能推定部８００に対応し、上記のように、記憶部１２０７内のフレーム毎の実行サイクル数を基に、測定終了を示すデリミタ値「ｂｂｂｂｂｂｂｂ」の前の実行サイクル数（例えば「０００７３ａ９５」）から測定開始を示すデリミタ値「ａａａａａａａａ」の後の実行サイクル数（例えば「０００７３９ｃｄ」）を減算することにより、１フレームの実行サイクル数を算出し、例えばフレーム番号１〜１２の論理エミュレータ４０３での一部性能測定結果を記憶部１２０７に書き戻す。測定用付加回路は、上記の測定開始情報のデリミタ値（デリミタ情報）と測定終了情報のデリミタ値と測定間隔値（測定間隔情報）をプログラマブルに設定することが可能である。 The performance estimation unit 1208 corresponds to the performance estimation unit 800 of FIG. 8 and, as described above, based on the number of execution cycles for each frame in the storage unit 1207, the execution before the delimiter value “bbbbbbbb” indicating the end of measurement. By subtracting the number of execution cycles (for example, “000739cd”) after the delimiter value “aaaaaaaaa” indicating the start of measurement from the number of cycles (for example, “00073a95”), the number of execution cycles for one frame is calculated. The partial performance measurement results in the logic emulator 403 of ˜12 are written back to the storage unit 1207. The measurement additional circuit can programmably set the delimiter value (delimiter information) of the measurement start information, the delimiter value of the measurement end information, and the measurement interval value (measurement interval information).

図１５は、性能推定装置の処理を説明するための図である。上記のように、記憶部１２０２には、全フレーム番号１〜２０についての命令セットシミュレータ（ＩＳＳ）４０２の実行サイクル数Ｎ１が記録されている。記憶部１２０７には、一部のフレーム番号１〜１２についての論理エミュレータ４０３の実行サイクル数Ｎ２が記録されている。 FIG. 15 is a diagram for explaining processing of the performance estimation device. As described above, the storage unit 1202 records the number N1 of execution cycles of the instruction set simulator (ISS) 402 for all frame numbers 1 to 20. In the storage unit 1207, the number N2 of execution cycles of the logic emulator 403 for some frame numbers 1 to 12 is recorded.

性能推定部１２０８は、命令セットシミュレータ４０２により演算されたフレーム番号１〜１２のフレーム毎の実行サイクル数Ｎ１の平均値（例えば「９４１８２９」）を演算する。次に、性能推定部１２０８は、論理エミュレータ４０３により演算されたフレーム番号１〜１２のフレーム毎の実行サイクル数Ｎ２の平均値（例えば「１２１１３７６」）を演算する。命令セットシミュレータ４０２は、ＣＰＵ２０１のみをシミュレーションするために実行サイクル数が少なくなる。論理エミュレータ４０３は、ＣＰＵ２０１及び周辺回路２０３をエミュレーションするために実行サイクル数が多くなる。 The performance estimation unit 1208 calculates the average value (for example, “941829”) of the number of execution cycles N1 for each frame of frame numbers 1 to 12 calculated by the instruction set simulator 402. Next, the performance estimation unit 1208 calculates the average value (for example, “1211376”) of the number of execution cycles N2 for each frame of the frame numbers 1 to 12 calculated by the logic emulator 403. Since the instruction set simulator 402 simulates only the CPU 201, the number of execution cycles is reduced. Since the logic emulator 403 emulates the CPU 201 and the peripheral circuit 203, the number of execution cycles increases.

次に、性能推定部１２０８は、命令セットシミュレータ４０２により演算されたフレーム毎の実行サイクル数Ｎ１の平均値（例えば「９４１８２９」）に対する論理エミュレータ４０３により演算されたフレーム毎の実行サイクル数Ｎ２の平均値（例えば「１２１１３７６」）の割合係数を演算する。例えば、割合係数は、１２１１３７６÷９４１８２９≒１．２８６である。 Next, the performance estimation unit 1208 calculates the average of the number of execution cycles N2 for each frame calculated by the logic emulator 403 with respect to the average value of the number of execution cycles N1 for each frame calculated by the instruction set simulator 402 (for example, “941829”). The ratio coefficient of the value (for example, “1211376”) is calculated. For example, the ratio coefficient is 1211376 / 941829≈1.286.

次に、性能推定部１２０８は、命令セットシミュレータ４０２により演算された他の部分のフレーム番号１３〜２０のフレーム毎の実行サイクル数Ｎ１及び割合係数を乗算することにより、論理エミュレータ４０３におけるプログラムの他の部分（未測定区間）のフレーム番号１３〜２０についてのフレーム毎の実行サイクル数推定値Ｎ３を推定する。例えば、フレーム番号１３の実行サイクル数推定値Ｎ３は、１１３７５７５×１．２８６≒１４６３１４４になる。 Next, the performance estimator 1208 multiplies the number of execution cycles N1 for each frame of the frame numbers 13 to 20 of other parts calculated by the instruction set simulator 402 and the ratio coefficient, thereby performing other programs in the logic emulator 403. The estimated number of execution cycles N3 for each frame for the frame numbers 13 to 20 of the portion (unmeasured section) is estimated. For example, the estimated number N3 of execution cycles for frame number 13 is 1137575 × 1.286≈1463144.

ここで、参考のため、フレーム番号１〜１２について、命令セットシミュレータ４０２の実行サイクル数Ｎ１及び割合係数を乗算した結果を実行サイクル数推定値Ｎ３の欄にかっこ書きで示す。そして、その実行サイクル数推定値Ｎ３と論理エミュレータ４０３の実行サイクル数Ｎ２との誤差を図１５に示す。その誤差は、約２％であり、良好な推定が可能であることが分かる。 Here, for reference, the result of multiplying the number of execution cycles N1 of the instruction set simulator 402 and the ratio coefficient for frame numbers 1 to 12 is shown in parentheses in the column of estimated number of execution cycles N3. FIG. 15 shows an error between the estimated number N3 of execution cycles and the number N2 of execution cycles of the logic emulator 403. The error is about 2%, and it can be seen that good estimation is possible.

前記性能推定部１２０８はさらに命令セットシミュレータ４０２により演算されたフレーム番号１〜１２のフレーム毎の実行サイクル数Ｎ１と論理エミュレータ４０３により演算されたフレーム番号１〜１２のフレーム毎の実行サイクル数Ｎ２を入力とし最小二乗法を用いた多項式近似式により次式（１）の推定関数を演算する。 The performance estimation unit 1208 further calculates the number of execution cycles N1 for each frame of frame numbers 1 to 12 calculated by the instruction set simulator 402 and the number of execution cycles N2 for each frame of frame numbers 1 to 12 calculated by the logic emulator 403. The estimation function of the following formula (1) is calculated by a polynomial approximation formula using the least square method as an input.

例えば、図１５の実行サイクル値から演算した推定関数を２次式とした場合、推定係数は、ａ₀＝2.75999082147362×10⁵、ａ₁＝7.96978741632175×10^-1、ａ₂＝1.95340650785908×10^-7となる。この推定係数を用いた推定関数より、論理エミュレータ４０３の実行サイクル推定値Ｎ４は、次式（２）で表わされる。ここで、Ｎ１は、命令セットシミュレータ４０２の実行サイクル数である。 For example, when the estimation function calculated from the execution cycle value of FIG. 15 is a quadratic expression, the estimation coefficients are a ₀ = 2.75999082147362 × 10 ⁵ , a ₁ = 7.996978741632175 × 10 ⁻¹ , a ₂ = 1.95340650785908 × 10 ⁻⁷ It becomes. From the estimation function using the estimation coefficient, the execution cycle estimated value N4 of the logic emulator 403 is expressed by the following equation (2). Here, N1 is the number of execution cycles of the instruction set simulator 402.

Ｎ４＝1.95340650785908×10^-7×Ｎ１×Ｎ１＋7.96978741632175×10^-1×Ｎ１＋2.75999082147362×10⁵ ・・・（２） N4 = 1.95340650785908 × 10 ⁻⁷ × N1 × N1 + 7.96978741632175 × 10 ⁻¹ × N1 + 2.75999082147362 × 10 ⁵ (2)

この多項式近似を利用した実行サイクル推定値Ｎ４を図１５に示す。論理エミュレータ４０３の実行サイクル数Ｎ２と実行サイクル推定値Ｎ４との誤差は、約０．５７％であり、上記の平均値を利用した実行サイクル推定値Ｎ３よりさらに良好な推定が可能である。 An execution cycle estimated value N4 using this polynomial approximation is shown in FIG. The error between the number of execution cycles N2 of the logic emulator 403 and the execution cycle estimated value N4 is about 0.57%, and a better estimation than the execution cycle estimated value N3 using the above average value is possible.

次に、性能推定部１２０８は、フレーム番号１〜１２についての論理エミュレータ４０３のフレーム毎の実行サイクル数Ｎ２及びフレーム番号１３〜２０についてのフレーム毎の実行サイクル数推定値を全体性能推定結果として記憶部１２０９に記録する。この全体性能推定結果は、評価ボードと同等の精度の結果である。 Next, the performance estimation unit 1208 stores the execution cycle number N2 for each frame of the logic emulator 403 for the frame numbers 1 to 12 and the execution cycle number estimate value for each frame for the frame numbers 13 to 20 as the overall performance estimation result. Recorded in section 1209. This overall performance estimation result is a result with the same accuracy as the evaluation board.

上記のように、論理エミュレータ４０３の測定対象のフレーム番号１〜１２内に、図１３（Ｂ）の特徴的なフレームである最小フレーム番号１、最大フレーム番号９及び平均フレーム番号１１を含ませることにより、実行サイクル数推定値の精度を向上させることができる。なお、上記では、先頭のフレーム番号１〜１２を選択する場合を例に説明したが、先頭フレーム部分に限定されない。 As described above, the minimum frame number 1, the maximum frame number 9, and the average frame number 11, which are characteristic frames in FIG. 13B, are included in the measurement target frame numbers 1 to 12 of the logic emulator 403. As a result, the accuracy of the estimated number of execution cycles can be improved. In the above description, the case where the first frame numbers 1 to 12 are selected has been described as an example, but the present invention is not limited to the first frame portion.

（第２の実施形態）
図１６は、第２の実施形態による性能推定装置の性能推定方法を示すフローチャートである。図１６は、図１２に対して、記憶部１６０１が追加されたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。命令セットシミュレータ４０２は、第１の実施形態の実行サイクル数の他に、図１７に示すように、ターゲットプログラム１１０１のフレーム毎の各関数の関数割合（関数プロファイル）をシミュレーションにより演算し、記憶部１６０１に記録する。ターゲットプログラム１１０１は、例えばＣ言語のプログラムをコンパイルしたマシン語のプログラムである。関数Ａ〜Ｅは、Ｃ言語のプログラム内の全関数である。関数割合は、各関数の実行サイクル数の割合である。 (Second Embodiment)
FIG. 16 is a flowchart illustrating a performance estimation method of the performance estimation apparatus according to the second embodiment. FIG. 16 is obtained by adding a storage unit 1601 to FIG. Hereinafter, the points of the present embodiment different from the first embodiment will be described. In addition to the number of execution cycles of the first embodiment, the instruction set simulator 402 calculates a function ratio (function profile) of each function for each frame of the target program 1101 by simulation as shown in FIG. 1601 is recorded. The target program 1101 is a machine language program obtained by compiling a C language program, for example. The functions A to E are all functions in the C language program. The function ratio is the ratio of the number of execution cycles of each function.

論理エミュレータ４０３は、測定コントロール関数１２０６を基にレジスタ部１１０４に対して測定対象の関数を書き込むことにより指定する。そして、論理エミュレータ４０３は、ターゲットプログラム１１０１の測定区間の一部のフレーム番号１〜１０（図１８）のフレームについてのフレーム毎の各関数の実行サイクル数及びプログラムカウンタ値をエミュレーションにより演算し、ＲＡＭ１１０６に書き込むと共に、記憶部１２０７に記録する。 The logic emulator 403 designates the function to be measured by writing it into the register unit 1104 based on the measurement control function 1206. Then, the logic emulator 403 calculates the number of execution cycles and the program counter value of each function for each frame for the frames of frame numbers 1 to 10 (FIG. 18) that are part of the measurement section of the target program 1101 by emulation, and the RAM 1106 Is recorded in the storage unit 1207.

性能推定部１２０８は、上記のように、記憶部１２０７内のフレーム毎の各関数の実行サイクル数を基に、測定終了を示すデリミタ値「ｂｂｂｂｂｂｂｂ」の前の実行サイクル数から測定開始を示すデリミタ値「ａａａａａａａａ」の後の実行サイクル数を減算することにより、１フレームの各関数の実行サイクル数を算出し、フレーム番号１〜１０（図１８）の論理エミュレータ４０３での一部性能測定結果を記憶部１２０７に書き戻す。 As described above, the performance estimation unit 1208, based on the number of execution cycles of each function in the storage unit 1207 for each frame, the delimiter indicating the start of measurement from the number of execution cycles before the delimiter value “bbbbbbbb” indicating the end of measurement. By subtracting the number of execution cycles after the value “aaaaaaaaa”, the number of execution cycles of each function of one frame is calculated, and a partial performance measurement result in the logic emulator 403 of frame numbers 1 to 10 (FIG. 18) is obtained. Write back to the storage unit 1207.

図１８は、性能推定装置の処理を説明するための図である。性能推定部１２０８は、記憶部１２０２内の命令セットシミュレータ４０２により演算されたフレーム毎の実行サイクル数及び記憶部１６０１内のフレーム毎の各関数の関数割合を基に命令セットシミュレータ４０２のフレーム毎の各関数の実行サイクル数を演算する。例えば、フレーム番号１１では、命令セットシミュレータ４０２の実行サイクル数は１５０００００であり、関数Ａ〜Ｃの関数割合はそれぞれ０．４、０．２、０．４である。関数Ａの実行サイクル数は、１５０００００×０．４＝６０００００である。 FIG. 18 is a diagram for explaining processing of the performance estimation device. The performance estimation unit 1208 is based on the number of execution cycles for each frame calculated by the instruction set simulator 402 in the storage unit 1202 and the function ratio of each function for each frame in the storage unit 1601. Calculate the number of execution cycles for each function. For example, in frame number 11, the number of execution cycles of the instruction set simulator 402 is 1500,000, and the function ratios of the functions A to C are 0.4, 0.2, and 0.4, respectively. The number of execution cycles of the function A is 1500000 × 0.4 = 600,000.

次に、性能推定部１２０８は、命令セットシミュレータ４０２のフレーム番号１〜１０のフレーム毎の各関数の実行サイクル数のフレーム平均値（例えば「１００００００」）を演算し、フレーム毎の各関数の関数割合のフレーム平均値を演算する。例えば、関数Ａの関数割合のフレーム平均値は０．３である。 Next, the performance estimation unit 1208 calculates the frame average value (for example, “1000000”) of the number of execution cycles of each function for each frame of the frame numbers 1 to 10 of the instruction set simulator 402, and the function of each function for each frame. Calculate the frame average value of the ratio. For example, the frame average value of the function ratio of the function A is 0.3.

次に、性能推定部１２０８は、命令セットシミュレータ４０２のフレーム毎の各関数の実行サイクル数のフレーム平均値及びフレーム毎の各関数の関数割合のフレーム平均値を基に命令セットシミュレータ４０２の各関数の実行サイクル数のフレーム平均値を演算する。例えば、関数Ａの実行サイクル数のフレーム平均値は、１００００００×０．３＝３０００００である。 Next, the performance estimation unit 1208 determines each function of the instruction set simulator 402 based on the frame average value of the number of execution cycles of each function of the instruction set simulator 402 and the frame average value of the function ratio of each function for each frame. The frame average value of the number of execution cycles is calculated. For example, the frame average value of the number of execution cycles of the function A is 1000000 × 0.3 = 300000.

次に、性能推定部１２０８は、記憶部１２０７内の論理エミュレータ４０３により演算された各関数の実行サイクル数を基に、フレーム番号１〜１０についての論理エミュレータ４０３の各関数の実行サイクル数のフレーム平均値を演算する。例えば、関数Ａの実行サイクル数のフレーム平均値は４０００００である。 Next, based on the number of execution cycles of each function calculated by the logic emulator 403 in the storage unit 1207, the performance estimation unit 1208 has a frame of the number of execution cycles of each function of the logic emulator 403 for frame numbers 1 to 10. Calculate the average value. For example, the frame average value of the number of execution cycles of the function A is 400,000.

次に、性能推定部１２０８は、命令セットシミュレータ４０２の各関数の実行サイクル数のフレーム平均値に対する論理エミュレータ４０３の各関数の実行サイクル数のフレーム平均値の関数毎の割合係数を演算する。例えば、関数Ａの割合係数は、４０００００÷３０００００≒１．３である。 Next, the performance estimation unit 1208 calculates a ratio coefficient for each function of the frame average value of the number of execution cycles of each function of the logic emulator 403 with respect to the frame average value of the number of execution cycles of each function of the instruction set simulator 402. For example, the ratio coefficient of the function A is 400,000 / 300,000≈1.3.

次に、性能推定部１２０８は、フレーム番号１１以降のフレームについての命令セットシミュレータ４０２のフレーム毎の各関数の実行サイクル数及び関数毎の割合係数を基に、論理エミュレータ４０３におけるターゲットプログラム１１０１の他の部分のフレーム番号１１以降のフレームについてのフレーム毎の実行サイクル数推定値を推定する。例えば、フレーム番号１１のフレームにおいて、実行サイクル数推定値は、６０００００×１．３＋３０００００×２＋６０００００×１＝１７８５０００である。ここで、「６０００００」は命令セットシミュレータ４０２のフレーム番号１１の関数Ａの実行サイクル数であり、「１．３」は関数Ａの割合係数であり、「３０００００」は命令セットシミュレータ４０２のフレーム番号１１の関数Ｂの実行サイクル数であり、「２」は関数Ｂの割合係数であり、「６０００００」は命令セットシミュレータ４０２のフレーム番号１１の関数Ｃの実行サイクル数であり、「１」は関数Ｃの割合係数である。 Next, based on the number of execution cycles of each function of the instruction set simulator 402 and the ratio coefficient for each function of the instruction set simulator 402 for the frames after the frame number 11, the performance estimation unit 1208 includes the target program 1101 in the logic emulator 403. The estimated number of execution cycles for each frame is estimated for the frames of frame number 11 and the subsequent portions. For example, in the frame of frame number 11, the estimated number of execution cycles is 600000 × 1.3 + 300000 × 2 + 60000000 × 1 = 1785000. Here, “600000” is the number of execution cycles of the function A of the frame number 11 of the instruction set simulator 402, “1.3” is the ratio coefficient of the function A, and “300000” is the frame number of the instruction set simulator 402. 11 is the number of execution cycles of the function B, “2” is the ratio coefficient of the function B, “600000” is the number of execution cycles of the function C of the frame number 11 of the instruction set simulator 402, and “1” is the function C ratio coefficient.

本実施形態によれば、関数毎の割合係数を用いて実行サイクル数推定値を推定するので、高精度の推定が可能になる。 According to this embodiment, since the estimated number of execution cycles is estimated using the ratio coefficient for each function, high-precision estimation is possible.

（第３の実施形態）
図１９は、第３の実施形態による性能推定装置の性能推定方法を示すフローチャートである。図１９は、図１６に対して、プロファイル解析部１９０１及び記憶部１９０２が追加されたものである。以下、本実施形態が第２の実施形態と異なる点を説明する。命令セットシミュレータ４０２は第２の実施形態と同じ処理を行い、論理エミュレータ４０３は第１の実施形態と同じ処理を行う。すなわち、命令セットシミュレータ４０２は、第１の実施形態の実行サイクル数の他に、ターゲットプログラム１１０１のフレーム毎の各関数の関数割合をシミュレーションにより演算し、記憶部１６０１に記録する。論理エミュレータ４０３は、ターゲットプログラム１１０１のコンパイル時に生成されるデバック情報及びＭＡＰファイルを記憶部１２０７に記録する。デバック情報及びＭＡＰファイルは、コンパイル前のＣ言語のプログラムの行番号及び関数名とコンパイル後のマシン語のプログラムのアドレスとの対応関係を示すファイルである。 (Third embodiment)
FIG. 19 is a flowchart illustrating a performance estimation method of the performance estimation apparatus according to the third embodiment. FIG. 19 is obtained by adding a profile analysis unit 1901 and a storage unit 1902 to FIG. Hereinafter, the points of the present embodiment different from the second embodiment will be described. The instruction set simulator 402 performs the same processing as in the second embodiment, and the logic emulator 403 performs the same processing as in the first embodiment. That is, the instruction set simulator 402 calculates the function ratio of each function for each frame of the target program 1101 by simulation in addition to the number of execution cycles of the first embodiment, and records it in the storage unit 1601. The logic emulator 403 records debug information and a MAP file generated when compiling the target program 1101 in the storage unit 1207. The debug information and the MAP file are files indicating the correspondence between the line number and function name of the C language program before compilation and the address of the machine language program after compilation.

プロファイル解析部１９０１は、図４のパーソナルコンピュータ４０１の処理により実現され、記憶部１２０７内の論理エミュレータ４０３のエミュレーションの結果を基に、図２０に示すように、ターゲットプログラム１１０１のフレーム毎の各関数の実行サイクル数及び関数割合を演算する。例えば、関数Ａの実行サイクル数は「４３５４」であり、関数Ａの関数割合は「２８．１８％」である。 The profile analysis unit 1901 is realized by the processing of the personal computer 401 in FIG. 4, and based on the emulation result of the logic emulator 403 in the storage unit 1207, as shown in FIG. 20, each function for each frame of the target program 1101. The number of execution cycles and the function ratio are calculated. For example, the number of execution cycles of the function A is “4354”, and the function ratio of the function A is “28.18%”.

図２１は、性能推定装置の処理を説明するための図である。図２１の命令セットシミュレータ（ＩＳＳ）４０２の欄についての処理は、第２の実施形態（図１８）と同じである。 FIG. 21 is a diagram for explaining processing of the performance estimation device. The processing for the column of the instruction set simulator (ISS) 402 in FIG. 21 is the same as that in the second embodiment (FIG. 18).

次に、図２１の論理エミュレータ４０３の欄の処理を説明する。性能推定部１２０８は、論理エミュレータ４０３により演算された例えばフレーム番号１〜１０についてのフレーム毎の実行サイクル数のフレーム平均値を演算する。例えば、フレーム番号１〜１０についての実行サイクル数のフレーム平均値は、「１３０００００」である。 Next, processing in the column of the logic emulator 403 in FIG. 21 will be described. The performance estimation unit 1208 calculates the frame average value of the number of execution cycles for each frame for frame numbers 1 to 10 calculated by the logic emulator 403, for example. For example, the frame average value of the number of execution cycles for frame numbers 1 to 10 is “1300000”.

次に、性能推定部１２０８は、図２０の論理エミュレータ４０３のフレーム毎の各関数の関数割合を基に、例えばフレーム番号１〜１０のフレーム毎の各関数の関数割合のフレーム平均値を演算する。例えば、フレーム番号１〜１０についての論理エミュレータ４０３の関数Ａ〜Ｃの関数割合のフレーム平均値は、それぞれ「０．３０８、０．３０８、０．３８５」である。 Next, based on the function ratio of each function for each frame of the logic emulator 403 in FIG. 20, the performance estimation unit 1208 calculates the frame average value of the function ratio of each function for each frame of frame numbers 1 to 10, for example. . For example, the frame average values of the function ratios of the functions A to C of the logic emulator 403 for the frame numbers 1 to 10 are “0.308, 0.308, and 0.385”, respectively.

次に、性能推定部１２０８は、例えばフレーム番号１〜１０について、論理エミュレータ４０３により演算されたフレーム毎の実行サイクル数のフレーム平均値及び論理エミュレータ４０３のフレーム毎の各関数の関数割合のフレーム平均値を基に、論理エミュレータ４０３の各関数の実行サイクル数のフレーム平均値を演算する。例えば、関数Ａの実行サイクル数のフレーム平均値は、１３０００００×０．３０８＝４００４００である。 Next, the performance estimation unit 1208, for example, for frame numbers 1 to 10, the frame average value of the number of execution cycles for each frame calculated by the logic emulator 403 and the frame average of the function ratio of each function for each frame of the logic emulator 403 Based on the value, the frame average value of the number of execution cycles of each function of the logic emulator 403 is calculated. For example, the frame average value of the number of execution cycles of the function A is 1300000 × 0.308 = 400400.

次に、性能推定部１２０８は、例えばフレーム番号１〜１０について、命令セットシミュレータ４０２の各関数の実行サイクル数のフレーム平均値に対する論理エミュレータ４０３の各関数の実行サイクル数のフレーム平均値の関数毎の割合係数を演算する。例えば、関数Ａの割合係数は、４００４００÷３０００００≒１．３である。 Next, the performance estimation unit 1208, for example, for frame numbers 1 to 10, for each function of the frame average value of the number of execution cycles of each function of the logic emulator 403 with respect to the frame average value of the number of execution cycles of each function of the instruction set simulator 402 Calculate the ratio coefficient. For example, the ratio coefficient of the function A is 400400 ÷ 300000≈1.3.

次に、性能推定部１２０８は、例えばフレーム番号１１以降について、命令セットシミュレータ４０２のフレーム毎の各関数の実行サイクル数及び関数毎の割合係数を基に、論理エミュレータ４０３におけるターゲットプログラムの他の部分の例えばフレーム番号１１以降のフレームについてのフレーム毎の実行サイクル数推定値を推定する。例えば、フレーム番号１１の実行サイクル数推定値は、６０００００×１．３＋３０００００×２＋６０００００×１＝１７８５０００である。ここで、「６０００００」はフレーム番号１１の命令セットシミュレータ４０２の関数Ａの実行サイクル数、「１．３」は関数Ａの割合係数、「３０００００」はフレーム番号１１の命令セットシミュレータ４０２の関数Ｂの実行サイクル数、「２」は関数Ｂの割合係数、「６０００００」はフレーム番号１１の命令セットシミュレータ４０２の関数Ｃの実行サイクル数、「１」は関数Ｃの割合係数である。 Next, the performance estimation unit 1208, for example, for frame number 11 and later, based on the number of execution cycles of each function for each frame of the instruction set simulator 402 and the ratio coefficient for each function, other parts of the target program in the logic emulator 403 For example, the estimated number of execution cycles for each frame for frames after frame number 11 is estimated. For example, the estimated number of execution cycles for frame number 11 is 600000 × 1.3 + 300000 × 2 + 600000 × 1 = 1785000. Here, “600000” is the number of execution cycles of the function A of the instruction set simulator 402 of the frame number 11, “1.3” is the ratio coefficient of the function A, and “300000” is the function B of the instruction set simulator 402 of the frame number 11. "2" is the ratio coefficient of the function B, "600000" is the number of execution cycles of the function C of the instruction set simulator 402 of frame number 11, and "1" is the ratio coefficient of the function C.

本実施形態によれば、関数毎の割合係数を用いて実行サイクル数推定値を推定するので、高精度の推定が可能になる。なお、プロファイル解析部１９０１は、性能推定部１２０８内に設けても良い。 According to this embodiment, since the estimated number of execution cycles is estimated using the ratio coefficient for each function, high-precision estimation is possible. Note that the profile analysis unit 1901 may be provided in the performance estimation unit 1208.

以上のように、第１〜第３の実施形態の性能推定装置は、ＣＰＵ２０１及び周辺回路２０３を含みＣＰＵ２０１がプログラムを実行するＳｏＣの開発におけるプログラムの性能推定装置である。命令セットシミュレータ４０２は、ＣＰＵ２０１のみのシミュレーションを行う。具体的には、命令セットシミュレータ４０２は、ターゲットプログラム１１０１の特定区間であるフレーム毎のＣＰＵ２０１の実行サイクル数をシミュレーションにより演算する。論理エミュレータ４０３は、ＣＰＵ２０１及び周辺回路２０３のエミュレーションを行う。具体的には、論理エミュレータ４０３は、ターゲットプログラム１１０１の一部のフレームについてのフレーム毎のＣＰＵ２０１の実行サイクル数をエミュレーションにより演算する。 As described above, the performance estimation apparatus according to the first to third embodiments is a program performance estimation apparatus in the development of an SoC that includes the CPU 201 and the peripheral circuit 203 and that executes the program. The instruction set simulator 402 performs simulation only for the CPU 201. Specifically, the instruction set simulator 402 calculates the number of execution cycles of the CPU 201 for each frame that is a specific section of the target program 1101 by simulation. The logic emulator 403 performs emulation of the CPU 201 and the peripheral circuit 203. Specifically, the logic emulator 403 calculates the number of execution cycles of the CPU 201 for each frame for some frames of the target program 1101 by emulation.

性能推定部１２０８は、命令セットシミュレータ４０２により演算されたフレーム毎の実行サイクル数及び論理エミュレータ４０３により演算されたフレーム毎の実行サイクル数を基に、命令セットシミュレータ４０２により演算された実行サイクル数に対する論理エミュレータ４０３により演算された実行サイクル数の割合係数を演算する。そして、性能推定部１２０８は、命令セットシミュレータ４０２により演算されたフレーム毎の実行サイクル数及び割合係数を基に、論理エミュレータ４０３におけるターゲットプログラム１１０１の他の部分のフレームについてのフレーム毎の実行サイクル数を推定する。 Based on the number of execution cycles for each frame calculated by the instruction set simulator 402 and the number of execution cycles for each frame calculated by the logic emulator 403, the performance estimation unit 1208 calculates the number of execution cycles calculated by the instruction set simulator 402. The ratio coefficient of the number of execution cycles calculated by the logic emulator 403 is calculated. The performance estimation unit 1208 then executes the number of execution cycles per frame for other frames of the target program 1101 in the logic emulator 403 based on the number of execution cycles per frame calculated by the instruction set simulator 402 and the ratio coefficient. Is estimated.

第１〜第３の実施形態によれば、システム（ハードウェア及びソフトウェアを含む）設計者及びハードウェア設計者に対して、性能推定装置の全体性能推定結果をフィードバックすることにより、実機又は評価ボード作成前にソフトウェア（プログラム）を踏まえたＳｏＣアーキテクチャの全体最適化を実現することができる。 According to the first to third embodiments, an actual machine or an evaluation board is provided by feeding back the overall performance estimation result of the performance estimation device to a system designer (including hardware and software) and a hardware designer. It is possible to realize overall optimization of the SoC architecture based on software (programs) before creation.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

２００ＳｏＣ
２０１ＣＰＵ
２０２メモリ
２０３周辺回路
４０２命令セットシミュレータ
４０３論理エミュレータ
８００，１２０８性能推定部 200 SoC
201 CPU
202 Memory 203 Peripheral Circuit 402 Instruction Set Simulator 403 Logic Emulator 800, 1208 Performance Estimator

Claims

A performance estimation device for a program in the development of a system-on-a-chip that includes a central processing unit and peripheral circuits and that executes the program.
An instruction set simulator for performing simulation of only the central processing unit, wherein the instruction set simulator calculates the number of execution cycles of the central processing unit for the entire measurement interval of the program by simulation;
A logic emulator for emulating the central processing unit and the peripheral circuit, wherein the logic emulator calculates the number of execution cycles of the central processing unit in a part of the measurement interval of the program by emulation;
The ability to calculate an estimation function based on the number of execution cycles calculated by the instruction set simulator and the number of execution cycles calculated by the logic emulator, and to estimate the number of execution cycles in the unmeasured section of the program in the logic emulator A performance estimation device comprising: an estimation unit.

The performance estimation unit calculates a ratio coefficient of an average value of execution cycles per frame calculated by the logic emulator with respect to an average value of execution cycles per frame calculated by the instruction set simulator, and the instruction set 2. The performance estimation according to claim 1, wherein the number of execution cycles in an unmeasured section of the program in the logic emulator is estimated by multiplying the number of execution cycles per frame calculated by a simulator and the ratio coefficient. apparatus.

The performance estimation unit calculates an estimation function by polynomial approximation using a least square method with the number of execution cycles for each frame calculated by the instruction set simulator and the number of execution cycles for each frame calculated by the logic emulator as inputs. The performance estimation apparatus according to claim 1, wherein the number of execution cycles in an unmeasured section of the program in the logic emulator is estimated.

In addition to the number of execution cycles, the instruction set simulator calculates a function ratio of each function for each frame of the program by simulation,
The logic emulator calculates the number of execution cycles of each function for each frame for the partial frame of the program by emulation,
The performance estimating unit calculates the number of execution cycles of each function for each frame of the instruction set simulator based on the number of execution cycles for each frame calculated by the instruction set simulator and the function ratio of each function for each frame. The frame average of the number of execution cycles of each function of the instruction set simulator based on the frame average value of the number of execution cycles of each function of the instruction set simulator and the frame average value of the function ratio of each function of each frame Calculate the frame average value of the number of execution cycles of each function of the logic emulator based on the number of execution cycles of each function calculated by the logic emulator, and calculate the number of execution cycles of each function of the instruction set simulator The number of execution cycles of each function of the logic emulator with respect to the frame average value of A ratio coefficient for each function of the ram average value is calculated, and the frame of another part of the program in the logic emulator based on the number of execution cycles of each function for each frame of the instruction set simulator and the ratio coefficient for each function The performance estimation apparatus according to claim 1, wherein the number of execution cycles for each frame is estimated.

In addition to the number of execution cycles, the instruction set simulator calculates a function ratio of each function for each frame of the program by simulation,
The performance estimation unit calculates a frame average value of a function ratio of each function for each frame of the program based on a result of emulation of the logic emulator, and calculates the number of execution cycles for each frame calculated by the instruction set simulator. The frame average value of the number of execution cycles of each function of the instruction set simulator is calculated based on the frame average value and the frame average value of the function ratio of each function for each frame of the instruction set simulator, and is calculated by the logic emulator. Calculate the frame average value of the number of execution cycles of each function of the logic emulator based on the frame average value of the number of execution cycles per frame and the frame average value of the function ratio of each function of each function of the logic emulator. Frame plane of the number of execution cycles of each function of the set simulator The ratio coefficient for each function of the frame average value of the number of execution cycles of each function of the logic emulator with respect to the value is calculated, and based on the number of execution cycles of each function for each frame of the instruction set simulator and the ratio coefficient for each function The performance estimation apparatus according to claim 1, wherein the number of execution cycles per frame for a frame of another part of the program in the logic emulator is estimated.

6. The measurement additional circuit including a register unit, a control unit, and a RAM in the logic emulator is synthesized with design data, mapped to the emulator, and executed. Performance estimation device.

The performance estimation apparatus according to claim 6, wherein the measurement additional circuit can set the measurement start information and the measurement end information in a programmable manner.

8. The performance estimation apparatus according to claim 7, wherein the measurement additional circuit can further set the measurement interval information in a programmable manner.

The performance estimation apparatus according to claim 7, wherein the measurement additional circuit can further set delimiter information in a programmable manner.