JP2011210362A - レベル変換器を備える行デコーダ - Google Patents
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Abstract
【解決手段】第1電圧範囲を持つ第1入力信号81に応答して第1出力信号を出すデコーダ回路10を備える。出力回路11は前記第1出力信号に応答して、第2電圧範囲を持つ第2出力信号26を出す。第2電圧範囲は、前記第1電圧範囲の最小電圧より小さい電圧と、前記第1電圧範囲の最大電圧より大きい電圧を含む。
【選択図】図1
Description
メモリ配列130内の各メモリセルは、たとえば記憶コンデンサ30と記憶コンデンサ30をビット線38に選択的に接続するアクセストランジスタ32とを備えている。記憶コンデンサ30に一時的に蓄えられる電荷の量は、論理“1”か“0”のデータ状態を表す電圧に対応する。しかし、記憶コンデンサ30に蓄えられる電荷は時間が経つと漏れて出るので、メモリセル内に適当な電荷を周期的に充電しすなわち再蓄電して、正しいデータ状態を保つ必要がある。
(1) 回路であって、
第1電圧範囲を持つ第1入力信号に応答し、第1出力信号を出すデコーダ回路、
前記第1出力信号に応答して、第2電圧範囲を持つ第2出力信号を出す出力回路、ただし前記第2電圧範囲は前記第1電圧範囲の最小電圧より小さい電圧を含み、また前記第1電圧範囲の最大電圧より大きい電圧を含む、
を備える回路。
(3) 前記第2出力信号に応答してデータを記憶するメモリセルを更に含む、第1項記載の回路。
(4) 前記出力回路は複数の駆動回路をさらに含み、各駆動回路は、前記第1出力信号を受けるための第1入力端子を持ち、また第2入力端子を持ち、前記駆動回路の中の少なくとも1つの第2入力端子は第2入力信号を受けて前記第2出力信号を作る、第3項記載の回路。
(6) 前記第1入力信号は複数のアドレス信号を含み、各デコーディングトランジスタの制御端子は前記アドレス信号の中の1つを受ける、第5項記載の回路。
(8) 前記第2入力信号は前記第1電圧範囲より大きい電圧範囲を持つ、第7項記載の回路。
第2伝導型を持つ半導体領域内に、第1伝導型を持つ第1の軽くドープされた領域を形成し、
前記第1の軽くドープされた領域内に少なくとも部分的に、前記第2伝導型を持つ第2の軽くドープされた領域を形成し、
前記第2の軽くドープされた領域内に少なくとも部分的に第1トランジスタを形成し、ただし前記第1トランジスタは電流路とゲートを備え、前記ゲートは前記第2の軽くドープされた領域に隣接して絶縁して配置され、
前記第2伝導型を持ち、前記第2の軽くドープされた領域から間隔をとっている、第3の軽くドープされた領域を形成し、
前記第3の軽くドープされた領域内に少なくとも部分的に第2トランジスタを形成し、ただし前記第2トランジスタは電流路とゲートを備え、前記ゲートは前記第3の軽くドープされた領域に隣接して絶縁して配置され、
メモリセル内の電荷損失を減少させる方法。
(11) 前記第3の軽くドープされた領域を前記第1の軽くドープされた領域内に少なくとも部分的に形成する、第10項記載のメモリセル内の電荷損失を減少させる方法。
(12) 第2伝導型を持つ第4の軽くドープされた領域を形成して前記第2および第3の軽くドープされた領域を結合するステップを更に含み、ただし前記第4の軽くドープされた領域は前記第1トランジスタと第2トランジスタの間の区域から間隔をとっている、第11項記載のメモリセル内の電荷損失を減少させる方法。
(14) 伝導路を形成して前記第2の軽くドープされた領域を前記第3の軽くドープされた領域に結合するステップを更に含む、第13項記載のメモリセル内の電荷損失を減少させる方法。
(15) 伝導路を形成する前記ステップは、前記第2および第3の軽くドープされた領域のそれぞれにオーム接触を形成し、また前記オーム接触間に導体を形成して前記第2の軽くドープされた領域を前記第3の軽くドープされた領域に結合する、ステップを更に含む、第14項記載のメモリセル内の電荷損失を減少させる方法。
(17) 前記第2トランジスタのゲートを前記第1トランジスタの電流路に結合して前記第2トランジスタの伝導度を制御するステップを更に含み、ただし前記第2トランジスタの電流路は記憶コンデンサに結合する、第9項記載のメモリセル内の電荷損失を減少させる第9項記載の方法。
(18) 前記第3の軽くドープされた領域を前記第1の軽くドープされた領域内に少なくとも部分的に形成する、第17項記載のメモリセル内の電荷損失を減少させる方法。
(20) 前記第1伝導型を持つ第4の軽くドープされた領域を形成するステップを更に含み、ただし前記第4の軽くドープされた領域は前記第1の軽くドープされた領域から間隔をとっており、前記第3の軽くドープされた領域を前記第4の軽くドープされた領域内に少なくとも部分的に形成する、第17項記載のメモリセル内の電荷損失を減少させる方法。
(21) 伝導路を形成して前記第2の軽くドープされた領域を前記第3の軽くドープされた領域に結合するステップを更に含む、第20項記載のメモリセル内の電荷損失を減少させる方法。
(23) 伝導路を形成する前記ステップは、前記第2および第3の軽くドープされた領域のそれぞれにオーム接触を形成し、また前記オーム接触間に結合された電流路を備えるトランジスタを形成して前記第2の軽くドープされた領域を前記第3の軽くドープされた領域に結合する、ステップを更に含む、第21項記載のメモリセル内の電荷損失を減少させる方法。
あるトランジスタの電流路に、少なくとも2つのデータ状態を表す電圧範囲を持つ信号を加え、
前記トランジスタの制御端子に前記電圧範囲外の第2電圧を加えて前記トランジスタを使用可能にし、また前記信号を記憶コンデンサに結合し、
前記トランジスタの制御端子に前記電圧範囲外の第3電圧を加えて前記トランジスタを使用禁止にし、また前記信号から実質的にすべての電荷を前記記憶コンデンサに蓄える、
メモリセル内のデータ保持を改善する方法。
(26) 前記第2電圧は前記電圧範囲内の最大の負電圧より負であり、前記第3電圧は前記電圧範囲内の最大の正電圧より正である、第25項記載のメモリセル内のデータ保持を改善する方法。
11 行デコーダの出力回路
12 語線駆動回路
20 語線
30 記憶コンデンサ
32 アクセストランジスタ
38 ビット線
40 相補ビット線
46,38 メモリセル
50 センス増幅器
62 列デコーダ
70 ローカル増幅器
79 ブロック選択回路
84 FRI係数発生器
130 メモリ配列
Claims (2)
- 第1電圧範囲を持つ第1入力信号に応答し、第1出力信号を出すデコーダ回路と、
前記第1出力信号に応答して、第2電圧範囲を持つ第2出力信号を出す出力回路であって、前記第2電圧範囲は前記第1電圧範囲の最小電圧より小さい電圧を含むとともに前記第1電圧範囲の最大電圧より大きい電圧を含む、出力回路と、を備える回路。 - メモリセル内の電荷損失を減少させる方法であって、
第2伝導型を持つ半導体領域内に、第1伝導型を持つ第1の軽くドープされた領域を形成し、
前記第1の軽くドープされた領域内に少なくとも部分的に、前記第2伝導型を持つ第2の軽くドープされた領域を形成し、
前記第2の軽くドープされた領域内に少なくとも部分的に第1トランジスタを形成し、ただし前記第1トランジスタは電流路とゲートを備え、前記ゲートは前記第2の軽くドープされた領域に隣接して絶縁して配置され、
前記第2伝導型を持ち、前記第2の軽くドープされた領域から間隔をとっている、第3の軽くドープされた領域を形成し、
前記第3の軽くドープされた領域内に少なくとも部分的に第2トランジスタを形成し、ただし前記第2トランジスタは電流路とゲートを備え、前記ゲートは前記第3の軽くドープされた領域に隣接して絶縁して配置される、
メモリセル内の電荷損失を減少させる方法。
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