JP2011198433A

JP2011198433A - メモリシステム

Info

Publication number: JP2011198433A
Application number: JP2010066768A
Authority: JP
Inventors: Takayuki Abe; 隆行安部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-23
Filing date: 2010-03-23
Publication date: 2011-10-06
Also published as: US20110238897A1

Abstract

【課題】ロット・個体・チップ・ブロック間などの書き込み・消去回数の耐性のばらつきを考慮して、従来に比べてシステム全体の寿命が長い、或いは信頼性の高いメモリシステムを提供すること。
【解決手段】データ消去の単位であるノーマルブロック１〜ｎを複数とダミーブロックＤとを有する不揮発性半導体メモリ１０と、前記ダミーブロックＤに複数の前記ノーマルブロック１〜ｎの書き換え回数の最大回数以上の書き換えを行う書き込み制御部１３と、前記ダミーブロックＤのデータ消去時間或いは書き込み時間をモニタするモニタ部１１と、前記ノーマルブロック１〜ｎ間の書き換え回数を平均化させるウェアレベリング制御部１２とを備え、前記モニタ部１１のモニタ結果に基づいて前記ノーマルブロック１〜ｎの書き換え継続可否を決定する。
【選択図】図１

Description

本発明は、不揮発性半導体メモリを備えたメモリシステムに関する。

不揮発性半導体メモリ、例えばＮＡＮＤフラッシュメモリでは書き換え寿命が存在するため、ウェアレベリングにより特定の書き込み消去単位(ブロック)への書き込み消去の集中を防いでいる（例えば特許文献１）。特許文献１には、消去回数（書き込み回数）が所定数を越えたブロックと消去回数（書き込み回数）が少ないブロックとを交換することが示されている。
即ち、ブロック間で均一に書き換え回数が分布するようにしてシステム全体の寿命を長くする工夫が行われており、その制御に書き込み・消去回数を使っている。

しかし書き込み・消去回数の耐量はデバイス品種の他、同一の品種においてもロット・個体・ブロック間などによってある程度のばらつきがあり、予め品種毎に定められた書き込み・消去回数では実情に合わない場合が考えられる。例えば、想定の書き込み・消去回数より早く劣化する場合、その逆の場合も考えられ、精度の高い制御が難しいという難点があった。

また、ウェアレベリング以外の信頼性向上のため書き換え回数を管理するシステムでも同様の問題がある。通常使用で常に全てのアドレスの書き込み・消去回数をモニタし判断することは不揮発性半導体メモリシステムのパフォーマンス低下を招くという問題がある。

特開２００８−２７６８３２号公報

本発明は、システム全体の寿命が長く信頼性の高いメモリシステムを提供する。

本願発明の一態様によれば、データ消去の単位であるノーマルブロックを複数とダミーブロックとを有する不揮発性半導体メモリと、前記ダミーブロックに複数の前記ノーマルブロックの書き換え回数の最大回数以上の書き換えを行う書き込み制御部と、前記ダミーブロックのデータ消去時間或いは書き込み時間をモニタするモニタ部と、前記ノーマルブロック間の書き換え回数を平均化させるウェアレベリング制御部とを備え、前記モニタ部のモニタ結果に基づいて前記ノーマルブロックの書き換え継続可否を決定することを特徴とするメモリシステムが提供される。

本発明によれば、システム全体の寿命が長く信頼性の高いメモリシステムを提供することが可能になる。

図１は、本発明の第１の実施の形態にかかるメモリシステムの構成を示すブロック図。図２は、従来のウェアレベリングによるノーマルブロックの書き換え回数の分布を示す図。図３は、第１の実施の形態のウェアレベリングによるノーマルブロックの書き換え回数の分布を示す図。図４は、本発明の第２の実施の形態にかかるメモリシステムの構成を示すブロック図。図５は、第２の実施の形態のウェアレベリングによるノーマルブロックの書き換え回数の分布を示す図。図６は、本発明の第３の実施の形態にかかるメモリシステムの構成を示すブロック図。図７は、第３の実施の形態のウェアレベリングによるノーマルブロックの書き換え回数の分布を示す図。

以下に添付図面を参照して、本発明の実施の形態にかかるメモリシステムを詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
図１は、第１の実施の形態にかかるメモリシステム１００の構成を示すブロック図である。メモリシステム１００は、例えばＮＡＮＤ型フラッシュメモリ等の不揮発性半導体メモリ１０と制御部１４を備える。不揮発性半導体メモリ１０は、データ消去の単位である物理ブロックが複数個並んだノーマルブロック１〜ｎと、それらに隣接したダミーブロックＤを有している。制御部１４は、ダミーブロックＤのデータ消去時間或いは書き込み時間をモニタするモニタ部１１、ノーマルブロック１〜ｎ間の書き換え回数を平均化させるウェアレベリング制御部１２、ダミーブロックＤにノーマルブロック１〜ｎの書き換え回数の最大回数以上の書き換えを行う書き込み制御部１３を備える。

本実施の形態では、品種毎に予め定められた書き換え回数の制限値でノーマルブロック１〜ｎの書き換え継続可否を決定するのではなく、常にノーマルブロック１〜ｎの最多書き込み・消去回数となるようなダミーブロックＤを設け、その特性(具体的には書き込み時間・消去時間)をモニタすることによってウェアレベリングを継続するかどうかを判断する。

ウェアレベリング制御には、書き込み・消去回数を書き換え単位(ブロック)毎に記録しておき、データ更新を行う場合に書き換え回数の少ないブロックから順に選択し、消去、書き込みを実行する動的ウェアレベリングと、一度データを記憶してから書き換えが長い間行われず書き換え回数の少ないブロックを書き換え回数の多いブロックと交換する静的ウェアレベリングとがある。

従来は、図２に示すようにウェアレベリングによって書き込み・消去回数は平坦化され、不揮発性半導体メモリの品種毎に予め定められた書き換え回数の制限値に達すると、当該メモリシステムの全てのブロックの書き換えはそれ以上不可能とされウェアレベリングは終了していた。

しかし、実際にはプロセス等に起因したロット・個体毎のばらつきなどにより個別の不揮発性半導体メモリ毎に許容回数は変わってくるため上記制限値では過剰なマージンをとっていた可能性がある。

本実施の形態においては、不揮発性半導体メモリ１０内にダミーブロックＤを設ける。ウェアレベリング制御部１２は、各ノーマルブロック１〜ｎの書き換え回数を記録・管理している。書き込み制御部１３は、ウェアレベリング制御部１２が保持している各ノーマルブロック１〜ｎの書き換え回数に基づいてその最大回数の書き換えをダミーブロックＤに常に実行する。

具体的には、特定の物理ブロックの消去と当該物理ブロックを構成する全物理ページへの書き込みを１回の書き換えとすると、各ノーマルブロック１〜ｎの書き換え回数の最大回数の書き換えを書き込み制御部１３がダミーブロックＤに行う。ダミーブロックＤの書き換えのタイミングとしては、ノーマルブロック１〜ｎの中で最大回数の書き換えが行われるノーマルブロックに書き換えが行われる時などに行うことが考えられるが、このタイミングに必ずしも限定されるわけではない。

モニタ部１１は、ダミーブロックＤの最後のデータ消去時間或いは最後の書き込み時間をモニタしている。書き込み時間としては、ダミーブロックＤ内の各物理ページの書き込み時間の平均値、ダミーブロックＤ内で最も経年変化が大きい物理ページの書き込み時間、ダミーブロックＤ内の予め定めた所定の物理ページの書き込み時間等とすることが考えられるが、これらに限定されるわけではない。

データ消去時間及び書き込み時間は、物理ブロックの書き換えによる疲労によって、増加或いは減少してゆく。したがって、モニタ部１１は、ダミーブロックＤの最後のデータ消去時間或いは最後の書き込み時間が、所定の閾値よりも大きくなる或いは小さくなるなどの判断基準からダミーブロックＤの疲労度を判定する。

ウェアレベリング制御部１２は、モニタ部１１から与えられたダミーブロックＤの疲労度の判定結果に基づいてノーマルブロック１〜ｎの書き換え継続可否を判断して、ウェアレベリングを実行し続けるかどうかを判断する。

なお、モニタ部１１は、ダミーブロックＤの最後のデータ消去時間或いは最後の書き込み時間をモニタしてその情報をウェアレベリング制御部１２に伝えるのみとし、ウェアレベリング制御部１２において、ダミーブロックＤの最後のデータ消去時間或いは最後の書き込み時間の閾値判定、即ちダミーブロックＤの疲労度の判定を行うようにしてもかまわない。

以上説明したように、本実施の形態においては、図３に示すようにダミーブロックＤの書き込み・消去特性に基づいて、ノーマルブロックの書き換え継続可否を判断するので、不揮発性半導体メモリの実際の耐性を考慮したウェアレベリングを行う事ができる。これにより、従来の制限値がプロセス等のばらつきなどを配慮して過剰なマージンをとった値であった場合には、メモリシステム全体の寿命を長くすることが可能となる。

また、上記で判定したダミーブロックＤの疲労度に基づいてメモリシステムの寿命が近づいて来たことをユーザーに警告する機能を持たせることにより、品種毎に予め定められた書き換え回数の制限値より前に寿命が来た場合には、ユーザーに使用を中止させることが可能となり、メモリシステムの信頼性を高めることが可能となる。

また、上記寿命予知警告や、ダミーブロックＤの疲労度に基づく判定を安全側に行うために、ダミーブロックＤへの書き込み・消去回数を、ノーマルブロック１〜ｎへの最多書き込み・消去回数に若干マージンを持たせて、それより過剰に書き込み・消去を実行してもよい。即ち、ダミーブロックＤへの書き込み・消去回数を、ノーマルブロックの書き換え回数の最大回数より大きくしてもかまわない。

例えば、製造段階でダミーブロックＤのみ書き込み・消去をある程度の回数行っておくことでノーマルブロックとの差分を作っておくことができる。この回数の追加量は自由に設定できるので、求められる信頼性レベルによって可変にしておく。これにより、ノーマルブロックの書き換え回数の最大回数以上の疲労度のダミーブロックＤが使用可能ならばノーマルブロック１〜ｎは使用可能であるとの判断において、判断の信頼度を高める等の調整が可能になる。

（第２の実施の形態）
図４は、第２の実施の形態にかかるメモリシステム２００の構成を示すブロック図である。メモリシステム２００は、複数個のチップＣ１〜Ｃｍを有する例えばＮＡＮＤ型フラッシュメモリ等の不揮発性半導体メモリ２０と制御部２４を備える。各チップＣ１〜Ｃｍはそれぞれ、データ消去の単位である物理ブロックが複数個並んだノーマルブロックと、それらに隣接したダミーブロックを有する。例えば、チップＣ１は、ノーマルブロック１Ｃ１〜ｎＣ１とダミーブロックＤ１を有している。他のチップＣ２〜Ｃｍも同様である。

制御部２４は、ダミーブロックＤ１〜Ｄｍそれぞれのデータ消去時間或いは書き込み時間をモニタするモニタ部２１、ノーマルブロック１Ｃ１〜ｎＣ１、１Ｃ２〜ｎＣ２、…、１Ｃｍ〜ｎＣｍ間の書き換え回数を平均化させるウェアレベリング制御部２２を備える。さらに制御部２４は、ダミーブロックＤ１〜Ｄｍそれぞれに対して、それらを含むチップＣ１〜Ｃｍ内の全てのノーマルブロックの書き換え回数のチップ毎の最大回数以上の書き換えを行う書き込み制御部２３を備える。

本実施の形態では、品種毎に予め定められた書き換え回数の制限値でノーマルブロック１Ｃ１〜ｎＣ１、１Ｃ２〜ｎＣ２、…、１Ｃｍ〜ｎＣｍの書き換え継続可否を決定せずに、ダミーブロックＤ１〜Ｄｍを用いて判断する。即ち、当該チップ内のノーマルブロックの最多書き込み・消去回数となるようなダミーブロックＤ１〜ＤｍをチップＣ１〜Ｃｍ毎に設け、その特性(具体的には書き込み時間・消去時間)をモニタすることによって当該チップ内のノーマルブロックに対してウェアレベリングを継続するかどうかを判断する。

従来は、図２に示すようにチップ間の違いを区別せずに、物理ブロック全体についてのチップをまたがったウェアレベリングによって書き込み・消去回数は平坦化され、当該メモリシステムについて予め定められた書き換え回数の制限値に達すると、全てのブロックの書き換えはそれ以上不可能とされウェアレベリングは終了していた。しかし、実際にはプロセスのばらつきなどによりチップ毎に実際の許容回数は変わってくるため、特定のチップに対しては過剰なマージンをとっていた可能性がある。

本実施の形態においては、不揮発性半導体メモリ２０内のチップＣ１〜Ｃｍ毎に例えば１つずつダミーブロックＤ１〜Ｄｍを設ける。ウェアレベリング制御部２２は、各ノーマルブロック１Ｃ１〜ｎＣ１、１Ｃ２〜ｎＣ２、…、１Ｃｍ〜ｎＣｍの書き換え回数を記録・管理している。書き込み制御部２３は、これらの情報に基づいて、各チップＣ１〜Ｃｍが有するノーマルブロックの書き換え回数のチップ毎の最大回数の書き換えを各チップＣ１〜Ｃｍが有するそれぞれのダミーブロックＤ１〜Ｄｍに常に実行する。

具体的には、例えばチップＣ１に含まれる各ノーマルブロック１Ｃ１〜ｎＣ１の書き換え回数の最大回数の書き換えを書き込み制御部２３がダミーブロックＤ１に行う。他のチップＣ２〜Ｃｍそれぞれに含まれるダミーブロックＤ２〜Ｄｍについても同様である。

各ダミーブロックＤ１〜Ｄｍの書き換えのタイミングとしては、当該ダミーブロックが含まれるチップのノーマルブロックの中で最大回数の書き換えが行われるノーマルブロックに書き換えが行われる時などに行うことが考えられる。しかし、このタイミングに必ずしも限定されなくてもよい。

モニタ部２１は、ダミーブロックＤ１〜Ｄｍそれぞれの最後のデータ消去時間或いは最後の書き込み時間をモニタしている。ダミーブロックＤ１〜Ｄｍそれぞれの書き込み時間としては、ダミーブロックＤ１〜Ｄｍそれぞれの中の各物理ページの書き込み時間の平均値、ダミーブロックＤ１〜Ｄｍそれぞれの中で最も経年変化が大きい物理ページの書き込み時間、ダミーブロックＤ１〜Ｄｍそれぞれの中で予め定めた所定の物理ページの書き込み時間等とすることが考えられるが、これらに限定されるわけではない。

モニタ部２１は、ダミーブロックＤ１〜Ｄｍそれぞれの最後のデータ消去時間或いは最後の書き込み時間が、所定の閾値よりも大きくなる或いは小さくなるなどの判断基準から各ダミーブロックＤ１〜Ｄｍの疲労度を判定する。

ウェアレベリング制御部２２は、モニタ部２１から与えられた各ダミーブロックＤ１〜Ｄｍの疲労度の判定結果に基づいて各チップＣ１〜Ｃｍの書き換え継続可否を判断する。即ち、各ダミーブロックＤ１〜Ｄｍの疲労度を各チップＣ１〜Ｃｍの疲労度とみなして、書き換え継続不可とみなしたチップは使用せずに、書き換え継続可能とみなしたチップに含まれるノーマルブロックの間でウェアレベリングを継続する。

なお、モニタ部２１は、各ダミーブロックＤ１〜Ｄｍの最後のデータ消去時間或いは最後の書き込み時間をモニタしてその情報をウェアレベリング制御部２２に伝えるのみとし、ウェアレベリング制御部２２において、各ダミーブロックＤ１〜Ｄｍの最後のデータ消去時間或いは最後の書き込み時間の閾値判定、即ちダミーブロックＤ１〜Ｄｍの疲労度の判定を行うようにしてもかまわない。

以上説明したように、本実施の形態においては、図５に示すように各ダミーブロックＤ１〜Ｄｍの書き込み・消去特性に基づいて、各チップＣ１〜Ｃｍの書き換え継続可否を判断するので、不揮発性半導体メモリ２０に搭載される各チップＣ１〜Ｃｍ間のプロセス等のばらつきに起因した実際の耐性の違いを考慮したウェアレベリングを行う事ができる。これにより、従来の制限値が各チップにとって過剰なマージンをとった値であった場合には、メモリシステム全体の寿命を長くすることが可能となる。

また、上記で判定したダミーブロックＤ１〜Ｄｍの疲労度に基づいて、最も寿命が長かったダミーブロック（即ち、それを有しているチップ）の疲労度が限界に達したことを目安にメモリシステム２００の寿命が近づいて来たことをユーザーに警告する機能を持たせることも可能である。これにより、ユーザーにメモリシステム２００の使用を中止させることが可能となる。

先に述べたように本実施の形態によれば、予め定められた書き換え回数の制限値より前に寿命が来そうなチップは、ウェアレベリングの対象から除外することができるので、いずれにせよメモリシステムの信頼性を高めることが可能となる。

また、上記寿命予知警告や、ダミーブロックＤ１〜Ｄｍの疲労度に基づく判定を安全側に行うために、第１の実施の形態と同様に、ダミーブロックＤ１〜Ｄｍへの書き込み・消去回数を、ノーマルブロック１Ｃ１〜ｎＣ１、１Ｃ２〜ｎＣ２、…、１Ｃｍ〜ｎＣｍへの最多書き込み・消去回数に若干マージンを持たせて、それより過剰に書き込み・消去を実行してもよい。即ち、ダミーブロックＤ１〜Ｄｍへの書き込み・消去回数を、ノーマルブロック１Ｃ１〜ｎＣ１、１Ｃ２〜ｎＣ２、…、１Ｃｍ〜ｎＣｍの書き換え回数の最大回数より大きくしてもかまわない。

例えば、製造段階でダミーブロックＤ１〜Ｄｍのみ書き込み・消去をある程度の回数行っておくことでノーマルブロック１Ｃ１〜ｎＣ１、１Ｃ２〜ｎＣ２、…、１Ｃｍ〜ｎＣｍとの差分を作っておくことができる。この回数の追加量は自由に設定できるので、求められる信頼性レベルによって可変にしておく。

これにより、各チップ毎にノーマルブロックの書き換え回数の最大回数以上の疲労度が当該チップのダミーブロックに与えられることになるので、そのダミーブロックが使用可能ならば当該チップは使用可能であるとの判断において、判断の信頼度を高める等の調整が可能になる。

（第３の実施の形態）
図６は、第３の実施の形態にかかるメモリシステム３００の構成を示すブロック図である。メモリシステム３００は、例えばＮＡＮＤ型フラッシュメモリ等の不揮発性半導体メモリ３０と制御部３４を備える。不揮発性半導体メモリ３０は、データ消去の単位である物理ブロックであるノーマルブロックとそれらに隣接したダミーブロックのセットを複数有している。具体的には、ノーマルブロック１に隣接してダミーブロックＤ１、ノーマルブロック２に隣接してダミーブロックＤ２、…ノーマルブロックｎに隣接してダミーブロックＤｎというように配置されている。

制御部３４は、ダミーブロックＤ１〜Ｄｎのデータ消去時間或いは書き込み時間をモニタするモニタ部３１、ノーマルブロック１〜ｎ間の書き換え回数を平均化させるウェアレベリング制御部３２、各ダミーブロックＤ１〜Ｄｎそれぞれに各ノーマルブロック１〜ｎそれぞれの書き換え回数以上の書き換えを行う書き込み制御部３３を備える。

本実施の形態では、品種毎に予め定められた書き換え回数の制限値でノーマルブロック１〜ｎの書き換え継続可否を決定するのではなく、各ノーマルブロック１〜ｎそれぞれと同じ書き込み・消去回数となるようなダミーブロックＤ１〜Ｄｎをそれぞれ設け、その特性(具体的には書き込み時間・消去時間)をモニタすることによって当該ノーマルブロックをウェアレベリングの対象とするかどうかを判断する。

従来は、図２に示すようにウェアレベリングによって書き込み・消去回数は平坦化され、品種毎に予め定められた書き換え回数の制限値に達すると、当該メモリシステムの全てのブロックの書き換えはそれ以上不可能とされウェアレベリングは終了していた。しかし、実際にはプロセスのばらつきに起因して各ノーマルブロック毎に許容回数は変わってくることが考えられる。従って、特定のノーマルブロックについては過剰なマージンをとっていた可能性がある。

本実施の形態においては、不揮発性半導体メモリ３０内において、ノーマルブロック１つ毎に１つのダミーブロックを設ける。ウェアレベリング制御部３２は、各ノーマルブロック１〜ｎの書き換え回数を記録・管理している。書き込み制御部３３は、これらの情報に基づいてノーマルブロック１〜ｎの書き換え回数と同じ回数の書き換えを対応するダミーブロックＤ１〜Ｄｎに常に実行する。

各ダミーブロックＤ１〜Ｄｎの書き換えのタイミングとしては、対応するノーマルブロック１〜ｎに書き換えが行われる時などに行うことが考えられるが、このタイミングに必ずしも限定されなくてもよい。

モニタ部３１は、ダミーブロックＤ１〜Ｄｎそれぞれの最後のデータ消去時間或いは最後の書き込み時間をモニタしている。ダミーブロックＤ１〜Ｄｎそれぞれの書き込み時間としては、第２の実施の形態と同様に定義することができる。

モニタ部３１は、ダミーブロックＤ１〜Ｄｎそれぞれの最後のデータ消去時間或いは最後の書き込み時間が、所定の閾値よりも大きくなる或いは小さくなるなどの判断基準から各ダミーブロックＤ１〜Ｄｎの疲労度を判定する。

ウェアレベリング制御部３２は、モニタ部３１から与えられた各ダミーブロックＤ１〜Ｄｎの疲労度の判定結果に基づいて各ノーマルブロック１〜ｎの書き換え継続可否を判断する。即ち、各ダミーブロックＤ１〜Ｄｎの疲労度を各ノーマルブロック１〜ｎの疲労度とみなして、書き換え継続不可とみなしたノーマルブロックは使用せずに、書き換え継続可能とみなしたノーマルブロックの間でウェアレベリングを継続する。

なお、モニタ部３１は、各ダミーブロックＤ１〜Ｄｎの最後のデータ消去時間或いは最後の書き込み時間をモニタしてその情報をウェアレベリング制御部３２に伝え、ウェアレベリング制御部３２において、各ダミーブロックＤ１〜Ｄｎの最後のデータ消去時間或いは最後の書き込み時間の閾値判定、即ちダミーブロックＤ１〜Ｄｎの疲労度の判定を行うようにしてもかまわない。

以上説明したように、本実施の形態においては、図７に示すようにダミーブロックＤ１〜Ｄｎの書き込み・消去特性に基づいて、ノーマルブロック１〜ｎ毎に書き換え回数の制限値を個別に設定して書き換え継続可否を判断する。従って、不揮発性半導体メモリ３０内の各ブロック間のプロセス等のばらつきに起因した実際の耐性の違いを考慮したウェアレベリングを行う事ができる。即ち、第２の実施の形態で考慮したチップ間の耐性の違いよりもさらに細かいチップ内での物理ブロック間の耐性の違いを考慮することができる。

これにより、従来の制限値が各ノーマルブロックにとって過剰なマージンをとった値であった場合には、上記で判定したダミーブロックＤ１〜Ｄｎの中で最も寿命が長いダミーブロックの疲労度に基づいてメモリシステムを使用し続けることができるので、メモリシステム全体の寿命を長くすることが可能となる。

また、ダミーブロックＤ１〜Ｄｎの疲労度に基づく判定を安全側に行うために、第２の実施の形態と同様に、ダミーブロックＤ１〜Ｄｎへの書き込み・消去回数を、ノーマルブロック１〜ｎへの書き込み・消去回数に若干マージンを持たせて、それより過剰に書き込み・消去を実行してもよい。

即ち、ダミーブロックＤ１〜Ｄｎへの書き込み・消去回数を、ノーマルブロック１〜ｎの書き換え回数より大きくしてもかまわない。これにより、ノーマルブロック１〜ｎそれぞれの書き換え回数以上の疲労度のダミーブロックＤ１〜Ｄｎそれぞれが使用可能ならばノーマルブロック１〜ｎそれぞれは使用可能であるとの判断において、判断の信頼度を高める等の調整が可能になる。

また、上記実施形態においては、ノーマルブロック１つ毎にダミーブロック１つを設けるとしたが、多数のノーマルブロックを複数のエリアにグルーピングして、各エリアに所属する複数のノーマルブロックに対してダミーブロックを１つ、即ちエリア毎に１つずつダミーブロックを設けるようにしても構わない。

その場合、各ダミーブロックは担当するエリア内の全てのノーマルブロックの書き換え回数の中での最大回数以上の書き換えが絶えず行われるようにする。モニタ部は、複数のダミーブロックそれぞれの最後のデータ消去時間或いは最後の書き込み時間が、所定の閾値よりも大きくなる或いは小さくなるなどの判断基準から各ダミーブロックの疲労度を判定する。

ウェアレベリング制御部は、モニタ部から与えられた各ダミーブロックの疲労度の判定結果に基づいて各ダミーブロックが担当するエリアの書き換え継続可否を判断する。即ち、各ダミーブロックの疲労度を各エリアの疲労度とみなして、書き換え継続不可とみなしたエリア内のノーマルブロックは使用せずに、書き換え継続可能とみなしたエリアに含まれるノーマルブロックの間でウェアレベリングを継続する。それ以外は上記実施の形態と同様である。

以上説明したように、ウェアレベリングをはじめとする各種信頼性向上の機構において、書き換え回数を判断基準として用いる代わりにダミーブロックを用い、その時点でのノーマルブロックの書き込み・消去回数以上の書き込み・消去の負荷をダミーブロックにその都度与え、その特性、例えば消去特性(消去時間に相当するもの)もしくは書き込み特性(書き込み時間に相当するもの)をモニタする。

これによってプロセス等に起因するロット・個体・チップ・ブロック間などのばらつきに依存した各個体・ブロック毎の劣化具合に合わせた精度の高い管理が可能となり、過剰なマージンを生じることなく、実力値に近い形での信頼性判断と寿命予知が行えるようになる。従って、メモリシステム全体の信頼性を向上させることが可能となる。

１〜ｎ、１Ｃ１〜ｎＣ１、１Ｃ２〜ｎＣ２、…、１Ｃｍ〜ｎＣｍノーマルブロック、Ｄ、Ｄ１〜Ｄｍ、Ｄｎダミーブロック、Ｃ１〜Ｃｍチップ、１０、２０、３０不揮発性半導体メモリ、１１、２１，３１モニタ部、１２、２２，３２ウェアレベリング制御部、１３、２３、３３書き込み制御部、１４、２４、３４制御部、１００、２００、３００メモリシステム。

Claims

データ消去の単位であるノーマルブロックを複数とダミーブロックとを有する不揮発性半導体メモリと、
前記ダミーブロックに複数の前記ノーマルブロックの書き換え回数の最大回数以上の書き換えを行う書き込み制御部と、
前記ダミーブロックのデータ消去時間或いは書き込み時間をモニタするモニタ部と、
前記ノーマルブロック間の書き換え回数を平均化させるウェアレベリング制御部とを備え、
前記モニタ部のモニタ結果に基づいて前記ノーマルブロックの書き換え継続可否を決定することを特徴とするメモリシステム。
前記不揮発性半導体メモリは前記ノーマルブロックを複数有するチップを複数備え、
前記チップ毎に前記ダミーブロックを備え、
前記ダミーブロックにそれを備えるチップ内の全ての前記ノーマルブロックの書き換え回数の最大回数以上の書き換えを行う
ことを特徴とする請求項１に記載のメモリシステム。
前記不揮発性半導体メモリは前記ノーマルブロックを複数有するエリアを複数備え、
前記エリア毎に前記ダミーブロックを備え、
前記ダミーブロックにそれを備えるエリア内の全ての前記ノーマルブロックの書き換え回数の最大回数以上の書き換えを行う
ことを特徴とする請求項１に記載のメモリシステム。
データ消去の単位であるノーマルブロックとダミーブロックとの組を複数有する不揮発性半導体メモリと、
前記ダミーブロックに前記ノーマルブロックの書き換え回数以上の書き換えを行う書き込み制御部と、
前記ダミーブロックのデータ消去時間或いは書き込み時間をモニタするモニタ部と、
前記ノーマルブロック間の書き換え回数を平均化させるウェアレベリング制御部とを備え、
前記モニタ部のモニタ結果に基づいて前記ノーマルブロックの書き換え継続可否を決定することを特徴とするメモリシステム。