JP2010139875A - Image display apparatus and display controller circuit - Google Patents
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Abstract
Description
本発明は、画像を表示するためのデジタルインターフェース接続の表示コントローラ回路で、特に画像表示に係る各種機能を実現する機能ブロックをテスト可能な表示コントローラ回路、およびこれを搭載した画像表示装置に関する。 The present invention relates to a display controller circuit connected to a digital interface for displaying an image, and more particularly to a display controller circuit capable of testing a functional block for realizing various functions related to image display, and an image display apparatus equipped with the display controller circuit.
従来、表示コントローラ回路の機能ブロックをテストするためには、テスト対象である機能ブロックを外部から観測可能となるようなテストモードに設定する必要がある。指定した機能ブロックだけをＯＦＦさせるといったテストモードを実装させる場合も同様である。そのための手段として一般的には、表示コントローラ回路の状態をテストモードに移行させるためのテストモード信号を入力するテストモード専用端子と、入力されるテストモード信号からテスト対象の機能ブロックを指定するテスト制御回路が設けられる。 Conventionally, in order to test a functional block of a display controller circuit, it is necessary to set a test mode in which the functional block to be tested can be observed from the outside. The same applies when a test mode in which only the specified functional block is turned OFF is implemented. As a means for that, generally, a test mode dedicated terminal for inputting a test mode signal for shifting the state of the display controller circuit to the test mode, and a test for designating a functional block to be tested from the input test mode signal A control circuit is provided.
当該表示コントローラ回路では、テストモード専用端子からの入力テストモード信号をテスト制御回路がデコードし、テスト対象或いはモニタ出力対象となる機能ブロックを選択する選択信号を生成する。すなわち、テストモード専用端子からの入力テストモード信号により、表示コントローラ回路をテストモードに移行させ、テスト対象となる機能ブロックを選択することが可能となる。 In the display controller circuit, the test control circuit decodes the input test mode signal from the test mode dedicated terminal, and generates a selection signal for selecting the functional block to be tested or monitored. That is, it is possible to shift the display controller circuit to the test mode by the input test mode signal from the test mode dedicated terminal and select the functional block to be tested.
従来技術として、各種機能を実現する機能ブロックをテスト可能な表示コントローラ回路の一例を図７に示す。図７において、表示コントローラ回路は、外部入力信号をＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）で受け取るＬＶＤＳレシーバ１０１、テストモード入力信号をデコードするテスト制御回路１０２、表示コントローラ回路を構成する機能ブロック１０８〜１１０（ｎ段に直列接続された機能ブロックのうち３個が示されている）、及び、機能ブロックから出力されるデータをモニタ出力に出力させるためのモニタ出力選択回路１０４から構成されている。 FIG. 7 shows an example of a display controller circuit that can test a functional block that realizes various functions as a conventional technique. In FIG. 7, the display controller circuit includes an LVDS receiver 101 that receives an external input signal by LVDS (Low Voltage Differential Signaling), a test control circuit 102 that decodes a test mode input signal, and functional blocks 108 to 110 that constitute the display controller circuit ( 3 out of n functional blocks connected in series in n stages) and a monitor output selection circuit 104 for outputting data output from the functional block to the monitor output.
図７において、テストモード専用端子（図示せず）から入力されたテストモード信号はテスト制御回路１０２に入力される。テスト制御回路１０２が入力されたテストモード信号をデコードし、テスト対象或いはモニタ出力対象となる機能ブロックを選択する選択信号を生成する。例えば、ｎ−１段目の機能ブロック１０９への出力信号として０を、それ以外の機能ブロックには１を出力した場合、機能ブロック１０９にはテスト制御回路から０が入力されているので、機能ブロック１０９内に入力されるデータはそのまま出力データとして通過し機能ブロック１１０に入力される。即ち、機能ブロック１０９の機能がオフされた状態になる。また別の例として、テスト制御回路１０２がモニタ出力選択回路１０４の選択信号としてｎ−１を出力した場合は、モニタ出力として機能ブロック１０９のデータ出力が選択される。 In FIG. 7, a test mode signal input from a test mode dedicated terminal (not shown) is input to the test control circuit 102. The test control circuit 102 decodes the input test mode signal and generates a selection signal for selecting a functional block to be tested or monitored. For example, when 0 is output as an output signal to the function block 109 in the (n−1) th stage and 1 is output to the other function blocks, 0 is input to the function block 109 from the test control circuit. The data input in the block 109 passes as it is as output data and is input to the functional block 110. That is, the function of the function block 109 is turned off. As another example, when the test control circuit 102 outputs n-1 as the selection signal of the monitor output selection circuit 104, the data output of the functional block 109 is selected as the monitor output.
このように、テストモードを設定するには、テスト対象或いはモニタ出力対象となる機能ブロックを選択するための入力信号が必要であり、従来技術ではそれをテストモード専用端子から入力させている。 As described above, in order to set the test mode, an input signal for selecting a functional block to be a test target or a monitor output target is required, and in the related art, it is input from a test mode dedicated terminal.
テストモード専用端子を設けることで、容易に機能ブロックの解析用の回路を組み込むことができる。 By providing a test mode dedicated terminal, a function block analysis circuit can be easily incorporated.
しかしながら、解析用に端子を増やすことはチップサイズが大きくなる等によるコストアップ要因となる。更に、表示コントローラ回路に搭載する機能が増える場合は、テスト対象機能ブロックも増加し、さらなるコストアップを招く。 However, increasing the number of terminals for analysis causes a cost increase due to an increase in chip size. Further, when the functions mounted on the display controller circuit increase, the number of function blocks to be tested also increases, resulting in further cost increase.
また、量産品等の基板実装された表示コントローラ回路を解析する場合、テストモード設定を可能にするためには、テストモード専用端子にテストモードを入力するための基板加工をする必要がある。例えば不良品解析においては、最初のステップとしてはいかなる外的ストレスも与えない状態で解析を行うことが望ましいが、この場合にテストモード設定を利用した解析を行うことができない。 Further, when analyzing a display controller circuit mounted on a substrate such as a mass-produced product, it is necessary to process the substrate for inputting the test mode to the test mode dedicated terminal in order to enable the test mode setting. For example, in defective product analysis, it is desirable to perform analysis without applying any external stress as the first step, but in this case, analysis using test mode settings cannot be performed.
テスト専用端子を不要とする発明として、上記特許文献２に開示されたものが存在する。上記特許文献２では、テスト専用端子を不要とするためにテスト用の命令コードを収めるＲＯＭと評価用プログラムを収めるテストモードメモリエリアブロックを用意する必要があり、回路規模増加によるコストアップを回避できない。また、テストの種類を指定するテスト専用端子は削除できても、テストモード動作への移行を示すテストモード信号用の信号線は削除できていないため、完全にテスト専用端子を不要にしたとは言い切れない。 As an invention that eliminates the need for a test-dedicated terminal, there is one disclosed in Patent Document 2. In the above-mentioned Patent Document 2, it is necessary to prepare a ROM for storing test instruction codes and a test mode memory area block for storing evaluation programs in order to eliminate the need for dedicated test terminals. . Also, even though the test-dedicated terminal that specifies the test type can be deleted, the test-mode signal line indicating the transition to test mode operation has not been deleted, so the test-dedicated terminal is completely unnecessary could not say it all.
本発明は、上記従来の問題を解決するものであり、テストモードに移行させるためのテスト専用端子を不要とし、テストモードへの移行および所望の機能ブロックのテストをより容易に行うことができる表示コントローラ回路および、これを搭載した状態でも容易にテストモード設定が可能な画像表示装置を提供することを目的とする。 The present invention solves the above-described conventional problems, eliminates the need for a dedicated test terminal for shifting to the test mode, and makes it possible to easily shift to the test mode and test a desired functional block. It is an object of the present invention to provide a controller circuit and an image display device capable of easily setting a test mode even when the controller circuit is mounted.
本発明に係る表示コントローラ回路は、各種画像表示に係る機能を実現するための機能ブロックが複数段接続され、前段の前記機能ブロックの出力信号が後段の前記機能ブロックに入力される表示コントローラ回路において、所定の前記機能ブロックのテストを行うため、外部入力信号をＬＶＤＳで受け取り、ＲＧＢデータ信号と同期信号とを含む表示用信号に変換するＬＶＤＳレシーバ回路と、前記表示用信号からその中に埋め込まれているテストモード信号をデコードし、一以上のテスト対象の前記機能ブロックを選択するテスト制御回路と、各前記機能ブロックに設けられた、前記機能ブロックに入力された被処理信号に対し前記機能ブロックによる処理を行わずにバイパスしたバイパス信号と当該処理を施した後のテスト信号との何れかを選択して出力する選択回路と、を備え、前記テストモード信号に基づきテストモード設定が変更され、前記テストモード設定に基づき前記機能ブロック毎に前記バイパス信号と前記テスト信号との何れかの出力が選択可能に構成されていることを第１の特徴とする。 The display controller circuit according to the present invention is a display controller circuit in which a plurality of functional blocks for realizing various image display functions are connected, and an output signal of the preceding functional block is input to the succeeding functional block. In order to test a predetermined functional block, an LVDS receiver circuit that receives an external input signal by LVDS and converts it into a display signal including an RGB data signal and a synchronization signal, and embedded from the display signal in the LVDS receiver circuit A test control circuit that decodes a test mode signal and selects one or more functional blocks to be tested, and the functional block provided for each of the functional blocks provided in each functional block. What is the bypass signal bypassed without performing the process according to And a selection circuit that selects and outputs the test mode, the test mode setting is changed based on the test mode signal, and one of the bypass signal and the test signal is set for each functional block based on the test mode setting. The first feature is that the output is configured to be selectable.
また、本発明に係る表示コントローラ回路は、上記第１の特徴に加えて、モニタ出力対象の機能ブロックを選択するモニタ出力選択回路を備え、前記テスト制御回路は、前記テストモード信号をデコードして、一のモニタ出力対象の前記機能ブロックを選択することにより、前記テストモード設定に基づきモニタ出力対象の機能ブロックが選択可能に構成されていることを第２の特徴とする。 In addition to the first feature, the display controller circuit according to the present invention includes a monitor output selection circuit that selects a functional block to be monitored, and the test control circuit decodes the test mode signal. The second feature is that the function block to be monitored is selected based on the test mode setting by selecting the one function block to be monitored.
更に、本発明に係る表示コントローラ回路は、上記第１又は第２の特徴に加えて、前記テスト制御回路は、前記表示用信号に含まれるリザーブビットを利用して、前記テストモード信号をデコードすることを第３の特徴とする。 Furthermore, in addition to the first or second feature, the display controller circuit according to the present invention decodes the test mode signal using a reserve bit included in the display signal. This is the third feature.
更に、本発明に係る表示コントローラ回路は、上記第３の特徴に加えて、前記テスト制御回路は、単位ＬＶＤＳデータフォーマットを複数回受けることにより得られる前記リザーブビットの所定のシーケンスに従い、前記テストモード信号をデコードすることを第４の特徴とする。 Furthermore, in addition to the third feature, the display controller circuit according to the present invention provides the test mode according to a predetermined sequence of the reserve bits obtained by receiving the unit LVDS data format a plurality of times. The fourth feature is that the signal is decoded.
更に、本発明に係る表示コントローラ回路は、上記第４の特徴に加えて、前記所定のシーケンスには前記テスト制御回路内部で設定されている所定の識別信号が含まれることを第５の特徴とする。 Furthermore, in addition to the fourth feature, the display controller circuit according to the present invention has the fifth feature that the predetermined sequence includes a predetermined identification signal set in the test control circuit. To do.
更に、本発明に係る表示コントローラ回路は、上記第３乃至第５の何れかの特徴に加えて、前記テストモード設定はシフトレジスタにより保持されることを第６の特徴とする。 Furthermore, the display controller circuit according to the present invention has a sixth feature that, in addition to any of the third to fifth features, the test mode setting is held by a shift register.
また、本発明に係る表示コントローラ回路は、上記第１又は第２の特徴に加えて、前記テスト制御回路は、前記表示用信号のブランキング期間中に、前記テストモード信号をデコードすることを第７の特徴とする。 In addition to the first or second feature, the display controller circuit according to the present invention is characterized in that the test control circuit decodes the test mode signal during a blanking period of the display signal. 7 features.
更に、本発明に係る表示コントローラ回路は、上記第７の特徴に加えて、前記テスト制御回路は、前記ブランキング期間中の前記ＲＧＢデータ信号を利用して、或いは、前記ブランキング期間中の前記ＲＧＢデータ信号と前記リザーブビットを併用して、前記テストモード信号をデコードすることを第８の特徴とする。 Furthermore, in addition to the seventh feature, the display controller circuit according to the present invention uses the RGB data signal during the blanking period or the test control circuit during the blanking period. The eighth feature is that the test mode signal is decoded by using the RGB data signal and the reserve bit together.
更に、本発明に係る表示コントローラ回路は、上記第７又は第８の特徴に加えて、前記テストモード設定を保持するか否かを、前記テストモード信号に基づき選択可能に構成されていることを第９の特徴とする。 Furthermore, in addition to the seventh or eighth feature, the display controller circuit according to the present invention is configured to be able to select whether to hold the test mode setting based on the test mode signal. The ninth feature is provided.
更に、本発明に係る表示コントローラ回路は、上記第１乃至第９の何れかの特徴に加えて、前記機能ブロックのテストを前記テストモード設定で行うかデフォルト設定で行うかを、前記テストモード信号に基づき切替可能に構成されていることを第１０の特徴とする。 Furthermore, in addition to any of the first to ninth features, the display controller circuit according to the present invention determines whether the test of the functional block is performed in the test mode setting or the default setting. The tenth feature is that it is configured to be switchable based on the above.
本発明に係る画像表示装置は、上記第１乃至第１０の何れか特徴の表示コントローラ回路を搭載していることを特徴とする。 An image display device according to the present invention includes the display controller circuit having any one of the first to tenth features.
上記第１乃至第１０の何れかの特徴の表示コントローラ回路によれば、本発明の表示コントローラ回路は、外部入力信号をＬＶＤＳで受けとり、表示用信号に変換するＬＶＤＳレシーバ回路と、当該表示用信号からテストモード信号をデコードしてテスト対象の機能ブロックを選択するテスト制御回路と、当該テスト対象の機能ブロックのデータ出力を選択する選択回路を有し、ＬＤＶＳデータ信号を利用してテストモード信号を受けることで、テスト対象機能ブロックを選択することが可能となるものである。これによりテスト専用端子が不要なテストモード設定が達成される。 According to the display controller circuit having any one of the first to tenth features, the display controller circuit of the present invention includes an LVDS receiver circuit that receives an external input signal by LVDS and converts it into a display signal, and the display signal. A test control circuit that decodes the test mode signal and selects a functional block to be tested, and a selection circuit that selects data output of the functional block to be tested, and uses the LDVS data signal to generate the test mode signal. By receiving it, it becomes possible to select the functional block to be tested. This achieves test mode setting that does not require a dedicated test terminal.
本発明の表示コントローラ回路において、各種機能を実現するために設けられた機能ブロックは、複数段、前段の機能ブロックの出力が後段の機能ブロックに入力される形で接続されているが、夫々の機能ブロック内に設けられた選択回路により、前段の機能ブロックから入力されたデータ信号の処理を行わずそのまま通過（バイパス）させ、バイパス信号を後段の機能ブロックに出力するか、入力されたデータ信号を処理し、データ処理を施した後のテスト信号を後段の機能ブロックに出力するかを切替可能になっている。選択回路は、テスト制御回路でデコードされたテストモード信号に基づき、バイパス信号とテスト信号の何れかを選択して後段の機能ブロックに出力する。 In the display controller circuit of the present invention, the functional blocks provided to realize various functions are connected in a plurality of stages, in such a way that the output of the preceding functional block is input to the succeeding functional block. The selection circuit provided in the functional block passes the data signal input from the preceding functional block without processing (bypass) and outputs the bypass signal to the subsequent functional block, or the input data signal. It is possible to switch whether to output a test signal after processing and data processing to a subsequent functional block. The selection circuit selects either the bypass signal or the test signal based on the test mode signal decoded by the test control circuit, and outputs the selected signal to the subsequent functional block.
従って、任意に指定されたテスト対象の機能ブロックの機能のみを処理せずバイパスさせることにより、指定された特定機能のみをオフにするテストモードを実現できる。 Accordingly, a test mode for turning off only the specified specific function can be realized by bypassing without processing only the function of the function block to be arbitrarily specified.
或いは、指定されたテスト対象以外の機能ブロックにはバイパス信号を出力させ、テスト対象の機能ブロックにのみテスト信号を出力させてもよい。これにより、外部から入力されたデータ信号は、指定されたテスト対象以外の機能ブロックでは何も処理されずそのまま通過し、結果として指定されたテスト対象のブロックに外部入力信号を入力させることが可能になる。指定されたテスト対象の機能ブロックの後段のブロックにおいても、そのブロックでの入力信号はそのまま出力信号として通過するため、指定された機能ブロックのテスト信号を通常のモニタ出力端子からの出力信号として画像表示装置で確認することで、指定されたテスト対象の機能ブロックの単体評価が可能になる。 Alternatively, the bypass signal may be output to the functional block other than the designated test target, and the test signal may be output only to the functional block to be tested. This allows externally input data signals to pass through without being processed in functional blocks other than the specified test target, and to input external input signals to the specified test target block. become. Even in the subsequent block of the specified functional block to be tested, the input signal in that block passes directly as the output signal, so the test signal of the specified functional block is output as an output signal from the normal monitor output terminal. By confirming with the display device, it is possible to perform a single evaluation of the designated functional block to be tested.
或いは、テスト対象の機能ブロックとして二つ以上の機能ブロックを指定することもできる。このようにすれば、指定した複数の機能ブロックを組み合わせた複合評価が可能になる。 Alternatively, two or more functional blocks can be designated as the functional block to be tested. In this way, composite evaluation combining a plurality of designated functional blocks becomes possible.
また、上記第２の特徴の表示コントローラ回路によれば、テストモード設定で指定された対象機能ブロックは、その機能ブロックで処理されたテスト信号をそのままテスト用のモニタ出力端子から出力させることができる。このようにすれば、実使用状態における特定の機能ブロックの出力をモニタで確認できるようになる。モニタ出力選択回路が、各機能ブロックからの出力信号のうち何れかの出力信号をテスト制御回路でデコードされたテストモード信号に基づき選択し、テスト用のモニタ出力端子に出力する。 Further, according to the display controller circuit having the second feature, the target function block specified by the test mode setting can output the test signal processed by the function block as it is from the test monitor output terminal. . In this way, the output of a specific functional block in the actual use state can be confirmed on the monitor. The monitor output selection circuit selects one of the output signals from each functional block based on the test mode signal decoded by the test control circuit, and outputs the selected signal to the test monitor output terminal.
テストモード信号としては、ＬＶＤＳデータフォーマットにおける未使用のリザーブビットを利用することができる。上記第３乃至第６の何れかの特徴の表示コントローラ回路によれば、１クロックで転送できるビット数からＲＧＢデータ信号と同期信号（垂直同期信号ＶＳ、水平同期信号ＨＳ、有効データ期間信号ＤＥ）を引いた数だけ存在する未使用ビットをテストモード設定に使用できる。 As the test mode signal, an unused reserved bit in the LVDS data format can be used. According to the display controller circuit having any one of the third to sixth features, the RGB data signal and the synchronization signal (vertical synchronization signal VS, horizontal synchronization signal HS, effective data period signal DE) are calculated from the number of bits that can be transferred in one clock. As many unused bits as are subtracted can be used to set the test mode.
また、上記テストモードは、１クロックで転送されるリザーブビットのみを使用して、又は、単位ＬＶＤＳデータフォーマットを複数回数受けることにより得られるリザーブビット群を使用して、予め決められた所定のリザーブビットのシーケンスに従って設定される。テスト制御回路は、当該所定のシーケンスに識別番号が含まれているか否かを判別し、識別番号が含まれている場合に限り、テストモード設定を行うものとする。これにより、表示コントローラ回路に含まれる機能ブロックの数に応じて、テストモードをデコードするテスト制御回路の回路サイズを最適なサイズで設計できる。当該テストモード設定の保持は、シフトレジスタを用いることが望ましい。 In the test mode, only a reserved bit transferred by one clock is used, or a reserved bit group obtained by receiving a unit LVDS data format a plurality of times is used. Set according to the sequence of bits. The test control circuit determines whether or not the identification number is included in the predetermined sequence, and sets the test mode only when the identification number is included. Thus, the circuit size of the test control circuit for decoding the test mode can be designed with an optimum size according to the number of functional blocks included in the display controller circuit. It is desirable to use a shift register to hold the test mode setting.
また、上記第７又は第８の特徴の表示コントローラ回路によれば、有効データ期間信号ＤＥが無効データ（非表示データ）を示しているブランキング期間中の転送データをテストモード設定に利用することができ、特に、ＬＶＤＳデータにリザーブビットが含まれない場合にも利用可能である。ＬＶＤＳデータにリザーブビットが含まれる場合には、ブランキング期間中のＲＧＢデータ信号とリザーブビットの両方を利用してテストモード設定を行うことができる。これにより、ＬＶＤＳによる画像データ転送速度を落とすことなく、効率よくテストモード設定が行える。 According to the display controller circuit of the seventh or eighth feature, the transfer data during the blanking period in which the valid data period signal DE indicates invalid data (non-display data) is used for the test mode setting. In particular, the present invention can also be used when the reserve bit is not included in the LVDS data. When the reserve bit is included in the LVDS data, the test mode can be set using both the RGB data signal and the reserve bit during the blanking period. As a result, the test mode can be set efficiently without reducing the image data transfer rate by LVDS.
更に、上記第９の特徴の表示コントローラ回路によれば、テスト制御回路は、上記デコードされたテストモード設定を保持しておくか否かを選択可能な構成とすることができる。ブランキング期間中において、テストモード設定を変更する場合に限り、テストモード設定を保持し、テストモード設定を変更可能状態にすることができる。上記、テストモード設定を保持しておくか否かは、ＬＶＤＳによってテスト制御回路に送られるテストモード信号中に埋め込んでおけばよい。 Furthermore, according to the display controller circuit of the ninth feature, the test control circuit can be configured to select whether or not to hold the decoded test mode setting. Only when the test mode setting is changed during the blanking period, the test mode setting can be held and the test mode setting can be changed. Whether or not the test mode setting is held may be embedded in a test mode signal sent to the test control circuit by the LVDS.
また、上記第１０の特徴の表示コントローラ回路によれば、テスト制御回路は、上記機能ブロックのテストを、テスト制御回路によりデコードされたテストモード設定に基づき行うか、それとも、予め設定されている所定のデフォルト設定に基づき行うか、どちらか一方を切替可能な構成とすることができる。上記、テストモード設定の切替信号は、ＬＶＤＳによってテスト制御回路に送られるテストモード信号中に埋め込んでおけばよい。 According to the display controller circuit of the tenth feature, the test control circuit performs the test of the functional block based on the test mode setting decoded by the test control circuit, or a predetermined preset value. It is possible to adopt a configuration in which either one is switched based on the default setting. The test mode setting switching signal may be embedded in the test mode signal sent to the test control circuit by the LVDS.
従って、上記第１乃至第１０の特徴の表示コントローラ回路を搭載した画像表示装置は、テスト専用端子が不要なテストモード設定が可能であり、基板修正をすることなく、容易に、特定の機能ブロックの処理オフや、特定の機能ブロックへのデータ入力、特定の機能ブロックからのデータ出力といった機能ブロックの機能評価が可能となる。 Therefore, the image display device equipped with the display controller circuit having the first to tenth features can set a test mode that does not require a test-dedicated terminal, and can easily perform a specific function block without correcting the board. It is possible to perform functional evaluation of functional blocks such as processing off, data input to a specific functional block, and data output from a specific functional block.
特に、本発明の表示コントローラ回路を実装した製品基板で動作不具合品が生産された場合において、テストモード端子信号を引き出すといった基板修正をすることなく、外部から入力するＬＶＤＳデータ信号の未使用領域（リザーブビット、もしくはブランキング期間中データ）にテストモード信号を重畳させることにより、特定機能ブロックのみの機能オフ、特定機能ブロックの単体評価、或いは、複数の特定機能ブロックの複合評価等が可能となり、不良解析の容易化に貢献できる。 In particular, when a malfunctioning product is produced on a product board on which the display controller circuit of the present invention is mounted, an unused area of an LVDS data signal input from the outside (without correcting the board such as extracting a test mode terminal signal) ( By superimposing a test mode signal on the reserve bit or data during the blanking period), it is possible to turn off only a specific function block, evaluate a single specific function block, or combine multiple specific function blocks. Contributes to easier defect analysis.
尚、リザーブビットを利用する先行技術として上記特許文献３が、ブランキング期間を利用する先行技術として上記特許文献４が開示されている。特許文献３はシリアルインターフェース回路の組み込みを容易にする技術に関するもので、リザーブビットをコマンドとして、或いは転送データの補助情報（データ属性）として副次的に利用するものである。特許文献４はガンマ設定電圧、コントラスト設定電圧等の表示条件設定用のデータ信号をブランキング期間等の非有効期間中に盛り込んで転送するものである。本発明は、テスト用の端子数の削減、デバッグ容易化を目的とし、テスト用の専用端子を設けることなく、任意のテスト対象の機能ブロックを自由に設定可能とするために、テストモード信号をリザーブビット或いはブランキング期間中のＲＧＢデータ信号に重畳してエンコードするものであり、かつ当該テストモード信号のエンコード及びデコード法を提供するものである点で、上記特許文献３及び４とは異なる。 In addition, the said patent document 3 is disclosed as a prior art using a reserve bit, and the said patent document 4 is disclosed as a prior art using a blanking period. Patent Document 3 relates to a technique for facilitating the incorporation of a serial interface circuit, and uses a reserve bit as a command or as auxiliary information (data attribute) of transfer data as a secondary. Japanese Patent Application Laid-Open No. H10-228707 incorporates and transfers display condition setting data signals such as a gamma setting voltage and a contrast setting voltage during an ineffective period such as a blanking period. The present invention aims at reducing the number of test terminals and facilitating debugging, and in order to freely set a functional block to be tested without providing a dedicated test terminal, a test mode signal is provided. It differs from Patent Documents 3 and 4 in that it encodes by superimposing the RGB data signal during the reserve bit or blanking period, and provides a method for encoding and decoding the test mode signal.
〈第１実施形態〉
以下において、本発明に係る表示コントローラ回路の第１実施形態（以下、適宜「本表示コントローラ回路１」と称する）につき、図面を参照して説明する。図１は、本表示コントローラ回路１のブロック図である。本表示コントローラ回路１は、外部入力信号をＬＶＤＳで受けるＬＶＤＳレシーバ１０１と、テスト制御回路１０２と、各種画像表示に係る機能を実現するための処理を行う機能処理部１０３と、モニタ出力選択回路１０４を含んで構成されている。
<First Embodiment>
Hereinafter, a display controller circuit according to a first embodiment of the present invention (hereinafter, referred to as “the present display controller circuit 1” as appropriate) will be described with reference to the drawings. FIG. 1 is a block diagram of the display controller circuit 1. The display controller circuit 1 includes an LVDS receiver 101 that receives an external input signal by LVDS, a test control circuit 102, a function processing unit 103 that performs processing for realizing various image display functions, and a monitor output selection circuit 104. It is comprised including.
ＬＤＶＳレシーバ１０１は、外部入力信号をＬＤＶＳデータフォーマットで受け取り、ＲＧＢデータ信号と同期信号と未使用のリザーブビットからなる表示用信号、及び、クロック信号を取り出して、クロックをテスト制御回路１０２と機能処理部１０３に、リザーブビットをテスト制御回路１０２に出力する。ＲＧＢデータ信号と同期信号は各機能ブロックによる処理のため機能処理部１０３に出力される。 The LDVS receiver 101 receives an external input signal in an LDVS data format, takes out a display signal and a clock signal composed of an RGB data signal, a synchronization signal, and unused reserved bits, and performs a functional process on the clock and the test control circuit 102. The reserved bits are output to the test control circuit 102 to the unit 103. The RGB data signal and the synchronization signal are output to the function processing unit 103 for processing by each functional block.
ＬＶＤＳレシーバ１０１から出力されるＲＧＢ画像データ、および同期信号を１フレーム分図示したものを図２に示す。ＶＳは垂直同期信号、ＨＳは水平同期信号、ＤＥは有効データ期間信号、ＲＧＢは画像データ信号を示す。即ち、ＶＳはフレームの区切りを示す信号、ＨＳはラインの区切りを示す信号、ＤＥは画面に表示するデータであるかどうかを示す信号である。Ｄａｔａ１は表示画面１ライン目のデータ群、Ｄａｔａ２は表示画面２ライン目のデータ群、Ｄａｔａ ｐは表示画面ｐライン目のデータ群を示し、夫々、１ラインあたりの水平ピクセル数をｑとすると、ｑピクセル分のＲＧＢデータ信号が出力される。各ライン間にはＤＥが「Ｌ」である、表示しないデータを出力する期間としてのＨブランク期間が存在する。また各フレーム間にもＤＥが「Ｌ」である表示しないデータを出力する期間としてのＶブランク期間が存在する。例えば、高解像度のデジタルテレビ放送に用いられているフルＨＤ画面の場合、ｑ＝１９２０でｐ＝１０８０である。 FIG. 2 shows RGB image data output from the LVDS receiver 101 and one frame of the synchronization signal. VS is a vertical synchronizing signal, HS is a horizontal synchronizing signal, DE is a valid data period signal, and RGB is an image data signal. That is, VS is a signal indicating a frame delimiter, HS is a signal indicating a line delimiter, and DE is a signal indicating whether data is displayed on the screen. Data1 is a data group of the first line of the display screen, Data2 is a data group of the second line of the display screen, Datap is a data group of the pth line of the display screen, and the number of horizontal pixels per line is q. RGB data signals for q pixels are output. Between each line, there is an H blank period in which DE is “L” and a period for outputting data not to be displayed. Further, there is a V blank period as a period for outputting non-displayed data whose DE is “L” between the frames. For example, in the case of a full HD screen used for high resolution digital television broadcasting, q = 1920 and p = 1080.
テスト制御回路１０２は、ＬＶＤＳレシーバ１０１からの出力データのうちリザーブビットを１クロック以上受け取り、複数個のリザーブビットからなるテストモード信号をデコードし、各機能ブロック内に存在する選択回路１０５への選択信号１０６ａ〜１０６ｃとモニタ出力選択回路１０４へのモニタ出力選択信号１０７を出力する。 The test control circuit 102 receives at least one reserved bit of the output data from the LVDS receiver 101, decodes the test mode signal composed of a plurality of reserved bits, and selects the selection circuit 105 existing in each functional block. The signals 106 a to 106 c and the monitor output selection signal 107 to the monitor output selection circuit 104 are output.
機能処理部１０３には、複数の機能ブロックが複数段（例えば、ｎ段）、前段の機能ブロックの出力が後段の機能ブロックに入力される形で直列に接続され、個々の機能ブロックが夫々、所定の機能を実現するための処理を行いその処理結果を出力し、後段の機能ブロックの入力としている。尚、図１ではｎ個の機能ブロックのうち、外部入力信号が入力される最前段の機能ブロック１０８と、ｎ−１段目の機能ブロック１０９と、最後段の通常モニタ入力信号が出力されるｎ段目の機能ブロック１１０のみ図示され、他の機能ブロックの図示は割愛されている。 The function processing unit 103 is connected in series so that a plurality of function blocks have a plurality of stages (for example, n stages), and the output of the preceding function block is input to the succeeding function block. A process for realizing a predetermined function is performed, and a result of the process is output, which is used as an input to a subsequent function block. In FIG. 1, among the n functional blocks, the front-stage function block 108 to which an external input signal is input, the (n-1) -th stage function block 109, and the last-stage normal monitor input signal are output. Only the functional block 110 at the nth stage is shown, and the other functional blocks are not shown.
ここで、ｎ−１段目の機能ブロック１０９のみ機能ブロックの内部構成が示されているが、機能ブロック１０９は、当該機能を実現するためのデータ処理を行うロジック１１１と、選択回路１０５と、データを格納するためのレジスタ（フリップフロップ回路）１１２で構成され、選択回路１０５は、ロジック１１１でデータ処理が施されたデータ、或いは、データ処理がバイパスされた、機能ブロックに入力された被処理信号そのままのデータの何れかをテスト制御回路１０１からの選択信号１０６ｂに基づき選択し、フリップフロップ回路１１２を介して後段（ｎ段目）の機能ブロック１１０に出力する。他の機能ブロックの内部構成についても同様である。更に、各機能ブロックから出力された出力データ信号は、夫々、信号線１１３ａ〜１１３ｄを介してモニタ出力選択回路１０４にも入力される。 Here, only the functional block 109 in the (n-1) th stage shows the internal configuration of the functional block. The functional block 109 includes a logic 111 that performs data processing for realizing the function, a selection circuit 105, The selection circuit 105 includes a register (flip-flop circuit) 112 for storing data, and the selection circuit 105 receives data processed by the logic 111 or is processed by a function block that is bypassed. One of the data as it is is selected based on the selection signal 106 b from the test control circuit 101, and is output to the subsequent (n-th) functional block 110 via the flip-flop circuit 112. The same applies to the internal configuration of other functional blocks. Further, the output data signals output from the functional blocks are also input to the monitor output selection circuit 104 via signal lines 113a to 113d, respectively.
モニタ出力選択回路１０４は、テスト制御回路１０１からのモニタ出力選択信号１０７に基づき、各機能ブロックから選択回路１０５を介して出力されるデータ信号のうち何れか一つ、モニタ出力対象とする機能ブロックの出力信号を選択し、当該出力信号をテスト用のモニタ出力端子に出力する。 The monitor output selection circuit 104 is based on the monitor output selection signal 107 from the test control circuit 101, and any one of the data signals output from each functional block via the selection circuit 105 is a functional block to be monitored. Output signal is output to the monitor output terminal for testing.
より具体的に、図３に示す１０ビットＲＧＢのＬＶＤＳ入力データがＬＶＤＳレシーバ１０１に入力される場合を例として説明する。図３に示すＬＶＤＳ入力フォーマットでは、５チャンネルの転送レーン（ＤＩＮ＿Ｏ０、ＤＩＮ＿Ｏ１、ＤＩＮ＿Ｏ２、ＤＩＮ＿Ｏ３、ＤＩＮ＿Ｏ４）を持ち、１レーン１クロックあたり７ビットのデータを転送する。ＲＧＢ各１０ビットと同期信号（ＤＥＯ、ＶＳＯ、ＨＳＯ）３ビット、及び未使用のリザーブビット（Ｒｅｓ）２ビットの合計３５ビットが、ＣＬＯＣＫＩＮの１クロックでＬＶＤＳレシーバ１０１に入力される。 More specifically, a case where 10-bit RGB LVDS input data shown in FIG. 3 is input to the LVDS receiver 101 will be described as an example. The LVDS input format shown in FIG. 3 has 5 channel transfer lanes (DIN_O0, DIN_O1, DIN_O2, DIN_O3, DIN_O4), and transfers 7-bit data per lane per clock. A total of 35 bits including 10 bits for each of RGB, 3 bits for synchronization signals (DEO, VSO, HSO) and 2 bits for unused reserve bits (Res) are input to the LVDS receiver 101 with one clock of CLOCKIN.
ＬＶＤＳレシーバ１０１において、入力されたＬＶＤＳシリアルデータはパラレルデータに整形される。例として、図３に示すＤＩＮ＿Ｏ４レーンのデータ３０１は、図４に示すように、パラレルデータ４０１に変換されて、ＬＶＤＳレシーバ１０１から出力される。他のチャンネルに関しても同様にパラレルデータとして変換され、結果、ＬＶＤＳレシーバ１０１からはクロック出力ＲＣＬＫＯＵＴと３５ビットのパラレルデータが出力される。このうち、１０ビットＲＧＢデータ合計３０ビット（ＲＯ９〜ＲＯ０、ＧＯ９〜ＧＯ０、ＢＯ９〜ＢＯ０）と同期信号３ビット（ＶＳＯ、ＨＳＯ、ＤＥＯ）は最前段の機能ブロック１０８に、残りの未使用のリザーブビット２ビット（Ｒｅｓ）はテスト制御回路１０１に入力される。ＬＶＤＳレシーバから出力されたクロックＲＣＬＫＯＵＴは、機能ブロックとテスト制御回路に入力される。ＬＶＤＳレシーバから出力されたクロックは機能ブロック１０８において、表示コントローラ回路全体を動作させるシステムクロックに乗せ換えるほうが望ましい。 In the LVDS receiver 101, the input LVDS serial data is shaped into parallel data. As an example, the DIN_O4 lane data 301 shown in FIG. 3 is converted into parallel data 401 and output from the LVDS receiver 101 as shown in FIG. The other channels are similarly converted as parallel data. As a result, the LVDS receiver 101 outputs the clock output RCLKOUT and 35-bit parallel data. Of these, a total of 30 bits of 10-bit RGB data (RO9 to RO0, GO9 to GO0, BO9 to BO0) and 3 bits of synchronization signals (VSO, HSO, DEO) are stored in the remaining functional reserve 108. Bit 2 bits (Res) are input to the test control circuit 101. The clock RCLKOUT output from the LVDS receiver is input to the functional block and the test control circuit. It is preferable that the clock output from the LVDS receiver is replaced with a system clock for operating the entire display controller circuit in the function block 108.
図５にテスト制御回路１０２の構成例を示す。図５において、テスト制御回路１０２はテストモードデコード部１１４、テストモード設定レジスタ群（シフトレジスタ）１１５、及び入力クロックセレクタ１１６で構成されている。 FIG. 5 shows a configuration example of the test control circuit 102. In FIG. 5, the test control circuit 102 includes a test mode decoding unit 114, a test mode setting register group (shift register) 115, and an input clock selector 116.
本表示コントローラ回路１に入力されるデータが１０ビットＲＧＢの場合においては、テストモードデコード部１１４に入力されるリザーブビットは１クロックあたり２ビット（以降、Ｒｅｓ０及びＲｅｓ１と称する）である。テストモードデコード部１１４は、１クロックあたり２ビットのリザーブビットを１クロック以上受け取り、複数のリザーブビット群の中に埋め込まれたテストモード信号をデコードし、各機能ブロックの選択信号及びモニタ出力の選択信号を取り出して、夫々を、各機能ブロック内の選択回路１０５及びモニタ出力選択回路１０４に入力する。 When the data input to the display controller circuit 1 is 10-bit RGB, the reserve bits input to the test mode decoding unit 114 are 2 bits per clock (hereinafter referred to as Res0 and Res1). The test mode decoding unit 114 receives one or more reserve bits of 2 bits per clock, decodes a test mode signal embedded in a plurality of reserve bit groups, and selects a selection signal of each functional block and a monitor output The signals are extracted and input to the selection circuit 105 and the monitor output selection circuit 104 in each functional block.
ここで、テストモードデコード部１１４でデコードされるテストモード信号は、本表示コントローラ回路１が搭載する機能ブロックがｎ個の場合において、機能ブロックの選択信号としてｎビット、モニタ出力の選択信号としてｍビット、合計ｎ＋ｍビットである。ここでｍはｎを２進数で表現するのに必要なビット数であり、例えば、機能ブロック数ｎが７個（７ビット）であった場合は、ｍは３ビットである。テストモードデコード部１１４は、入力される複数のリザーブビットのシーケンスが予め設定されている所定の識別信号と一致した場合に、それに続いて入力されるｎ＋ｍビットのリザーブビットのシーケンスをテストモード信号として、当該テストモード信号をテストモード設定レジスタ群１１５に転送する。 Here, the test mode signal decoded by the test mode decoding unit 114 is n bits as a function block selection signal and m as a monitor output selection signal when the display controller circuit 1 has n function blocks. Bits, total n + m bits. Here, m is the number of bits necessary to represent n in binary. For example, when the number of functional blocks n is 7 (7 bits), m is 3 bits. When the sequence of a plurality of reserved bits input matches a predetermined identification signal set in advance, the test mode decoding unit 114 uses the sequence of n + m reserved bits input subsequently as a test mode signal. Then, the test mode signal is transferred to the test mode setting register group 115.
例えば、テストモードデコード部１１４において、リザーブビットＲｅｓ０，Ｒｅｓ１を４クロック分、８ビットのシーケンス（Ｒｅｓ０１，Ｒｅｓ１１，Ｒｅｓ０２，Ｒｅｓ１２，Ｒｅｓ０３，Ｒｅｓ１３，Ｒｅｓ０４，Ｒｅｓ１４）にし、それがテストモードデコード部５０１に設定されている識別信号（例えば、００００００１０）と一致すると、テスト制御回路１０２は、テストモードデコード部１１４から入力クロックセレクタ１１６へ１を出力させ、これに続いてテストモードデコード部１１４に入力されるリザーブビットを入力クロックＲＣＬＫのたち下がりで、ｎ＋ｍビット分、テストモード設定レジスタ群１１５に順次シフトさせることによりテストモード設定を保持する。 For example, in the test mode decoding unit 114, the reserve bits Res0 and Res1 are converted into an 8-bit sequence (Res0 1 , Res1 1 , Res0 2 , Res1 2 , Res0 3 , Res1 3 , Res0 4 , Res1 4 ) for 4 clocks, When it matches an identification signal (for example, 00000010) set in the test mode decoding unit 501, the test control circuit 102 causes the test mode decoding unit 114 to output 1 to the input clock selector 116, followed by the test. The test mode setting is held by sequentially shifting the reserved bits input to the mode decoding unit 114 to the test mode setting register group 115 by n + m bits as the input clock RCLK falls.
これにより、識別信号の後に続くｎ＋ｍビットで、データ信号の処理を行わずそのまま通過させ、バイパス信号を後段の機能ブロックに出力するか、データ信号を処理し、データ処理後の信号を後段の機能ブロックに出力するかを自由に設定できる。また、どの機能ブロックの出力データをモニタ出力とするかを自由に設定できる。 As a result, the n + m bits that follow the identification signal are passed through without processing the data signal, and the bypass signal is output to the subsequent functional block, or the data signal is processed, and the signal after the data processing is You can freely set whether to output to the block. In addition, it is possible to freely set which function block output data is used as the monitor output.
識別信号の後に続いてｎ＋ｍビット分テストモード信号が入力されると、テストモードデコード部１１４は、入力クロックセレクタ１１６に対して０を出力し、テストモード設定を固定する。テストモード設定レジスタ群１１５が図５のようにシフトレジスタで構成される場合、機能ブロック［ｎ］、機能ブロック［ｎ―１］、・・・、機能ブロック［１］の選択信号、続いてモニタ出力の選択信号という順でテストモード信号がデコードされることになる。尚、テストモードデコード部１１４は、ｎ＋ｍ＋１ビット以上１が入力され続けた場合に、識別信号一致判定が実行可能状態になるものとする。このようにすれば、テストモード信号が識別信号と偶然一致した際の誤動作を防ぐことができる。 When n + m bits of test mode signals are input following the identification signal, the test mode decoding unit 114 outputs 0 to the input clock selector 116 to fix the test mode setting. When the test mode setting register group 115 is composed of shift registers as shown in FIG. 5, the function block [n], the function block [n−1],..., The function block [1] selection signal, and then the monitor The test mode signals are decoded in the order of output selection signals. It is assumed that the test mode decoding unit 114 is ready to execute the identification signal match determination when 1 is continuously input for n + m + 1 bits or more. In this way, it is possible to prevent malfunction when the test mode signal coincides with the identification signal.
例えば、機能ブロック処理部に機能ブロックを２つ有する場合について具体的に説明すると、この場合、テスト制御回路１０２は、機能ブロックの選択回路への出力としては、前段の機能ブロック［１］用、後段の機能ブロック［２］用の２ビット（ｎ＝２）、モニタ出力選択回路への出力として後段の機能ブロックの出力か前段の機能ブロックの出力かの何れかを選択する１ビット（ｍ＝１）、合計３ビットの出力端子を備える。テストモードデコード部１１４において設定する識別信号を２ビットで１０とする。 For example, the case where the functional block processing unit has two functional blocks will be specifically described. In this case, the test control circuit 102 uses the function block [1] for the preceding stage as an output to the functional block selection circuit. 2 bits (n = 2) for the subsequent function block [2], 1 bit (m = 2) for selecting either the output of the succeeding function block or the output of the preceding function block as the output to the monitor output selection circuit 1) A total of 3-bit output terminals are provided. The identification signal set in the test mode decoding unit 114 is 10 in 2 bits.
リザーブビットのシーケンスとして、例えば、５クロックで１１１１１００１０１が入力されると、最初の４ビット（１１１１）で識別信号の一致を実施可能な状態になり、続いて入力される２ビット（１０）で識別信号と一致判定され、テストモードデコード部１１４は入力クロックセレクタ１１６に１を出力する。これによりクロックＲＣＬＫがテストモード設定レジスタ群１１５に供給され、識別信号に続く３ビット（０１０）がテストモード設定としてテストモード設定レジスタ群１１５に保持される。３ビットのテストモード信号がテストモード設定レジスタ群１１５に保持されると、テストモードデコード部１１４は、入力クロックセレクタ１１６に対して０を出力し、テストモード設定レジスタ群１１５へのクロック供給を止めることで、テストモード設定を固定する。 As a reserved bit sequence, for example, when 1111100101 is input at 5 clocks, the first 4 bits (1111) are ready to be matched with the identification signal, and subsequently input 2 bits (10) are identified. When the signal coincides with the signal, the test mode decoding unit 114 outputs 1 to the input clock selector 116. As a result, the clock RCLK is supplied to the test mode setting register group 115, and 3 bits (010) following the identification signal are held in the test mode setting register group 115 as the test mode setting. When the 3-bit test mode signal is held in the test mode setting register group 115, the test mode decoding unit 114 outputs 0 to the input clock selector 116 and stops supplying the clock to the test mode setting register group 115. In this way, the test mode setting is fixed.
その結果、機能ブロック［２］の選択回路には０、機能ブロック［１］の選択回路には１、モニタ出力選択回路には０が出力され、機能ブロック［１］のロジックは処理、機能ブロック［２］のロジックは通過（バイパス）、機能ブロック［１］の出力をモニタするテストモード設定になる。即ち、機能ブロック［１］にデータを入力し、機能ブロック［１］で処理されたデータをモニタ出力することにより、前段の機能ブロック［１］の単体評価ができる設定になる。更にテストモード設定を変更する場合は、リザーブビットのシーケンスとして、４ビット（ｎ＋ｍ＋１）以上１を入力した後、２ビットの（１０）でテストモードデコード部５０１に設定された識別信号と一致させ、それに続いて入力する３ビットにてテストモード設定の変更を行うことができる。 As a result, 0 is output to the selection circuit of the functional block [2], 1 is output to the selection circuit of the functional block [1], and 0 is output to the monitor output selection circuit. The logic of [2] passes (bypass) and becomes a test mode setting for monitoring the output of the function block [1]. That is, by inputting data to the function block [1] and outputting the data processed by the function block [1] to a monitor, the setting of the function block [1] in the previous stage can be evaluated. Further, when changing the test mode setting, 4 bits (n + m + 1) or more as 1 is input as a reserved bit sequence, and then it is matched with the identification signal set in the test mode decoding unit 501 by 2 bits (10). Subsequently, the test mode setting can be changed by inputting 3 bits.
以下に、具体的なテストモードの利用方法について、図１の構成図を参照しつつ説明する。 Hereinafter, a specific method of using the test mode will be described with reference to the configuration diagram of FIG.
〈１〉図５において、機能ブロックセレクト信号としてｎ−１段目のみ０、その他の機能ブロックセレクト信号として１を設定した場合、ｎ−１段目の機能ブロック１０９以外の機能ブロックには選択回路１０５に１が入力されるため通常のデータ処理がされるが、機能ブロック１０９には選択回路１０５に０が入力されるためデータ処理はされず、入力信号をそのまま通過させて機能ブロック１１０に出力する。これにより、機能ブロック１０９の機能のみがオフされた状態を築くことができる。 <1> In FIG. 5, when the function block select signal is set to 0 only at the (n−1) th stage, and 1 is set as the other function block select signal, the function block other than the function block 109 at the (n−1) th stage has a selection circuit. Since 1 is input to 105, normal data processing is performed. However, since 0 is input to the selection circuit 105 in the function block 109, data processing is not performed, and the input signal is directly passed and output to the function block 110. To do. Thereby, it is possible to build a state in which only the function of the function block 109 is turned off.
〈２〉図５において、機能ブロックセレクト信号としてｎ−１段目のみ１、その他の機能ブロックセレクト信号として０に設定した場合、ｎ−１段目の機能ブロック１０９以外の機能ブロックには選択回路１０５に０が入力されるためデータ処理はされず、入力信号はそのまま通過するが、機能ブロック１０９のみ選択回路１０５に１が入力されるためデータ処理がされる。これにより、機能ブロック１０９の機能のみがオンされた状態を築くことができる。またこの状態で、モニタ出力セレクト信号としてｎ−１段目の機能ブロック１０９を指定する値に設定した場合、モニタ出力選択回路は機能ブロック１０９の出力を選択する。その結果、外部入力データを指定された機能ブロックに入力し、当該機能ブロックで処理された結果をモニタ出力とすることで、機能ブロックの単体評価が可能となる。尚、機能ブロック１０９の出力データは、後段の機能ブロック１１０では何も処理されないので、通常モニタ出力としても出すことできる。 <2> In FIG. 5, when the function block select signal is set to 1 only at the (n-1) th stage and 0 is set as the other function block select signal, the function block other than the (n-1) th stage function block 109 has a selection circuit. Since 0 is input to 105, data processing is not performed and the input signal passes as it is. However, since only 1 is input to the selection circuit 105, data processing is performed. Thereby, it is possible to build a state in which only the function of the function block 109 is turned on. Further, in this state, when the monitor output select signal is set to a value that designates the (n-1) th stage function block 109, the monitor output selection circuit selects the output of the function block 109. As a result, the external input data is input to the designated functional block, and the result processed by the functional block is used as the monitor output, so that the functional block can be evaluated alone. Since the output data of the function block 109 is not processed in the subsequent function block 110, it can be output as a normal monitor output.
〈３〉図５において、機能ブロックセレクト信号としてｎ−１段目とｌ段目を１とし、その他の機能ブロックセレクト出力として０に設定した場合、ｎ−１段目とｌ段目の機能ブロックにのみ選択回路１０５に１が入力されるためデータ処理がされるが、他の機能ブロックには選択回路１０５に０が入力されるためデータ処理はされず、入力信号がそのまま通過する。これにより、ｎ−１段目とｌ段目の機能ブロックの機能のみがオンされた状態となり、機能ブロックの複合評価が可能となる。 <3> In FIG. 5, when the function block select signal is set to 1 at the (n-1) th stage and the 1st stage and 0 is set as the other function block select output, the function block at the (n-1) th stage and the 1st stage Since only 1 is input to the selection circuit 105, data processing is performed. However, since 0 is input to the selection circuit 105 in other functional blocks, data processing is not performed, and the input signal passes as it is. As a result, only the functions of the function blocks of the (n−1) th stage and the lth stage are turned on, and the composite evaluation of the functional blocks is possible.
尚、上記実施形態において、本表示コントローラ回路１に入力される画像データが１０ビットＲＧＢ信号の場合を例として説明したが、本表示コントローラ回路１は１０ビットＲＧＢ信号を受ける場合に制限されるものではない。例えば、８ビットＲＧＢデータを扱った場合でも、未使用のリザーブビットは存在するので、これをテスト制御回路に入力することで同等の機能を実現できる。 In the above embodiment, the case where the image data input to the display controller circuit 1 is a 10-bit RGB signal has been described as an example. However, the display controller circuit 1 is limited to receiving a 10-bit RGB signal. is not. For example, even when 8-bit RGB data is handled, there is an unused reserved bit, and an equivalent function can be realized by inputting this to the test control circuit.
〈第２実施形態〉
以下において、本発明に係る表示コントローラ回路の第２実施形態（以下、適宜「本表示コントローラ回路２」と称する）につき、図面を参照して説明する。本表示コントローラ回路２のブロック図は上述の第１実施形態と同様であり、図１に示されている。しかしながら、本表示コントローラ回路２は、ブランキング期間中、即ち図２の有効データ期間信号ＤＥが「Ｌ」の期間中に、ＲＧＢデータ信号を利用してテストモード設定を行うため、テスト制御回路１０２の内部構成が若干異なる。
Second Embodiment
Hereinafter, a second embodiment of the display controller circuit according to the present invention (hereinafter referred to as “the present display controller circuit 2” as appropriate) will be described with reference to the drawings. The block diagram of the display controller circuit 2 is the same as that of the first embodiment described above, and is shown in FIG. However, since the display controller circuit 2 performs the test mode setting using the RGB data signals during the blanking period, that is, during the period when the effective data period signal DE in FIG. 2 is “L”, the test control circuit 102 The internal structure is slightly different.
第２実施形態において、テスト制御回路１０２は、ＬＶＤＳレシーバ１０１からの出力データの全て、ＲＧＢデータ信号及び同期信号及びリザーブビット、合計１クロックあたり３５ビットを受け取ってテストモード信号をデコードし、各機能ブロック内に存在する選択回路１０５への選択信号１０６ａ〜１０６ｃとモニタ出力選択回路セレクタ１０４へのモニタ出力選択信号１０７を出力する。 In the second embodiment, the test control circuit 102 receives all of the output data from the LVDS receiver 101, the RGB data signal, the synchronization signal, and the reserve bit, a total of 35 bits per clock, and decodes the test mode signal. The selection signals 106 a to 106 c to the selection circuit 105 existing in the block and the monitor output selection signal 107 to the monitor output selection circuit selector 104 are output.
図６にテスト制御回路１０２の構成を示す。図６において、テスト制御回路１０２はテストモード設定レジスタ群１１５、及び入力クロックセレクタ１１６、及びセレクタ群１１７で構成されている。セレクタ群１１７は、第１実施形態におけるテストモードデコード部１１４に相当し、リザーブビットを除く３３ビットの表示用信号に基づきテストモードを設定する。リザーブビットＲｅｓ０，Ｒｅｓ１でテストモード設定を行うかどうかを選択する。 FIG. 6 shows the configuration of the test control circuit 102. In FIG. 6, the test control circuit 102 includes a test mode setting register group 115, an input clock selector 116, and a selector group 117. The selector group 117 corresponds to the test mode decoding unit 114 in the first embodiment, and sets a test mode based on a 33-bit display signal excluding reserved bits. Whether or not to set the test mode is selected by the reserve bits Res0 and Res1.
リザーブビットＲｅｓ０は入力クロックセレクタ１１６に選択信号として入力され、設定内容をテストモード設定レジスタ群１１５に保持するかどうかを選択する。Ｒｅｓ０が１の場合、クロックＲＣＬＫの立ち下がりで、セレクタ群１１７から入力される設定値をテストモード設定レジスタ群１１５に保持できる。Ｒｅｓ０が０の場合は、入力クロックセレクタ１１６によって入力されたクロックＲＣＬＫがマスクされるため、テストモード設定レジスタ群１１５への設定はできない。 The reserve bit Res0 is input as a selection signal to the input clock selector 116, and selects whether or not to hold the setting contents in the test mode setting register group 115. When Res0 is 1, the setting value input from the selector group 117 can be held in the test mode setting register group 115 at the falling edge of the clock RCLK. When Res0 is 0, the clock RCLK input by the input clock selector 116 is masked, and the setting to the test mode setting register group 115 cannot be performed.
これにより、ブランキング期間でない表示期間中のデータによりテストモード設定が変更されてしまう誤動作を避けることができ、意図的にテストモード設定を変更する場合のみ、ブランキング期間内で、Ｒｅｓ０を１に設定し、テストモード設定を変更可能状態にすることができる。或いは、ＬＶＤＳデータがリザーブビットを含まない場合には、入力クロックセレクタ１１６の選択信号として有効データ期間信号ＤＥの反転信号を接続すれば良い。 As a result, a malfunction in which the test mode setting is changed by data during a display period other than the blanking period can be avoided, and Res0 is set to 1 within the blanking period only when the test mode setting is intentionally changed. It is possible to set the test mode setting to be changeable. Alternatively, when the LVDS data does not include a reserve bit, an inverted signal of the valid data period signal DE may be connected as a selection signal of the input clock selector 116.
リザーブビットＲｅｓ１はセレクタ群１１７に選択信号として入力され、テストモード設定レジスタ群に入力されるテストモード設定を切替えることができる。Ｒｅｓ１が１の場合にはリザーブビットを除く３３ビットの表示用信号がテストモード設定レジスタ群１１５に入力され、Ｒｅｓ１が０の場合にはデフォルト設定（図６の構成例ではすべての機能ブロックがＯＮで、モニタ出力としては機能ブロック１の出力が選択される状態）が入力される。 The reserve bit Res1 is input as a selection signal to the selector group 117, and the test mode setting input to the test mode setting register group can be switched. When Res1 is 1, a 33-bit display signal excluding the reserve bit is input to the test mode setting register group 115. When Res1 is 0, the default setting is set (in the configuration example of FIG. 6, all the functional blocks are turned on). Thus, a state in which the output of the function block 1 is selected is input as the monitor output.
図６は、図３に示すＬＶＤＳ入力データフォーマットのうち、赤データ１０ビット（ＲＯ９〜ＲＯ０）、緑データ１０ビット（ＧＯ９〜ＧＯ０）、青データ５ビット（ＢＯ９〜ＢＯ５）、同期信号群ＶＳＯ、ＨＳＯ、ＤＥＯを機能ブロックセレクトとして、青データ５ビット（ＢＯ４〜ＢＯ０）をモニタ出力セレクトとして割り当てたテスト制御回路１０２の一実施例である。この構成のテスト制御回路は、最大２８個（ｎ＝２８，ｍ＝５）の機能ブロックを持つ表示コントローラ回路に適用できるが、搭載される機能ブロックの数が２８個を超える場合についても、複数のクロックで３５ビット以上のデータを入力することで対応可能である。尚、テスト制御回路１０２で設定された機能ブロックセレクト信号、およびモニタ出力セレクト信号が、機能ブロック内の選択回路及びモニタ出力選択回路に入力された後の動作については第１実施形態と同様であるため割愛する。 FIG. 6 shows red data 10 bits (RO9 to RO0), green data 10 bits (GO9 to GO0), blue data 5 bits (BO9 to BO5), synchronization signal group VSO, among the LVDS input data formats shown in FIG. This is an embodiment of the test control circuit 102 in which HSO and DEO are assigned as function block select and blue data 5 bits (BO4 to BO0) are assigned as monitor output select. The test control circuit having this configuration can be applied to a display controller circuit having a maximum of 28 (n = 28, m = 5) functional blocks. However, even when the number of mounted functional blocks exceeds 28, there are a plurality of test control circuits. This can be handled by inputting data of 35 bits or more with a clock of. The operation after the function block select signal and the monitor output select signal set by the test control circuit 102 are input to the selection circuit and the monitor output selection circuit in the function block is the same as in the first embodiment. I will omit it.
以上、上述の第１、第２実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。 The first and second embodiments described above are examples of the preferred embodiments of the present invention. The embodiment of the present invention is not limited to this, and various modifications can be made without departing from the gist of the present invention.
〈別実施形態〉
以下、本発明の別実施形態について説明する。
<Another embodiment>
Hereinafter, another embodiment of the present invention will be described.
〈１〉上述の第１実施形態において、テスト制御回路１０２によりデコードされたモニタ出力セレクト信号に基づいて、モニタ出力選択回路１０４がモニタ出力対象の機能ブロックを選択する構成を例示したが、モニタ出力選択回路１０４のない構成も可能である。テスト制御回路１０２は、当該モニタ出力対象の機能ブロックより後段の機能ブロックの機能ブロックセレクト信号として０を出力し、当該モニタ出力対象の機能ブロックより後段の機能ブロックの機能をオフとする設定とすれば、最後段の機能ブロックの出力を通常のモニタ出力とすることによって本発明の効果が得られる。
〈２〉上述の第１実施形態においても、第２実施形態と同様、リザーブビットを利用してテストモード設定をデフォルト設定との間で切り替えて使用する構成とすることができる。この場合、必要なリザーブビットは、機能ブロックの選択信号としてｎビット、モニタ出力の選択信号としてｍビット、デフォルト設定切替用の１ビット、合計ｎ＋ｍ＋１ビットであり、テストモードデコード部１１４は、ｎ＋ｍ＋２ビット以上１が入力され続けた場合に、識別信号一致判定が実行可能状態になるものとする。テスト制御回路１０２内のセレクト信号を出力するテストモード設定レジスタ群１１５の後段に図６のセレクタ群１１７と同様の、テストモード設定とデフォルト設定の何れかを選択するための選択回路群を配置し、テストモードデコード部１１４によりデコードされた切替用の選択信号を当該選択回路群に入力することにより、変更されたテストモード設定とデフォルト設定を切り替えて使用することができる。
〈３〉上述の第２実施形態は、表示用信号にリザーブビットが含まれない場合（例えば、ＲＧＢデータ信号を３レーンＬＶＤＳで転送する場合など）にも適用可能であり、ＲＧＢデータ信号及び同期信号に基づきテストモード信号をデコードし、テストモード設定を行うことができる。
〈４〉上述の第２実施形態では、リザーブビットを利用してテストモード設定をデフォルト設定との間で切り替えて使用する構成を例示したが、ＲＧＢデータ信号、或いは同期信号の何れか１ビットを利用しても良い。即ち、ブランキング期間中のＲＧＢデータ信号、或いは同期信号、及びリザーブビットの中から１ビットを適宜、必要に応じて選択し、テストモード設定の切替が可能な構成とすることができる。
〈５〉本発明に係る表示コントローラ回路において、機能処理部１０３には各機能ブロックがｎ段、直列に接続されている構成としたが、前段の機能ブロックが後段の複数の機能ブロックとスター型に接続されており、前段の機能ブロックの出力が複数の後段の機能ブロック群にパラレルに入力され、当該後段の機能ブロック群の出力が、夫々、更に後段の複数の機能ブロック群へパラレルに出力されるような場合、或いは、後段の機能ブロックが前段の機能ブロック群からの複数の入力を受けるような場合であっても、本発明のテストモード設定方法を適用可能である。本発明によれば、全ての機能ブロックの中から、任意に、一以上のテスト対象の機能ブロック、及び、モニタ対象の機能ブロックを選択することが可能になるので、機能ブロック間の接続形態に拘わらず、自由に任意の機能ブロックの評価ができる。
<1> In the first embodiment described above, the configuration in which the monitor output selection circuit 104 selects the function block to be monitored based on the monitor output select signal decoded by the test control circuit 102 is exemplified. A configuration without the selection circuit 104 is also possible. The test control circuit 102 is set to output 0 as a function block select signal of the function block subsequent to the monitor output target function block and turn off the function of the function block subsequent to the monitor output target function block. For example, the effect of the present invention can be obtained by setting the output of the last function block to the normal monitor output.
<2> Also in the first embodiment described above, similarly to the second embodiment, it is possible to use a configuration in which the test mode setting is switched between the default setting using the reserve bit. In this case, the necessary reserved bits are n bits as a function block selection signal, m bits as a monitor output selection signal, 1 bit for default setting switching, and a total of n + m + 1 bits. The test mode decoding unit 114 has n + m + 2 bits. When 1 is continuously input, it is assumed that the identification signal match determination can be performed. Similar to the selector group 117 in FIG. 6, a selection circuit group for selecting either the test mode setting or the default setting is arranged after the test mode setting register group 115 that outputs the select signal in the test control circuit 102. By inputting the selection signal for switching decoded by the test mode decoding unit 114 to the selection circuit group, the changed test mode setting and default setting can be switched and used.
<3> The second embodiment described above can also be applied when the display signal does not include a reserve bit (for example, when an RGB data signal is transferred by 3-lane LVDS). The test mode signal can be decoded based on the signal to set the test mode.
<4> In the above-described second embodiment, the configuration in which the test mode setting is switched between the default setting using the reserve bit is exemplified, but one bit of the RGB data signal or the synchronization signal is used. May be used. That is, it is possible to select one of the RGB data signal or the synchronization signal and the reserved bit during the blanking period as needed, and switch the test mode setting.
<5> In the display controller circuit according to the present invention, each functional block is connected to the functional processing unit 103 in series in n stages, but the preceding functional block includes a plurality of succeeding functional blocks and a star type. The output of the previous functional block is input in parallel to a plurality of subsequent functional block groups, and the output of the subsequent functional block group is output in parallel to a plurality of subsequent functional block groups, respectively. In such a case, the test mode setting method of the present invention can be applied even when the subsequent function block receives a plurality of inputs from the preceding function block group. According to the present invention, it is possible to arbitrarily select one or more functional blocks to be tested and functional blocks to be monitored from among all functional blocks. Regardless, any function block can be evaluated freely.
本発明は、画像表示用の表示コントローラ回路に利用可能であり、不良解析が容易な画像表示装置に利用可能である。 The present invention can be used for a display controller circuit for image display, and can be used for an image display device that can easily analyze defects.
１，２： 本発明に係る表示コントローラ回路
１０１： ＬＶＤＳレシーバ
１０２： テスト制御回路
１０３： 機能処理部
１０４： モニタ出力選択回路
１０５： 選択回路
１０６ａ〜１０６ｃ： 選択信号
１０７： モニタ出力選択信号
１０８〜１１０： 機能ブロック
１１１： ロジック回路
１１２： レジスタ（フリップフロップ回路）
１１３ａ〜１１３ｄ： 出力信号
１１４： テストモードデコード部
１１５： テストモード設定レジスタ群
１１６： 入力クロックセレクタ
１１７： セレクタ群
３０１： ＬＶＤＳレシーバにて、ＬＶＤＳ１レーンにおいて１クロックで入力されるデータ
４０１： ＬＶＤＳレシーバにて、ＬＶＤＳ１レーンにおいて１クロックで出力されるデータ
ＤＥ，ＤＥＯ： 有効データ期間信号
ＨＳ，ＨＳＯ： 水平同期信号
ＶＳ，ＶＳＯ： 垂直同期信号
1, 2: Display controller circuit 101 according to the present invention: LVDS receiver 102: Test control circuit 103: Function processing unit 104: Monitor output selection circuit 105: Selection circuits 106a to 106c: Selection signal 107: Monitor output selection signals 108 to 110 : Functional block 111: Logic circuit 112: Register (flip-flop circuit)
113a to 113d: Output signal 114: Test mode decoding unit 115: Test mode setting register group 116: Input clock selector 117: Selector group 301: Data input at one clock in the LVDS1 lane at the LVDS receiver 401: To the LVDS receiver Data DE, DEO output in one clock in the LVDS 1 lane: Valid data period signals HS, HSO: Horizontal synchronization signals VS, VSO: Vertical synchronization signals
Claims (11)
所定の前記機能ブロックのテストを行うため、
外部入力信号をＬＶＤＳで受け取り、ＲＧＢデータ信号と同期信号とを含む表示用信号に変換するＬＶＤＳレシーバ回路と、
前記表示用信号からその中に埋め込まれているテストモード信号をデコードし、一以上のテスト対象の前記機能ブロックを選択するテスト制御回路と、
各前記機能ブロックに設けられた、前記機能ブロックに入力された被処理信号に対し前記機能ブロックによる処理を行わずにバイパスしたバイパス信号と当該処理を施した後のテスト信号との何れかを選択して出力する選択回路と、を備え、
前記テストモード信号に基づきテストモード設定が変更され、
前記テストモード設定に基づき前記機能ブロック毎に前記バイパス信号と前記テスト信号との何れかの出力が選択可能に構成されていることを特徴とする表示コントローラ回路。 In a display controller circuit in which a plurality of functional blocks for realizing various functions related to image display are connected, and an output signal of the previous functional block is input to the subsequent functional block.
To test a given functional block,
An LVDS receiver circuit that receives an external input signal by LVDS and converts it into a display signal including an RGB data signal and a synchronization signal;
A test control circuit that decodes a test mode signal embedded in the display signal and selects one or more functional blocks to be tested;
Select either the bypass signal that is provided in each functional block and bypasses the processed signal input to the functional block without performing the processing by the functional block, and the test signal after the processing is performed. And a selection circuit for outputting,
The test mode setting is changed based on the test mode signal,
A display controller circuit, wherein the output of either the bypass signal or the test signal can be selected for each functional block based on the test mode setting.
前記テスト制御回路は、前記テストモード信号をデコードして、一のモニタ出力対象の前記機能ブロックを選択することにより、
前記テストモード設定に基づきモニタ出力対象の機能ブロックが選択可能に構成されていることを特徴とする請求項１に記載の表示コントローラ回路。 A monitor output selection circuit that selects the function block to be monitored is provided.
The test control circuit decodes the test mode signal and selects the functional block that is one monitor output target,
The display controller circuit according to claim 1, wherein a function block to be monitored is selectable based on the test mode setting.
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