JP2010123717A

JP2010123717A - Semiconductor light emitting element and method for manufacturing it

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Publication number: JP2010123717A
Application number: JP2008295359A
Authority: JP
Inventors: Akira Iwayama; 章岩山; Tatsuma Saito; 竜舞斎藤
Original assignee: Stanley Electric Co Ltd
Current assignee: Stanley Electric Co Ltd
Priority date: 2008-11-19
Filing date: 2008-11-19
Publication date: 2010-06-03
Anticipated expiration: 2028-11-19
Also published as: JP5286045B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor light emitting element which sufficiently improves light extraction efficiency by ensuring sufficient emission area, and preventing leak of light, and also to provide a method for manufacturing it. <P>SOLUTION: The semiconductor light emitting element has: a first semiconductor layer; a second semiconductor layer; an active layer; a first electrode on the second semiconductor layer; an insulating film which covers the second semiconductor layer, the active layer, and first electrode; an second electrode which covers the side surface of the first semiconductor layer, and a part of the insulating film; a first connection electrode with a thickness thicker than a total thickness of the insulating film and the second electrode; a second connection electrode which is connected to the second electrode and is formed so as to surround and be separated from the first connection electrode; and a first filling layer with which a gap between the first connection electrode and the second connection electrode is filled. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体発光素子及び半導体発光素子の製造方法に関し、特に成長層から成長用基板が除去された構造を有する半導体発光素子及び半導体発光素子の製造方法に関する。 The present invention relates to a semiconductor light emitting device and a method for manufacturing the semiconductor light emitting device, and more particularly to a semiconductor light emitting device having a structure in which a growth substrate is removed from a growth layer and a method for manufacturing the semiconductor light emitting device.

発光ダイオード（以下、ＬＥＤと称する）は、主に自動車のテールランプ、各種表示機器及び携帯電話等のモバイル機器のバックライト等に用いられている。今後、自動車のヘッドライト、液晶ディスプレイのバックライト、一般照明等への需要が大幅に伸びることが予想される。現状のＬＥＤの発光効率は５０lm/W（ルーメン／ワット）前後であるが、バックライトや照明等に利用するには１００lm/W以上の発光効率が必要とされる。ＬＥＤの発光効率は、発光層における発光時の内部量子効率と、その光を外部に取り出すための効率（光取り出し効率）との積によって決まる。これまでに、内部量子効率は８０％以上にまで改善されているが、光取り出し効率については改善の余地がある。 Light emitting diodes (hereinafter referred to as LEDs) are mainly used for tail lamps of automobiles, various display devices, and backlights of mobile devices such as mobile phones. In the future, demand for automobile headlights, liquid crystal display backlights, general lighting, etc. is expected to increase significantly. The luminous efficiency of current LEDs is around 50 lm / W (lumen / watt), but a luminous efficiency of 100 lm / W or more is required for use in backlights and lighting. The luminous efficiency of the LED is determined by the product of the internal quantum efficiency during light emission in the light emitting layer and the efficiency for extracting the light to the outside (light extraction efficiency). So far, the internal quantum efficiency has been improved to 80% or more, but there is room for improvement in light extraction efficiency.

光取り出し効率の向上のための技術としては、半導体発光素子の光放射面に凹凸加工を施すことが知られている。光放射面に凹凸加工を施すことにより、半導体発光素子と封止樹脂との界面において全反射される光を減ずることができるので、光取り出し効率が向上する。 As a technique for improving the light extraction efficiency, it is known to perform uneven processing on the light emitting surface of the semiconductor light emitting device. By performing uneven processing on the light emitting surface, the light totally reflected at the interface between the semiconductor light emitting element and the sealing resin can be reduced, so that the light extraction efficiency is improved.

このような凹凸形状の形成方法としては、従来から以下のような形成方法が知られている。先ず、成長用基板上に成長した成長層上に、導電性支持体が貼り合わされる。ここで、成長用基板とは、半導体発光素子を構成する各半導体層を成長させるために用いられる基板のことである。続いて、レーザリフトオフ（Laser Lift Off：ＬＬＯ）法等の公知の技術により、成長用基板が成長層から剥離される。更に、当該剥離により表出した成長層の最表面に、ＫＯＨ等のアルカリ溶液を用いたウェットエッチングを施すことにより、成長層の結晶構造に由来した錐形状の凸部が形成される。 As a method for forming such an uneven shape, the following forming methods are conventionally known. First, a conductive support is bonded onto the growth layer grown on the growth substrate. Here, the growth substrate is a substrate used for growing each semiconductor layer constituting the semiconductor light emitting element. Subsequently, the growth substrate is separated from the growth layer by a known technique such as a laser lift-off (LLO) method. Further, by performing wet etching using an alkaline solution such as KOH on the outermost surface of the growth layer exposed by the peeling, cone-shaped convex portions derived from the crystal structure of the growth layer are formed.

上述した凹凸形状を形成する技術を用いた場合に、成長層に接続させる２つの電極（ｐ電極及びｎ電極）の形成位置としては、以下のような２種類の電極形成位置が従来から知られている。かかる電極形成位置の違いにより、半導体発光素子の構造が２つの種類に分類される。 The following two types of electrode formation positions are conventionally known as the formation positions of the two electrodes (p electrode and n electrode) to be connected to the growth layer when the above-described technology for forming an uneven shape is used. ing. Depending on the difference in electrode formation position, the structure of the semiconductor light emitting element is classified into two types.

先ず、第１の半導体発光素子の構造としては、ｐ電極が導電性支持体と成長層を構成するｐ型半導体層との間に挟まれ、ｎ電極が成長層の最表出面であるｎ型半導体層上に位置するものが知られている。以下、このような電極形成構造を用いた半導体発光素子を上下電極構造タイプと称する。このような上下電極構造タイプの半導体発光素子は、例えば、特許文献１及び非特許文献１に記載されている。 First, as the structure of the first semiconductor light emitting device, the p-type electrode is sandwiched between the conductive support and the p-type semiconductor layer constituting the growth layer, and the n-type electrode is the most exposed surface of the growth layer. Those located on the semiconductor layer are known. Hereinafter, a semiconductor light emitting device using such an electrode formation structure is referred to as an upper and lower electrode structure type. Such upper and lower electrode structure type semiconductor light emitting devices are described in, for example, Patent Document 1 and Non-Patent Document 1.

次に、第２の半導体発光素子の構造としては、ｐ電極及びｎ電極の両電極が成長層と支持体との間に位置（すなわち、両電極が成長層に対して同一面側に位置）するものが知られている。このような構造を形成するためには、成長層の一部の領域にｐ型半導体層側からエッチング処理が施されることによってｎ型半導体層が露出され、当該露出したｎ型半導体層上にｎ電極が形成されることが必要になる。また、当該エッチング処理が施されていない領域にはｐ電極が形成される。これにより、ｐ電極及びｎ電極の両電極が成長層に対して同一面側に形成されることになる。以下、このような電極形成構造を用いた半導体発光素子をフリップチップ構造タイプと称する。このようなフリップチップ構造タイプの半導体発光素子は、例えば、非特許文献２に記載されている。 Next, as the structure of the second semiconductor light emitting device, both the p-electrode and the n-electrode are positioned between the growth layer and the support (that is, both electrodes are positioned on the same plane side with respect to the growth layer). What to do is known. In order to form such a structure, an n-type semiconductor layer is exposed by performing an etching process on a part of the growth layer from the p-type semiconductor layer side, and the exposed n-type semiconductor layer is formed on the exposed n-type semiconductor layer. It is necessary to form an n-electrode. A p-electrode is formed in a region where the etching process is not performed. Thereby, both the p-electrode and the n-electrode are formed on the same plane side with respect to the growth layer. Hereinafter, a semiconductor light emitting device using such an electrode formation structure is referred to as a flip chip structure type. Such a flip-chip structure type semiconductor light emitting element is described in Non-Patent Document 2, for example.

上下電極構造タイプの半導体発光素子において、光放射面はｎ電極が形成された成長層の露出面になる。従って、上下電極構造タイプの半導体発光素子においては、光放出面にｎ電極が形成されていることによって光の放出が妨げられ、半導体発光素子の光取り出し効率の十分な向上を図ることができない場合がある。 In the upper and lower electrode type semiconductor light emitting device, the light emitting surface is an exposed surface of the growth layer on which the n electrode is formed. Accordingly, in the case of a semiconductor light emitting device of the upper and lower electrode structure type, when the n electrode is formed on the light emitting surface, the light emission is hindered and the light extraction efficiency of the semiconductor light emitting device cannot be sufficiently improved. There is.

一方、フリップチップ構造タイプの半導体発光素子において、光放出面はｐ電極及びｎ電極が形成された面に対向した成長層の露出面になる。従って、上下構造タイプの半導体発光素子のように、ｎ電極による光の放出が妨げられるようなことは無い。しかしながら、成長層の一部にエッチング処理が施されることによってｎ型半導体層が露出するので、ｐ型半導体層とｎ型半導体層とに挟まれた活性層（発光層）の面積が減少することになる。かかる活性層の面積減少により、フリップチップ構造タイプの半導体発光素子においても、半導体発光素子の光取り出し効率の十分な向上を図ることができない場合がある。
特開２００７−１６５４０９Ｔ．フジイ（T.Fujii），Ｙ．ギャオ（Y. Gao），Ｒ．シャーマ（R. Sharma），Ｅ．Ｌ．フ（E. L. Hu），Ｓ．Ｐ．デンバーズ（S. P. DenBaars），Ｓ．ナカムラ（S. Nakamura），「表面粗しによるGaN系の発光ダイオードの抽出効率の増加（Increase in the extraction efficiency of GaN-based light-emitting diodes via surface roughening）」，アプライ・フィズ・レター（Appl. Phys. Lett），第８４版，２００４年，ｐ．８５５−８５７Ｍ．ジョージ・クラフォード（M. George Craford），「固体照明用の光出力ＬＥＤの状況、動向、課題（High Power LEDs for Solid State Lighting: Status, Trends, and Challenges）」，プロシーディング・オブ・ファースト・インターナショナル・カンファレンス・オン・ホワイト・エルイーディーズ・アンド・ソリッド・ステイト（Proceeding of First international Conference on White LEDs and Solid State Lighting），２００７年，ｐ．５−９ On the other hand, in the flip-chip structure type semiconductor light emitting device, the light emission surface is an exposed surface of the growth layer facing the surface on which the p electrode and the n electrode are formed. Therefore, unlike the upper and lower structure type semiconductor light emitting device, the emission of light by the n electrode is not hindered. However, since the n-type semiconductor layer is exposed by etching a part of the growth layer, the area of the active layer (light emitting layer) sandwiched between the p-type semiconductor layer and the n-type semiconductor layer is reduced. It will be. Due to the decrease in the area of the active layer, there is a case where the light extraction efficiency of the semiconductor light emitting device cannot be sufficiently improved even in the flip chip structure type semiconductor light emitting device.
JP2007-165409A T. T. T. Fujii, Y.J. Y. Gao, R.A. R. Sharma, E .; L. EL Hu, S.H. P. Denvers, SP. Nakamura, “Increase in the extraction efficiency of GaN-based light-emitting diodes via surface roughening”, Apply Fizz Letter (Appl. Phys. Lett), 84th edition, 2004, p. 855-857 M.M. M. George Craford, “High Power LEDs for Solid State Lighting: Status, Trends, and Challenges”, Proceedings of First International Conference on White LEDs and Solid State Lighting, 2007, p. 5-9

本発明は、以上の如き事情に鑑みてなされたものであり、十分な発光面積を確保するとともに光の漏れを防止し、光取り出し効率を十分に向上させることができる半導体発光素子及びその製造方法を提供することを目的とする。 The present invention has been made in view of the circumstances as described above, and a semiconductor light emitting device capable of ensuring a sufficient light emitting area, preventing light leakage, and sufficiently improving light extraction efficiency, and a method for manufacturing the same. The purpose is to provide.

上述した課題を解決するために、本発明の半導体発光素子は、
第１の導電型を有する第１半導体層と、第２の導電型を有する第２半導体層と、第１半導体層と第２半導体層との間に形成された活性層と、活性層に対向し、第２半導体層上に形成された第１の電極と、第２半導体層、活性層及び第１の電極を覆い、第１の電極の一部を露出させる開口部を備える絶縁膜と、第１半導体層の側面及び絶縁膜の一部を覆う第２の電極と、開口部を充填し、絶縁膜と第２の電極との合計膜厚よりも厚い膜厚を備える第１の接続電極と、第２の電極に接続され、第１の接続電極を囲み且つ第１の接続電極と離間して形成された第２の接続電極と、第１の接続電極及び第２の接続電極間の空隙を充填する絶縁性の充填層と、を有することを特徴とする。 In order to solve the above-described problems, the semiconductor light-emitting device of the present invention is
A first semiconductor layer having a first conductivity type, a second semiconductor layer having a second conductivity type, an active layer formed between the first semiconductor layer and the second semiconductor layer, and facing the active layer A first electrode formed on the second semiconductor layer; an insulating film that covers the second semiconductor layer, the active layer, and the first electrode; and an opening that exposes a portion of the first electrode; A second electrode that covers a side surface of the first semiconductor layer and a part of the insulating film, and a first connection electrode that fills the opening and has a thickness larger than the total thickness of the insulating film and the second electrode A second connection electrode connected to the second electrode, surrounding the first connection electrode and spaced apart from the first connection electrode, and between the first connection electrode and the second connection electrode And an insulating filling layer that fills the gap.

また、上述した課題を解決するために、本発明の半導体発光素子の製造方法は、成長用基板の表面上に第１の導電型を有する第１半導体層、活性層及び第２の導電型を有する第２半導体層を順次積層して積層構造体を形成する成長工程と、第２半導体層上に第１の電極を形成する第１電極形成工程と、第１の電極の周辺領域に２半導体層及び活性層を貫通する第１の分離溝を形成する第１分離溝形成工程と、第１の電極及び第１分離溝の側面を覆う絶縁膜を形成する絶縁膜形成工程と、第１の分離溝の底面に第１半導体層を貫通する第２の分離溝を形成する第２分離溝形成工程と、絶縁膜の一部及び第２分離溝の側面を覆う第２の電極を形成する第２電極形成工程と、第１の電極に接続された第１の接続電極と、第２の電極に接続され、第１の接続電極と離間し且つ第１の接続電極の周囲を囲む第２の接続電極と、を形成する接続電極形成工程と、第１の接続電極と第２の接続電極との間の空隙を充填する絶縁性の第１の充填層と、第２の接続電極の周囲の空隙を充填する絶縁性の第２の充填層と、を形成する充填層形成工程と、成長用基板を第１半導体層から剥離して第１半導体層を表出させる剥離工程と、を有することを特徴とする。 In order to solve the above-described problems, a method for manufacturing a semiconductor light-emitting device according to the present invention includes a first semiconductor layer having a first conductivity type, an active layer, and a second conductivity type on a surface of a growth substrate. A growth step of sequentially stacking second semiconductor layers having a stacked structure, a first electrode formation step of forming a first electrode on the second semiconductor layer, and two semiconductors in a peripheral region of the first electrode A first separation groove forming step of forming a first separation groove penetrating the layer and the active layer, an insulating film forming step of forming an insulating film covering the side surfaces of the first electrode and the first separation groove, A second separation groove forming step of forming a second separation groove penetrating the first semiconductor layer on a bottom surface of the separation groove; and a second electrode for forming a second electrode that covers a part of the insulating film and a side surface of the second separation groove. A two-electrode forming step, a first connection electrode connected to the first electrode, and a second electrode connected to the first electrode; A connection electrode forming step of forming a second connection electrode spaced apart from the connection electrode and surrounding the periphery of the first connection electrode, and filling a gap between the first connection electrode and the second connection electrode A filling layer forming step of forming an insulating first filling layer and an insulating second filling layer filling a gap around the second connection electrode; and a growth substrate from the first semiconductor layer. A peeling step of peeling and exposing the first semiconductor layer.

本発明の半導体発光素子は、第１半導体層と、第２半導体層と、活性層と、第２半導体層上に形成された第１の電極と、第２半導体層、活性層及び第１の電極を覆い、第１の電極の一部を露出させる開口部を備える絶縁膜と、第１半導体層の側面及び絶縁膜の一部を覆う第２の電極と、開口部を充填し、絶縁膜と第２の電極との合計膜厚よりも厚い膜厚を備える第１の接続電極と、第２の電極に接続され、第１の接続電極を囲み且つ第１の接続電極と離間して形成された第２の接続電極と、第１の接続電極及び第２の接続電極間の空隙を充填する第１の充填層と、を有する構造である。 The semiconductor light emitting device of the present invention includes a first semiconductor layer, a second semiconductor layer, an active layer, a first electrode formed on the second semiconductor layer, a second semiconductor layer, an active layer, and a first layer. An insulating film having an opening that covers the electrode and exposes a part of the first electrode; a second electrode that covers a side surface of the first semiconductor layer and a part of the insulating film; A first connection electrode having a thickness greater than the total thickness of the first electrode and the second electrode; and connected to the second electrode, surrounding the first connection electrode and spaced apart from the first connection electrode And a first filling layer filling a gap between the first connection electrode and the second connection electrode.

上述した構成からなる本発明の半導体発光素子は、第１半導体層の側面に第２の電極が接続され、第１及び第２の電極の各々に接続された第１及び第２の接続電極が半導体発光素子の光放出面の逆側に位置している。このような構成によって、従来のような光放出面に電極を構成する必要もなく、またエッチングによって活性層を削る必要もない。従って、本発明の半導体発光素子は、従来から知れている半導体発光素子よりも発光面積を十分に確保して光取り出し効率を向上させることができる。 In the semiconductor light emitting device of the present invention having the above-described configuration, the second electrode is connected to the side surface of the first semiconductor layer, and the first and second connection electrodes connected to the first and second electrodes respectively. It is located on the opposite side of the light emitting surface of the semiconductor light emitting device. With such a configuration, it is not necessary to form an electrode on the light emission surface as in the prior art, and it is not necessary to etch the active layer by etching. Therefore, the semiconductor light emitting device of the present invention can secure a sufficient light emitting area and improve light extraction efficiency as compared with conventionally known semiconductor light emitting devices.

また、上述した構成である本発明の半導体発光素子は、従来のような支持体を有することなく、従来よりも薄い構造である。すなわち、本発明の半導体発光素子は、素子サイズの小型化への対応が容易に実現することができる。更に、本発明の半導体発光素子は、接続電極間に充填層が埋め込まれているので十分な強度を確保することができる。また、接続電極間に充填層が埋め込まれることにより、半導体発光素子の実装時のハンドリング性を向上させることもできる。 In addition, the semiconductor light emitting device of the present invention having the above-described configuration has a thinner structure than the conventional one without having a conventional support. That is, the semiconductor light emitting device of the present invention can easily realize the reduction in device size. Furthermore, the semiconductor light emitting device of the present invention can ensure sufficient strength because the filling layer is embedded between the connection electrodes. In addition, since the filling layer is embedded between the connection electrodes, the handling property at the time of mounting the semiconductor light emitting element can be improved.

BEST MODE FOR CARRYING OUT THE INVENTION

以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

先ず、図１（ａ）、（ｂ）を参照しつつ、本発明の実施例である半導体発光素子の構造について説明する。図１（ａ）は、本発明の実施例である半導体発光素子１０の断面図である。また、図１（ｂ）は、本発明の実施例である半導体発光素子１０の平面図である。更に、図１（ｂ）に示された一点鎖線の両方向矢印によって示された領域の各々は、図１（ａ）に示された同一符号の構成部分の形成領域を示している。 First, the structure of a semiconductor light emitting device that is an embodiment of the present invention will be described with reference to FIGS. FIG. 1A is a cross-sectional view of a semiconductor light emitting device 10 which is an embodiment of the present invention. FIG. 1B is a plan view of a semiconductor light emitting device 10 which is an embodiment of the present invention. Further, each of the regions indicated by the one-dot chain double arrows shown in FIG. 1 (b) indicates the formation region of the component having the same reference numeral shown in FIG. 1 (a).

図１（ａ）に示されているように、本実施例における半導体発光素子１０は、成長層１１、ｐ電極１２、絶縁膜１３、ｎ電極１４、第１のメッキ電極１５ａ、第２のメッキ電極１５ｂ、第１の充填層１６ａ及び第２の充填層（被覆層）１６ｂから構成されている。また、成長層１１は、ｎ型半導体層１７、活性層１８及びｐ型半導体層１９から構成されている。更に、ｎ型半導体層１７の表面上には、アルカリ溶液を用いたウェットエッチングにより、成長層１１の結晶構造に由来する複数の突起２０が形成されている。図１（ｂ）に示されているように、半導体発光素子１０は、一辺が約１５０μｍ（マイクロメール）の正方形である。なお、第１のメッキ電極１５ａと第２のメッキ電極１５ｂとは同一の部材であるため、いずれかを区別しない場合には、単にメッキ電極１５と称する。また、第１の充填層１６ａと第２の充填層１６ｂも同一部材であるため、いずれかを区別しない場合には、単に充填層１６と称する。以下において、各構成部分について詳述する。 As shown in FIG. 1A, the semiconductor light emitting device 10 in this example includes a growth layer 11, a p electrode 12, an insulating film 13, an n electrode 14, a first plating electrode 15a, and a second plating. The electrode 15b is composed of a first filling layer 16a and a second filling layer (covering layer) 16b. The growth layer 11 includes an n-type semiconductor layer 17, an active layer 18, and a p-type semiconductor layer 19. Further, a plurality of protrusions 20 derived from the crystal structure of the growth layer 11 are formed on the surface of the n-type semiconductor layer 17 by wet etching using an alkaline solution. As shown in FIG. 1B, the semiconductor light emitting element 10 is a square having a side of about 150 μm (micromail). In addition, since the 1st plating electrode 15a and the 2nd plating electrode 15b are the same members, when not distinguishing either, they are only called the plating electrode 15. FIG. Moreover, since the 1st filling layer 16a and the 2nd filling layer 16b are also the same members, when not distinguishing either, it is only called the filling layer 16. FIG. Hereinafter, each component will be described in detail.

成長層１１は、ｎ型半導体層１７及びｐ型半導体層１９によって活性層１８が挟まれた構造を有している。すなわち、成長層１１は、後述する成長用基板上にｎ型半導体層１７、活性層及びｐ型半導体層１９が、この順に積層されることによって形成された積層構造を有している。ｎ型半導体層１７、活性層１８及びｐ型半導体層１９の側面は、半導体発光素子１０の底面（すなわち、突起２０が形成された面に対向した面）から約７０度傾斜した面である。なお、図１（ａ）においては、光放出面を図面の上方に位置させたので、ｎ型半導体層１７が最上層に位置している。例えば、成長層１１の膜厚は、約６μｍである。また、成長層１１の材料は、例えば、Al_xIn_yGa_zN（0≦x≦1、0≦y≦１、0≦z≦1、x+y+z=１）である。ｎ型半導体層１７は、例えばシリコンがドープされたｎ型ＧａＮ層によって構成されている。活性層１８は、例えば、InGaN/GaNからなる多重量子井戸構造を有している。ｐ型半導体層１９は、例えば、マグネシウムがドープされたｐ型ＧａＮ層によって構成される。 The growth layer 11 has a structure in which an active layer 18 is sandwiched between an n-type semiconductor layer 17 and a p-type semiconductor layer 19. That is, the growth layer 11 has a stacked structure formed by stacking an n-type semiconductor layer 17, an active layer, and a p-type semiconductor layer 19 in this order on a growth substrate described later. The side surfaces of the n-type semiconductor layer 17, the active layer 18, and the p-type semiconductor layer 19 are surfaces inclined by about 70 degrees from the bottom surface of the semiconductor light emitting element 10 (that is, the surface facing the surface on which the protrusions 20 are formed). In FIG. 1A, since the light emission surface is positioned above the drawing, the n-type semiconductor layer 17 is positioned in the uppermost layer. For example, the film thickness of the growth layer 11 is about 6 μm. The material of the growth layer 11 is, for example, Al _x In _y Ga _z N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, x + y + z = 1). The n-type semiconductor layer 17 is composed of, for example, an n-type GaN layer doped with silicon. The active layer 18 has a multiple quantum well structure made of, for example, InGaN / GaN. The p-type semiconductor layer 19 is constituted by, for example, a p-type GaN layer doped with magnesium.

一般的に、III族窒化物半導体デバイスの製造においては、六方晶であるサファイア（Ｃ面）基板がエピタキシャル成長用の基板（以下、単に成長用基板と称する）として用いられる。成長用基板であるサファイア基板上には、ウルツ鉱型の結晶構造を持つIII族窒化物半導体結晶が、サファイア基板とＣ軸を揃えて成長する。このウルツ鉱構造では、Ｃ軸方向すなわち成長方向に対称性が無く、例えばＧａＮを例にとると、結晶学的に異なる２つのエピタキシャル関係を持つＧａＮ膜が成長する可能性が生じる。すなわち、最表面にＧａ原子が配列したＧａ面（Ｃ＋面）を有するＧａＮ膜と、最表面にＮ原子が配列したＮ面（Ｃ−面）を有するＧａＮ膜とがある。前者のＧａＮ膜の極性をＧａ極性（III族極性）と称し、後者のＧａＮ膜の極性をＮ極性（V族極性）と称する。 In general, in the manufacture of a group III nitride semiconductor device, a hexagonal sapphire (C-plane) substrate is used as a substrate for epitaxial growth (hereinafter simply referred to as a growth substrate). On a sapphire substrate, which is a growth substrate, a group III nitride semiconductor crystal having a wurtzite crystal structure grows with the sapphire substrate aligned with the C axis. In this wurtzite structure, there is no symmetry in the C-axis direction, that is, the growth direction. For example, when GaN is taken as an example, there is a possibility that a GaN film having two crystallographically different epitaxial relationships will grow. That is, there are a GaN film having a Ga face (C + face) in which Ga atoms are arranged on the outermost surface and a GaN film having an N face (C− face) in which N atoms are arranged on the outermost face. The polarity of the former GaN film is referred to as Ga polarity (Group III polarity), and the polarity of the latter GaN film is referred to as N polarity (Group V polarity).

成長層１１の表出した面であるｎ型半導体層１７の最表面は、成長用基板を剥離することで表出する面である。従って、上述するようなＧａ極性のＧａＮ層によって成長層１１が構成された場合には、成長用基板を剥離することによって表出するｎ型半導体層１７の最表面は、Ｃ−面（Ｎ面）で構成されている。Ｃ−面（Ｎ面）は、化学的に不安定であることからウェットエッチング処理による凹凸形成が可能である。従って、ｎ型半導体層１７の表面上には、アルカリ溶液を用いたウェットエッチング処理により、ウルツ鉱型（六方晶）の結晶構造に由来する六角錐状の突起２０を容易に形成することができる。以下、本実施例においては、かかる六角錐状の突起２０を六角錐状突起２０と称する。 The outermost surface of the n-type semiconductor layer 17 that is the exposed surface of the growth layer 11 is a surface that is exposed by peeling the growth substrate. Therefore, when the growth layer 11 is composed of the Ga-polar GaN layer as described above, the outermost surface of the n-type semiconductor layer 17 exposed by peeling the growth substrate is the C-plane (N-plane). ). Since the C-plane (N-plane) is chemically unstable, irregularities can be formed by wet etching. Therefore, hexagonal pyramidal projections 20 derived from the wurtzite (hexagonal) crystal structure can be easily formed on the surface of the n-type semiconductor layer 17 by wet etching using an alkaline solution. . Hereinafter, in this embodiment, the hexagonal pyramidal projection 20 is referred to as a hexagonal pyramidal projection 20.

例えば、六角錐状突起２０の大きさ（高さ）は、約１μｍである。ｎ型半導体層１７の表面に六角錐状突起２０を形成することから、ｎ型半導体層１７の厚みは、例えば、約５μｍである。なお、ｎ型半導体層１７の膜厚をある程度確保することにより、ｎ型半導体層１７内を通過する電流が横方向に拡散することができるので、活性層１８全体に亘って均一に電流注入を行うことが可能になる。これによって非発光領域が生ずることを防止することができ、発光効率の向上を図ることが可能になる。更に、半導体発光素子１０自体の静電耐圧も高くなり、半導体発光素子１０の信頼性も向上することになる。 For example, the size (height) of the hexagonal pyramidal projection 20 is about 1 μm. Since the hexagonal pyramidal projections 20 are formed on the surface of the n-type semiconductor layer 17, the thickness of the n-type semiconductor layer 17 is, for example, about 5 μm. In addition, since the current passing through the n-type semiconductor layer 17 can be diffused in the lateral direction by securing the film thickness of the n-type semiconductor layer 17 to some extent, current injection is uniformly performed over the entire active layer 18. It becomes possible to do. As a result, it is possible to prevent a non-light-emitting region from occurring, and to improve the light emission efficiency. Further, the electrostatic withstand voltage of the semiconductor light emitting element 10 itself is increased, and the reliability of the semiconductor light emitting element 10 is also improved.

なお、上述したように、六角錐状突起２０はウェットエッチング処理により形成されるため、六角錐状突起２０の最頂部はウェットエッチング処理前のｎ型半導体層１７の最表面と同一面又はそれより低い位置にある。 As described above, since the hexagonal pyramidal protrusions 20 are formed by the wet etching process, the topmost part of the hexagonal pyramidal protrusions 20 is the same surface as or the same as the outermost surface of the n-type semiconductor layer 17 before the wet etching process. It is in a low position.

一方で、ｐ型ＧａＮ層からなるｐ型半導体層１９の最表面は、Ｃ＋面（Ｇａ面）で構成されている。Ｃ＋面（Ｇａ面）は、化学的に安定であることからウェットエッチング処理による凹凸形成が困難である。 On the other hand, the outermost surface of the p-type semiconductor layer 19 made of the p-type GaN layer is constituted by a C + plane (Ga plane). Since the C + plane (Ga plane) is chemically stable, it is difficult to form irregularities by wet etching.

成長層１１を構成するｐ型半導体層１９の表面であって、活性層１８との接続面に対向した面上のほぼ全面には、電子ビーム蒸着法等の公知の成膜技術により、ｐ電極１２が形成されている。例えば、ｐ電極１２は、Ａｇ／Ｔｉ／Ｐｔ／Ａｕからなる多層膜である。ここで、各膜厚は、Ａｇが２００ｎｍ（ナノメートル）、Ｔｉが１００ｎｍ、Ｐｔが１５０ｎｍ、Ａｕが１０００ｎｍである。また、ｐ電極１２は、活性層１８において発光した光を光放出面（すなわち、ｎ型半導体層１７の表面）に向けて反射することができる反射電極としても機能する。 Near the entire surface of the p-type semiconductor layer 19 constituting the growth layer 11 and facing the connection surface with the active layer 18, a p-electrode is formed by a known film-forming technique such as electron beam evaporation. 12 is formed. For example, the p electrode 12 is a multilayer film made of Ag / Ti / Pt / Au. Here, as for each film thickness, Ag is 200 nm (nanometer), Ti is 100 nm, Pt is 150 nm, and Au is 1000 nm. The p-electrode 12 also functions as a reflective electrode that can reflect the light emitted from the active layer 18 toward the light emitting surface (that is, the surface of the n-type semiconductor layer 17).

ｎ型半導体層１７の一部と、活性層１８及びｐ型半導体層１９の側面と、ｐ電極１２の側面と、ｐ電極の表面であって、ｐ型半導体層１９との接続面に対向した面の一部と、を覆うように絶縁膜１３が形成されている。すなわち、絶縁膜１３は、ｐ電極の表面であって、ｐ型半導体層１９との接続面に対向した面において開口部を有している。かかる開口部によってｐ電極１２の一部は、絶縁膜１３の形成領域において露出されることになる。絶縁膜１３は、例えば、ＳｉＯ_２であり、その膜厚が約３００ｎｍである。また、絶縁膜１３の側面は、半導体発光素子１０の底面（すなわち、突起２０が形成された面に対向した面）から約７０度傾斜した面である。絶縁膜１３は、ｎ型半導体層１７の側面上から活性層１８、ｐ型半導体層１９、ｐ電極１２の各側面側上を経て、ｐ電極１２の表面上にかけて連続して形成されている。 A part of the n-type semiconductor layer 17, the side surfaces of the active layer 18 and the p-type semiconductor layer 19, the side surface of the p-electrode 12, and the surface of the p-electrode facing the connection surface with the p-type semiconductor layer 19. An insulating film 13 is formed so as to cover part of the surface. That is, the insulating film 13 has an opening on the surface of the p-electrode that faces the connection surface with the p-type semiconductor layer 19. A part of the p-electrode 12 is exposed in the formation region of the insulating film 13 through the opening. The insulating film 13 is, for example, SiO ₂ and has a film thickness of about 300 nm. The side surface of the insulating film 13 is a surface inclined by about 70 degrees from the bottom surface of the semiconductor light emitting element 10 (that is, the surface facing the surface on which the protrusions 20 are formed). The insulating film 13 is continuously formed from the side surface of the n-type semiconductor layer 17 through the active layer 18, the p-type semiconductor layer 19, and the side surfaces of the p electrode 12 to the surface of the p electrode 12.

ｎ型半導体層１７の側面の一部と、絶縁膜１３の側面と、絶縁膜１３の表面であってｐ電極１２との接続面に対応した面の一部と、を覆うように、電子ビーム蒸着法等の公知の成膜技術により、ｎ電極１４が形成されている。例えば、ｎ電極１４は、Ｔｉ／Ｐｔ／Ａｕからなる多層膜である。ここで、各膜厚は、Ｔｉが１０ｎｍ、Ｐｔが１５０ｎｍ、Ａｕが３００ｎｍである。ｎ電極１４が絶縁膜１３の表面であって、ｐ電極１２との接続面に対応した面の全面を覆わない理由は、ｎ電極１４と第１のメッキ電極１５ａとの接触を防止するためである。また、ｎ電極１４もｐ電極１２と同様に、活性層１８において発光した光を光放出面（すなわち、ｎ型半導体層１７の表面）に向けて反射することができる反射電極としても機能する。従って、絶縁膜１３を透過するような光も光放出面向けて反射することができる。また、ｎ電極１４とｐ電極１２とは、絶縁膜１２によって絶縁されているので、ｎ型半導体層１７とｐ型半導体層１９との短絡を防止することができる。 An electron beam so as to cover a part of the side surface of the n-type semiconductor layer 17, a side surface of the insulating film 13, and a part of the surface of the insulating film 13 corresponding to the connection surface with the p-electrode 12. The n-electrode 14 is formed by a known film formation technique such as vapor deposition. For example, the n electrode 14 is a multilayer film made of Ti / Pt / Au. Here, each film thickness is 10 nm for Ti, 150 nm for Pt, and 300 nm for Au. The reason why the n electrode 14 is the surface of the insulating film 13 and does not cover the entire surface corresponding to the connection surface with the p electrode 12 is to prevent contact between the n electrode 14 and the first plating electrode 15a. is there. Similarly to the p electrode 12, the n electrode 14 also functions as a reflective electrode that can reflect the light emitted from the active layer 18 toward the light emitting surface (that is, the surface of the n-type semiconductor layer 17). Accordingly, light that passes through the insulating film 13 can also be reflected toward the light emitting surface. Further, since the n electrode 14 and the p electrode 12 are insulated by the insulating film 12, a short circuit between the n type semiconductor layer 17 and the p type semiconductor layer 19 can be prevented.

絶縁膜１３に覆われた側のｐ電極１２の表面であって、絶縁膜１３に覆われていない領域面上には、電界メッキによって第１のメッキ電極１５ａが形成されている。すなわち、第１のメッキ電極１５ａは、上述した絶縁膜１３の開口部を充填している。また、ｎ電極１４の側面及び絶縁膜１３との接続表面に対向した面上には、電界メッキによって第２のメッキ電極１５ｂが形成されている。例えば、第１のメッキ電極１５ａの膜厚は、約７０μｍ〜８０μｍである。第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂの各々がｐ電極１２及びｎ電極１４に電気的に接続され、ｐ電極１２及びｎ電極１４の各々がｐ型半導体層１９及びｎ型半導体層１７と良好なオーミックコンタクトが得られているので、第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂを介してｎ型半導体層１７及びｐ型半導体層１９間に所望の電圧を印加することができる。 On the surface of the p electrode 12 on the side covered with the insulating film 13 and on a region surface not covered with the insulating film 13, a first plating electrode 15a is formed by electroplating. That is, the first plating electrode 15a fills the opening of the insulating film 13 described above. A second plating electrode 15b is formed on the side surface of the n-electrode 14 and the surface facing the connection surface with the insulating film 13 by electroplating. For example, the film thickness of the first plating electrode 15a is about 70 μm to 80 μm. Each of the first plating electrode 15a and the second plating electrode 15b is electrically connected to the p electrode 12 and the n electrode 14, and each of the p electrode 12 and the n electrode 14 is a p type semiconductor layer 19 and an n type semiconductor layer. 17, a good ohmic contact is obtained, so that a desired voltage can be applied between the n-type semiconductor layer 17 and the p-type semiconductor layer 19 via the first plating electrode 15a and the second plating electrode 15b. it can.

図１（ｂ）に示されているように、第１のメッキ電極１５ａの露出面は、半導体発光素子１０の中央部分に位置し、一辺が約４０μｍの正方形の形状である。また、第２のメッキ電極１５ｂの露出面は環状であり、当該露出面の幅は約２０μｍである。すなわち、第２のメッキ電極１５ｂは、第１のメッキ電極１５ａ及び第１の充填層１６ａを囲んでいる。 As shown in FIG. 1B, the exposed surface of the first plating electrode 15a is located in the central portion of the semiconductor light emitting element 10 and has a square shape with a side of about 40 μm. The exposed surface of the second plating electrode 15b is annular, and the width of the exposed surface is about 20 μm. That is, the second plating electrode 15b surrounds the first plating electrode 15a and the first filling layer 16a.

メッキ電極１５の側面を覆うように、充填層１６が形成されている。具体的には、図１（ｂ）に示されているように、第１のメッキ電極１５ａと、第２のメッキ電極１５ｂとの間の空隙に第１の充填層１６ａが埋め込まれている（充填されている）。更に、第２のメッキ電極１５ｂの外周面を囲むように、第２の充填層１６ｂが形成されている。すなわち、第１の充填層１６ａ及び第２の充填層１６ｂは環状である。上述した第１の充填層１６ａ及び第２の充填層１６ｂの形状及びその形成位置により、半導体発光素子１０として十分な強度が確保されている。第１の充填層１６ａ及び第２の充填層１６ｂは、例えば、ガラス又はエポキシ樹脂等の絶縁性の材料である。 A filling layer 16 is formed so as to cover the side surface of the plating electrode 15. Specifically, as shown in FIG. 1B, the first filling layer 16a is embedded in the gap between the first plating electrode 15a and the second plating electrode 15b (see FIG. 1B). Filled). Further, a second filling layer 16b is formed so as to surround the outer peripheral surface of the second plating electrode 15b. That is, the first filling layer 16a and the second filling layer 16b are annular. Sufficient strength as the semiconductor light emitting element 10 is ensured by the shape of the first filling layer 16 a and the second filling layer 16 b described above and the formation positions thereof. The 1st filling layer 16a and the 2nd filling layer 16b are insulating materials, such as glass or an epoxy resin, for example.

次に、上述した構造を有する半導体発光素子１０の製造方法を図２乃至図７を参照しつつ詳細に説明する。図２乃至図５、及び図７は、それぞれ、半導体発光素子１０の製造工程毎の断面図である。また、図６は、図５（ｄ）で示された工程におけるウエハの正面図である。
（エピタキシャル層成長工程）
本実施例では、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によりAl_xIn_yGa_zN（0≦x≦１、0≦y≦１、0≦z≦１、x+y+z=１）からなる成長層１１を形成することができる基板（成長用基板）としてＣ面サファイア基板２１（以下、単にサファイア基板２１と称する）が用いられる。成長層１１を構成する各層は、ＭＯＣＶＤ法によりウルツ鉱型結晶構造のＣ軸方向に沿ってサファイア基板２１上に積層される。 Next, a method for manufacturing the semiconductor light emitting device 10 having the above-described structure will be described in detail with reference to FIGS. 2 to 5 and FIG. 7 are cross-sectional views for each manufacturing process of the semiconductor light emitting device 10. FIG. 6 is a front view of the wafer in the step shown in FIG.
(Epitaxial layer growth process)
In this embodiment, a metal organic chemical vapor deposition method (MOCVD: Metal Organic Chemical Vapor Deposition ) by _{_{_{Al x In y Ga z N (}}} 0 ≦ x ≦ 1,0 ≦ y ≦ 1,0 ≦ z ≦ 1, x + y A C-plane sapphire substrate 21 (hereinafter simply referred to as sapphire substrate 21) is used as a substrate (growth substrate) on which the growth layer 11 made of + z = 1) can be formed. Each layer constituting the growth layer 11 is laminated on the sapphire substrate 21 along the C-axis direction of the wurtzite crystal structure by MOCVD.

先ず、成長用基板であるサファイア基板２１が準備され（図２（ａ））、準備されたサファイア基板２１にサーマルクリーニングが施される。具体的には、サファイア基板２１がＭＯＣＶＤ装置に搬入され、約摂氏１０００度（１０００℃）の水素雰囲気中で約１０分程度の加熱処理が施される。続いて、雰囲気温度が約５００℃に調整され、ＴＭＧ（トリメチルガリウム）（流量：10.4μmol/min）及びＮＨ_３（流量：3.3LM）が約３分間供給されることで、ＧａＮ層からなる低温バッファ層（図示せず）が形成される。その後、雰囲気温度が約１０００℃まで昇温され、かかる状態が約３０秒間保持されることで低温バッファ層が結晶化される。上述した前処理を行うことにより、サファイア基板２１上には、電気的・光学的特性に優れるＧａ極性（III族極性）の複数の半導体層からなるエピタキシャル層が形成されることになる。続いて、雰囲気温度が約１０００℃の状態に保持されたままで、ＴＭＧ（流量：45μmol/min）、ＮＨ_３（流量：4.4LM）及びドーパントガスとしてＳｉＨ_４（流量：2.7×10^-9mol/min）が約１００分間供給されることにより、膜厚約５μｍ程度のｎ型ＧａＮ層からなるｎ型半導体層１７が形成される。なお、ｎ型半導体層１７の膜厚は、上記したように、六角錐状突起２０を形成するために施されるウェットエッチング処理によって活性層１８が露出しないようにするために、また、ｎ型半導体層１７内での横方向への電流拡散を助長させるためにもある程度の厚さが確保されることが重要である。 First, a sapphire substrate 21 that is a growth substrate is prepared (FIG. 2A), and the prepared sapphire substrate 21 is subjected to thermal cleaning. Specifically, the sapphire substrate 21 is carried into a MOCVD apparatus, and is subjected to heat treatment for about 10 minutes in a hydrogen atmosphere at about 1000 degrees Celsius (1000 ° C.). Subsequently, the ambient temperature is adjusted to about 500 ° C., and TMG (trimethylgallium) (flow rate: 10.4 μmol / min) and NH ₃ (flow rate: 3.3 LM) are supplied for about 3 minutes, so that the low temperature composed of the GaN layer is reached. A buffer layer (not shown) is formed. Thereafter, the ambient temperature is raised to about 1000 ° C., and this state is maintained for about 30 seconds, whereby the low-temperature buffer layer is crystallized. By performing the pretreatment described above, an epitaxial layer composed of a plurality of Ga-polar (Group III polarity) semiconductor layers having excellent electrical and optical characteristics is formed on the sapphire substrate 21. Subsequently, while maintaining the ambient temperature at about 1000 ° C., TMG (flow rate: 45 μmol / min), NH ₃ (flow rate: 4.4 LM) and SiH ₄ (flow rate: 2.7 × 10 ⁻⁹ mol / min) as a dopant gas. min) is supplied for about 100 minutes, whereby the n-type semiconductor layer 17 made of an n-type GaN layer having a thickness of about 5 μm is formed. Note that, as described above, the film thickness of the n-type semiconductor layer 17 is set so that the active layer 18 is not exposed by the wet etching process performed for forming the hexagonal pyramidal projections 20. In order to promote current diffusion in the lateral direction in the semiconductor layer 17, it is important to ensure a certain thickness.

続いて、ｎ型半導体層１７上に活性層１８が形成される。本実施例では、活性層１８には、InGaN/GaNからなる多重量子井戸構造を適用し、InGaN/GaNを１周期として５周期の成長が行われる。具体的には、雰囲気温度が約７００℃の状態において、ＴＭＧ（流量：3.6μmol/min）、ＴＭＩ（トリメチルインジウム）（流量：10μmol/min）、ＮＨ_３（流量4.4LM）が約３３秒間供給されることにより、膜厚約２．２ｎｍのＩｎＧａＮ井戸層が形成される。続いて、ＴＭＧ（流量：3.6μmol/min）、ＮＨ_３（流量：4.4LM）が約３２０秒間供給されることにより、膜厚約１５ｎｍのＧａＮ障壁層が形成される。かかる処理を５周期分繰り返すことにより、活性層１８が形成される。 Subsequently, an active layer 18 is formed on the n-type semiconductor layer 17. In this embodiment, the active layer 18 employs a multi-quantum well structure made of InGaN / GaN, and growth is performed for five periods with one period of InGaN / GaN. Specifically, TMG (flow rate: 3.6 μmol / min), TMI (trimethylindium) (flow rate: 10 μmol / min), and NH ₃ (flow rate 4.4LM) are supplied for about 33 seconds in an ambient temperature of about 700 ° C. As a result, an InGaN well layer having a thickness of about 2.2 nm is formed. Subsequently, TMG (flow rate: 3.6 μmol / min) and NH ₃ (flow rate: 4.4LM) are supplied for about 320 seconds to form a GaN barrier layer having a thickness of about 15 nm. By repeating this process for five cycles, the active layer 18 is formed.

次に、雰囲気温度が約８７０℃まで昇温され、ＴＭＧ（流量：18μmol/min）、ＮＨ_３（流量：4.4LM）及びドーパントとしてＣＰ２Ｍｇ（ビスシクロペンタディエニルマグネシウム：bis-cyclopentadienyl Mg）（流量：2.9×10^-7μmol/min）が約７分間供給されることにより、膜厚約１５０ｎｍのｐ型ＧａＮ層からなるｐ型半導体層１９が形成される。 Next, the ambient temperature was raised to about 870 ° C., TMG (flow rate: 18 μmol / min), NH ₃ (flow rate: 4.4 LM) and CP2Mg (bis-cyclopentadienyl magnesium) as a dopant (flow rate) : 2.9 × 10 ⁻⁷ μmol / min) is supplied for about 7 minutes, whereby the p-type semiconductor layer 19 made of a p-type GaN layer having a thickness of about 150 nm is formed.

以上の処理が行われることにより、ｎ型半導体層１７、活性層１８及びｐ型半導体層１９が順次積層された積層構造の半導体層である成長層１１が形成されることになる。なお、ｎ型半導体層１７及びｐ型半導体層１９は多層構造でも良い。成長層１１の形成完了時の断面図を図２（ｂ）に示す。また、以上の処理によってサファイア基板２１上に形成される各層はＣ＋成長にて形成されるため、成長層１１はその最表面にIII族元素（Ｇａ）が配列されるＧａ極性を有する。
（ｐ電極形成工程）
成長層１１の成長後に、成長層１１上にレジストが塗布される。続いて、フォトリソグラフィによって当該レジストがパターンニングされる。パターンニングされたレジストの開口部分に電子ビーム蒸着法により、ｐ電極１２が形成される（図２（ｃ））。例えば、ｐ電極１２は、Ａｇ／Ｔｉ／Ｐｔ／Ａｕからなる多層膜である。ここで、各膜厚は、Ａｇが２００ｎｍ、Ｔｉが１００ｎｍ、Ｐｔが１５０ｎｍ、Ａｕが１０００ｎｍである。なお、ｐ電極１２は、抵抗加熱蒸着によって形成されも良い。ｐ電極１２の形成後に、パターンニングされたレジストが除去される。
（第１の分離溝形成工程）
ｐ電極１２が形成された後に、成長層１１及びｐ電極１２上にレジスト２１が塗布される。続いて、フォトリソグラフィによってレジスト２１が、ｐ電極１２を覆うようにパターンニングされる（図２（ｄ））。例えば、レジスト２１の断面形状は、略台形である。パターンニングされたレジスト２１をマスクとしてドライエッチングが施され、ｐ型半導体層１９及び活性層１８を貫通し、且つ、ｎ型半導体層１７にまで到達する第１の分離溝２２が形成される（図２（ｅ））。例えば、第１の分離溝２２の深さは、約０．７μｍである。本工程のドライエッチングの条件の一例としては、エッチングガスとして塩素（流量：20sccm）を使用し、圧力が０．２Ｐａ（パスカル）、アンテナパワーが２００Ｗ（ワット）、バイアスパワーが５０Ｗである。 By performing the above processing, the growth layer 11 which is a semiconductor layer having a stacked structure in which the n-type semiconductor layer 17, the active layer 18, and the p-type semiconductor layer 19 are sequentially stacked is formed. The n-type semiconductor layer 17 and the p-type semiconductor layer 19 may have a multilayer structure. A cross-sectional view when the formation of the growth layer 11 is completed is shown in FIG. Moreover, since each layer formed on the sapphire substrate 21 by the above process is formed by C + growth, the growth layer 11 has Ga polarity in which a group III element (Ga) is arranged on the outermost surface.
(P electrode formation process)
After the growth layer 11 is grown, a resist is applied on the growth layer 11. Subsequently, the resist is patterned by photolithography. A p-electrode 12 is formed on the patterned resist opening by electron beam evaporation (FIG. 2C). For example, the p electrode 12 is a multilayer film made of Ag / Ti / Pt / Au. Here, the thicknesses of Ag are 200 nm, Ti is 100 nm, Pt is 150 nm, and Au is 1000 nm. The p-electrode 12 may be formed by resistance heating vapor deposition. After the formation of the p-electrode 12, the patterned resist is removed.
(First separation groove forming step)
After the p electrode 12 is formed, a resist 21 is applied on the growth layer 11 and the p electrode 12. Subsequently, the resist 21 is patterned by photolithography so as to cover the p-electrode 12 (FIG. 2D). For example, the cross-sectional shape of the resist 21 is a substantially trapezoid. Using the patterned resist 21 as a mask, dry etching is performed to form a first isolation groove 22 that penetrates the p-type semiconductor layer 19 and the active layer 18 and reaches the n-type semiconductor layer 17 ( FIG. 2 (e)). For example, the depth of the first separation groove 22 is about 0.7 μm. As an example of dry etching conditions in this step, chlorine (flow rate: 20 sccm) is used as an etching gas, the pressure is 0.2 Pa (pascal), the antenna power is 200 W (watts), and the bias power is 50 W.

第１の分離溝２２の側面は、第１の分離溝２２の底面から約７０度だけ傾斜している。このような傾斜した側面を有する第１の分離溝２２を形成することにより、後述する工程において第１の分離溝２２の側面に絶縁膜１３及びｎ電極１４を容易に形成することができる。なお、かかる傾斜角度は、レジスト２１の形状により変更することができる。また、かかる傾斜角度は、絶縁膜１３及びｎ電極１４の形成の容易性と発光面積の確保の観点から約６０度〜８０度の範囲内で変更することができる。かかる範囲内に傾斜角度を設定する理由は、かかる傾斜角度を６０度以下にすると発光面積が小さくなってしまい、かかる傾斜角度を８０度以上にすると絶縁膜１３及びｎ電極１４の形成が困難になるからである。なお、後述する工程においてスパッタ法によって絶縁膜１３及びｎ電極１４を形成する場合には、かかる傾斜角度が８０度以上に設定されても良い。
（絶縁膜形成工程）
成長層１１に第１の分離溝２２が形成された後に、第１の分離溝２２によって露出したｎ型半導体層１７、活性層１８及びｐ型半導体層１９の露出面と、ｐ電極１２とを覆うように、真空蒸着法又はスパッタ法等の公知の成膜技術によって絶縁膜１３が形成される（図３（ａ））。絶縁膜１３の材料としては、例えば、ＳｉＯ_２を用いることができる。また、絶縁膜１３の膜厚は、例えば、約３００ｎｍである。 The side surface of the first separation groove 22 is inclined by about 70 degrees from the bottom surface of the first separation groove 22. By forming the first separation groove 22 having such an inclined side surface, the insulating film 13 and the n electrode 14 can be easily formed on the side surface of the first separation groove 22 in a process described later. The inclination angle can be changed depending on the shape of the resist 21. Further, the inclination angle can be changed within a range of about 60 to 80 degrees from the viewpoint of easy formation of the insulating film 13 and the n-electrode 14 and securing a light emitting area. The reason for setting the tilt angle within such a range is that if the tilt angle is 60 degrees or less, the light emitting area is reduced, and if the tilt angle is 80 degrees or more, it is difficult to form the insulating film 13 and the n electrode 14. Because it becomes. Note that, when the insulating film 13 and the n-electrode 14 are formed by a sputtering method in a process described later, the inclination angle may be set to 80 degrees or more.
(Insulating film formation process)
After the first separation groove 22 is formed in the growth layer 11, the exposed surface of the n-type semiconductor layer 17, the active layer 18, and the p-type semiconductor layer 19 exposed by the first separation groove 22, and the p electrode 12 are formed. The insulating film 13 is formed so as to cover by a known film forming technique such as a vacuum deposition method or a sputtering method (FIG. 3A). As a material of the insulating film 13, for example, SiO ₂ can be used. The film thickness of the insulating film 13 is, for example, about 300 nm.

次に、絶縁膜１３上にレジスト３１が塗布される。続いて、フォトリソグラフィによってレジスト３１がパターンニングされる（図３（ｂ））。ここで、レジスト３１をパターンニングするために、サファイア基板２１側から露光が行われる。このような露光においては、ｐ電極１２上に位置するレジスト３１は、ｐ電極１２で遮光されるので露光されることが無い。また、第１の分離溝２２の傾斜面上に形成されたレジスト３１は、かかる傾斜での光反射により露光されることが無い。すなわち、このようなサファイア基板２１側からの露光により、ｐ電極１２及び第１の分離溝２２の側面と自己整合的（ｓｅｌｆ−ａｌｉｇｎ：セルフアライン）にレジスト３１がパターンニングされる。これによって、パターンニングによるずれを見込む必要が無くなるので、発光面積の拡大に寄与することができる。続いて、パターンニングされたレジスト３１をマスクとして絶縁膜１３にドライエッチングが施され、絶縁膜１３に開口部３２が形成される。開口部３２が形成されることにより、ｎ型半導体層１７が露出することになる。開口部３２が形成された状態の断面図を図３（ｃ）に示す。
（第２の分離溝形成工程）
開口部３２が形成された後に、レジスト３１をマスクとして更にドライエッチングが施され、ｎ型半導体層１７を貫通し、且つ、サファイア基板２１にまで到達する第２の分離溝３３が形成される（図３（ｄ））。第２の分離溝３３が形成されることにより、成長層１１がチップ毎に分離され、サファイア基板１１の一部が露出することになる。本工程のドライエッチングの条件の一例としては、エッチングガスとして塩素（流量：20sccm）を使用し、圧力が０．２Ｐａ、アンテナパワーが２００Ｗ、バイアスパワーが５０Ｗである。このような処理によって、第２の分離溝３３を形成するため、後述するｎ電極形成工程において、ｎ型半導体層１７とｎ電極１４とを確実に接続することが可能になる。 Next, a resist 31 is applied on the insulating film 13. Subsequently, the resist 31 is patterned by photolithography (FIG. 3B). Here, in order to pattern the resist 31, exposure is performed from the sapphire substrate 21 side. In such exposure, the resist 31 positioned on the p-electrode 12 is not exposed because it is shielded by the p-electrode 12. Further, the resist 31 formed on the inclined surface of the first separation groove 22 is not exposed by light reflection at this inclination. That is, by exposure from the sapphire substrate 21 side, the resist 31 is patterned in a self-aligned manner with the side surfaces of the p-electrode 12 and the first separation groove 22. This eliminates the need to allow for misalignment due to patterning, thereby contributing to an increase in the light emitting area. Subsequently, dry etching is performed on the insulating film 13 using the patterned resist 31 as a mask, and an opening 32 is formed in the insulating film 13. By forming the opening 32, the n-type semiconductor layer 17 is exposed. A cross-sectional view of the state where the opening 32 is formed is shown in FIG.
(Second separation groove forming step)
After the opening 32 is formed, dry etching is further performed using the resist 31 as a mask to form a second separation groove 33 that penetrates the n-type semiconductor layer 17 and reaches the sapphire substrate 21 ( FIG. 3 (d)). By forming the second separation groove 33, the growth layer 11 is separated for each chip, and a part of the sapphire substrate 11 is exposed. As an example of dry etching conditions in this step, chlorine (flow rate: 20 sccm) is used as an etching gas, the pressure is 0.2 Pa, the antenna power is 200 W, and the bias power is 50 W. Since the second separation groove 33 is formed by such a process, the n-type semiconductor layer 17 and the n-electrode 14 can be reliably connected in an n-electrode forming process described later.

第２の分離溝３３の側面は、第１の分離溝３３の底面から約７０度だけ傾斜している。このような傾斜した側面を有する第２の分離溝３３を形成することにより、後述する工程において第２の分離溝３３の側面にｎ電極１４を容易に形成することができる。なお、かかる傾斜角度は、レジスト３１の形状により変更することができる。また、かかる傾斜角度は、ｎ電極１４の形成の容易性と発光面積の確保の観点から約６０度〜８０度の範囲内で変更することができる。かかる範囲内に傾斜角度を設定する理由は、かかる傾斜角度を６０度以下にすると発光面積が小さくなってしまい、かかる傾斜角度を８０度以上にするとｎ電極１４の形成が困難になるからである。なお、後述する工程においてスパッタ法によってｎ電極１４を形成する場合には、かかる傾斜角度が８０度以上に設定されても良い。
（ｎ電極形成工程）
次に、絶縁膜１３の側面及びｐ電極１２との接続面に対向した面の一部と、ｎ型半導体層１７の側面と、を覆うｎ電極１４が形成される。具体的なｎ電極１４の形成方法としては、先ず、上記工程を経て形成されたウエハ表面全体（絶縁膜１３並びに露出しているｎ型半導体層１７及びサファイア基板２１）を覆うように、電子ビーム蒸着によってｎ電極１４が形成される（図４（ａ））。続いて、ｎ電極１４上にレジスト４１が塗布される。更に、フォトリソグラフィによってレジスト４１がパターンニングされる（図４（ｂ））。パターンニングされたレジスト４１をマスクとしてｎ電極１４にエッチングが施され、ｎ電極１４に開口部４２が形成される（図４（ｃ））。開口部４２が形成されることにより、絶縁膜１３の側面及びｐ電極１２との接続面に対向した面の一部と、ｎ型半導体層１７の側面と、にｎ電極１４が形成されることになる。例えば、ｎ電極１４は、Ｔｉ／Ｐｔ／Ａｕからなる多層膜である。ここで、各膜厚は、Ｔｉが１０ｎｍ、Ｐｔが１５０ｎｍ、Ａｕが３００ｎｍである。なお、ｎ電極１４はＴｉ／Ａｌからなる多層膜であっても良い。かかる場合の各膜厚は、Ｔｉが２５ｎｍ、Ａｌが１０００ｎｍである。このようなＡｌが表出するようなｎ電極１４が形成された場合には、ｎ電極１４上に更にＴｉ／Ａｕからなる多層膜を形成することが望ましい。かかる追加成膜されるＴｉ／Ａｕの多層膜の各膜厚は、Ｔｉが２５ｎｍ、Ａｕが３００ｎｍである。これによって、Ａｕが最表出面に形成されるので、ｎ電極１４の酸化を防止することができる。なお、ｎ電極１４は、抵抗加熱蒸着叉はスパッタ法によって形成されも良い。 The side surface of the second separation groove 33 is inclined by about 70 degrees from the bottom surface of the first separation groove 33. By forming the second separation groove 33 having such an inclined side surface, the n-electrode 14 can be easily formed on the side surface of the second separation groove 33 in a process described later. The inclination angle can be changed depending on the shape of the resist 31. Further, the inclination angle can be changed within a range of about 60 to 80 degrees from the viewpoint of easy formation of the n-electrode 14 and securing of a light emitting area. The reason for setting the tilt angle within such a range is that if the tilt angle is 60 degrees or less, the light emitting area is reduced, and if the tilt angle is 80 degrees or more, the formation of the n-electrode 14 becomes difficult. . In the case where the n-electrode 14 is formed by a sputtering method in a process described later, the inclination angle may be set to 80 degrees or more.
(N-electrode formation process)
Next, an n-electrode 14 is formed to cover a part of the surface facing the side surface of the insulating film 13 and the connection surface with the p-electrode 12 and the side surface of the n-type semiconductor layer 17. As a specific method for forming the n-electrode 14, first, an electron beam is formed so as to cover the entire wafer surface (the insulating film 13 and the exposed n-type semiconductor layer 17 and the sapphire substrate 21) formed through the above steps. An n-electrode 14 is formed by vapor deposition (FIG. 4A). Subsequently, a resist 41 is applied on the n-electrode 14. Further, the resist 41 is patterned by photolithography (FIG. 4B). Using the patterned resist 41 as a mask, the n-electrode 14 is etched to form an opening 42 in the n-electrode 14 (FIG. 4C). By forming the opening 42, the n electrode 14 is formed on a part of the surface facing the side surface of the insulating film 13 and the connection surface with the p electrode 12 and the side surface of the n-type semiconductor layer 17. become. For example, the n electrode 14 is a multilayer film made of Ti / Pt / Au. Here, each film thickness is 10 nm for Ti, 150 nm for Pt, and 300 nm for Au. The n electrode 14 may be a multilayer film made of Ti / Al. In this case, the thicknesses of Ti are 25 nm and Al is 1000 nm. When such an n electrode 14 that exposes Al is formed, it is desirable to further form a multilayer film made of Ti / Au on the n electrode 14. The thicknesses of the additionally formed Ti / Au multilayer films are 25 nm for Ti and 300 nm for Au. Thereby, since Au is formed on the outermost exposed surface, oxidation of the n-electrode 14 can be prevented. Note that the n-electrode 14 may be formed by resistance heating vapor deposition or sputtering.

ｎ電極１４の形成後に、パターンニングされたレジスト４１が除去される。更に、ｎ電極１４とｎ型半導体層１７と接合面及びｐ電極とｐ型半導体層１９との接合面において良好なオーミックコンタクトを得るために、窒素雰囲気中において約５００℃、２０秒間の加熱処理が、上記工程を経たウエハに施される。
（メッキ電極形成工程）
次に、ｐ電極１２及びｎ電極１４上のそれぞれに、第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂが形成される。具体的には、先ず、上記工程を経たウエハの全面（絶縁膜１３、ｎ電極１４及びサファイア基板２１上）にレジスト４３が塗布される。更に、フォトリソグラフィによってレジスト４３がパターンニングされる（図４（ｄ））。パターンニングされたレジスト４３をマスクとしてｎ絶縁膜１３にエッチングが施され、絶縁膜１３に開口部５１が形成される（図５（ａ））。開口部５１が形成されることにより、ｐ電極１２の中央分が露出されることになる。続いて、フォトリソグラフィによってレジスト４４が、パターンニングされる（図５（ｂ））。なお、ここでは、一旦レジスト４３を除去し、新たなレジスト４４が塗布され、その後にフォトリソグラフィによって当該新たに塗布したレジスト４４がパターニングされている。続いて、電解メッキ等の公知の成膜技術により、パターニングされたレジスト４４の開口部分に第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂが形成される（図５（ｃ））。第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂの材料は、例えば、Ｃｕである。メッキ液としては硫酸銅液が使用され、メッキレートは１μｍ／ｈである。なお、第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂの形成後に、レジスト４４が除去される。なお、第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂの形成前に、他の機能を付与する層が形成されても良く、例えば、Ａｕ−Ｃｕの合金化を防止するためにＮｉ又はＰｂがメッキされても良い。
（充填層埋め込み工程）
レジスト４４が除去されると、第１のメッキ電極１５ａと第２のメッキ電極１５ｂとの間には空隙５２形成される。また、隣接するチップ同士の間（すなわち、隣接する第２のメッキ電極１５ｂ同士間）にも空隙５３が形成される（図５（ｃ））。レジスト４４の除去によって形成された空隙５２及び空隙５３のそれぞれに絶縁性の第１の充填層１６ａ及び第２の充填層１６ｂが埋め込まれる（充填される）。具体的には、低融点ガラス粉末が空隙５２及び空隙５３に注入される。続いて、空隙５２及び空隙５３に低融点ガラス粉末が注入された後のウエハに、低圧力雰囲気下において約６００℃で約１０分間の加熱処理が施される。かかる加熱処理によって軟化されたガラスが加圧され、かかる加圧によって空隙５２及び空隙５３にガラスからなる第１の充填層１６ａ及び第２の充填層１６ｂが埋め込まれる（図５（ｄ））。なお、ガラス粉末に代えてエポキシ樹脂を空隙５２及び空隙５３に注入し、エポキシ樹脂からなる第１の充填層１６ａ及び第２の充填層１６ｂを形成しても良い。 After the formation of the n-electrode 14, the patterned resist 41 is removed. Further, in order to obtain a good ohmic contact at the junction surface between the n electrode 14 and the n-type semiconductor layer 17 and the junction surface between the p-electrode and the p-type semiconductor layer 19, heat treatment is performed at about 500 ° C. for 20 seconds in a nitrogen atmosphere. Is applied to the wafer that has undergone the above steps.
(Plating electrode formation process)
Next, a first plating electrode 15a and a second plating electrode 15b are formed on the p-electrode 12 and the n-electrode 14, respectively. Specifically, first, a resist 43 is applied to the entire surface of the wafer that has undergone the above-described steps (on the insulating film 13, the n-electrode 14, and the sapphire substrate 21). Further, the resist 43 is patterned by photolithography (FIG. 4D). Using the patterned resist 43 as a mask, the n insulating film 13 is etched, and an opening 51 is formed in the insulating film 13 (FIG. 5A). By forming the opening 51, the central portion of the p-electrode 12 is exposed. Subsequently, the resist 44 is patterned by photolithography (FIG. 5B). Here, the resist 43 is once removed and a new resist 44 is applied, and then the newly applied resist 44 is patterned by photolithography. Subsequently, the first plating electrode 15a and the second plating electrode 15b are formed in the opening portion of the patterned resist 44 by a known film formation technique such as electrolytic plating (FIG. 5C). The material of the first plating electrode 15a and the second plating electrode 15b is, for example, Cu. A copper sulfate solution is used as the plating solution, and the plating rate is 1 μm / h. The resist 44 is removed after the formation of the first plating electrode 15a and the second plating electrode 15b. In addition, before forming the first plating electrode 15a and the second plating electrode 15b, a layer imparting other functions may be formed. For example, Ni or Pb may be used to prevent alloying of Au—Cu. May be plated.
(Filling layer filling process)
When the resist 44 is removed, a gap 52 is formed between the first plating electrode 15a and the second plating electrode 15b. Further, a gap 53 is also formed between adjacent chips (that is, between adjacent second plating electrodes 15b) (FIG. 5C). Insulating first filling layer 16 a and second filling layer 16 b are embedded (filled) in each of gap 52 and gap 53 formed by removing resist 44. Specifically, the low-melting glass powder is injected into the gap 52 and the gap 53. Subsequently, the wafer after the low melting glass powder is injected into the gap 52 and the gap 53 is subjected to a heat treatment at about 600 ° C. for about 10 minutes in a low-pressure atmosphere. The glass softened by the heat treatment is pressurized, and the first filling layer 16a and the second filling layer 16b made of glass are embedded in the gap 52 and the gap 53 by the pressure (FIG. 5D). In addition, it may replace with glass powder and inject | pour an epoxy resin into the space | gap 52 and the space | gap 53, and may form the 1st filling layer 16a and the 2nd filling layer 16b which consist of an epoxy resin.

その後、第１のメッキ電極１５ａ、第２のメッキ電極１５ｂ、第１の充填層１６ａ及び第２の充填層１６ｂの表面に、ダイヤモンドスラリーを用いた機械研磨法、化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）又はこれらを組み合わせた研磨等の周知の研磨技術方法によって、研磨が施される。かかる研磨により、第１のメッキ電極１５ａ、第２のメッキ電極１５ｂ、第１の充填層１６ａ及び第２の充填層１６ｂの表面を同一面に仕上げる（平坦化）することができる。 Thereafter, a mechanical polishing method or a chemical mechanical polishing method (CMP) using diamond slurry is applied to the surfaces of the first plating electrode 15a, the second plating electrode 15b, the first filling layer 16a, and the second filling layer 16b. Polishing is performed by a well-known polishing technique such as mechanical polishing or a combination thereof. By this polishing, the surfaces of the first plating electrode 15a, the second plating electrode 15b, the first filling layer 16a, and the second filling layer 16b can be finished (planarized) on the same surface.

図５（ｄ）の工程時のウエハの平面図である図６から判るように、第１のメッキ電極１５ａは正方形である。なお、かかる正方形の第１のメッキ電極１５ａは、ｐ電極１２に接続されている。また、かかる正方形の第１のメッキ電極１５ａを囲むように環状の第１の充填層１６ａが形成されている。なお、かかる環状の第２のメッキ電極１５ｂは、ｎ電極１４に接続されている。更に、環状の第１の充填層１６ａを囲むように、環状の第２のメッキ電極１５ｂが形成されている。更に、かかる環状の第２のメッキ電極１５ｂを囲むように第２の充填層１６ｂが形成されている。第２の充填層１６ｂは、格子状に形成されている。このように、第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂ間（空隙５２）と、チップの分離領域（空隙５３）とに第１の充填層１６ａ及び第２の充填層１６ｂが埋め込まれることにより、後述する個片化後においても、半導体発光素子１０が十分な強度を確保することができる。更に、製造された半導体発光素子１０の実装時のハンドリング性を向上させることができる。なお、図面中の両方矢印５ｄ−５ｄ（一点鎖線で示す）における断面図が、図５（ｄ）に対応している。
（成長用基板除去工程）
充填層埋め込み工程の終了後、サファイア基板２１が成長層１１から剥離される。サファイア基板２１の剥離には、レーザリフトオフ（Laser Lift Off：ＬＬＯ）等の公知の手法を用いることができる。レーザリフトオフにおいては、サファイア基板２１側からレーザが照射されることにより、レーザ光のエネルギーがサファイア基板２１とｎ型半導体層１７との間で吸収される。更に、吸収されたエネルギーが熱に変換されることにより、サファイア基板２１上に形成されているＧａＮ層が金属ＧａとＮ_２ガスに分解される。このため、ｎ型半導体層１７内で上記分解が起り、サファイア基板２１を剥離した後には、ｎ型半導体層１７が表出する。なお、サファイア基板２１の剥離後に表出する最表面はＣ−面（Ｎ面）となる。レーザリフトオフにおいて使用されるレーザは、例えば、ＹＡＧレーザやエキシマレーザ等を用いることができる。なお、サファイア基板２１の除去には、レーザリフトオフ以外にも、研削・研磨若しくはドライエッチング又はこれらの組合せ等の他の手法を用いることも可能である。また、成長用基板としてＳｉＣ基板等のウェットエッチング可能な基板を使用した場合には、ウェットエッチングにより成長用基板を除去しても良い。いずれの場合においても、成長用基板除去後に表出する成長層１１の最表面はＣ−面（Ｎ面）となる（図７（ａ））。
（粗面化工程）
次に、ｎ型半導体層１７の露出面に、光取り出し効率の向上に有効な六角錐状突起２０が形成される。具体的には、ｎ型半導体層１７の表面が約５０℃のＫＯＨ溶液（濃度：５mol/l）に約２時間浸される。かかるウェットエッチング処理により、Ｃ−面（Ｎ面）が最表面に表出しているｎ型半導体層１７の露出した領域に複数の六角錐状突起２０が形成される（図７（ｂ））。 As can be seen from FIG. 6 which is a plan view of the wafer in the process of FIG. 5D, the first plating electrode 15a is square. Note that the square first plating electrode 15 a is connected to the p-electrode 12. Further, an annular first filling layer 16a is formed so as to surround the square first plating electrode 15a. The annular second plating electrode 15 b is connected to the n electrode 14. Further, an annular second plating electrode 15b is formed so as to surround the annular first filling layer 16a. Further, a second filling layer 16b is formed so as to surround the annular second plating electrode 15b. The second filling layer 16b is formed in a lattice shape. As described above, the first filling layer 16a and the second filling layer 16b are embedded between the first plating electrode 15a and the second plating electrode 15b (gap 52) and in the chip separation region (gap 53). Thereby, the semiconductor light emitting element 10 can ensure sufficient strength even after the separation into individual pieces, which will be described later. Furthermore, the handling property at the time of mounting of the manufactured semiconductor light emitting element 10 can be improved. Note that a cross-sectional view taken along a double-headed arrow 5d-5d (indicated by a one-dot chain line) in the drawing corresponds to FIG.
(Growth substrate removal process)
After completion of the filling layer filling step, the sapphire substrate 21 is peeled from the growth layer 11. For peeling off the sapphire substrate 21, a known method such as laser lift-off (LLO) can be used. In the laser lift-off, the laser beam energy is absorbed between the sapphire substrate 21 and the n-type semiconductor layer 17 by irradiating the laser from the sapphire substrate 21 side. Further, the absorbed energy is converted into heat, whereby the GaN layer formed on the sapphire substrate 21 is decomposed into metal Ga and N ₂ gas. For this reason, after the decomposition occurs in the n-type semiconductor layer 17 and the sapphire substrate 21 is peeled off, the n-type semiconductor layer 17 is exposed. The outermost surface exposed after the sapphire substrate 21 is peeled is the C-plane (N plane). For example, a YAG laser or an excimer laser can be used as the laser used in the laser lift-off. In addition to the laser lift-off, other methods such as grinding / polishing, dry etching, or a combination thereof can be used for removing the sapphire substrate 21. Further, when a substrate capable of wet etching such as a SiC substrate is used as the growth substrate, the growth substrate may be removed by wet etching. In any case, the outermost surface of the growth layer 11 exposed after the growth substrate is removed is the C-plane (N plane) (FIG. 7A).
(Roughening process)
Next, hexagonal pyramidal projections 20 effective for improving light extraction efficiency are formed on the exposed surface of the n-type semiconductor layer 17. Specifically, the surface of the n-type semiconductor layer 17 is immersed in a KOH solution (concentration: 5 mol / l) at about 50 ° C. for about 2 hours. By this wet etching process, a plurality of hexagonal pyramidal projections 20 are formed in the exposed region of the n-type semiconductor layer 17 where the C-plane (N-plane) is exposed on the outermost surface (FIG. 7B).

かかる六角錐状突起２０は、ウルツ鉱型（六方晶）の結晶構造を有するAl_xIn_yGa_zNの結晶構造に由来した形状を有し、ＫＯＨ溶液を用いたウェットエッチング処理により、マスク等を用いることなく容易且つ再現性よく得ることができる。Al_xIn_yGa_zNの組成や成長条件にもよるが、上記した条件でウェットエッチング処理を行うことにより、幅約１μｍ、底面と側面のなす角が約６０度の六角錐状突起２０が形成される。更に、ウェットエッチング処理により六角錐状突起２０が形成されるため、六角錐状突起２０の再頂部はｎ型半導体層１７の露出面よりもｎ型半導体層１７側に位置することになる。 The hexagonal pyramidal projection 20 has a shape derived from the crystal structure of Al _x In _y Ga _z N having a wurtzite type (hexagonal) crystal structure, and a mask or the like is obtained by wet etching using a KOH solution. Can be obtained easily and with good reproducibility. Although it depends on the composition of Al _x In _y Ga _z N and the growth conditions, the hexagonal pyramidal projection 20 having a width of about 1 μm and an angle between the bottom surface and the side surface of about 60 degrees is obtained by performing wet etching under the above-described conditions. It is formed. Furthermore, since the hexagonal pyramidal protrusions 20 are formed by the wet etching process, the re-top portion of the hexagonal pyramidal protrusions 20 is located closer to the n-type semiconductor layer 17 side than the exposed surface of the n-type semiconductor layer 17.

なお、上述したウェットエッチング処理の条件は、ｎ型半導体層１７の組成や六角錐状突起２０の大きさ等に応じて変更することができる。例えば、ＫＯＨ溶液の濃度を５mol/lに固定する場合には、温度を５０℃〜７０℃、時間を０．５〜３時間の間で変更することもできる。かかる温度範囲よりも低い温度でウェットエッチング処理が施されると、六角錐状突起２０が小さくなるために光取り出し効率の向上を十分に図ることができない可能性がある。一方、かかる温度範囲よりも高い温度でウェットエッチング処理が施されると、エッチングレートが速すぎるために活性層１８までエッチングされる可能性や六角錐状突起２０の大きさが不均一になる可能性もある。 Note that the conditions of the above-described wet etching process can be changed according to the composition of the n-type semiconductor layer 17 and the size of the hexagonal pyramidal projections 20. For example, when the concentration of the KOH solution is fixed at 5 mol / l, the temperature can be changed between 50 ° C. and 70 ° C. and the time between 0.5 and 3 hours. If the wet etching process is performed at a temperature lower than this temperature range, the hexagonal pyramidal projections 20 become small, and thus there is a possibility that the light extraction efficiency cannot be sufficiently improved. On the other hand, if the wet etching process is performed at a temperature higher than the above temperature range, the etching rate is too high, so that the active layer 18 may be etched and the size of the hexagonal pyramidal projections 20 may be uneven. There is also sex.

なお、本ウェットエッチング処理が完了したら、ウエハがＫＯＨ溶液から取り出だされ、洗浄及び乾燥が行われる。
（チップ分離工程）
上記工程を経て形成されたウエハをチップに個片化するためには、タイヤモンドスクライブツールが装着された専用のスクライブ装置が使用される。当該ウエハがスクライブ装置に装着され、スクライブラインに沿って罫書かれていくことにより、当該ウエハがチップ単位に個片化される（図７（ｃ））。本実施例においては、スクライブラインは、第２の充填層１６ｂに位置することになる。また、パルスレーザを用いたダイシングにより、当該ウエハがチップ化されても良い。例えば、チップサイズは、１５０μｍ×１５０μｍである。かかる個片化によって、第２の充填層１６ｂが半導体発光素子１０の側面を覆うことになる。すなわち、第２の充填層１６ｂが被覆層として半導体発光素子１０の側面に配置されることになる。 When the wet etching process is completed, the wafer is taken out from the KOH solution, and cleaned and dried.
(Chip separation process)
In order to divide the wafer formed through the above steps into chips, a dedicated scribe device equipped with a tire Mond scribe tool is used. The wafer is mounted on a scribe device, and ruled along a scribe line, whereby the wafer is divided into chips (FIG. 7C). In this embodiment, the scribe line is located in the second filling layer 16b. Further, the wafer may be formed into chips by dicing using a pulse laser. For example, the chip size is 150 μm × 150 μm. By such singulation, the second filling layer 16 b covers the side surface of the semiconductor light emitting element 10. That is, the second filling layer 16b is disposed on the side surface of the semiconductor light emitting element 10 as a covering layer.

以上の各工程を経て本実施例に係る半導体発光素子１０が完成する。 The semiconductor light emitting device 10 according to this example is completed through the above steps.

図１に示されたような本発明の半導体発光素子は、ｎ型半導体層１７の側面にｎ電極１４が接続され、ｐ電極１２及びｎ電極１４の各々に接続された第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂが半導体発光素子の光放出面の逆側に位置している。このような構成によって、ｎ型半導体層１７の一辺が約１００μｍ、膜厚が約５μｍであるような場合においても、ｎ型半導体層１７とｎ電極１４との接続を十分に確保することができる。また、このような構成によって、従来のような光放出面に電極を構成する必要もなく、またエッチングによって活性層１８を削る必要もない。従って、本発明の半導体発光素子１０は、従来から知れている半導体発光素子よりも発光面積を十分に確保して光取り出し効率を向上させることができる。 In the semiconductor light emitting device of the present invention as shown in FIG. 1, an n electrode 14 is connected to the side surface of the n-type semiconductor layer 17, and a first plating electrode 15 a connected to each of the p electrode 12 and the n electrode 14. And the 2nd plating electrode 15b is located in the reverse side of the light emission surface of a semiconductor light-emitting device. With such a configuration, even when one side of the n-type semiconductor layer 17 is about 100 μm and the film thickness is about 5 μm, the connection between the n-type semiconductor layer 17 and the n-electrode 14 can be sufficiently ensured. . In addition, with such a configuration, it is not necessary to form an electrode on the conventional light emission surface, and it is not necessary to cut the active layer 18 by etching. Therefore, the semiconductor light emitting device 10 of the present invention can secure a sufficient light emitting area and improve the light extraction efficiency as compared with a conventionally known semiconductor light emitting device.

また、上述した構成である本発明の半導体発光素子１０は、従来のような支持体を有することなく、従来よりも薄い構造である。すなわち、本発明の半導体発光素子１０は、素子サイズの小型化への対応が容易に実現することができる。更に、本発明の半導体発光素子１０は、接続電極間の空隙に充填層１６が埋め込まれているので十分な強度を確保することができる。また、接続電極間に充填層１６が埋め込まれることにより、半導体発光素子の実装時のハンドリング性を向上させることもできる。 Moreover, the semiconductor light emitting device 10 of the present invention having the above-described configuration has a structure thinner than the conventional one without having a conventional support. That is, the semiconductor light emitting device 10 of the present invention can easily realize a reduction in device size. Furthermore, the semiconductor light emitting device 10 of the present invention can ensure sufficient strength because the filling layer 16 is embedded in the gap between the connection electrodes. In addition, since the filling layer 16 is embedded between the connection electrodes, the handling property at the time of mounting the semiconductor light emitting element can be improved.

また、本発明の半導体発光素子の製造方法においては、ｐ電極１２の形成位置及び絶縁層１３の側面の傾斜を利用して、サファイ基板２１側からレジスト３１の露光を行うので、絶縁膜１３の除去用のレジスト３１をセルフアラインでパターンニングすることができる。これにより、半導体発光素子１０の発光面積の拡大に寄与することができる。 Further, in the method for manufacturing a semiconductor light emitting device of the present invention, the resist 31 is exposed from the sapphire substrate 21 side using the formation position of the p-electrode 12 and the inclination of the side surface of the insulating layer 13. The resist 31 for removal can be patterned by self-alignment. Thereby, it can contribute to expansion of the light emission area of the semiconductor light emitting element 10.

（ａ）は本発明の実施例である半導体発光素子の断面図であり、（ｂ）は本発明の実施例である半導体発光素子の平面図である。(A) is sectional drawing of the semiconductor light-emitting device which is an Example of this invention, (b) is a top view of the semiconductor light-emitting device which is an Example of this invention. 本発明の実施例である半導体発光素子の各製造工程における断面図である。It is sectional drawing in each manufacturing process of the semiconductor light-emitting device which is an Example of this invention. 本発明の実施例である半導体発光素子の各製造工程における断面図である。It is sectional drawing in each manufacturing process of the semiconductor light-emitting device which is an Example of this invention. 本発明の実施例である半導体発光素子の各製造工程における断面図である。It is sectional drawing in each manufacturing process of the semiconductor light-emitting device which is an Example of this invention. 本発明の実施例である半導体発光素子の各製造工程における断面図である。It is sectional drawing in each manufacturing process of the semiconductor light-emitting device which is an Example of this invention. 図５（ｄ）の製造工程におけるウエハの部分平面図である。FIG. 6 is a partial plan view of a wafer in the manufacturing process of FIG. 本発明の実施例である半導体発光素子の各製造工程における断面図である。It is sectional drawing in each manufacturing process of the semiconductor light-emitting device which is an Example of this invention.

Explanation of symbols

１０半導体発光素子
１１成長層
１２ｐ電極
１３絶縁膜
１４ｎ電極
１５ａ第１のメッキ電極
１５ｂ第２のメッキ電極
１６ａ第１の充填層
１６ｂ第２の充填層（被覆層）
１７ｎ型半導体層
１８活性層
１９ｐ型半導体層
２０六角錐状突起（突起）
２１サファイア基板 DESCRIPTION OF SYMBOLS 10 Semiconductor light emitting element 11 Growth layer 12 P electrode 13 Insulating film 14 N electrode 15a 1st plating electrode 15b 2nd plating electrode 16a 1st filling layer 16b 2nd filling layer (coating layer)
17 n-type semiconductor layer 18 active layer 19 p-type semiconductor layer 20 hexagonal pyramidal protrusion (protrusion)
21 Sapphire substrate

Claims

A first semiconductor layer having a first conductivity type;
A second semiconductor layer having a second conductivity type;
An active layer formed between the first semiconductor layer and the second semiconductor layer;
A first electrode facing the active layer and formed on the second semiconductor layer;
An insulating film including an opening that covers the second semiconductor layer, the active layer, and the first electrode and exposes a portion of the first electrode;
A second electrode covering a side surface of the first semiconductor layer and a part of the insulating film;
A first connection electrode that fills the opening and has a thickness greater than the total thickness of the insulating film and the second electrode;
A second connection electrode connected to the second electrode, surrounding the first connection electrode and spaced apart from the first connection electrode;
A semiconductor light emitting element comprising: an insulating filling layer filling a gap between the first connection electrode and the second connection electrode.

2. The semiconductor light emitting device according to claim 1, wherein side surfaces of the first semiconductor layer, the active layer, and the second semiconductor layer are inclined.

The semiconductor light-emitting element according to claim 1, further comprising a covering portion that covers side surfaces of the second electrode and the second connection electrode.

The semiconductor light emitting element according to claim 1, wherein the filling layer and the covering portion are made of glass or resin.

The semiconductor light emitting device according to claim 1, wherein a protrusion is formed on the exposed surface of the first semiconductor layer.

The first semiconductor layer, the active layer, and the second semiconductor layer are made of a group III nitride semiconductor having a wurtzite structure, and are stacked along the C-axis direction of the crystal structure, and the protrusions are formed on the first semiconductor layer. 6. The semiconductor light emitting device according to claim 5, wherein the semiconductor light emitting device is a hexagonal pyramidal projection derived from a crystal structure.

A growth step in which a first semiconductor layer having a first conductivity type, an active layer, and a second semiconductor layer having a second conductivity type are sequentially stacked on a surface of a growth substrate to form a stacked structure;
A first electrode forming step of forming a first electrode on the second semiconductor layer;
A first separation groove forming step of forming a first separation groove penetrating the two semiconductor layers and the active layer in a peripheral region of the first electrode;
An insulating film forming step of forming an insulating film covering a side surface of the first electrode and the first separation groove;
A second separation groove forming step of forming a second separation groove penetrating the first semiconductor layer on a bottom surface of the first separation groove;
A second electrode forming step of forming a second electrode that covers a part of the insulating film and a side surface of the second separation groove;
A first connection electrode connected to the first electrode, and a second connection electrode connected to the second electrode, spaced apart from the first connection electrode and surrounding the first connection electrode And a connection electrode forming step of forming,
An insulating first filling layer filling a gap between the first connection electrode and the second connection electrode; and an insulating second filling a gap around the second connection electrode. A filling layer forming step of forming a filling layer;
And removing the growth substrate from the first semiconductor layer to expose the first semiconductor layer. A method of manufacturing a semiconductor light emitting device, comprising:

The method for manufacturing a semiconductor light emitting device according to claim 7, wherein each side surface of the first semiconductor layer, the active layer, and the second semiconductor layer is inclined.

9. The method of manufacturing a semiconductor light emitting element according to claim 8, wherein the insulating film forming step includes an exposure step of applying a resist on the insulating film and exposing the resist from the sapphire substrate side.

In the filling layer forming step, the gap between the first connection electrode and the second connection electrode and the gap around the second connection electrode are filled with glass powder, and the glass powder is heated and pressed. The method according to claim 9, wherein the first and second filling layers are formed.

11. The semiconductor light emitting device according to claim 9, further comprising a roughening step of forming a protrusion derived from a crystal structure by etching the first semiconductor layer exposed by the removing step. Production method.