JP2010096951A - Video data transmission system and video data transmission method - Google Patents

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JP2008267189A
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Japanese (ja)
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Ichiro Konno
伊知朗 紺野
Shuji Saito
修治 齋藤
Ryohei Matsumoto
良平 松本
Takahiro Katayama
貴弘 堅山
Mitsunori Tanaka
光憲 田中
Sanetoshi Iida
実俊 飯田
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Sharp Corp
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Sharp Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a video data transmission system which can use a source driver and a gate driver which are existent, is adaptive to increase in the transmission rate between a timing controller and a source driver, and can decrease the number of control signals that the timing controller outputs. <P>SOLUTION: The video data transmission system that transmits input video data to a display means includes a timing controller 101, a repeater 107, the source driver 102, and the gate driver 103. The timing controller 101 and repeater 107 are connected by a CDR transmission line, the repeater 107, source driver 102, and gate driver 103 are connected by a bus or one to one, and the video data and control information for driving the display means are superimposed on one over the other and are transmitted through the CDR transmission line. The timing controller 101 compresses the video data to output it to the repeater 107, and the repeater 107 expands the received compressed data to output it to the source driver 102. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、フラットパネルディスプレイ技術に関し、例えば、映像データ及び制御情報を表示手段に伝送する映像データ伝送システムおよび映像データ伝送方法に関する。   The present invention relates to a flat panel display technology, for example, a video data transmission system and a video data transmission method for transmitting video data and control information to display means.

液晶パネルにおける映像データ伝送システムとして、バス形式を用いたＲＳＤＳ（Ｒｅｄｕｃｅｄ Ｓｗｉｎｇ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）や、ｍｉｎｉ−ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）等が提案され、利用されている。
図１０は、従来のバス形式を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来のバス形式を用いた映像データ伝送システムは、タイミングコントローラ１００１と、複数のソースドライバ１００２と、複数のゲートドライバ１００３とを備える。
ここで、タイミングコントローラ１００１はコントロール基板１００４上に配置され、ソースドライバ１００２は、半数ずつ左右のソースドライバ基板１００５に分けて配置される。
タイミングコントローラ１００１は、バックエンド（図示せず）から入力された同期信号をもとに液晶パネル１０００を駆動するための制御信号を生成すると共に、入力された映像データをライン方向に左右２分割し、左右それぞれのソースドライバ基板１００５を介して各ソースドライバ１００２に供給する。
ソースドライバ基板が左右２枚に分割されている理由は、基板の製造コスト等の問題から基板の長さは６０ｃｍ程度が限界とされているためである。通常、ソースドライバ基板は、２６〜５０インチ程度までのパネルでは２分割、それ以上のサイズのパネルでは２分割又はそれ以上に分割する必要がある。
コントロール基板１００４とソースドライバ基板１００５は、一般的に別基板となっており、比較的信号線も多いため、信号線の接続はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）が用いられることが多い。
ソースドライバ１００２に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等がある。また、ゲートドライバ１００３に供給するＧＣＫ（ゲートドライバ用クロック）、ＧＳＰ（ゲートスタートパルス）等のゲート系制御信号もソースドライバ基板経由で供給される。
ソースドライバ基板１００５上の複数のソースドライバ１００２に、映像データはバス形式で、スタートパルスはカスケード接続で、ラッチ信号及びクロックはマルチドロップで接続されている。
ソースドライバ基板１００５上の最初のソースドライバ１００２は、タイミングコントローラ１００１から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ１００２に供給する。
このように、映像データは次々にそれぞれのソースドライバ１００２にサンプリングされる。すべてのソースドライバ１００２が映像データをサンプリングした後、ソースドライバ１００２は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
このような動作を１ラインごとに行い、同時に、ゲートドライバ１００３がＧＣＫ、ＧＳＰ等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル１０００に表示される。
ここで映像データは、ＲＧＢ各８ｂｉｔのデータで、図１２に示すように、ＲＧＢそれぞれ４ペア（計１２ペア）の差動信号線に分割され、各ソースドライバ１００２にマルチドロップ接続されているクロックの立ち上がりと立ち下りの両方のエッジで転送される。 As video data transmission systems in liquid crystal panels, RSDS (Reduced Swing Differential Signaling) using a bus format, mini-LVDS (Low Voltage Differential Signaling), and the like have been proposed and used.
FIG. 10 is a block diagram showing an example of the configuration of a video data transmission system using a conventional bus format. This conventional video data transmission system using a bus format includes a timing controller 1001, a plurality of source drivers 1002, and a plurality of gate drivers 1003.
Here, the timing controller 1001 is arranged on the control board 1004, and the source drivers 1002 are arranged in half on the left and right source driver boards 1005.
The timing controller 1001 generates a control signal for driving the liquid crystal panel 1000 based on a synchronization signal input from a back end (not shown), and divides the input video data into two in the line direction. , And supplied to each source driver 1002 via the left and right source driver boards 1005.
The reason why the source driver substrate is divided into the right and left two is that the length of the substrate is limited to about 60 cm due to problems such as the manufacturing cost of the substrate. Usually, the source driver board needs to be divided into two parts for a panel of about 26 to 50 inches, and divided into two parts or more for a panel of a larger size.
Since the control board 1004 and the source driver board 1005 are generally separate boards, and there are relatively many signal lines, FPC (Flexible Printed Circuits) is often used for connection of the signal lines.
Signals supplied to the source driver 1002 include, in addition to video data, a start pulse that indicates the start position of video data to be sampled, a latch signal that indicates the timing at which the sampled video data is output to the liquid crystal drive output terminal, and a clock. Further, gate control signals such as GCK (gate driver clock) and GSP (gate start pulse) supplied to the gate driver 1003 are also supplied via the source driver substrate.
Video data is connected to a plurality of source drivers 1002 on the source driver substrate 1005 in a bus format, start pulses are connected in cascade, and latch signals and clocks are connected in multidrop.
Based on the start pulse supplied from the timing controller 1001, the first source driver 1002 on the source driver board 1005 detects the head of video data sampled by itself, samples the allocated data, and then The start pulse timing is changed so as to indicate the beginning of data, and the data is supplied to the next source driver 1002.
In this way, video data is sampled by each source driver 1002 one after another. After all the source drivers 1002 sample the video data, the source driver 1002 outputs the sampled video data to the liquid crystal drive output terminals all at once according to the latch signal.
Such an operation is performed for each line, and at the same time, the gate driver 1003 performs a gate operation based on signals such as GCK and GSP, whereby video data is displayed on the liquid crystal panel 1000.
Here, the video data is 8-bit RGB data, and is divided into 4 pairs (12 pairs in total) of differential signal lines for each of RGB as shown in FIG. Is transferred on both rising and falling edges.

また、特許文献１に記載されているように、１対１接続でソースドライバに映像データを伝送する方式も提案されている。
図１１は、従来の１対１接続を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来の１対１接続を用いた映像データ伝送システムは、タイミングコントローラ１１０１と、複数のソースドライバ１１０２と、複数のゲートドライバ１１０３とを備える。
ここで、タイミングコントローラ１１０１はコントロール基板１１０４上に配置され、ソースドライバ１１０２は、半数ずつ左右のソースドライバ基板１１０５に分けて配置される。
タイミングコントローラ１１０１は、バックエンド（図示せず）から供給された同期信号をもとに液晶パネル１１００を駆動するための制御信号を生成すると共に、入力された映像データをライン方向にソースドライバ１１０２の数分に分割し、ソースドライバ基板１１０５を介して各ソースドライバ１１０２に供給する。
ソースドライバ１１０２に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等がある。また、ゲートドライバ１１０３に供給するＧＣＫ（ゲートドライバ用クロック）、ＧＳＰ（ゲートスタートパルス）等のゲート系制御信号もソースドライバ基板経由で供給される。
ソースドライバ基板１１０５上の複数のソースドライバ１１０２に、映像データはバス形式で、スタートパルス及びクロックはマルチドロップで接続されている。
ソースドライバ１１０２は、タイミングコントローラ１１０１から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
このような動作を１ラインごとに行い、同時に、ゲートドライバ１１０３がＧＣＫ、ＧＳＰ等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル１１００に表示される。
ここで映像データは、各ソースドライバ１１０２に１ペアもしくは複数ペアの差動信号線に分割され、各ソースドライバ１１０２にマルチドロップ接続されているクロックの立ち上がりと立ち下がりの両方のエッジで転送される。 Further, as described in Patent Document 1, a method of transmitting video data to a source driver with a one-to-one connection has been proposed.
FIG. 11 is a block diagram showing an example of the configuration of a conventional video data transmission system using a one-to-one connection. This conventional video data transmission system using a one-to-one connection includes a timing controller 1101, a plurality of source drivers 1102, and a plurality of gate drivers 1103.
Here, the timing controller 1101 is arranged on the control board 1104, and the source drivers 1102 are arranged in half on the left and right source driver boards 1105.
The timing controller 1101 generates a control signal for driving the liquid crystal panel 1100 based on a synchronization signal supplied from a back end (not shown), and inputs input video data in the line direction of the source driver 1102. Divided into several minutes and supplied to each source driver 1102 via the source driver board 1105.
Signals supplied to the source driver 1102 include, in addition to video data, a start pulse, a clock, and the like that indicate the head position of video data to be sampled. Further, gate control signals such as GCK (gate driver clock) and GSP (gate start pulse) supplied to the gate driver 1103 are also supplied via the source driver substrate.
Video data is connected to a plurality of source drivers 1102 on the source driver board 1105 in a bus format, and start pulses and clocks are connected in a multi-drop manner.
The source driver 1102 detects the head of the video data based on the start pulse input from the timing controller 1101, samples the necessary data, and outputs the sampled video data to the liquid crystal drive output terminal at a predetermined timing.
Such an operation is performed for each line, and at the same time, the gate driver 1103 performs a gate operation based on signals such as GCK and GSP, whereby video data is displayed on the liquid crystal panel 1100.
Here, the video data is divided into one pair or a plurality of pairs of differential signal lines for each source driver 1102 and transferred to both source drivers 1102 at both rising and falling edges of a clock that is multidrop connected. .

また、先行する特許出願（特願２００８−４４１８２号）に開示されているように、タイミングコントローラとソースドライバ間に受信バッファを設け、タイミングコントローラと受信バッファ間をＣＤＲ伝送ラインで接続し、映像データとソースドライバに対する制御信号を受信バッファ経由で伝送する方式も提案されている。
特開２０００−１５５５５２号公報 特開２００５−１８９８０４号公報 Further, as disclosed in a prior patent application (Japanese Patent Application No. 2008-44182), a reception buffer is provided between the timing controller and the source driver, the timing controller and the reception buffer are connected by a CDR transmission line, and video data A method of transmitting a control signal for the source driver via a reception buffer has also been proposed.
JP 2000-155552 A JP 2005-189804 A

タイミングコントローラから出力される映像データの総ビットレートは、映像信号の画素数、フレーム周波数、色深度によって決定される。
例えば、フルＨＤ（１９２０×１０８０画素）、フレーム周波数６０Ｈｚ、色深度８ビットの場合、ＲＧＢのデータを伝送するには、１９２０×１０８０×６０×３×８＝２．９８６Ｇｂｐｓ（約３Ｇｂｐｓ）の伝送レートを必要とする。 The total bit rate of the video data output from the timing controller is determined by the number of pixels of the video signal, the frame frequency, and the color depth.
For example, in the case of full HD (1920 × 1080 pixels), a frame frequency of 60 Hz, and a color depth of 8 bits, in order to transmit RGB data, transmission of 1920 × 1080 × 60 × 3 × 8 = 2.986 Gbps (about 3 Gbps) Need a rate.

また、最近では、フレーム周波数を１２０Ｈｚとした倍速駆動、色深度の増加（例えば１２ｂｉｔ化）、さらには、画素数をフルＨＤの縦横約２倍にした４Ｋ２Ｋ等が提案されてきており、必要な伝送レートは増加する一方である。
例えば、フルＨＤ、フレーム周波数１２０Ｈｚ、色深度１２ｂｉｔの場合、タイミングコントローラから出力される映像データの総ビットレートは、上記の例の３倍の９Ｇｂｐｓ、画素数を４Ｋ２Ｋにした場合は１２倍の約３６Ｇｂｐｓの伝送レートを必要とする。
このように必要な伝送レートが増大すると、従来のバス接続方式では、伝送するクロック周波数を上げるか、差動信号線の数を増やす必要があるが、クロック周波数を上げていくと、クロックとデータ間のスキューマージンが厳しくなってきて、受信側で正しくデータを受け取れなくなる可能性がある。
また、信号線の増加は、配線数増加によるコストアップ、及びＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁波障害）増加の原因になる。
また、１対１接続において、例えば、液晶駆動出力端子が７２０ピン（ＲＧＢで１画素とすると２４０画素分）のソースドライバを用いると、フルＨＤで８個、４Ｋ２Ｋで１６個のソースドライバを必要とし、フレーム周波数１２０Ｈｚ、色深度１２ｂｉｔの映像データを転送する場合、各ソースドライバに対し、フルＨＤで約１．１２５Ｇｂｐｓ（９Ｇｂｐｓ／８）、４Ｋ２Ｋで約２．２５Ｇｂｐｓ（３６／１６）の伝送レートが必要となる。
従来のクロックを別に伝送する方式では、差動信号線１ペアあたり約１Ｇｂｐｓの伝送レートが限界とされており、１対１接続においても１つのソースドライバに複数ペアの差動信号線を接続する必要があり、信号線の増加は避けられない。
また、従来のバス接続及び１対１接続及び先行する特許出願（特願２００８−４４１８２号）に記載の映像データ伝送システムでは、ソースドライバに対する制御信号の一部、及びゲートドライバに対する制御信号等は、差動信号線とは別の信号として接続するため、その分の信号線も必要となる。 Recently, double-speed driving with a frame frequency of 120 Hz, an increase in color depth (for example, 12 bits), and 4K2K, etc., in which the number of pixels is approximately double the height and width of full HD have been proposed. The transmission rate is increasing.
For example, in the case of full HD, a frame frequency of 120 Hz, and a color depth of 12 bits, the total bit rate of video data output from the timing controller is about 9 times 3 Gbps as in the above example, and about 12 times when the number of pixels is 4K2K. A transmission rate of 36 Gbps is required.
When the required transmission rate increases in this way, in the conventional bus connection method, it is necessary to increase the transmission clock frequency or increase the number of differential signal lines. However, as the clock frequency is increased, the clock and data There is a possibility that the skew margin between them becomes strict and data cannot be received correctly on the receiving side.
Further, the increase in the number of signal lines causes an increase in cost due to an increase in the number of wirings and an increase in EMI (Electro Magnetic Interference).
In a one-to-one connection, for example, if a source driver with a liquid crystal drive output terminal of 720 pins (one pixel for RGB is 240 pixels), 8 full HD and 16 source drivers for 4K2K are required. When transferring video data with a frame frequency of 120 Hz and a color depth of 12 bits, a transmission rate of about 1.125 Gbps (9 Gbps / 8) at full HD and about 2.25 Gbps (36/16) at 4K2K to each source driver. Is required.
In the conventional method of separately transmitting a clock, the transmission rate of about 1 Gbps per pair of differential signal lines is limited, and even in one-to-one connection, a plurality of pairs of differential signal lines are connected to one source driver. It is necessary to increase the number of signal lines.
In the video data transmission system described in the conventional bus connection and one-to-one connection and the prior patent application (Japanese Patent Application No. 2008-44182), a part of the control signal for the source driver, the control signal for the gate driver, etc. Since the signal is connected as a signal different from the differential signal line, the corresponding signal line is also required.

本発明は、このような実情を鑑みて成されたものであり、既存のソースドライバ及びゲートドライバを使用可能で、タイミングコントローラとソースドライバの間の伝送レートの増大に対応しつつ、信号線数を削減することができる映像データ伝送システムを提供するものである。   The present invention has been made in view of such a situation, and can use an existing source driver and gate driver, and can cope with an increase in the transmission rate between the timing controller and the source driver while maintaining the number of signal lines. It is an object of the present invention to provide a video data transmission system that can reduce the amount of data.

本発明は、入力された映像データを表示手段に伝送する映像データ伝送システムであって、タイミングコントローラと、中継器と、ソースドライバと、ゲートドライバとを備え、前記タイミングコントローラと前記中継器とがＣＤＲ伝送ラインで接続され、
前記中継器と前記ソースドライバ間の映像データはバス接続又は１対１で接続され、前記映像データと、前記ソースドライバ及び前記ゲートドライバが前記表示手段を駆動する制御情報とが重畳されて、前記ＣＤＲ伝送ラインで伝送されるデータ伝送システムである。前記タイミングコントローラは映像データを圧縮して前記中継器に出力し、前記中継器は受け取った圧縮データを伸張して前記ソースドライバに出力する。 The present invention is a video data transmission system for transmitting input video data to display means, comprising a timing controller, a repeater, a source driver, and a gate driver, wherein the timing controller and the repeater are Connected by CDR transmission line,
Video data between the repeater and the source driver is connected by bus connection or one-to-one, and the video data and control information for driving the display means by the source driver and the gate driver are superimposed, It is a data transmission system transmitted through a CDR transmission line. The timing controller compresses the video data and outputs it to the repeater, and the repeater decompresses the received compressed data and outputs it to the source driver.

そして、本発明の映像データ伝送システムは、入力された映像データを表示手段に伝送、表示する映像データ伝送システムであって、タイミングコントローラと、中継器と、複数のソースドライバと、複数のゲートドライバと、表示手段とを備え、前記タイミングコントローラは、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成手段と、前記映像データを伝送ラインの数に応じて分割する分割手段と、前記分割された映像データと前記制御情報とを重畳する重畳手段と、前記重畳された映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、前記ビット変換された映像データ及び制御情報をシリアル変換するシリアル変換手段と、前記シリアル変換された映像データ及び制御情報を、前記中継器に１対１接続で伝送する伝送手段とを備え、前記中継器は、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御情報を受信する受信手段と、前記受信された映像データ及び制御情報からクロックを再生するクロック再生手段と、前記受信された映像データ及び制御情報をパラレル変換するパラレル変換手段と、前記パラレル変換された映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、前記逆ビット変換された映像データ及び制御情報を、映像データと制御情報とに分離する制御情報分離手段と、前記分離された映像データを伝送ラインの数に分割されている状態から一つ又は複数の映像データに結合する結合手段と、前記結合された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割手段と、前記分割手段で分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成手段と、前記分離された制御情報から、前記ソースドライバと、前記ゲートドライバと、前記表示手段を駆動するための制御信号を生成し、出力する制御信号生成手段とを備え、前記ソースドライバと、前記ゲートドライバは、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送、表示することを特徴とする。   The video data transmission system of the present invention is a video data transmission system that transmits and displays input video data to a display means, and includes a timing controller, a repeater, a plurality of source drivers, and a plurality of gate drivers. And a display means, wherein the timing controller generates control information for generating control information for driving the display means based on a synchronization signal of the inputted video data, and transmits the video data to a transmission line. A dividing unit that divides the video data and the control information, and a superimposing unit that superimposes the divided video data and the control information. The bit conversion means for performing bit conversion so that the same bits do not continue, and the bit-converted video data and control information are transferred. Serial conversion means for converting the data, and transmission means for transmitting the serially converted video data and control information to the repeater in a one-to-one connection, wherein the repeater is transmitted from the timing controller. Receiving means for receiving serially converted video data and control information; clock recovery means for recovering a clock from the received video data and control information; and parallel conversion for converting the received video data and control information in parallel. Means, reverse bit conversion means for performing reverse conversion of the bit conversion performed in the bit conversion means of the timing controller to the parallel converted video data and control information, and the inverse bit converted video data and control information Control information separating means for separating video data and control information; Combining means for combining the video data into one or a plurality of video data from the state divided into the number of transmission lines, and dividing means for dividing the combined video data according to a format for transmitting to the source driver; Serial conversion means for converting the video data divided by the dividing means into a format to be transmitted to the source driver and outputting it, and clock generating means for generating a clock to be supplied to the source driver from the separated control information And a control signal generating means for generating and outputting a control signal for driving the source driver, the gate driver, and the display means from the separated control information, the source driver, The gate driver receives the video data and the control signal output from the repeater and displays them on the display means. The image data is transmitted and displayed.

タイミングコントローラと中継器との間をＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）伝送ラインで接続するため、クロックとデータとの間のスキューの問題を回避でき、より高速な映像データの伝送が可能になり、従来のソースドライバを使用しつつ、コントロール基板とソースドライバ基板との間の信号線数を削減することができる。   Since the timing controller and the repeater are connected by a CDR (Clock Data Recovery) transmission line, the problem of skew between the clock and the data can be avoided, and higher-speed video data transmission can be achieved. The number of signal lines between the control board and the source driver board can be reduced while using the source driver.

また、中継器とソースドライバとの間は、従来の映像データ伝送システムと同様にバス接続又は１対１接続を行うが、同じソースドライバ基板上での接続、もしくは隣り合うソースドライバ基板間の接続となるので、コントロール基板からＦＰＣを介して接続する従来の映像データ伝送システムと比べ、クロックとデータ間のスキューマージン的にも、ＥＭＩ的にも有利になる。   In addition, a bus connection or a one-to-one connection is made between the repeater and the source driver as in the conventional video data transmission system, but the connection on the same source driver board or the connection between adjacent source driver boards. Therefore, compared with the conventional video data transmission system connected from the control board via the FPC, it becomes advantageous in terms of skew margin between the clock and data and EMI.

本発明の他の映像データ伝送システムは、入力された映像データを表示手段に伝送、表示する映像データ伝送システムであって、タイミングコントローラと、中継器と、複数のソースドライバと、複数のゲートドライバと、表示手段とを備え、前記タイミングコントローラは、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成手段と、前記映像データを圧縮する圧縮手段と、前記圧縮された圧縮映像データを伝送ラインの数に応じて分割する分割手段と、前記分割された圧縮映像データと前記制御情報とを重畳する重畳手段と、前記重畳された圧縮映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、前記ビット変換された圧縮映像データ及び制御情報をシリアル変換するシリアル変換手段と、前記シリアル変換された圧縮映像データ及び制御情報を、前記中継器に１対１接続で伝送する伝送手段とを備え、前記中継器は、前記タイミングコントローラから伝送される前記シリアル変換された圧縮映像データ及び制御情報を受信する受信手段と、前記受信された圧縮映像データ及び制御情報からクロックを再生するクロック再生手段と、前記受信された圧縮映像データ及び制御情報をパラレル変換するパラレル変換手段と、前記パラレル変換された圧縮映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、前記逆ビット変換された圧縮映像データ及び制御情報を、圧縮映像データと制御情報とに分離する制御情報分離手段と、前記分離された圧縮映像データを伝送ラインの数に分割されている状態から一つ又は複数の圧縮映像データに結合する結合手段と、前記結合された圧縮映像データを伸張する伸張手段と、前記伸張された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割手段と、前記分割手段で分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成手段と、前記分離された制御情報から、前記ソースドライバと、前記ゲートドライバと、前記表示手段を駆動するための制御信号を生成し、出力する制御信号生成手段とを備え、前記ソースドライバと、前記ゲートドライバは、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送、表示することを特徴とする。   Another video data transmission system of the present invention is a video data transmission system that transmits and displays input video data to a display means, and includes a timing controller, a repeater, a plurality of source drivers, and a plurality of gate drivers. And a display means, wherein the timing controller compresses the video data, control information generation means for generating control information for driving the display means based on a synchronization signal of the input video data Compression means, dividing means for dividing the compressed compressed video data in accordance with the number of transmission lines, superposing means for superposing the divided compressed video data and the control information, and the superimposed compressed video Bit conversion that converts data and control information so that the same bit does not continue for a certain interval or longer so that the clock can be recovered on the receiving side Serial converting means for serially converting the bit-converted compressed video data and control information; and transmission means for transmitting the serially-converted compressed video data and control information to the repeater in a one-to-one connection. The repeater comprises: a receiving means for receiving the serially converted compressed video data and control information transmitted from the timing controller; and a clock recovery for recovering a clock from the received compressed video data and control information. Means, parallel conversion means for converting the received compressed video data and control information into parallel, and inverse conversion of the bit conversion performed by the bit conversion means of the timing controller to the parallel converted compressed video data and control information. An inverse bit conversion means for performing conversion, and the compressed video data after the inverse bit conversion. Control information separating means for separating data and control information into compressed video data and control information, and the separated compressed video data is divided into the number of transmission lines to one or a plurality of compressed video data. Combining means for combining, expanding means for expanding the combined compressed video data, dividing means for dividing the expanded video data in accordance with a format for transmitting to the source driver, and video data divided by the dividing means From the serial control means for converting to a format to be transmitted to the source driver and outputting, the clock generation means for generating a clock to be supplied to the source driver from the separated control information, and the separated control information Generating and outputting a control signal for driving the source driver, the gate driver, and the display means Control signal generating means for receiving the video data and the control signal output from the repeater, and transmitting and displaying the video data on the display means. To do.

タイミングコントローラと中継器間の映像データを圧縮することにより、タイミングコントローラとソースドライバ基板との間の伝送レートを下げることが可能になる。
前記圧縮手段はＤＰＣＭ圧縮によって前記映像データを圧縮してもよい。 By compressing the video data between the timing controller and the repeater, the transmission rate between the timing controller and the source driver board can be lowered.
The compression means may compress the video data by DPCM compression.

前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式であってもよい。前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットは１対１接続方式であってもよい。   The format in which the repeater transmits the video data to the source driver may be a bus connection method. The format in which the repeater transmits the video data to the source driver may be a one-to-one connection method.

本発明の映像データ伝送システムは、既存のソースドライバ及びゲートドライバを使用可能で、タイミングコントローラとソースドライバの間の伝送レートの増大に対応しつつ、信号線数を削減することができる。   The video data transmission system of the present invention can use an existing source driver and gate driver, and can reduce the number of signal lines while accommodating an increase in the transmission rate between the timing controller and the source driver.

＜第１の実施形態＞
本発明の第１の実施形態の映像データ伝送システムを、図１乃至図４を参照して説明する。
図１は、本発明の第１の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ１０１が搭載されたコントロール基板１０４と、中継器１０７が搭載された左画面用ソースドライバ基板１０５と、中継器が搭載されていない右画面用ソースドライバ基板１０６と、複数のソースドライバ１０２と、複数のゲートドライバ１０３とを備える。ソースドライバ１０２はＦＰＣ上に実装されており、左画面用ソースドライバ基板１０５及び右画面用ソースドライバ基板１０６に接続される。
図２は、タイミングコントローラ１０１の構成の一例を示すブロック図である。タイミングコントローラ１０１は、ＤＰＣＭ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏｎ：差分パルスコード変調）圧縮部２０１と、分割部２０２と、制御情報重畳部２０３と、８Ｂ１０Ｂ変換部２０４と、シリアル変換部２０５と、物理層２０６と、制御情報生成部２０７とを備える。制御情報重畳部２０３と、８Ｂ１０Ｂ変換部２０４と、シリアル変換部２０５と、物理層２０６は、ＣＤＲ伝送ラインの数だけ存在する。
タイミングコントローラ１０１は、バックエンド（図示せず）から入力された同期信号をもとに、制御情報生成部２０７で液晶パネル１００を駆動するための制御情報を生成すると共に、入力された映像データを、ＤＰＣＭ圧縮部２０１で圧縮し、分割部２０２でＣＤＲ伝送ラインの数分に分割し、制御情報重畳部２０３で制御情報と重畳し、８Ｂ１０Ｂ変換部２０４で受信側がクロック再生しやすい符号に変換した後、シリアル変換部２０５でシリアルデータに変換し、物理層２０６を介して出力する。 <First Embodiment>
A video data transmission system according to a first embodiment of the present invention will be described with reference to FIGS.
FIG. 1 is a block diagram showing an example of the configuration of the video data transmission system according to the first embodiment of the present invention. The video data transmission system of this example includes a control board 104 on which a timing controller 101 is mounted, a left screen source driver board 105 on which a repeater 107 is mounted, and a right screen source driver board on which no repeater is mounted. 106, a plurality of source drivers 102, and a plurality of gate drivers 103. The source driver 102 is mounted on the FPC and connected to the left screen source driver board 105 and the right screen source driver board 106.
FIG. 2 is a block diagram illustrating an example of the configuration of the timing controller 101. The timing controller 101 includes a DPCM (Differential Pulse Code Modulation) compression unit 201, a division unit 202, a control information superposition unit 203, an 8B10B conversion unit 204, a serial conversion unit 205, a physical layer 206, A control information generation unit 207. The control information superimposing unit 203, the 8B10B conversion unit 204, the serial conversion unit 205, and the physical layer 206 exist as many as the number of CDR transmission lines.
The timing controller 101 generates control information for driving the liquid crystal panel 100 by the control information generation unit 207 based on a synchronization signal input from a back end (not shown) and converts the input video data. , Compressed by the DPCM compression unit 201, divided by the number of CDR transmission lines by the division unit 202, superimposed by control information by the control information superimposing unit 203, and converted by the 8B10B conversion unit 204 into a code that can be easily reproduced by the receiver. Thereafter, the data is converted into serial data by the serial conversion unit 205 and output through the physical layer 206.

次に、制御信号の伝送方法について説明する。
制御信号は、ソースドライバ１０２に供給するクロックと、それ以外の制御信号に分類される。
ソースドライバ１０２に供給するクロックは、そのままＣＤＲ伝送ラインで送る事は出来ないので、クロックの周波数を決める情報、例えばＰＬＬの入力クロック分周比、ＰＬＬのフィードバック分周の分周比、出力分周比等をクロック情報として伝送する。
その他の制御信号は、例えば波形基本情報とパラメータに分割する。ここで波形基本情報は毎ライン変化する可能性が高いので毎ライン伝送し、パラメータは毎ライン変化させる必要はない場合、複数ライン（例えば１フレーム）に分割して伝送しても良い。
尚、波形基本情報とパラメータは、制御信号と１対１の関係になるため、少なくとも制御信号の本数分必要となる。 Next, a control signal transmission method will be described.
The control signal is classified into a clock supplied to the source driver 102 and other control signals.
Since the clock supplied to the source driver 102 cannot be sent as it is on the CDR transmission line, information for determining the frequency of the clock, for example, PLL input clock frequency division ratio, PLL feedback frequency division ratio, output frequency division, etc. The ratio or the like is transmitted as clock information.
Other control signals are divided into, for example, basic waveform information and parameters. Here, since the waveform basic information is likely to change every line, it is transmitted every line, and when the parameter does not need to be changed every line, it may be divided into a plurality of lines (for example, one frame) and transmitted.
Since the waveform basic information and the parameters have a one-to-one relationship with the control signal, at least the number of control signals is required.

図４（Ａ）は、１ライン分のパケット化された映像データの一例を示す。本例では、受信側でクロック再生するためのクロック同期信号、有効データの先頭位置を特定するための同期信号の後に、クロック情報、波形基本情報、パラメータが制御情報として伝送され、その後に映像データが伝送される。   FIG. 4A shows an example of video data packetized for one line. In this example, clock information, waveform basic information, and parameters are transmitted as control information after the clock synchronization signal for clock recovery on the receiving side and the synchronization signal for specifying the start position of valid data, and then the video data Is transmitted.

図４（Ｂ）は、波形基本情報とパラメータの一例で、本例では波形基本情報を３ビットとしている。波形基本情報の先頭ビットは波形の初期値、即ち基準位置での波形の極性を表し、後半の２ビットは波形を示す。波形は例えば “００”がハイインピーダンス、“０１”が固定値（反転なし）、“１０”は１箇所で反転、“１１”が２箇所で反転を表す。
また、パラメータＡは基準位置からの最初の反転箇所までのクロック数、パラメータＢは最初の反転箇所から２つめの反転箇所までのクロック数を示す。
図４（Ｂ）において、例えば一番下の波形は、波形基本情報が“１１１”なので、初期値が‘１’で、反転箇所が２箇所ある事を示し、最初の反転箇所は基準位置からＡクロックの位置、２つめの反転箇所は最初の反転箇所からＢクロックの位置である事を示している。 FIG. 4B shows an example of basic waveform information and parameters. In this example, the basic waveform information is 3 bits. The first bit of the waveform basic information represents the initial value of the waveform, that is, the polarity of the waveform at the reference position, and the latter two bits indicate the waveform. For example, “00” represents high impedance, “01” represents a fixed value (no inversion), “10” represents inversion at one location, and “11” represents inversion at two locations.
Parameter A indicates the number of clocks from the reference position to the first inversion location, and parameter B indicates the number of clocks from the first inversion location to the second inversion location.
In FIG. 4B, for example, the bottom waveform is “111” as the basic waveform information, so that the initial value is “1”, indicating that there are two inversion places. The first inversion place is from the reference position. The position of the A clock and the second inversion position indicate that the position is the B clock from the first inversion position.

図３は、中継器１０７の構成の一例を示すブロック図である。中継器１０７は、物理層３０１と、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）３０２と、パラレル変換部３０３と、１０Ｂ８Ｂ変換部３０４と、制御情報分離部３０５と、結合部３０６と、ＤＰＣＭ伸張部３０７と、分割部３０８と、シリアル変換部３０９と、物理層３１０と、制御信号生成部３１１と、水晶発信器３１２と、入力分周部３１３と、パネル出力用ＰＬＬ３１４と、フィードバック分周部３１５と、出力分周部３１６とを備える。
物理層３０１と、ＰＬＬ３０２と、パラレル変換部３０３と、１０Ｂ８Ｂ変換部３０４と、制御情報分離部３０５は、ＣＤＲ伝送ラインの数だけ存在し、シリアル変換部３０９と、物理層３１０は、ソースドライバに接続する差動インターフェースのチャンネル数（例えばソースドライバ基板の数分）だけ存在する。
中継器１０７は、タイミングコントローラ１０１から供給される圧縮映像データを物理層３０１で受信し、受信データをもとにＰＬＬ３０２でクロックを再生し、パラレル変換部３０３でパラレル化した後、１０Ｂ８Ｂ変換部３０４で８Ｂ１０Ｂの逆変換を行い、制御情報分離部３０５で圧縮映像データと制御情報とに分離する。
分離された圧縮映像データは、結合部３０６で結合し、ＤＰＣＭ伸張部３０７でＤＰＣＭ伸張し、分割部３０８でソースドライバに接続する差動インターフェースのチャンネル数分に分割し、シリアル変換部３０９でバス接続の伝送フォーマットに変換し、物理層３１０を介して出力する。
一方、制御情報分離部３０５で分離された制御情報のうち、ソースドライバ１０２に供給するクロック情報は、入力分周部３１３、フィードバック分周部３１５、出力分周部３１６に供給され、水晶発信器３１２で発振したクロックをパネル出力用ＰＬＬ３１４で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部３１１にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
本例では、ソースドライバに接続する差動インターフェースのチャンネル数は２で、中継器１０７からは左画面用と右画面用の映像データと制御信号が２チャンネルに分割されて出力される。 FIG. 3 is a block diagram illustrating an example of the configuration of the repeater 107. The repeater 107 includes a physical layer 301, a PLL (Phase-Locked Loop) 302, a parallel conversion unit 303, a 10B8B conversion unit 304, a control information separation unit 305, a combining unit 306, and a DPCM decompression. Unit 307, dividing unit 308, serial conversion unit 309, physical layer 310, control signal generation unit 311, crystal oscillator 312, input frequency divider 313, panel output PLL 314, and feedback frequency divider 315 and an output frequency divider 316.
The physical layer 301, the PLL 302, the parallel conversion unit 303, the 10B8B conversion unit 304, and the control information separation unit 305 exist as many as the number of CDR transmission lines, and the serial conversion unit 309 and the physical layer 310 serve as source drivers. There are as many differential interface channels (for example, as many as the number of source driver boards) to be connected.
The repeater 107 receives the compressed video data supplied from the timing controller 101 by the physical layer 301, regenerates the clock by the PLL 302 based on the received data, parallelizes it by the parallel conversion unit 303, and then performs the 10B8B conversion unit 304. Then, 8B10B is inversely converted, and the control information separation unit 305 separates the compressed video data from the control information.
The separated compressed video data is combined by the combining unit 306, DPCM expanded by the DPCM expansion unit 307, divided by the number of channels of the differential interface connected to the source driver by the dividing unit 308, and bused by the serial conversion unit 309. The data is converted into a connection transmission format and output via the physical layer 310.
On the other hand, of the control information separated by the control information separation unit 305, the clock information supplied to the source driver 102 is supplied to the input frequency division unit 313, the feedback frequency division unit 315, and the output frequency division unit 316, and the crystal oscillator This is a set value when the clock oscillated at 312 is multiplied by the panel output PLL 314.
Other control information is generated and output by the control signal generation unit 311 based on the basic waveform information and parameters corresponding to each control signal.
In this example, the number of channels of the differential interface connected to the source driver is 2, and the video data and control signals for the left screen and right screen are divided into two channels and output from the repeater 107.

図１に戻り、中継器１０７から出力された左画面用の映像データと制御信号は、ソースドライバ基板１０５上でバス形式にてソースドライバ１０２に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板１０６に接続され、ソースドライバ基板１０６上でバス形式にてソースドライバ１０２に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等と、ゲート系制御信号として、ゲートクロック（ＧＣＫ）、ゲートスタートパルス（ＧＳＰ）等の信号が含まれる。また、特許文献２に記載の、液晶画面の視野角改善のためのＣＳバスライン信号を生成するためのタイミング信号等、直接ソースドライバ１０２やゲートドライバ１０３に接続されない信号も含まれる。 Returning to FIG. 1, the video data for the left screen and the control signal output from the repeater 107 are connected to the source driver 102 in a bus form on the source driver board 105.
On the other hand, the video data and control signal for the right screen are connected to the source driver board 106 and connected to the source driver 102 in a bus form on the source driver board 106.
The control signal includes, as a source system control signal, a start pulse indicating the start position of the video data to be sampled, a latch signal indicating the timing at which the sampled video data is output to the liquid crystal drive output terminal, a clock, and the like, and a gate system control signal Include signals such as a gate clock (GCK) and a gate start pulse (GSP). Further, a signal that is not directly connected to the source driver 102 or the gate driver 103, such as a timing signal for generating a CS bus line signal for improving the viewing angle of the liquid crystal screen described in Patent Document 2, is also included.

ソースドライバ基板１０５又は１０６上の最初のソースドライバ１０２は、中継器１０７から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ１０２に供給する。
このように、映像データは次々にそれぞれのソースドライバ１０２にサンプリングされる。すべてのソースドライバ１０２が映像データをサンプリングした後、ソースドライバ１０２は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
このような動作を１ラインごとに行い、同時に、ゲートドライバ１０３がＧＣＫ、ＧＳＰ等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル１００に表示される。 The first source driver 102 on the source driver board 105 or 106 detects the head of the video data sampled by itself based on the start pulse supplied from the repeater 107, and after sampling the allocated data, The start pulse timing is changed so as to indicate the head of the next data, and it is supplied to the next source driver 102.
In this way, video data is sampled by each source driver 102 one after another. After all the source drivers 102 sample the video data, the source driver 102 outputs the sampled video data to the liquid crystal drive output terminals all at once according to the latch signal.
Such an operation is performed for each line, and at the same time, the gate driver 103 performs a gate operation based on signals such as GCK and GSP, whereby video data is displayed on the liquid crystal panel 100.

＜第２の実施形態＞
本発明の第２の実施形態の映像データ伝送システムを、図５及び図６を参照して説明する。
第２の実施形態は、中継器とソースドライバ間の接続がバス形式ではなく、１対１接続である点のみ上記第１の実施形態と異なる。
図５は、本発明の第２の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ５０１が搭載されたコントロール基板５０４と、中継器５０７が搭載された左画面用ソースドライバ基板５０５と、中継器が搭載されていない右画面用ソースドライバ基板５０６と、複数のソースドライバ５０２と、複数のゲートドライバ５０３とを備える。ソースドライバ５０２はＦＰＣ上に実装されており、左画面用ソースドライバ基板５０５及び右画面用ソースドライバ基板５０６に接続される。
タイミングコントローラ５０１の構成は、図２に示す第１の実施形態のタイミングコントローラ１０１の構成と同様である。したがって、さらに詳細には説明しない。
また、制御信号の伝送方法についても、第１の実施形態の映像データ伝送システムと同様である。したがって、さらに詳細には説明しない。 <Second Embodiment>
A video data transmission system according to a second embodiment of the present invention will be described with reference to FIGS.
The second embodiment differs from the first embodiment only in that the connection between the repeater and the source driver is not a bus type but a one-to-one connection.
FIG. 5 is a block diagram showing an example of the configuration of the video data transmission system according to the second embodiment of the present invention. The video data transmission system of this example includes a control board 504 on which a timing controller 501 is mounted, a left screen source driver board 505 on which a repeater 507 is mounted, and a right screen source driver board on which no repeater is mounted. 506, a plurality of source drivers 502, and a plurality of gate drivers 503. The source driver 502 is mounted on the FPC and is connected to the left screen source driver board 505 and the right screen source driver board 506.
The configuration of the timing controller 501 is the same as that of the timing controller 101 of the first embodiment shown in FIG. Therefore, it will not be described in further detail.
The control signal transmission method is also the same as that of the video data transmission system of the first embodiment. Therefore, it will not be described in further detail.

図６は、中継器５０７の構成の一例を示すブロック図である。中継器５０７は、物理層６０１と、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）６０２と、パラレル変換部６０３と、１０Ｂ８Ｂ変換部６０４と、制御情報分離部６０５と、結合部６０６と、ＤＰＣＭ伸張部６０７と、分割部６０８と、シリアル変換部６０９と、物理層６１０と、制御信号生成部６１１と、水晶発信器６１２と、入力分周部６１３と、パネル出力用ＰＬＬ６１４と、フィードバック分周部６１５と、出力分周部６１６とを備える。
物理層６０１と、ＰＬＬ６０２と、パラレル変換部６０３と、１０Ｂ８Ｂ変換部６０４と、制御情報分離部６０５は、ＣＤＲ伝送ラインの数だけ存在し、シリアル変換部６０９と、物理層６１０は、ソースドライバ５０２の数だけ存在する。
中継器５０７は、タイミングコントローラ５０１から供給される圧縮映像データを物理層６０１で受信し、受信データをもとにＰＬＬ６０２でクロックを再生し、パラレル変換部６０３でパラレル化した後、１０Ｂ８Ｂ変換部６０４で８Ｂ１０Ｂの逆変換を行い、制御情報分離部６０５で圧縮映像データと制御情報とに分離する。
分離された圧縮映像データは、結合部６０６で結合し、ＤＰＣＭ伸張部６０７でＤＰＣＭ伸張し、分割部６０８でソースドライバ５０２の数分に分割し、シリアル変換部６０９で１対１接続の伝送フォーマットに変換し、物理層６１０を介して出力する。
一方、制御情報分離部６０５で分離された制御情報のうち、ソースドライバ５０２に供給するクロック情報は、入力分周部６１３、フィードバック分周部６１５、出力分周部６１６に供給され、水晶発信器６１２で発振したクロックをパネル出力用ＰＬＬ６１４で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部６１１にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。 FIG. 6 is a block diagram illustrating an example of the configuration of the repeater 507. The repeater 507 includes a physical layer 601, a PLL (Phase-Locked Loop) 602, a parallel conversion unit 603, a 10B8B conversion unit 604, a control information separation unit 605, a combining unit 606, and a DPCM decompression. Unit 607, division unit 608, serial conversion unit 609, physical layer 610, control signal generation unit 611, crystal oscillator 612, input divider 613, panel output PLL 614, feedback divider 615 and an output divider 616.
The physical layer 601, the PLL 602, the parallel conversion unit 603, the 10B8B conversion unit 604, and the control information separation unit 605 exist as many as the number of CDR transmission lines, and the serial conversion unit 609 and the physical layer 610 include the source driver 502. There are as many as
The repeater 507 receives the compressed video data supplied from the timing controller 501 by the physical layer 601, regenerates the clock by the PLL 602 based on the received data, parallelizes it by the parallel conversion unit 603, and then performs the 10B8B conversion unit 604. Then, 8B10B is inversely converted, and the control information separation unit 605 separates the compressed video data from the control information.
The separated compressed video data is combined by a combining unit 606, DPCM expanded by a DPCM expanding unit 607, divided into the number of source drivers 502 by a dividing unit 608, and a transmission format of one-to-one connection by a serial converting unit 609. And output via the physical layer 610.
On the other hand, of the control information separated by the control information separation unit 605, the clock information supplied to the source driver 502 is supplied to the input frequency dividing unit 613, the feedback frequency dividing unit 615, and the output frequency dividing unit 616, and the crystal oscillator This is the set value when the clock oscillated at 612 is multiplied by the panel output PLL 614.
In addition, other control information is generated by the control signal generation unit 611 based on the basic waveform information and parameters corresponding to each control signal and output.

図５に戻り、中継器５０７から出力された左画面用の映像データと制御信号は、ソースドライバ基板５０５上で１対１接続にてソースドライバ５０２に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板５０６に接続され、ソースドライバ基板５０６上で１対１接続にてソースドライバ５０２に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等と、ゲート系制御信号として、ゲートクロック（ＧＣＫ）、ゲートスタートパルス（ＧＳＰ）等の信号が含まれる。また、特許文献２に記載の、液晶画面の視野角改善のためのＣＳバスライン信号を生成するためのタイミング信号等、直接ソースドライバ５０２やゲートドライバ５０３に接続されない信号も含まれる。
ソースドライバ５０２は、中継器５０７から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
このような動作を１ラインごとに行い、同時に、ゲートドライバ５０３がＧＣＫ、ＧＳＰ等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル５００に表示される。 Returning to FIG. 5, the video data for the left screen and the control signal output from the repeater 507 are connected to the source driver 502 on the source driver board 505 in a one-to-one connection.
On the other hand, the video data for the right screen and the control signal are connected to the source driver board 506 and connected to the source driver 502 on the source driver board 506 in a one-to-one connection.
The control signal includes a start pulse, a clock and the like indicating the start position of the video data to be sampled as a source system control signal, and a gate clock (GCK) and a gate start pulse (GSP) as a gate system control signal. included. Further, a signal that is not directly connected to the source driver 502 or the gate driver 503, such as a timing signal for generating a CS bus line signal for improving the viewing angle of the liquid crystal screen described in Patent Document 2, is also included.
The source driver 502 detects the head of the video data based on the start pulse input from the repeater 507, samples the necessary data, and then outputs the sampled video data to the liquid crystal drive output terminal at a predetermined timing.
Such an operation is performed for each line, and at the same time, the gate driver 503 performs a gate operation based on signals such as GCK and GSP, whereby video data is displayed on the liquid crystal panel 500.

＜第３の実施形態＞
本発明の第３の実施形態の映像データ伝送システムを、図１、図７及び図８を参照して説明する。
第３の実施形態の映像データ伝送システムは、タイミングコントローラから中継器に送られる映像データをＤＰＣＭ圧縮しないことを除けば、第１の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図１に示すものと同様であり、タイミングコントローラ１０１の代わりにタイミングコントローラ１１１を、中継器１０７の代わりに中継器１１７を備えるものとする。 <Third Embodiment>
A video data transmission system according to a third embodiment of the present invention will be described with reference to FIG. 1, FIG. 7, and FIG.
The video data transmission system of the third embodiment is the same as the video data transmission system of the first embodiment, except that the video data sent from the timing controller to the repeater is not subjected to DPCM compression. Therefore, the overall configuration is the same as that shown in FIG. 1, and it is assumed that the timing controller 111 is provided instead of the timing controller 101, and the repeater 117 is provided instead of the repeater 107.

図７は、タイミングコントローラ１１１の構成の一例を示すブロック図である。タイミングコントローラ１１１は、分割部７０２と、制御情報重畳部７０３と、８Ｂ１０Ｂ変換部７０４と、シリアル変換部７０５と、物理層７０６と、制御情報生成部７０７とを備える。制御情報重畳部７０３と、８Ｂ１０Ｂ変換部７０４と、シリアル変換部７０５と、物理層７０６は、ＣＤＲ伝送ラインの数だけ存在する。
タイミングコントローラ１１１は、バックエンド（図示せず）から入力された同期信号をもとに、制御情報生成部７０７で液晶パネル１００を駆動するための制御情報を生成すると共に、入力された映像データを、分割部７０２でＣＤＲ伝送ラインの数分に分割し、制御情報重畳部７０３で制御情報と重畳し、８Ｂ１０Ｂ変換部７０４で受信側がクロック再生しやすい符号に変換した後、シリアル変換部７０５でシリアルデータに変換し、物理層７０６を介して出力する。
ここで制御信号の伝送方法については、第１の実施形態の映像データ伝送システムと同様である。したがって、さらに詳細には説明しない。 FIG. 7 is a block diagram illustrating an example of the configuration of the timing controller 111. The timing controller 111 includes a dividing unit 702, a control information superimposing unit 703, an 8B10B converting unit 704, a serial converting unit 705, a physical layer 706, and a control information generating unit 707. The control information superimposing unit 703, the 8B10B conversion unit 704, the serial conversion unit 705, and the physical layers 706 exist as many as the number of CDR transmission lines.
The timing controller 111 generates control information for driving the liquid crystal panel 100 by the control information generation unit 707 based on a synchronization signal input from a back end (not shown) and converts the input video data. The dividing unit 702 divides the number into the number of CDR transmission lines, the control information superimposing unit 703 superimposes the control information, the 8B10B converting unit 704 converts the code into a code that can be easily reproduced by the receiving side, and then the serial converting unit 705 converts the serial number. Data is converted and output via the physical layer 706.
The control signal transmission method is the same as that of the video data transmission system of the first embodiment. Therefore, it will not be described in further detail.

図８は、中継器１１７の構成の一例を示すブロック図である。中継器１１７は、物理層８０１と、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）８０２と、パラレル変換部８０３と、１０Ｂ８Ｂ変換部８０４と、制御情報分離部８０５と、結合部８０６と、分割部８０８と、シリアル変換部８０９と、物理層８１０と、制御信号生成部８１１と、水晶発信器８１２と、入力分周部８１３と、パネル出力用ＰＬＬ８１４と、フィードバック分周部８１５と、出力分周部８１６とを備える。
物理層８０１と、ＰＬＬ８０２と、パラレル変換部８０３と、１０Ｂ８Ｂ変換部８０４と、制御情報分離部８０５は、ＣＤＲ伝送ラインの数だけ存在し、シリアル変換部８０９と、物理層８１０は、ソースドライバに接続する差動インターフェースのチャンネル数（例えばソースドライバ基板の数分）だけ存在する。
中継器１１７は、タイミングコントローラ１１１から供給される映像データを物理層８０１で受信し、受信データをもとにＰＬＬ８０２でクロックを再生し、パラレル変換部８０３でパラレル化した後、１０Ｂ８Ｂ変換部８０４で８Ｂ１０Ｂの逆変換を行い、制御情報分離部８０５で映像データと制御情報とに分離する。
分離された映像データは、結合部８０６で結合し、分割部８０８でソースドライバに接続する差動インターフェースのチャンネル数分に分割し、シリアル変換部８０９でバス接続の伝送フォーマットに変換し、物理層８１０を介して出力する。
一方、制御情報分離部８０５で分離された制御情報のうち、ソースドライバ１０２に供給するクロック情報は、入力分周部８１３、フィードバック分周部８１５、出力分周部８１６に供給され、水晶発信器８１２で発振したクロックをパネル出力用ＰＬＬ８１４で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部８１１にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
本例では、ソースドライバに接続する差動インターフェースのチャンネル数は２で、中継器１１７からは左画面用と右画面用の映像データと制御信号が２チャンネルに分割されて出力される。 FIG. 8 is a block diagram illustrating an example of the configuration of the repeater 117. The repeater 117 includes a physical layer 801, a PLL (Phase-Locked Loop) 802, a parallel conversion unit 803, a 10B8B conversion unit 804, a control information separation unit 805, a combining unit 806, and a dividing unit. 808, serial converter 809, physical layer 810, control signal generator 811, crystal oscillator 812, input divider 813, panel output PLL 814, feedback divider 815, output divider Part 816.
The physical layer 801, the PLL 802, the parallel conversion unit 803, the 10B8B conversion unit 804, and the control information separation unit 805 exist as many as the number of CDR transmission lines, and the serial conversion unit 809 and the physical layer 810 are provided as source drivers. There are as many differential interface channels (for example, as many as the number of source driver boards) to be connected.
The repeater 117 receives the video data supplied from the timing controller 111 by the physical layer 801, regenerates the clock by the PLL 802 based on the received data, parallelizes it by the parallel conversion unit 803, and then by the 10B8B conversion unit 804. 8B10B reverse conversion is performed, and the control information separation unit 805 separates the video data and the control information.
The separated video data is combined by the combining unit 806, divided by the dividing unit 808 into the number of channels of the differential interface connected to the source driver, converted into a bus connection transmission format by the serial conversion unit 809, and the physical layer Output via 810.
On the other hand, of the control information separated by the control information separation unit 805, the clock information supplied to the source driver 102 is supplied to the input frequency dividing unit 813, the feedback frequency dividing unit 815, and the output frequency dividing unit 816, and the crystal oscillator This is the set value when the clock oscillated at 812 is multiplied by the panel output PLL 814.
Other control information is generated and output by the control signal generation unit 811 based on the basic waveform information and parameters corresponding to each control signal.
In this example, the number of channels of the differential interface connected to the source driver is 2, and the video data for the left screen and the right screen and the control signal are divided into two channels and output from the repeater 117.

図１に戻り、中継器１１７から出力された左画面用の映像データと制御信号は、ソースドライバ基板１０５上でバス形式にてソースドライバ１０２に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板１０６に接続され、ソースドライバ基板１０６上でバス形式にてソースドライバ１０２に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等と、ゲート系制御信号として、ゲートクロック（ＧＣＫ）、ゲートスタートパルス（ＧＳＰ）等の信号が含まれる。また、特許文献２に記載の、液晶画面の視野角改善のためのＣＳバスライン信号を生成するためのタイミング信号等、直接ソースドライバ１０２やゲートドライバ１０３に接続されない信号も含まれる。
ソースドライバ基板１０５又は１０６上の最初のソースドライバ１０２は、中継器１１７から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ１０２に供給する。
このように、映像データは次々にそれぞれのソースドライバ１０２にサンプリングされる。すべてのソースドライバ１０２が映像データをサンプリングした後、ソースドライバ１０２は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
このような動作を１ラインごとに行い、同時に、ゲートドライバ１０３がＧＣＫ、ＧＳＰ等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル１００に表示される。 Returning to FIG. 1, the video data for the left screen and the control signal output from the repeater 117 are connected to the source driver 102 in a bus format on the source driver board 105.
On the other hand, the video data and control signal for the right screen are connected to the source driver board 106 and connected to the source driver 102 in a bus form on the source driver board 106.
The control signal includes, as a source system control signal, a start pulse indicating the start position of the video data to be sampled, a latch signal indicating the timing at which the sampled video data is output to the liquid crystal drive output terminal, a clock, and the like, and a gate system control signal Include signals such as a gate clock (GCK) and a gate start pulse (GSP). Further, a signal that is not directly connected to the source driver 102 or the gate driver 103, such as a timing signal for generating a CS bus line signal for improving the viewing angle of the liquid crystal screen described in Patent Document 2, is also included.
The first source driver 102 on the source driver board 105 or 106 detects the head of the video data sampled by itself based on the start pulse supplied from the repeater 117 and samples the allocated data. The start pulse timing is changed so as to indicate the head of the next data, and it is supplied to the next source driver 102.
In this way, video data is sampled by each source driver 102 one after another. After all the source drivers 102 sample the video data, the source driver 102 outputs the sampled video data to the liquid crystal drive output terminals all at once according to the latch signal.
Such an operation is performed for each line, and at the same time, the gate driver 103 performs a gate operation based on signals such as GCK and GSP, whereby video data is displayed on the liquid crystal panel 100.

＜第４の実施形態＞
本発明の第４の実施形態の映像データ伝送システムを、図５及び図９を参照して説明する。
第４の実施形態の映像データ伝送システムは、タイミングコントローラから中継器に送られる映像データをＤＰＣＭ圧縮しないことを除けば、第２の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図５に示すものと同様であり、タイミングコントローラ５０１の代わりにタイミングコントローラ５１１を、中継器５０７の代わりに中継器５１７を備えるものとする。
タイミングコントローラ５１１の構成は、図７に示す第３の実施形態のタイミングコントローラ１１１の構成と同様である。したがって、さらに詳細には説明しない。
また、制御信号の伝送方法についても、第１の実施形態の映像データ伝送システムと同様である。したがって、さらに詳細には説明しない。 <Fourth Embodiment>
A video data transmission system according to a fourth embodiment of the present invention will be described with reference to FIGS.
The video data transmission system of the fourth embodiment is the same as the video data transmission system of the second embodiment except that the video data sent from the timing controller to the repeater is not subjected to DPCM compression. Therefore, the overall configuration is the same as that shown in FIG. 5, and it is assumed that a timing controller 511 is provided instead of the timing controller 501 and a repeater 517 is provided instead of the repeater 507.
The configuration of the timing controller 511 is the same as the configuration of the timing controller 111 of the third embodiment shown in FIG. Therefore, it will not be described in further detail.
The control signal transmission method is also the same as that of the video data transmission system of the first embodiment. Therefore, it will not be described in further detail.

図９は、中継器５１７の構成の一例を示すブロック図である。中継器５１７は、物理層９０１と、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）９０２と、パラレル変換部９０３と、１０Ｂ８Ｂ変換部９０４と、制御情報分離部９０５と、結合部９０６と、分割部９０８と、シリアル変換部９０９と、物理層９１０と、制御信号生成部９１１と、水晶発信器９１２と、入力分周部９１３と、パネル出力用ＰＬＬ９１４と、フィードバック分周部９１５と、出力分周部９１６とを備える。
物理層９０１と、ＰＬＬ９０２と、パラレル変換部９０３と、１０Ｂ８Ｂ変換部９０４と、制御情報分離部９０５は、ＣＤＲ伝送ラインの数だけ存在し、シリアル変換部９０９と、物理層９１０は、ソースドライバ５０２の数だけ存在する。
中継器５１７は、タイミングコントローラ５０１から供給される映像データを物理層９０１で受信し、受信データをもとにＰＬＬ９０２でクロックを再生し、パラレル変換部９０３でパラレル化した後、１０Ｂ８Ｂ変換部９０４で８Ｂ１０Ｂの逆変換を行い、制御情報分離部９０５で映像データと制御情報とに分離する。
分離された映像データは、結合部９０６で結合し、分割部９０８でソースドライバ５０２の数分に分割し、シリアル変換部９０９で１対１接続の伝送フォーマットに変換し、物理層９１０を介して出力する。
一方、制御情報分離部９０５で分離された制御情報のうち、ソースドライバ５０２に供給するクロック情報は、入力分周部９１３、フィードバック分周部９１５、出力分周部９１６に供給され、水晶発信器９１２で発振したクロックをパネル出力用ＰＬＬ９１４で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部９１１にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
図５に戻り、中継器５１７から出力された左画面用の映像データと制御信号は、ソースドライバ基板５０５上で１対１接続にてソースドライバ５０２に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板５０６に接続され、ソースドライバ基板５０６上で１対１接続にてソースドライバ５０２に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等と、ゲート系制御信号として、ゲートクロック（ＧＣＫ）、ゲートスタートパルス（ＧＳＰ）等の信号が含まれる。また、特許文献２に記載の、液晶画面の視野角改善のためのＣＳバスライン信号を生成するためのタイミング信号等、直接ソースドライバ５０２やゲートドライバ５０３に接続されない信号も含まれる。
ソースドライバ５０２は、中継器５１７から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
このような動作を１ラインごとに行い、同時に、ゲートドライバ５０３がＧＣＫ、ＧＳＰ等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル５００に表示される。 FIG. 9 is a block diagram illustrating an example of the configuration of the repeater 517. The repeater 517 includes a physical layer 901, a PLL (Phase-Locked Loop) 902, a parallel conversion unit 903, a 10B8B conversion unit 904, a control information separation unit 905, a combining unit 906, and a dividing unit. 908, serial conversion unit 909, physical layer 910, control signal generation unit 911, crystal oscillator 912, input frequency division unit 913, panel output PLL 914, feedback frequency division unit 915, output frequency division Part 916.
The physical layer 901, the PLL 902, the parallel conversion unit 903, the 10B8B conversion unit 904, and the control information separation unit 905 exist as many as the number of CDR transmission lines. The serial conversion unit 909 and the physical layer 910 include the source driver 502. There are as many as
The repeater 517 receives the video data supplied from the timing controller 501 by the physical layer 901, regenerates the clock by the PLL 902 based on the received data, parallelizes it by the parallel converter 903, and then by the 10B8B converter 904. 8B10B reverse conversion is performed, and the control information separation unit 905 separates the video data and the control information.
The separated video data is combined by the combining unit 906, divided by the dividing unit 908 into the number of source drivers 502, converted into a one-to-one connection transmission format by the serial conversion unit 909, and passed through the physical layer 910. Output.
On the other hand, of the control information separated by the control information separation unit 905, the clock information supplied to the source driver 502 is supplied to the input frequency dividing unit 913, the feedback frequency dividing unit 915, and the output frequency dividing unit 916, and the crystal oscillator This is a set value when the clock oscillated at 912 is multiplied by the panel output PLL 914.
In addition, other control information is generated by the control signal generation unit 911 based on the basic waveform information and parameters corresponding to the respective control signals and output.
Returning to FIG. 5, the video data for the left screen and the control signal output from the repeater 517 are connected to the source driver 502 on a one-to-one connection on the source driver board 505.
On the other hand, the video data for the right screen and the control signal are connected to the source driver board 506 and connected to the source driver 502 on the source driver board 506 in a one-to-one connection.
The control signal includes a start pulse, a clock and the like indicating the start position of the video data to be sampled as a source system control signal, and a gate clock (GCK) and a gate start pulse (GSP) as a gate system control signal. included. Further, a signal that is not directly connected to the source driver 502 or the gate driver 503, such as a timing signal for generating a CS bus line signal for improving the viewing angle of the liquid crystal screen described in Patent Document 2, is also included.
The source driver 502 detects the head of the video data based on the start pulse input from the repeater 517, samples necessary data, and outputs the sampled video data to the liquid crystal drive output terminal at a predetermined timing.
Such an operation is performed for each line, and at the same time, the gate driver 503 performs a gate operation based on signals such as GCK and GSP, whereby video data is displayed on the liquid crystal panel 500.

以上説明したように、本発明の映像データ伝送システムにおいては、タイミングコントローラと中継器との間をＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）伝送ラインで接続するため、クロックとデータとの間のスキューの問題を回避でき、より高速な映像データの伝送が可能になり、従来のソースドライバを使用しつつ、コントロール基板とソースドライバ基板との間の信号線数を削減することができる。
また、中継器とソースドライバとの間は、従来の映像データ伝送システムと同様にバス接続又は１対１接続を行うが、同じソースドライバ基板上での接続、もしくは隣り合うソースドライバ基板間の接続となるので、コントロール基板からＦＰＣを介して接続する従来の映像データ伝送システムと比べ、クロックとデータ間のスキューマージン的にも、ＥＭＩ的にも有利になる。
また、タイミングコントローラと中継器間の映像データを圧縮することにより、コントロール基板とソースドライバ基板との間の伝送レートを下げることが可能になる。
更に、ソース系制御信号、ゲート系制御信号、液晶画面の視野角改善のためのＣＳバスライン信号を生成するためのタイミング信号等もＣＤＲデータに重畳することが可能となり、コントロール基板とソースドライバ基板間の信号線の接続を大幅に削減する事が可能となる。 As described above, in the video data transmission system of the present invention, the timing controller and the repeater are connected by the CDR (Clock Data Recovery) transmission line, thereby avoiding the problem of skew between the clock and the data. Thus, transmission of video data at a higher speed is possible, and the number of signal lines between the control board and the source driver board can be reduced while using a conventional source driver.
In addition, a bus connection or a one-to-one connection is made between the repeater and the source driver as in the conventional video data transmission system, but the connection on the same source driver board or the connection between adjacent source driver boards. Therefore, compared with the conventional video data transmission system connected from the control board via the FPC, it becomes advantageous in terms of skew margin between the clock and data and EMI.
Further, by compressing the video data between the timing controller and the repeater, the transmission rate between the control board and the source driver board can be lowered.
Furthermore, it is possible to superimpose source system control signals, gate system control signals, timing signals for generating a CS bus line signal for improving the viewing angle of the liquid crystal screen on the CDR data, and the control board and source driver board. It is possible to greatly reduce the connection of signal lines between them.

本発明は、映像データ伝送システムに利用可能である。   The present invention is applicable to a video data transmission system.

本発明の第１の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the video data transmission system of the 1st Embodiment of this invention. タイミングコントローラ１０１の構成の一例を示すブロック図である。2 is a block diagram illustrating an example of a configuration of a timing controller 101. FIG. 中継器１０７の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the repeater. 制御信号の伝送方法の一例を示す説明図である。It is explanatory drawing which shows an example of the transmission method of a control signal. 本発明の第２の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the video data transmission system of the 2nd Embodiment of this invention. 中継器５０７の構成の一例を示すブロック図である。6 is a block diagram illustrating an example of a configuration of a repeater 507. FIG. タイミングコントローラ１１１の構成の一例を示すブロック図である。2 is a block diagram illustrating an example of a configuration of a timing controller 111. FIG. 中継器１１７の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the repeater 117. FIG. 中継器５１７の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the repeater 517. FIG. 従来のバス形式を用いた映像データ伝送システムの構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the video data transmission system using the conventional bus format. 従来の１対１接続を用いた映像データ伝送システムの構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the video data transmission system using the conventional one-to-one connection. 従来のバス形式を用いた映像データ伝送システムのタイミング図である。It is a timing diagram of a video data transmission system using a conventional bus format.

符号の説明Explanation of symbols

１００、５００、１０００、１０１０ 液晶パネル
１０１、１１１、５０１、５１１、１００１、１１０１ タイミングコントローラ
１０２、５０２、１００２、１１０２ ソースドライバ
１０３、５０３、１００３、１１０３ ゲートドライバ
１０４、５０４、１００４、１１０４ コントロール基板
１０５、１０６、５０５、５０６、１００５、１１０５ ソースドライバ基板
１０７、１１７、５０７、５１７ 中継器
２０１ ＤＰＣＭ圧縮部
２０２、３０８、６０８、７０２、８０８、９０８ 分割部
２０３、７０３ 制御情報重畳部
２０４、７０４ ８Ｂ１０Ｂ変換部
２０５、３０９、６０９、７０５、８０９、９０９ シリアル変換部
２０６、３０１、３１０、６０１、６１０、７０６、８０１、８１０、９０１、９１０ 物理層
２０７、７０７ 制御情報生成部
３１１、６１１、８１１、９１１ 制御信号生成部
３０２、６０２、８０２、９０２ ＰＬＬ
３０３、６０３、８０３、９０３ パラレル変換部
３０４、６０４、８０４、９０４ １０Ｂ８Ｂ変換部
３０５、６０５、８０５、９０５ 制御情報分離部
３０６、６０６、８０６、９０６ 結合部
３０７、６０７ ＤＰＣＭ伸張部
３１２、６１２、８１２、９１２ 水晶発信器
３１３、６１３、８１３、９１３ 入力分周部
３１４、６１４、８１４、９１４ パネル出力用ＰＬＬ
３１５、６１５、８１５、９１５ フィードバック分周部
３１６、６１６、８１６，９１６ 出力分周部 100, 500, 1000, 1010 Liquid crystal panel 101, 111, 501, 511, 1001, 1101 Timing controller 102, 502, 1002, 1102 Source driver 103, 503, 1003, 1103 Gate driver 104, 504, 1004, 1104 Control board 105 106, 505, 506, 1005, 1105 Source driver board 107, 117, 507, 517 Repeater 201 DPCM compression unit 202, 308, 608, 702, 808, 908 Division unit 203, 703 Control information superposition unit 204, 704 8B10B Conversion unit 205, 309, 609, 705, 809, 909 Serial conversion unit 206, 301, 310, 601, 610, 706, 801, 810, 901, 910 Physical layer 207, 707 Information generation unit 311,611,811,911 control signal generating unit 302,602,802,902 PLL
303, 603, 803, 903 Parallel converters 304, 604, 804, 904 10B8B converters 305, 605, 805, 905 Control information separators 306, 606, 806, 906 Couplers 307, 607 DPCM decompressors 312, 612, 812, 912 Crystal transmitter 313, 613, 813, 913 Input frequency divider 314, 614, 814, 914 Panel output PLL
315, 615, 815, 915 Feedback divider 316, 616, 816, 916 Output divider

Claims (12)

入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、中継器と、ソースドライバと、ゲートドライバとを備え、
前記タイミングコントローラと前記中継器とがＣＤＲ伝送ラインで接続され、前記中継器と前記ソースドライバ間の映像データはバス接続又は１対１で接続され、前記映像データと、前記ソースドライバ及び前記ゲートドライバが前記表示手段を駆動する制御情報とが重畳されて、前記ＣＤＲ伝送ラインで伝送されることを特徴とするデータ伝送システム。 A video data transmission system for transmitting input video data to a display means,
A timing controller, a repeater, a source driver, and a gate driver are provided.
The timing controller and the repeater are connected by a CDR transmission line, and video data between the repeater and the source driver is connected by a bus connection or one-to-one, the video data, the source driver, and the gate driver Is superimposed on the control information for driving the display means and is transmitted through the CDR transmission line. 前記タイミングコントローラは映像データを圧縮して前記中継器に出力し、前記中継器は受け取った圧縮データを伸張して前記ソースドライバに出力する請求項１記載のデータ伝送システム。   The data transmission system according to claim 1, wherein the timing controller compresses video data and outputs the compressed video data to the repeater, and the repeater decompresses received compressed data and outputs the decompressed data to the source driver. 入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、中継器と、複数のソースドライバと、複数のゲートドライバとを備え、
前記タイミングコントローラは、
前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成手段と、
前記映像データを伝送ラインの数に応じて分割する分割手段と、
前記分割された映像データと前記制御情報とを重畳する重畳手段と、
前記重畳された映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、
前記ビット変換された映像データ及び制御情報をシリアル変換するシリアル変換手段と、
前記シリアル変換された映像データ及び制御情報を、前記中継器に１対１接続で伝送する伝送手段とを備え、
前記中継器は、
前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御情報を受信する受信手段と、
前記受信された映像データ及び制御情報からクロックを再生するクロック再生手段と、
前記受信された映像データ及び制御情報をパラレル変換するパラレル変換手段と、
前記パラレル変換された映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、
前記逆ビット変換された映像データ及び制御情報を、映像データと制御情報とに分離する制御情報分離手段と、
前記分離された映像データを伝送ラインの数に分割されている状態から一つ又は複数の映像データに結合する結合手段と、
前記結合された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割手段と、
前記分割手段で分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、
前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成手段と、
前記分離された制御情報から、前記ソースドライバと、前記ゲートドライバと、前記表示手段を駆動するための制御信号を生成し、出力する制御信号生成手段とを備え、
前記ソースドライバと前記ゲートドライバは、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送することを特徴とする映像データ伝送システム。 A video data transmission system for transmitting input video data to a display means,
A timing controller, a repeater, a plurality of source drivers, and a plurality of gate drivers are provided.
The timing controller is
Control information generating means for generating control information for driving the display means based on the synchronization signal of the input video data;
Dividing means for dividing the video data according to the number of transmission lines;
Superimposing means for superimposing the divided video data and the control information;
Bit conversion means for bit-converting the superimposed video data and control information so that the same bits do not continue over a predetermined interval so that the clock can be reproduced on the receiving side;
Serial conversion means for serially converting the bit-converted video data and control information;
Transmission means for transmitting the serially converted video data and control information to the repeater in a one-to-one connection;
The repeater is
Receiving means for receiving the serial-converted video data and control information transmitted from the timing controller;
Clock recovery means for recovering a clock from the received video data and control information;
Parallel conversion means for converting the received video data and control information into parallel;
Reverse bit conversion means for performing reverse conversion of the bit conversion performed in the bit conversion means of the timing controller to the parallel-converted video data and control information;
Control information separating means for separating the video data and control information subjected to the inverse bit conversion into video data and control information;
Coupling means for coupling the separated video data into one or a plurality of video data from a state where the separated video data is divided into the number of transmission lines;
Dividing means for dividing the combined video data according to a format for transmission to the source driver;
Serial conversion means for converting the video data divided by the dividing means into a format to be transmitted to the source driver and outputting the data;
Clock generation means for generating a clock to be supplied to the source driver from the separated control information;
From the separated control information, the source driver, the gate driver, and a control signal generating means for generating and outputting a control signal for driving the display means,
The video data transmission system, wherein the source driver and the gate driver receive video data and a control signal output from the repeater, and transmit the video data to the display means. 入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、中継器と、複数のソースドライバと、複数のゲートドライバとを備え、
前記タイミングコントローラは、
前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成手段と、
前記映像データを圧縮する圧縮手段と、
前記圧縮された圧縮映像データを伝送ラインの数に応じて分割する分割手段と、
前記分割された圧縮映像データと前記制御情報とを重畳する重畳手段と、
前記重畳された圧縮映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、
前記ビット変換された圧縮映像データ及び制御情報をシリアル変換するシリアル変換手段と、
前記シリアル変換された圧縮映像データ及び制御情報を、前記中継器に１対１接続で伝送する伝送手段とを備え、
前記中継器は、
前記タイミングコントローラから伝送される前記シリアル変換された圧縮映像データ及び制御情報を受信する受信手段と、
前記受信された圧縮映像データ及び制御情報からクロックを再生するクロック再生手段と、
前記受信された圧縮映像データ及び制御情報をパラレル変換するパラレル変換手段と、
前記パラレル変換された圧縮映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、
前記逆ビット変換された圧縮映像データ及び制御情報を、圧縮映像データと制御情報とに分離する制御情報分離手段と、
前記分離された圧縮映像データを伝送ラインの数に分割されている状態から一つ又は複数の圧縮映像データに結合する結合手段と、
前記結合された圧縮映像データを伸張する伸張手段と、
前記伸張された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割手段と、
前記分割手段で分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、
前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成手段と、
前記分離された制御情報から、前記ソースドライバと、前記ゲートドライバと、前記表示手段を駆動するための制御信号を生成し、出力する制御信号生成手段とを備え、
前記ソースドライバと前記ゲートドライバは、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送することを特徴とする映像データ伝送システム。 A video data transmission system for transmitting input video data to a display means,
A timing controller, a repeater, a plurality of source drivers, and a plurality of gate drivers are provided.
The timing controller is
Control information generating means for generating control information for driving the display means based on the synchronization signal of the input video data;
Compression means for compressing the video data;
Dividing means for dividing the compressed compressed video data according to the number of transmission lines;
Superimposing means for superimposing the divided compressed video data and the control information;
Bit conversion means for bit-converting the superimposed compressed video data and control information so that the same bits do not continue over a predetermined interval so that the clock can be reproduced on the receiving side;
Serial conversion means for serially converting the bit-converted compressed video data and control information;
Transmission means for transmitting the serially converted compressed video data and control information to the repeater in a one-to-one connection;
The repeater is
Receiving means for receiving the serial-converted compressed video data and control information transmitted from the timing controller;
Clock recovery means for recovering a clock from the received compressed video data and control information;
Parallel conversion means for converting the received compressed video data and control information into parallel;
Reverse bit conversion means for performing reverse conversion of the bit conversion performed in the bit conversion means of the timing controller to the parallel-converted compressed video data and control information;
Control information separation means for separating the compressed video data and control information subjected to inverse bit conversion into compressed video data and control information;
Coupling means for coupling the separated compressed video data into one or a plurality of compressed video data from a state where the separated compressed video data is divided into the number of transmission lines;
Decompression means for decompressing the combined compressed video data;
Dividing means for dividing the decompressed video data according to a format for transmission to the source driver;
Serial conversion means for converting the video data divided by the dividing means into a format to be transmitted to the source driver and outputting the data;
Clock generation means for generating a clock to be supplied to the source driver from the separated control information;
From the separated control information, the source driver, the gate driver, and a control signal generating means for generating and outputting a control signal for driving the display means,
The video data transmission system, wherein the source driver and the gate driver receive video data and a control signal output from the repeater, and transmit the video data to the display means. 前記圧縮手段はＤＰＣＭ圧縮によって前記映像データを圧縮する請求項４に記載の映像データ伝送システム。   The video data transmission system according to claim 4, wherein the compression unit compresses the video data by DPCM compression. 前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式である請求項３乃至５のいずれか１項に記載の映像データ伝送システム。   6. The video data transmission system according to claim 3, wherein a format in which the repeater transmits the video data to the source driver is a bus connection system. 前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットは１対１接続方式である請求項３乃至５のいずれか１項に記載の映像データ伝送システム。   The video data transmission system according to any one of claims 3 to 5, wherein a format in which the repeater transmits the video data to the source driver is a one-to-one connection method. 入力された映像データを表示手段に伝送する映像データ伝送方法であって、
タイミングコントローラにおいて、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成ステップと、
前記タイミングコントローラにおいて、前記映像データを伝送ラインの数に応じて分割する分割ステップと、
前記タイミングコントローラにおいて、前記分割された映像データと前記制御情報とを重畳する重畳ステップと、
前記タイミングコントローラにおいて、前記重畳された映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換ステップと、
前記タイミングコントローラにおいて、前記ビット変換された映像データ及び制御情報をシリアル変換するシリアル変換ステップと、
前記タイミングコントローラにおいて、前記シリアル変換された映像データ及び制御情報を、中継器に１対１接続で伝送する伝送ステップと、
前記中継器において、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御情報を受信する受信ステップと、
前記中継器において、前記受信された映像データ及び制御情報からクロックを再生するクロック再生ステップと、
前記中継器において、前記受信された映像データ及び制御情報をパラレル変換するパラレル変換ステップと、
前記中継器において、前記パラレル変換された映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換ステップにおいて行ったビット変換の逆変換を行う逆ビット変換ステップと、
前記中継器において、前記逆ビット変換された映像データ及び制御情報を、映像データと制御情報とに分離する制御情報分離ステップと、
前記中継器において、前記分離された映像データを伝送ラインの数に分割されている状態から一つ又は複数の映像信号に結合する結合ステップと、
前記中継器において、前記結合された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割ステップと、
前記中継器において、前記分割ステップで分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換ステップと、
前記中継器において、前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成ステップと、
前記中継器において、前記分離された制御情報から、前記ソースドライバと、ゲートドライバと、表示手段を駆動するための制御信号を生成し、出力する制御信号生成ステップと、
前記ソースドライバと前記ゲートドライバにおいて、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送するステップを含むことを特徴とする映像データ伝送方法。 A video data transmission method for transmitting input video data to a display means,
In the timing controller, based on a synchronization signal of the input video data, a control information generating step for generating control information for driving the display means;
In the timing controller, a dividing step of dividing the video data according to the number of transmission lines;
In the timing controller, a superimposing step of superimposing the divided video data and the control information;
In the timing controller, a bit conversion step for bit-converting the superimposed video data and control information so that the same bits do not continue over a predetermined interval so that the clock can be reproduced on the reception side;
In the timing controller, a serial conversion step for serially converting the bit-converted video data and control information;
In the timing controller, a transmission step of transmitting the serially converted video data and control information to the repeater in a one-to-one connection;
In the repeater, a receiving step of receiving the serial-converted video data and control information transmitted from the timing controller;
In the repeater, a clock recovery step of recovering a clock from the received video data and control information;
In the repeater, a parallel conversion step of converting the received video data and control information into parallel,
In the repeater, an inverse bit conversion step of performing an inverse conversion of the bit conversion performed in the bit conversion step of the timing controller to the parallel converted video data and control information;
In the repeater, a control information separation step of separating the video data and control information subjected to the inverse bit conversion into video data and control information;
In the repeater, a combining step of combining the separated video data into one or a plurality of video signals from a state where the separated video data is divided into the number of transmission lines;
In the repeater, a dividing step of dividing the combined video data according to a format transmitted to the source driver;
In the repeater, the video data divided in the division step is converted into a format to be transmitted to the source driver, and a serial conversion step for outputting,
In the repeater, a clock generation step of generating a clock to be supplied to the source driver from the separated control information;
In the repeater, a control signal generation step of generating and outputting a control signal for driving the source driver, gate driver, and display means from the separated control information;
A video data transmission method comprising the steps of receiving video data and a control signal output from the repeater at the source driver and the gate driver and transmitting the video data to the display means. 入力された映像データを表示手段に伝送する映像データ伝送方法であって、
タイミングコントローラにおいて、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成ステップと、
前記タイミングコントローラにおいて、前記映像データを圧縮する圧縮ステップと、
前記タイミングコントローラにおいて、前記圧縮された圧縮映像データを伝送ラインの数に応じて分割する分割ステップと、
前記タイミングコントローラにおいて、前記分割された圧縮映像データと前記制御情報とを重畳する重畳ステップと、
前記タイミングコントローラにおいて、前記重畳された圧縮映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換ステップと、
前記タイミングコントローラにおいて、前記ビット変換された圧縮映像データ及び制御情報をシリアル変換するシリアル変換ステップと、
前記タイミングコントローラにおいて、前記シリアル変換された圧縮映像データ及び制御情報を、中継器に１対１接続で伝送する伝送ステップと、
前記中継器において、前記タイミングコントローラから伝送される前記シリアル変換された圧縮映像データ及び制御情報を受信する受信ステップと、
前記中継器において、前記受信された圧縮映像データ及び制御情報からクロックを再生するクロック再生ステップと、
前記中継器において、前記受信された圧縮映像データ及び制御情報をパラレル変換するパラレル変換ステップと、
前記中継器において、前記パラレル変換された圧縮映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換ステップにおいて行ったビット変換の逆変換を行う逆ビット変換ステップと、
前記中継器において、前記逆ビット変換された圧縮映像データ及び制御情報を、圧縮映像データと制御情報とに分離する制御情報分離ステップと、
前記中継器において、前記分離された圧縮映像データを伝送ラインの数に分割されている状態から一つ又は複数の圧縮映像データに結合する結合ステップと、
前記中継器において、前記結合された圧縮映像データを伸張する伸張ステップと、
前記中継器において、前記伸張された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割ステップと、
前記中継器において、前記分割ステップで分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換ステップと、
前記中継器において、前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成ステップと、
前記中継器において、前記分離された制御情報から、前記ソースドライバと、ゲートドライバと、表示手段を駆動するための制御信号を生成し、出力する制御信号生成ステップと、
前記ソースドライバと前記ゲートドライバにおいて、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送するステップを含むことを特徴とする映像データ伝送方法。 A video data transmission method for transmitting input video data to a display means,
In the timing controller, based on a synchronization signal of the input video data, a control information generating step for generating control information for driving the display means;
In the timing controller, a compression step of compressing the video data;
In the timing controller, a division step of dividing the compressed compressed video data according to the number of transmission lines;
In the timing controller, a superimposing step of superimposing the divided compressed video data and the control information;
In the timing controller, a bit conversion step for converting the superimposed compressed video data and control information so that the same bit does not continue over a predetermined interval so that the clock can be reproduced on the receiving side;
In the timing controller, a serial conversion step for serially converting the bit-converted compressed video data and control information;
In the timing controller, a transmission step of transmitting the serially converted compressed video data and control information to the repeater in a one-to-one connection;
In the repeater, receiving the serially converted compressed video data and control information transmitted from the timing controller;
In the repeater, a clock recovery step of recovering a clock from the received compressed video data and control information;
In the repeater, a parallel conversion step of converting the received compressed video data and control information into parallel,
In the repeater, an inverse bit conversion step for performing an inverse conversion of the bit conversion performed in the bit conversion step of the timing controller to the parallel-converted compressed video data and control information;
In the repeater, a control information separation step of separating the compressed video data and control information subjected to inverse bit conversion into compressed video data and control information;
In the repeater, a combining step of combining the separated compressed video data into one or a plurality of compressed video data from a state where the separated compressed video data is divided into the number of transmission lines;
An expansion step of expanding the combined compressed video data in the repeater;
In the repeater, a dividing step of dividing the decompressed video data according to a format transmitted to the source driver;
In the repeater, the video data divided in the division step is converted into a format to be transmitted to the source driver, and a serial conversion step for outputting,
In the repeater, a clock generation step of generating a clock to be supplied to the source driver from the separated control information;
In the repeater, a control signal generation step of generating and outputting a control signal for driving the source driver, gate driver, and display means from the separated control information;
A video data transmission method comprising the steps of receiving video data and a control signal output from the repeater at the source driver and the gate driver and transmitting the video data to the display means. 前記圧縮ステップにおいて、ＤＰＣＭ圧縮によって前記映像データを圧縮する請求項９に記載の映像データ伝送方法。   The video data transmission method according to claim 9, wherein in the compression step, the video data is compressed by DPCM compression. 前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式である請求項８乃至１０のいずれか１項に記載の映像データ伝送方法。   The video data transmission method according to claim 8, wherein a format in which the repeater transmits the video data to the source driver is a bus connection method. 前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットは１対１接続方式である請求項８乃至１０のいずれか１項に記載の映像データ伝送方法。   The video data transmission method according to claim 8, wherein a format in which the repeater transmits the video data to the source driver is a one-to-one connection method.
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