JP2010066591A

JP2010066591A - Display driver and electrooptical device

Info

Publication number: JP2010066591A
Application number: JP2008233665A
Authority: JP
Inventors: Yuichi Chokai; 裕一鳥海; Kazuhiro Maekawa; 和広前川; Taro Hara; 太郎原; Hironori Kobayashi; 弘典小林
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-09-11
Filing date: 2008-09-11
Publication date: 2010-03-25

Abstract

<P>PROBLEM TO BE SOLVED: To provide a display driver hardly affected by noise. <P>SOLUTION: The display driver 10 for driving an electrooptical panel includes a plurality of command decoders 514 for decoding command data, a plurality of parameter registers 30 for storing parameter data sequent to the command data, and a decision circuit 516 for determining whether the data length of the parameter data matches a given data length. In each of the plurality of parameter registers, the storage of the parameter data is controlled based on a first enable signal made active depending on decoding results of one of the plurality of command data and the decision results of the decision circuit. The display driver drives the electooptical panel based on the parameter data stored in the plurality of parameter registers. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、表示ドライバ及び電気光学装置等に関する。 The present invention relates to a display driver, an electro-optical device, and the like.

電気光学装置は、表示ドライバを含むことができる（例えば、特許文献１、特許文献２）。例えば、処理装置（例えば、ＭＰＵ）が表示ドライバにノイズを含むコマンドデータを送信する場合、表示ドライバは、誤動作をすることもある。 The electro-optical device can include a display driver (for example, Patent Document 1 and Patent Document 2). For example, when a processing device (for example, MPU) transmits command data including noise to the display driver, the display driver may malfunction.

特開２００５−１８２０８０号公報JP 2005-182080 A 特開２００５−１９５７４６号公報JP 2005-195746 A

本発明の幾つかの態様によれば、ノイズの影響を受け難い表示ドライバ及び電気光学装置を提供できる。 According to some aspects of the present invention, it is possible to provide a display driver and an electro-optical device that are not easily affected by noise.

以下に、本発明に従う複数の態様を例示する。以下に例示される複数の態様は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に例示される複数の態様によって不当に限定されないことを留意すべきである。 Hereinafter, a plurality of embodiments according to the present invention will be exemplified. Several aspects illustrated below are used in order to understand this invention easily. Thus, those skilled in the art should note that the present invention is not unduly limited by the aspects illustrated below.

本発明の一態様は、電気光学パネルを駆動するための表示ドライバであって、
コマンドデータをデコードする複数のコマンドデコーダと、
前記コマンドデータに続くパラメータデータを格納する複数のパラメータレジスタと、
前記パラメータデータのデータ長が所与のデータ長と一致するか否かを判定する判定回路と、
を含み、
前記複数のパラメータレジスタの各々において、前記複数のコマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のイネーブル信号と、前記判定回路での判定結果によってアクティブとなる第２のイネーブル信号とに基づいて、前記パラメータデータの格納が制御され、
前記複数のパラメータレジスタに格納されるパラメータデータに基づき前記電気光学パネルを駆動する表示ドライバに関係する。 One aspect of the present invention is a display driver for driving an electro-optical panel,
A plurality of command decoders for decoding command data;
A plurality of parameter registers for storing parameter data following the command data;
A determination circuit that determines whether or not the data length of the parameter data matches a given data length;
Including
In each of the plurality of parameter registers, a first enable signal that becomes active based on a decoding result from any one of the plurality of command decoders, and a second enable signal that becomes active based on a determination result in the determination circuit And storage of the parameter data is controlled based on
The present invention relates to a display driver that drives the electro-optic panel based on parameter data stored in the plurality of parameter registers.

表示ドライバは、パラメータデータのデータ長を確かめる判定回路を含むので、ノイズの影響を受け難い。 Since the display driver includes a determination circuit for confirming the data length of the parameter data, the display driver is hardly affected by noise.

また本発明の一態様では、表示ドライバは、
前記パラメータデータがダミーデータを有するか否かを検出する検出回路を、
さらに含んでもよく、
前記複数のパラメータレジスタの少なくとも１つにおいて、前記複数のコマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のイネーブル信号と、前記判定回路での判定結果によってアクティブとなる第２のイネーブル信号と、前記検出回路での検出結果によってアクティブとなる第３のイネーブル信号とに基づいて、前記パラメータデータの格納が制御されてもよい。 In one embodiment of the present invention, the display driver is
A detection circuit for detecting whether the parameter data has dummy data;
May also include
In at least one of the plurality of parameter registers, a first enable signal that becomes active based on a decoding result from any one of the plurality of command decoders, and a second enable signal that becomes active based on a determination result in the determination circuit The storage of the parameter data may be controlled based on an enable signal and a third enable signal that becomes active based on a detection result of the detection circuit.

表示ドライバは、パラメータデータのダミーデータを確かめる判定回路を含むので、ノイズの影響を受け難い。 Since the display driver includes a determination circuit for confirming dummy data of the parameter data, the display driver is hardly affected by noise.

また本発明の一態様では、前記ダミーデータは、Ｍ個のＮビットのサブダミーデータであってもよく、
Ｍは、整数であってもよく、
Ｎは、２以上の整数であり、且つ、偶数であってもよく、
Ｎビットの前記サブダミーデータに含まれる「０」の数は、Ｎビットの前記サブダミーデータに含まれる「１」の数と等しくてもよい。 In one aspect of the present invention, the dummy data may be M N-bit sub dummy data.
M may be an integer,
N is an integer of 2 or more and may be an even number,
The number of “0” included in the N-bit sub dummy data may be equal to the number of “1” included in the N-bit sub dummy data.

ノイズの影響によって、データに含まれる「０」が「１」に変化したり、データに含まれる「１」が「０」に変化したりする。サブダミーデータにノイズが含まれることにより、コマンドデータやパラメータデータ（サブパラメータデータ）を無効にすることができる。 Due to the influence of noise, “0” included in the data changes to “1”, or “1” included in the data changes to “0”. By including noise in the sub dummy data, command data and parameter data (sub parameter data) can be invalidated.

また本発明の一態様では、Ｎビットの前記サブダミーデータに含まれるｉ番目のビットのデータは、「０」又は「１」の一方であってもよく、Ｎビットの前記サブダミーデータに含まれるｉ＋１番目のビットのデータは、「０」又は「１」の他方であってもよく、
ｉは、１以上Ｎ未満の整数であり、且つ、奇数であってもよい。 In one aspect of the present invention, the i-th bit data included in the N-bit sub-dummy data may be either “0” or “1”, and is included in the N-bit sub-dummy data. The data of the (i + 1) th bit may be the other of “0” or “1”,
i is an integer of 1 or more and less than N, and may be an odd number.

また本発明の一態様では、前記パラメータデータは、Ｌ個のＮビットのサブパラメータデータであってもよく、
Ｌは、整数であってもよく、
Ｎは、２以上の整数であってもよく、
前記所与のデータ長は、Ｌ×Ｎビットであってもよく、
前記判定回路は、前記コマンドデータに続くＮビットの前記サブパラメータデータの数がＫであるか否かをカウントすることによって、前記パラメータデータのデータ長が前記所与のデータ長と一致するか否かを判定してもよい。 In one aspect of the present invention, the parameter data may be L N-bit subparameter data.
L may be an integer,
N may be an integer greater than or equal to 2,
The given data length may be L × N bits;
The determination circuit counts whether the number of sub-parameter data of N bits following the command data is K, thereby determining whether the data length of the parameter data matches the given data length. It may be determined.

また本発明の一態様では、前記コマンドデータは、２Ｋビットのコマンドデータであってもよく、
Ｋは、整数であってもよく、
前記複数のコマンドデコーダは、上位Ｋビットの上位コマンドデータをデコードするＹ個の上位コマンドデコーダ、及び、下位Ｋビットの下位コマンドデータをデコードするＸ個の下位コマンドデコーダであってもよく、
Ｘは、２以上２^Ｋ以下の整数であってもよく、
Ｙは、２以上２^Ｋ以下の整数であってもよく、
前記複数のコマンドデコーダの何れか１つからのデコード結果によってアクティブとなる前記第１のイネーブル信号は、前記Ｙ個の上位コマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のサブイネーブル信号、及び、前記Ｘ個の下位コマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第２のサブイネーブル信号であってもよい。 In one aspect of the present invention, the command data may be 2K-bit command data,
K may be an integer,
The plurality of command decoders may be Y upper command decoders that decode upper command data of upper K bits, and X lower command decoders that decode lower command data of lower K bits,
X may be an integer from 2 to 2 ^K ,
Y may be an integer from 2 to 2 ^K ,
The first enable signal that is activated by a decoding result from any one of the plurality of command decoders is a first sub signal that is activated by a decoding result from any one of the Y upper command decoders. It may be an enable signal and a second sub-enable signal that becomes active according to a decoding result from any one of the X lower-order command decoders.

また本発明の一態様では、Ｘ＝Ｙであってもよい。 In one embodiment of the present invention, X = Y may be satisfied.

また本発明の一態様では、第１のクラスに属するコマンドデータの上位Ｋビットの上位コマンドデータをデコードするＹ個の上位コマンドデコーダ回路の何れか１つは、前記第１のクラスと異なる第２のクラスに属するコマンドデータの上位Ｋビットの上位コマンドデータをデコードしなくてもよい。 In one aspect of the present invention, any one of the Y upper command decoder circuits that decode the upper K-bit upper command data of the command data belonging to the first class is different from the first class. It is not necessary to decode upper command data of upper K bits of command data belonging to this class.

また本発明の一態様では、第１のクラスに属するコマンドデータの下位Ｋビットの下位コマンドデータをデコードするＸ個の下位コマンドデコーダ回路の何れか１つは、前記第１のクラスと異なる第２のクラスに属するコマンドデータの下位Ｋビットの下位コマンドデータをデコードしなくてもよい。 In one aspect of the present invention, any one of the X lower-order command decoder circuits that decode lower-order command data of the lower-order K bits of the command data belonging to the first class is different from the first class. The lower-order command data of the lower-order K bits of the command data belonging to the class need not be decoded.

また本発明の他の態様は、上記の何れかの前記表示ドライバを含む電気光学装置に関係する。 Another aspect of the invention relates to an electro-optical device including any one of the display drivers described above.

以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。 DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. Also, not all of the configurations described below are essential constituent requirements of the present invention.

１．電気光学装置
図１に、本実施形態の電気光学装置の構成例を示す。電気光学装置は、例えば、図１に示される表示ドライバ１０と電気光学パネル５１２と処置装置１３０とを含む。電気光学装置は、表示ドライバ１０の外部に位置する外部不揮発性メモリ１３４を含んでもよい。電気光学パネル５１２は、表示ドライバ１０により駆動される。電気光学装置の範囲は、例えば、車載用表示ユニットを含む。なお、表示ドライバ１０は、図１に示される複数の回路の一部を省略してもよい。また、表示ドライバ１０は、図１に示されない回路を含んでもよい。さらに、表示ドライバ１０内の各回路は、複数の機能の一部を省略してもよく、他の機能を含んでもよい。表示ドライバ１０、処置装置１３０、及び外部不揮発性メモリの一部又は全部を、電気光学パネル５１２の上に形成してもよい。 1. FIG. 1 shows a configuration example of an electro-optical device according to this embodiment. The electro-optical device includes, for example, the display driver 10, the electro-optical panel 512, and the treatment device 130 illustrated in FIG. The electro-optical device may include an external nonvolatile memory 134 located outside the display driver 10. The electro-optical panel 512 is driven by the display driver 10. The range of the electro-optical device includes, for example, a vehicle-mounted display unit. The display driver 10 may omit some of the plurality of circuits illustrated in FIG. The display driver 10 may include a circuit not shown in FIG. Furthermore, each circuit in the display driver 10 may omit some of the plurality of functions and may include other functions. A part or all of the display driver 10, the treatment device 130, and the external nonvolatile memory may be formed on the electro-optical panel 512.

図１において、電気光学パネル５１２は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、各画素が複数のデータ線の何れかのデータ線及び複数の走査線の何れかの走査線により特定される複数の画素とを有する。そして各画素領域における電気光学素子（例えば、液晶素子）の光学特性を変化させることで、表示動作を実現する。図１において、１×２画素が示されているが、複数の画素の数は、２に限定されるものではない。電気光学パネル５１２は、例えば３２０×３２０画素を有する。また、電気光学パネル５１２は、ＴＦＴ（Thin Film Transistor）、ＴＦＤ（Thin Film Diode）などのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお、電気光学パネル５１２は、アクティブマトリクス方式以外のパネル（例えば、単純マトリックス方式のパネル）であってもよいし、液晶パネル以外のパネル（例えば、有機ＥＬ（Electro Luminescence）パネル）であってもよい。 In FIG. 1, an electro-optical panel 512 includes a plurality of data lines (source lines), a plurality of scanning lines (gate lines), and any one of a plurality of data lines and a plurality of scanning lines. And a plurality of pixels specified by the scanning line. A display operation is realized by changing the optical characteristics of an electro-optical element (for example, a liquid crystal element) in each pixel region. Although 1 × 2 pixels are shown in FIG. 1, the number of pixels is not limited to two. The electro-optical panel 512 has, for example, 320 × 320 pixels. Further, the electro-optical panel 512 can be configured by an active matrix type panel using a switching element such as a TFT (Thin Film Transistor), a TFD (Thin Film Diode) or the like. The electro-optical panel 512 may be a panel other than the active matrix system (for example, a simple matrix system panel) or a panel other than the liquid crystal panel (for example, an organic EL (Electro Luminescence) panel). Good.

より具体的には、液晶パネルは、例えばガラス基板からなるパネル基板上に形成される。パネル基板には、複数の走査線と、複数のデータ線とが配置されている。複数の走査線の何れかの走査線と複数のデータ線の何れかのデータ線との交差点に対応する位置に画素が設けられている。各画素は、例えばアモルファスＳｉ−ＴＦＴからなるスイッチング素子と、画素電極とを有する。 More specifically, the liquid crystal panel is formed on a panel substrate made of, for example, a glass substrate. A plurality of scanning lines and a plurality of data lines are arranged on the panel substrate. Pixels are provided at positions corresponding to intersections between any one of the plurality of scanning lines and any one of the plurality of data lines. Each pixel has a switching element made of, for example, an amorphous Si-TFT and a pixel electrode.

ＴＦＴのゲート電極は、複数の走査線の何れかの走査線に接続される。ＴＦＴのソース電極は、複数のデータ線の何れかのデータ線に接続される。ＴＦＴのドレイン電極は、複数の画素電極の何れかの画素電極に接続される。画素電極と、該画素電極と液晶素子（広義には電気光学物質）を介して対向する対向電極（コモン電極）との間には、液晶容量（広義には素子容量）が形成されている。なお、液晶容量と並列に、保持容量を形成するようにしても良い。液晶パネルでは、画素電極と対向電極との間の電圧に応じて、画素の透過率が変化するようになっている。対向電極に供給される対向電極電圧ＶＣＯＭは、電源回路５９０により生成される。このような液晶パネルは、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。素子容量の範囲は、液晶素子に形成される液晶容量や、無機ＥＬ素子等のＥＬ素子に形成される容量を含む。 The gate electrode of the TFT is connected to one of the plurality of scanning lines. The source electrode of the TFT is connected to one of the data lines. The drain electrode of the TFT is connected to any one of the plurality of pixel electrodes. A liquid crystal capacitor (element capacitance in a broad sense) is formed between the pixel electrode and a counter electrode (common electrode) that faces the pixel electrode via a liquid crystal element (electro-optical material in a broad sense). Note that a storage capacitor may be formed in parallel with the liquid crystal capacitor. In the liquid crystal panel, the transmittance of the pixel changes according to the voltage between the pixel electrode and the counter electrode. The common electrode voltage VCOM supplied to the common electrode is generated by the power supply circuit 590. In such a liquid crystal panel, for example, a first substrate on which a pixel electrode and a TFT are formed and a second substrate on which a counter electrode is formed are bonded together, and liquid crystal as an electro-optical material is sealed between the two substrates. It is formed by letting. The range of element capacitance includes liquid crystal capacitance formed in a liquid crystal element and capacitance formed in an EL element such as an inorganic EL element.

記憶回路５２２（例えば、ＲＡＭ（Random Access Memory））は、画像データを記憶する。記憶回路５２２は、複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。電気光学パネル５１２が３２０×３２０画素を有する場合、記憶回路５２２の記憶容量は、例えば、３２０×３２０×４ビットである。この場合、記憶回路５２２は、１フレーム分の４ビット（１６階調）の画像データを記憶したり、２フレーム分の２ビット（４階調）の画像データを記憶したり、４フレーム分の１ビット（２階調）の画像データを記憶することができる。記憶回路５２２の記憶容量は、３２０×３２０×４ビットよりも大きくてもよく、記憶回路５２２は、複数フレーム分の４ビット（１６階調）の画像データを記憶してもよい。記憶回路５２２に記憶される画像データは、例えば、書き込み回路５２６及び読み出し回路５２４によって、書き込まれたり、読み出されたりする。 A storage circuit 522 (for example, RAM (Random Access Memory)) stores image data. The memory circuit 522 includes a plurality of memory cells and stores image data (display data) for at least one frame (one screen). When the electro-optical panel 512 has 320 × 320 pixels, the storage capacity of the storage circuit 522 is, for example, 320 × 320 × 4 bits. In this case, the storage circuit 522 stores 4 bits (16 gradations) of image data for one frame, 2 bits (4 gradations) of image data for 2 frames, or 4 frames. One-bit (two gradations) image data can be stored. The storage capacity of the storage circuit 522 may be larger than 320 × 320 × 4 bits, and the storage circuit 522 may store 4 bits (16 gradations) of image data for a plurality of frames. Image data stored in the storage circuit 522 is written or read by the writing circuit 526 and the reading circuit 524, for example.

書き込み回路５２６は、処理装置１３０からの画像データを記憶回路５２２に書き込むが、書き込み回路５２６は、記憶回路５２２からの画像データを処理装置１３０に読み出す機能も有する書き込み／読み出し回路５２６であってもよい。読み出し回路５２４は、記憶回路５２２からの画像データをデータドライバ回路５５０に読み出す。書き込み回路５２６（書き込み／読み出し回路５２６）は、例えば、ページアドレスを制御するページアドレス制御回路とカラムアドレスを制御するカラムアドレス制御回路を有する。書き込み回路５２６（書き込み／読み出し回路５２６）は、画像データを一時的に記憶するバッファ回路を有してもよい。読み出し回路５２４は、例えば、ラインアドレスを制御するラインアドレス制御回路（及び必要に応じてカラムアドレスを制御するカラムアドレス制御回路）を有する。読み出し回路５２４は、画像データを一時的に保持するラッチ回路を有してもよい。 The writing circuit 526 writes the image data from the processing device 130 to the storage circuit 522, but the writing circuit 526 may be a writing / reading circuit 526 that also has a function of reading the image data from the storage circuit 522 to the processing device 130. Good. The read circuit 524 reads the image data from the storage circuit 522 to the data driver circuit 550. The write circuit 526 (write / read circuit 526) includes, for example, a page address control circuit that controls a page address and a column address control circuit that controls a column address. The writing circuit 526 (writing / reading circuit 526) may include a buffer circuit that temporarily stores image data. The read circuit 524 includes, for example, a line address control circuit that controls line addresses (and a column address control circuit that controls column addresses as necessary). The reading circuit 524 may include a latch circuit that temporarily holds image data.

制御ロジック回路５４２は、各種制御信号や各種制御データを生成したり、表示ドライバ１０全体の制御を行う。制御ロジック回路５４２は、例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。また、制御ロジック回路５４２は、パラメータデータやコマンドデータを保持する。また、制御ロジック回路５４２は、階調電圧生成回路６１０（広義には、階調信号生成回路）に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路５９０に対して、各種の電圧を調整するための電圧設定データを出力する。また、制御ロジック回路５４２は、表示ドライバ１０に接続される外部不揮発性メモリ１３４（例えば、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM））に対してアクセス制御を行う。また、制御ロジック回路５４２は、処理装置１３０（例えば、ＭＰＵ（Micro Processing Unit））との間で、信号やデータを送受信する。なお、制御ロジック回路５４２は、処理装置１３０から基準クロックを受け取ってもよく、表示ドライバ１０は、基準クロックを生成する発振回路を含んでもよい。制御ロジック回路５４２は、処理装置１３０から垂直同期信号や水平同期信号を受け取ってもよく、表示ドライバ１０は、垂直同期信号や水平同期信号を生成する回路を含んでもよい。 The control logic circuit 542 generates various control signals and various control data, and controls the entire display driver 10. The control logic circuit 542 can be formed by automatic placement and routing such as a gate array (G / A). The control logic circuit 542 holds parameter data and command data. Further, the control logic circuit 542 adjusts gradation characteristics (γ characteristics) for adjusting gradation characteristics (γ characteristics) with respect to the gradation voltage generation circuit 610 (in a broad sense, the gradation signal generation circuit). Or voltage setting data for adjusting various voltages to the power supply circuit 590. The control logic circuit 542 controls access to an external nonvolatile memory 134 (for example, EEPROM (Electrically Erasable and Programmable ROM)) connected to the display driver 10. In addition, the control logic circuit 542 transmits and receives signals and data to and from the processing device 130 (for example, an MPU (Micro Processing Unit)). Note that the control logic circuit 542 may receive a reference clock from the processing device 130, and the display driver 10 may include an oscillation circuit that generates the reference clock. The control logic circuit 542 may receive a vertical synchronization signal or a horizontal synchronization signal from the processing device 130, and the display driver 10 may include a circuit that generates a vertical synchronization signal or a horizontal synchronization signal.

表示タイミング制御回路５４４は、表示タイミングの制御信号を生成し、処理装置１３０から記憶回路５２２への画像データの書き込みタイミングを制御したり、記憶回路５２２からデータドライバ回路５５０への画像データの読み出しタイミングを制御する。また、表示タイミング制御回路５４４は、電気光学物質の印加電圧（広義には印加信号）の極性が反転するタイミングを指定する極性反転信号ＰＯＬを生成し、データドライバ回路５５０、電源回路５９０、及び階調電圧生成回路６１０に送る。 The display timing control circuit 544 generates a display timing control signal, controls the writing timing of image data from the processing device 130 to the storage circuit 522, and reads out image data from the storage circuit 522 to the data driver circuit 550. To control. In addition, the display timing control circuit 544 generates a polarity inversion signal POL that specifies the timing at which the polarity of the applied voltage (applied signal in a broad sense) of the electro-optic material is inverted. This is sent to the regulated voltage generation circuit 610.

システムインターフェース回路５４８は、処理装置１３０から表示ドライバ１０への信号やデータを受け取り、表示ドライバ１０から処理装置１３０への信号やデータを送り出すインターフェースを実現する。システムインターフェース回路５４８は、処理装置１３０と記憶回路５２２との間の画像データの通信に、画像データを一時的に保持するバスホルダ回路を使用してもよい。システムインターフェース回路５４８は、パラレルインターフェース回路でもよく、シリアルインターフェース回路でもよく、パラレル／シリアルインターフェース回路でもよい。パラレルインターフェース回路は、例えば、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、及び８ビットのデータＤ７〜Ｄ０を取り扱う。シリアルインターフェース回路は、例えば、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、シリアルクロック信号ＳＣＬ、及びシリアルデータＳＤを取り扱う。パラレル／シリアルインターフェース回路は、例えば、シリアル／パラレル選択信号ＩＦ、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、８ビットのデータＤ７〜Ｄ０、シリアルクロック信号ＳＣＬ、及びシリアルデータＳＤを取り扱う。 The system interface circuit 548 realizes an interface that receives signals and data from the processing device 130 to the display driver 10 and sends signals and data from the display driver 10 to the processing device 130. The system interface circuit 548 may use a bus holder circuit that temporarily holds image data for communication of image data between the processing device 130 and the storage circuit 522. The system interface circuit 548 may be a parallel interface circuit, a serial interface circuit, or a parallel / serial interface circuit. The parallel interface circuit handles, for example, an inverted chip select signal XCS, a command / data identification signal A0, an inverted read signal XRD, an inverted write signal XWR, and 8-bit data D7 to D0. The serial interface circuit handles, for example, an inverted chip select signal XCS, a command / data identification signal A0, a serial clock signal SCL, and serial data SD. The parallel / serial interface circuit includes, for example, a serial / parallel selection signal IF, an inverted chip select signal XCS, a command / data identification signal A0, an inverted read signal XRD, an inverted write signal XWR, 8-bit data D7 to D0, and a serial clock. Handles the signal SCL and the serial data SD.

シリアル／パラレル選択信号ＩＦの「Ｈ（Ｈｉｇｈレベル）」及び「Ｌ（Ｌｏｗレベル）」はそれぞれ、例えば、シリアル通信モード及びパラレル通信モードを示す。反転チップセレクト信号ＸＣＳの「Ｌ」は、例えば、処理装置１３０と表示ドライバ１０との間の通信の許可を示す。コマンド／データの識別信号Ａ０の「Ｈ」及び「Ｌ」はそれぞれ、例えば、画像データ又はパラメータデータの通信モード及びコマンドデータの通信モードを示す。パラレル通信モードにおける反転リード信号ＸＲＤの「Ｌ」は、例えば、表示ドライバ１０から処理装置１３０へのデータの読み出しを示す。パラレル通信モードにおける反転ライト信号ＸＷＲの「Ｌ」は、例えば、処理装置１３０から表示ドライバ１０へのデータの書き込みを示す。パラレル通信モードにおける８ビットのデータＤ７〜Ｄ０は、例えば、画像データ、パラメータデータ、又はコマンドデータを示す。シリアル通信モードにおけるシリアルクロック信号ＳＣＬは、処理装置１３０と表示ドライバ１０との間の通信用のクロックを示す。シリアル通信モードにおけるシリアルデータＳＤは、例えば、画像データ、パラメータデータ、又はコマンドデータを示す。 “H (High level)” and “L (Low level)” of the serial / parallel selection signal IF indicate, for example, a serial communication mode and a parallel communication mode, respectively. For example, “L” of the inverted chip select signal XCS indicates permission of communication between the processing device 130 and the display driver 10. “H” and “L” of the command / data identification signal A0 indicate, for example, a communication mode of image data or parameter data and a communication mode of command data, respectively. “L” of the inverted read signal XRD in the parallel communication mode indicates, for example, reading of data from the display driver 10 to the processing device 130. “L” of the inverted write signal XWR in the parallel communication mode indicates, for example, data writing from the processing device 130 to the display driver 10. The 8-bit data D7 to D0 in the parallel communication mode indicates, for example, image data, parameter data, or command data. The serial clock signal SCL in the serial communication mode indicates a clock for communication between the processing device 130 and the display driver 10. The serial data SD in the serial communication mode indicates, for example, image data, parameter data, or command data.

データドライバ回路５５０は、電気光学パネル５１２の複数のデータ線を駆動するためのデータ信号（データ線用の駆動信号）を生成する回路である。具体的にはデータドライバ回路５５０は、記憶回路５２２から画像データ（階調データ）を受け、階調電圧生成回路６１０から複数（例えば１６段階、４段階、２段階など）の階調電圧（基準電圧）（広義には、階調信号）を受ける。そして、データドライバ回路５５０は、複数の階調電圧の中から、画像データに対応する階調電圧を選択する。選択された階調電圧は、データ信号として、電気光学パネル５１２の複数のデータ線のうちの対応するデータ線に出力される。 The data driver circuit 550 is a circuit that generates data signals (data line drive signals) for driving a plurality of data lines of the electro-optical panel 512. Specifically, the data driver circuit 550 receives image data (gradation data) from the storage circuit 522, and a plurality of (for example, 16 steps, 4 steps, 2 steps, etc.) gradation voltages (references) from the gradation voltage generation circuit 610. Voltage) (a gradation signal in a broad sense). Then, the data driver circuit 550 selects a gradation voltage corresponding to the image data from a plurality of gradation voltages. The selected gradation voltage is output as a data signal to a corresponding data line among the plurality of data lines of the electro-optical panel 512.

データドライバ回路５５０は、電気光学物質の劣化を防止するために、電気光学物質の印加電圧（広義には印加信号）の極性を反転させる極性反転駆動を採用することができる。極性反転駆動は、１垂直走査期間単位で極性反転を行うフレーム反転駆動、１水平走査期間単位で極性反転を行うライン反転駆動、及び、１画素単位で極性反転を行うドット反転駆動をライン反転駆動に組み合わせた極性反転駆動などを有する。データドライバ回路５５０が極性反転駆動を採用する場合、データドライバ回路５５０は、極性反転信号ＰＯＬに同期して、画像データ（階調データ）に対応する階調電圧を選択する。具体的には、データドライバ回路５５０は、極性反転信号ＰＯＬに同期して、画像データ（階調データ）の各ビットを反転して、反転画像データ（反転階調データ）を生成する。データドライバ回路５５０は、極性反転信号ＰＯＬに基づき、複数の階調電圧の中から、画像データ又は反転画像データに対応する階調電圧を選択する。 The data driver circuit 550 can employ polarity inversion driving that inverts the polarity of the applied voltage (applied signal in a broad sense) of the electro-optic material in order to prevent the electro-optic material from deteriorating. The polarity inversion driving is a frame inversion driving that performs polarity inversion in units of one vertical scanning period, a line inversion driving that performs polarity inversion in units of one horizontal scanning period, and a dot inversion driving that performs polarity inversion in units of one pixel. Polarity inversion driving combined with the above. When the data driver circuit 550 employs polarity inversion driving, the data driver circuit 550 selects a gradation voltage corresponding to image data (gradation data) in synchronization with the polarity inversion signal POL. Specifically, the data driver circuit 550 inverts each bit of the image data (gradation data) in synchronization with the polarity inversion signal POL to generate inverted image data (inversion gradation data). The data driver circuit 550 selects a gradation voltage corresponding to the image data or the inverted image data from the plurality of gradation voltages based on the polarity inversion signal POL.

走査ドライバ回路５７０は、電気光学パネル５１２の複数の走査線を駆動するための走査信号（走査線用の駆動信号）を生成する回路である。具体的には、内蔵するシフトレジスタにおいてスタートパルス信号を順次シフトし、このシフトされたスタートパルス信号をレベル変換する。レベル変換された信号は、走査信号（走査電圧）として、電気光学パネル５１２の複数の走査線うちの対応する走査線に出力される。なお走査ドライバ５７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。 The scanning driver circuit 570 is a circuit that generates a scanning signal (scanning line driving signal) for driving a plurality of scanning lines of the electro-optical panel 512. Specifically, the start pulse signal is sequentially shifted in a built-in shift register, and the level of the shifted start pulse signal is converted. The level-converted signal is output as a scanning signal (scanning voltage) to a corresponding scanning line among the plurality of scanning lines of the electro-optical panel 512. The scan driver 570 includes a scan address generation circuit and an address decoder. The scan address generation circuit generates and outputs a scan address, and the address decoder performs a scan address decoding process to generate a scan signal. Also good.

電源回路５９０は、各種の電圧（広義には電源信号）を生成する回路である。電源回路５９０は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する。昇圧電圧に基づき、走査ドライバ回路５７０や階調電圧生成回路６１０が使用する高電圧を生成できる。また電源回路５９０は、昇圧電圧のレベル調整を行う。また電源回路５９０は、電気光学パネル５１２の対向電極に供給する対向電極電圧ＶＣＯＭも生成する。 The power supply circuit 590 is a circuit that generates various voltages (power supply signals in a broad sense). The power supply circuit 590 boosts the input power supply voltage and the internal power supply voltage by a charge pump method using a boosting capacitor and a boosting transistor, and generates a boosted voltage. Based on the boosted voltage, a high voltage used by the scan driver circuit 570 and the gradation voltage generation circuit 610 can be generated. The power supply circuit 590 adjusts the level of the boosted voltage. The power supply circuit 590 also generates a counter electrode voltage VCOM that is supplied to the counter electrode of the electro-optical panel 512.

階調電圧生成回路（γ補正回路）６１０は、複数の階調電圧を生成する回路である。具体的には、階調電圧生成回路６１０は、電源回路５９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ１〜ＶＳ６４（広義にはＲ個の選択用電圧）を出力する。階調電圧生成回路６１０は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ１〜ＶＳ６４として出力する。階調電圧生成回路６１０は、制御ロジック回路５４２からの階調特性の調整データに基づいて、選択用電圧ＶＳ１〜ＶＳ６４の中から、例えば１６階調の場合には１６個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ１〜Ｖ１６として出力する。このようにすれば電気光学パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお、極性反転駆動の場合には、階調電圧生成回路６１０は、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を含んでもよい。すなわち、階調電圧生成回路６１０は、極性反転信号ＰＯＬに同期して、正極性用の複数（例えば１６段階）の階調電圧Ｖ１〜Ｖ１６又は負極性用の複数（例えば１６段階）の階調電圧Ｖ１〜Ｖ１６を出力してもよい。 The gradation voltage generation circuit (γ correction circuit) 610 is a circuit that generates a plurality of gradation voltages. Specifically, the grayscale voltage generation circuit 610 generates selection voltages VS1 to VS64 (R selection voltages in a broad sense) based on the high-voltage power supply voltages VDDH and VSSH generated by the power supply circuit 590. Output. The gradation voltage generation circuit 610 includes a ladder resistance circuit having a plurality of resistance elements connected in series. Then, voltages obtained by dividing VDDH and VSSH by the ladder resistor circuit are output as selection voltages VS1 to VS64. Based on the gradation characteristic adjustment data from the control logic circuit 542, the gradation voltage generation circuit 610 includes, for example, 16 selection voltages VS1 to VS64 in the case of 16 gradations (S in a broad sense). R> S) is selected and output as gradation voltages V1 to V16. In this way, it is possible to generate a gradation voltage having an optimum gradation characteristic (γ correction characteristic) according to the electro-optical panel. In the case of polarity inversion driving, the gradation voltage generation circuit 610 may include a ladder resistor circuit for positive polarity and a ladder resistor circuit for negative polarity. In other words, the gradation voltage generation circuit 610 is synchronized with the polarity inversion signal POL, and a plurality of positive polarity (for example, 16 levels) gradation voltages V1 to V16 or a plurality of negative polarity (for example, 16 levels) gradations. The voltages V1 to V16 may be output.

処理装置１３０は、制御ロジック回路５４２との間で、信号やデータを送受信する。処理装置１３０は、ＭＰＵやＣＰＵ（Central Prosessing Unit）により実現してもよいし、ＡＳＩＣであるコントローラ回路により実現してもよい。また、ＭＰＵ１３０の機能を、電子機器（例えば、電気光学装置、携帯電話、ページャ、時計、液晶テレビ、車載用表示装置、カーナビゲーション装置、電卓、ワードプロセッサ、プロジェクタ又はＰＯＳ端末等）が有する処理部（ＭＰＵ）により実現してもよい。 The processing device 130 transmits and receives signals and data to and from the control logic circuit 542. The processing device 130 may be realized by an MPU or CPU (Central Processing Unit), or may be realized by a controller circuit that is an ASIC. In addition, a processing unit (for example, an electro-optical device, a mobile phone, a pager, a clock, a liquid crystal television, an in-vehicle display device, a car navigation device, a calculator, a word processor, a projector, or a POS terminal) having the functions of the MPU 130. MPU) may be realized.

処理装置１３０の主な動作は、制御ロジック回路５４２にコマンドデータを送信し、制御ロジック回路５４２は、そのコマンドデータに基づき表示ドライバ１０を制御する。また、処理装置１３０は、必要に応じてコマンドデータに関連するパラメータデータを送信する。処理装置１３０の主な他の動作は、記憶回路５２２に画像データを送信する。具体的には、処理装置１３０は、記憶回路５２２の書き込み領域（例えば、１フレーム分の記憶領域）を制御ロジック回路５４２に指示するために、書き込み領域を設定するコマンドデータと、書き込み領域の内容（例えば、１フレーム分の記憶領域のスタートアドレス及びエンドアドレス）を表すパラメータデータとを制御ロジック回路５４２に送信する。その後、処理装置１３０は、記憶回路５２２への画像データ（例えば、１フレーム分の画像データ）の送信を開始し、これに応じて、制御ロジック回路５４２は、記憶回路５２２の設定された書き込み領域に画像データの書き込みを書き込み回路５２６を介して開始する。画像データ（例えば、１フレーム分の画像データ）の送信を開始する際、処理装置１３０は、画像データの書き込み開始を指示するコマンドデータを制御ロジック回路５４２に送信してもよい。 The main operation of the processing device 130 is to send command data to the control logic circuit 542, and the control logic circuit 542 controls the display driver 10 based on the command data. Further, the processing device 130 transmits parameter data related to command data as necessary. Another main operation of the processing device 130 is to send image data to the storage circuit 522. Specifically, the processing device 130 instructs the control logic circuit 542 to write a write area (for example, a storage area for one frame) of the storage circuit 522, and the contents of the write area. Parameter data representing (for example, the start address and end address of the storage area for one frame) is transmitted to the control logic circuit 542. Thereafter, the processing device 130 starts transmitting image data (for example, image data for one frame) to the storage circuit 522, and in response to this, the control logic circuit 542 sets the write area set in the storage circuit 522. The writing of image data is started via the writing circuit 526. When starting transmission of image data (for example, image data for one frame), the processing device 130 may transmit command data instructing to start writing image data to the control logic circuit 542.

外部不揮発性メモリ１３４は、電気光学装置を動作させるための種々の情報を記憶する。具体的には、外部不揮発性メモリ１３４は、表示特性制御パラメータデータ（フリッカ調整パラメータデータ、コントラスト調整パラメータデータ、表示制御パラメータデータ、階調制御パラメータデータ、電圧設定パラメータデータ等）を記憶する。外部不揮発性メモリ１３４は、表示特性制御パラメータデータ以外のパラメータデータ（リフレッシュ期間パラメータデータ、製造情報パラメータデータ等）も記憶する。外部不揮発性メモリ１３４に記憶された各種のパラメータデータは、例えば、電源投入時、システムリセット時、又はリフレッシュ時に、制御ロジック回路５４２によって読み出される。 The external nonvolatile memory 134 stores various information for operating the electro-optical device. Specifically, the external nonvolatile memory 134 stores display characteristic control parameter data (flicker adjustment parameter data, contrast adjustment parameter data, display control parameter data, gradation control parameter data, voltage setting parameter data, etc.). The external nonvolatile memory 134 also stores parameter data (refresh period parameter data, manufacturing information parameter data, etc.) other than the display characteristic control parameter data. Various parameter data stored in the external nonvolatile memory 134 is read by the control logic circuit 542 at power-on, system reset, or refresh, for example.

２．制御ロジック回路
図２に、図１の制御ロジック回路５４２の構成例を示す。制御ロジック回路５４２は、処理装置１３０からのコマンドデータをデコードするコマンドデコーダ回路５１４と、処理装置１３０からのパラメータデータを格納するパラメータレジスタ回路３０とを有する。また、制御ロジック回路５４２は、処理装置１３０からの画像データを受け、画像データを書き込み回路５２６に送る。図２において、システムインターフェース回路５４８は、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、及び８ビットのデータＤ７〜Ｄ０を取り扱い、処理装置１３０に対してパラレルインターフェース回路の機能を表す。 2. Control Logic Circuit FIG. 2 shows a configuration example of the control logic circuit 542 in FIG. The control logic circuit 542 includes a command decoder circuit 514 that decodes command data from the processing device 130, and a parameter register circuit 30 that stores parameter data from the processing device 130. The control logic circuit 542 receives image data from the processing device 130 and sends the image data to the writing circuit 526. In FIG. 2, a system interface circuit 548 handles an inverted chip select signal XCS, a command / data identification signal A0, an inverted read signal XRD, an inverted write signal XWR, and 8-bit data D7 to D0. Represents the function of the parallel interface circuit.

制御ロジック回路５４２の主な動作は、処理装置１３０からの各種のコマンドデータを受信し、コマンドデータの内容に応じて、表示ドライバ１０内の制御回路５２４、５２６、５４４、５９０、６１０を制御する。図２に示すように、制御ロジック回路５４２は、各種のコマンドデータが入力されたことを保持するコマンドレジスタ回路５１５を有してもよい。また、制御ロジック回路５４２は、処理装置１３０からの各種のパラメータデータを受信し、パラメータデータをパラメータレジスタ回路３０に格納させる。図２に示すように、制御ロジック回路５４２は、コマンドデコーダ回路５１４のデコード結果に応じてコマンドデータに関連するパラメータデータをパラメータレジスタ回路３０に格納させるレジスタ書き込み回路２０を有してもよい。表示ドライバ１０内の制御回路５２４、５２６、５４４、５９０、６１０は、パラメータレジスタ回路３０に格納されるパラメータデータに基づき動作する。コマンドレジスタ回路５１５やパラメータレジスタ回路３０のような制御レジスタ回路は、Ｄフリップフロップなどの保持回路で実現してもよいし、ＲＡＭなどのメモリ回路により実現してもよい。コマンドレジスタ回路５１５及びパラメータレジスタ回路３０を制御レジスタ回路として統合し、制御レジスタ回路をコマンドデータ用の領域とパラメータデータ用の領域とに分けてもよい。 The main operation of the control logic circuit 542 is to receive various command data from the processing device 130 and control the control circuits 524, 526, 544, 590, 610 in the display driver 10 according to the contents of the command data. . As shown in FIG. 2, the control logic circuit 542 may include a command register circuit 515 that holds that various types of command data have been input. The control logic circuit 542 receives various parameter data from the processing device 130 and stores the parameter data in the parameter register circuit 30. As shown in FIG. 2, the control logic circuit 542 may include a register write circuit 20 that causes the parameter register circuit 30 to store parameter data related to command data in accordance with the decoding result of the command decoder circuit 514. Control circuits 524, 526, 544, 590, and 610 in the display driver 10 operate based on parameter data stored in the parameter register circuit 30. Control register circuits such as the command register circuit 515 and the parameter register circuit 30 may be realized by a holding circuit such as a D flip-flop, or may be realized by a memory circuit such as a RAM. The command register circuit 515 and the parameter register circuit 30 may be integrated as a control register circuit, and the control register circuit may be divided into an area for command data and an area for parameter data.

処理装置１３０は、通常の動作モードにおいて、連続する複数のフレーム分の画像データを１フレーム単位で制御ロジック回路５４２（書き込み回路５２６、記憶回路５２２）に送信する。この時、処理装置１３０は、１フレーム分の画像データの記憶回路５２２への書き込み開始を指示するコマンドデータＷＲＲＡＭを１フレーム単位で制御ロジック回路５４２（コマンドデコーダ回路５１４）に送信する。記憶回路５２２の記憶容量が３２０×３２０×４ビットであり、且つ、画像データが１ビット（２階調）の画像データである場合、記憶回路５２２は、４フレーム分の１ビットの画像データを記憶することができる。したがって、処理装置１３０は、コマンドデータＷＲＲＡＭの前に、例えば、記憶回路５２２の書き込み領域のカラムアドレスを設定するコマンドデータＣＡＳＥＴ及びカラムアドレスの内容（例えば、カラムスタートアドレスＣ１及びカラムエンドアドレスＣ２）を表すパラメータデータと、記憶回路５２２の書き込み領域のページアドレス及びフレームアドレスを設定するコマンドデータＰＡＳＥＴ並びにページアドレス及びフレームアドレスの内容（例えば、ページスタートアドレスＰ１、ページエンドアドレスＰ２、フレームアドレス）を表すパラメータデータと、を制御ロジック回路５４２（コマンドデコーダ回路５１４、レジスタ書き込み回路２０、パラメータレジスタ回路３０）に送信する。 In the normal operation mode, the processing device 130 transmits image data for a plurality of consecutive frames to the control logic circuit 542 (the writing circuit 526 and the storage circuit 522) in units of one frame. At this time, the processing device 130 transmits command data WRRAM instructing the start of writing image data for one frame to the storage circuit 522 to the control logic circuit 542 (command decoder circuit 514) in units of one frame. When the storage capacity of the storage circuit 522 is 320 × 320 × 4 bits and the image data is 1-bit (2 gradations) image data, the storage circuit 522 stores 1-bit image data for 4 frames. Can be remembered. Therefore, the processing device 130 displays, for example, command data CASET for setting the column address of the write area of the storage circuit 522 and the contents of the column address (for example, the column start address C1 and the column end address C2) before the command data WRRAM. Parameter data representing, command data PASET for setting the page address and frame address of the write area of the storage circuit 522, and parameters representing the contents of the page address and frame address (for example, page start address P1, page end address P2, frame address) The data is transmitted to the control logic circuit 542 (command decoder circuit 514, register write circuit 20, parameter register circuit 30).

図３に、図１の記憶回路５２２の記憶領域の構成例を示す。記憶回路５２２の記憶容量が３２０×３２０×４ビットであり、且つ、画像データが１ビット（２階調）の画像データである場合、記憶回路５２２は、４つのフレームアドレスの各記憶領域（カラムスタートアドレスＣ１、ページスタートアドレスＰ１、カラムエンドアドレスＣ２及びページエンドアドレスＰ２で指定される矩形領域、並びに、フレームアドレスで指定されるフレーム領域）に、１フレーム分の１ビットの画像データを記憶することができる。 FIG. 3 shows a configuration example of the storage area of the storage circuit 522 in FIG. When the storage capacity of the storage circuit 522 is 320 × 320 × 4 bits and the image data is 1-bit (two gradations) image data, the storage circuit 522 stores each storage area (column) of four frame addresses. 1-bit image data for one frame is stored in a rectangular area specified by a start address C1, a page start address P1, a column end address C2, and a page end address P2, and a frame area specified by a frame address. be able to.

図２のコマンドデコーダ回路５１４は、処理装置１３０からのコマンドデータをデコードする。デコード結果がコマンドデータＣＡＳＥＴを示す場合、コマンドデコーダ回路５１４は、コマンドデータＣＡＳＥＴが入力されたことをコマンドレジスタ回路５１５が保持することを許可する。レジスタ書き込み回路２０は、コマンドレジスタ回路５１５が保持するコマンド内容に応じて、処理装置１３０からのパラメータデータ（Ｃ１、Ｃ２）をパラメータレジスタ回路３０の対応する領域に書き込む。デコード結果がコマンドデータＰＡＳＥＴを示す場合、同様に、レジスタ書き込み回路２０は、コマンドレジスタ回路５１５が保持するコマンド内容に応じて、処理装置１３０からのパラメータデータ（Ｐ１、Ｐ２、フレームアドレス）をパラメータレジスタ回路３０の対応する領域に書き込む。デコード結果がコマンドデータＷＲＲＡＭを示す場合、コマンドデコーダ回路５１４は、コマンドデータＷＲＲＡＭが入力されたことをコマンドレジスタ回路５１５が保持することを許可する。書き込み回路５２６は、制御ロジック回路５４２を介して、処理装置１３０からの１フレーム分の画像データを受け、コマンドレジスタ回路５１５が保持するコマンド内容（ＷＲＲＡＭ）及びパラメータレジスタ回路３０が保持するパラメータ内容（Ｃ１、Ｐ１、Ｃ２、Ｐ２、フレームアドレス）に基づき１フレーム分の画像データを記憶回路５２２の対応する記憶領域（例えば、フレームアドレス＝１）に書き込む。 The command decoder circuit 514 in FIG. 2 decodes command data from the processing device 130. When the decoding result indicates the command data CASET, the command decoder circuit 514 permits the command register circuit 515 to hold that the command data CASET has been input. The register writing circuit 20 writes the parameter data (C1, C2) from the processing device 130 into the corresponding area of the parameter register circuit 30 in accordance with the command content held by the command register circuit 515. Similarly, when the decoding result indicates the command data PASET, the register write circuit 20 receives the parameter data (P1, P2, frame address) from the processing device 130 in accordance with the command content held by the command register circuit 515. Write to the corresponding area of the circuit 30. When the decoding result indicates the command data WRRAM, the command decoder circuit 514 permits the command register circuit 515 to hold that the command data WRRAM is input. The writing circuit 526 receives the image data for one frame from the processing device 130 via the control logic circuit 542, and receives the command contents (WRRAM) held by the command register circuit 515 and the parameter contents (held by the parameter register circuit 30). Based on (C1, P1, C2, P2, frame address), image data for one frame is written into a corresponding storage area (for example, frame address = 1) of the storage circuit 522.

制御ロジック回路５４２は、次のコマンドデータＣＡＳＥＴ、ＰＡＳＥＴ、ＷＰＲＡＭ及び次のパラメータデータ（Ｃ１、Ｐ１、Ｃ２、Ｐ２、フレームアドレス）を処理装置１３０から受信する。書き込み回路５２６は、同様に、１フレーム分の次の画像データを記憶回路５２２の対応する記憶領域（例えば、フレームアドレス＝２）に書き込む。このように、処理装置１３０は、通常の動作モードにおいて、連続する複数のフレーム分の画像データを１フレーム単位で、例えば図３のフレームアドレス１、２、３、４の順番で、記憶回路５２２に書き込む。なお、処理装置１３０は、記憶回路５２２の２つのフレームアドレス（例えば、フレームアドレス＝１）だけを使用し、他の３つのフレームアドレス（例えば、フレームアドレス＝２、３、４）を使用しなくてもよい。 The control logic circuit 542 receives the next command data CASET, PASET, WPRAM and the next parameter data (C 1, P 1, C 2, P 2, frame address) from the processing device 130. Similarly, the writing circuit 526 writes the next image data for one frame into a corresponding storage area (for example, frame address = 2) of the storage circuit 522. As described above, in the normal operation mode, the processing device 130 stores the image data for a plurality of consecutive frames in units of one frame, for example, in the order of the frame addresses 1, 2, 3, and 4 in FIG. Write to. Note that the processing device 130 uses only two frame addresses (for example, frame address = 1) of the storage circuit 522, and does not use the other three frame addresses (for example, frame address = 2, 3, 4). May be.

図２において、システムインターフェース回路５４８は、電源投入時又はシステムリセット時に例えば「Ｌ」を示す反転リセット信号ＸＲＥＳを取り扱うことができ、制御ロジック回路５４２は、反転リセット信号ＸＲＥＳに基づき外部不揮発性メモリ１３４に記憶されるパラメータデータのすべての読み出しを制御するメモリ制御回路５１８を有することができる。なお、制御ロジック回路５４２がソフトウェアリセットを示すコマンドデータＳＷＲＥＳＥＴを処理装置１３０から受信する場合、同様に、制御ロジック回路５４２は、マンドデータＳＷＲＥＳＥＴに基づき外部不揮発性メモリ１３４に記憶されるパラメータデータのすべての読み出しを制御するメモリ制御回路５１８を有することができる。メモリ制御回路５１８は、読み出しの開始を制御する制御データを外部不揮発性メモリ１３４に送信する。 In FIG. 2, the system interface circuit 548 can handle an inverted reset signal XRES indicating, for example, “L” at power-on or system reset, and the control logic circuit 542 can control the external nonvolatile memory 134 based on the inverted reset signal XRES. A memory control circuit 518 for controlling the reading of all parameter data stored in the memory. When the control logic circuit 542 receives the command data SWRESET indicating the software reset from the processing device 130, the control logic circuit 542 similarly sets all of the parameter data stored in the external nonvolatile memory 134 based on the command data SWRESET. A memory control circuit 518 for controlling reading of data can be included. The memory control circuit 518 transmits control data for controlling the start of reading to the external nonvolatile memory 134.

システムインターフェース回路５４８は、例えば、外部不揮発性メモリ１３４用の反転チップセレクト信号ＸＥ２ＣＳ、シリアルクロック信号Ｅ２ＳＣＬ、及びシリアル出力データＥ２ＳＯを取り扱うことができる。反転チップセレクト信号ＸＥ２ＣＳの「Ｌ」は、例えば、外部不揮発性メモリ１３４と表示ドライバ１０との間の通信の許可を示す。シリアル通信モードにおけるシリアルクロック信号Ｅ２ＳＣＬは、外部不揮発性メモリ１３４と表示ドライバ１０との間の通信用のクロックを示す。シリアル通信モードにおけるシリアル出力データＥ２ＳＯは、表示ドライバ１０から外部不揮発性メモリ１３４への制御データを示す。また、システムインターフェース回路５４８は、例えば、シリアル入力データＥ２ＳＩを取り扱うことができる。シリアル通信モードにおけるシリアル入力データＥ２ＳＯは、外部不揮発性メモリ１３４から表示ドライバ１０へのパラメータデータ又は制御データを示す。 The system interface circuit 548 can handle, for example, the inverted chip select signal XE2CS, the serial clock signal E2SCL, and the serial output data E2SO for the external nonvolatile memory 134. “L” of the inverted chip select signal XE2CS indicates permission of communication between the external nonvolatile memory 134 and the display driver 10, for example. The serial clock signal E2SCL in the serial communication mode indicates a clock for communication between the external nonvolatile memory 134 and the display driver 10. The serial output data E2SO in the serial communication mode indicates control data from the display driver 10 to the external nonvolatile memory 134. Further, the system interface circuit 548 can handle, for example, serial input data E2SI. The serial input data E2SO in the serial communication mode indicates parameter data or control data from the external nonvolatile memory 134 to the display driver 10.

外部不揮発性メモリ１３４は、読み出しの開始を制御する制御データをメモリ制御回路５１８から受信すると、外部不揮発性メモリ１３４に記憶されるパラメータデータのすべての読み出しを開始する。レジスタ書き込み回路２０は、外部不揮発性メモリ１３４からのパラメータデータをパラメータレジスタ回路３０に書き込むことができる。パラメータレジスタ回路３０は、処理装置１３０によって設定されるパラメータデータと外部不揮発性メモリ１３４によって設定されるパラメータデータとを有することができる。 When the external nonvolatile memory 134 receives control data for controlling the start of reading from the memory control circuit 518, the external nonvolatile memory 134 starts reading all of the parameter data stored in the external nonvolatile memory 134. The register write circuit 20 can write parameter data from the external nonvolatile memory 134 to the parameter register circuit 30. The parameter register circuit 30 can have parameter data set by the processing device 130 and parameter data set by the external nonvolatile memory 134.

３．コマンドデータ、パラメータデータ
上述の通り、制御ロジック回路５４２は、処理装置１３０からの各種のコマンドデータを受信する。コマンドデータの種類によっては、パラメータデータと必要としないものと、パラメータデータを必要とするものとがある。例えば、１フレーム分の画像データの記憶回路５２２への書き込み開始を指示するコマンドデータＷＲＲＡＭや、ソフトウェアリセットを示すコマンドデータＳＷＲＥＳＥＴは、パラメータデータを必要としない。他方、例えば、記憶回路５２２の書き込み領域のカラムアドレスを設定するコマンドデータＣＡＳＥＴや記憶回路５２２の書き込み領域のページアドレス及びフレームアドレスを設定するコマンドデータＰＡＳＥＴは、パラメータデータを必要とする。また、パラメータデータのデータ長は、必ずしも一致していない。そこで、パラメータデータのデータ長を所与のデータ長に固定することで、耐ノイズ特性を向上させることができる。 3. Command Data and Parameter Data As described above, the control logic circuit 542 receives various command data from the processing device 130. Depending on the type of command data, there are parameters that do not require parameter data and those that require parameter data. For example, the command data WRRAM instructing the start of writing image data for one frame into the storage circuit 522 and the command data SWRESET indicating software reset do not require parameter data. On the other hand, for example, command data CASET for setting the column address of the write area of the storage circuit 522 and command data PASET for setting the page address and frame address of the write area of the storage circuit 522 require parameter data. In addition, the data lengths of the parameter data do not necessarily match. Therefore, by fixing the data length of the parameter data to a given data length, the noise resistance characteristic can be improved.

具体的には、図２に示すように、制御ロジック回路５４２は、パラメータデータのデータ長が所与のデータ長と一致するか否かを判定する判定回路５１６を有することができる。所与のデータ長に満たないパラメータデータには、ダミーデータを付加することができる。制御ロジック回路５４２は、パラメータデータがダミーデータを有するか否かを検出する検出回路５１７をさらに有することができる。付加されたデータがダミーデータであることを確認することにより、耐ノイズ特性をさらに向上させることができる。なお、パラメータデータを必要としないコマンドデータに、ダミーデータからなるパラメータデータを付加することもできる。 Specifically, as shown in FIG. 2, the control logic circuit 542 can include a determination circuit 516 that determines whether the data length of the parameter data matches a given data length. Dummy data can be added to parameter data that is less than a given data length. The control logic circuit 542 can further include a detection circuit 517 that detects whether the parameter data has dummy data. By confirming that the added data is dummy data, the noise resistance can be further improved. It should be noted that parameter data composed of dummy data can be added to command data that does not require parameter data.

図４に、パラメータデータの構成例を示す。図４（Ａ）は、ダミーデータが付加されていないパラメータデータを示し、図４（Ｂ）は、１つのサブダミーデータが付加されたパラメータデータを示し、図４（Ｃ）は、２つのサブダミーデータが付加されたパラメータデータを示し、図４（Ｄ）は、３つのサブダミーデータが付加されたパラメータデータを示す。図４において、パラメータデータは、４つのサブパラメータで構成されるが、サブパラメータの数は、２以上であってもよい。 FIG. 4 shows a configuration example of the parameter data. 4A shows parameter data to which no dummy data is added, FIG. 4B shows parameter data to which one sub dummy data is added, and FIG. 4C shows two sub data. Parameter data to which dummy data is added is shown, and FIG. 4D shows parameter data to which three sub-dummy data are added. In FIG. 4, the parameter data is composed of four subparameters, but the number of subparameters may be two or more.

例えば、コマンドデータＣＡＳＥＴに関連するパラメータデータにおいて、サブパラメータデータＰ１及びＰ２で、カラムスタートアドレス（Ｃ１）を表し、サブパラメータデータＰ３及びＰ４で、カラムエンドアドレス（Ｃ２）を表す。また、コマンドデータＰＡＳＥＴに関連するパラメータデータにおいて、サブパラメータデータＰ１で、ページスタートアドレス（Ｐ１）を表し、サブパラメータデータＰ２で、ページスタートアドレス（Ｐ２）を表し、サブパラメータデータＰ３で、フレームアドレスを表し、サブパラメータデータＰ４で、１つのサブダミーデータＤＭを表す。 For example, in the parameter data related to the command data CASET, the sub parameter data P1 and P2 represent the column start address (C1), and the sub parameter data P3 and P4 represent the column end address (C2). In the parameter data related to the command data PASET, the subparameter data P1 represents the page start address (P1), the subparameter data P2 represents the page start address (P2), and the subparameter data P3 represents the frame address. And sub-parameter data P4 represents one sub-dummy data DM.

図５に、サブダミーデータの構成例を示す。図５において、サブダミーデータは、８ビットで構成されるが、２ビット以上のサブダミーデータでもよい。サブダミーデータのビット数をＮとするとき、Ｎは、偶数であることが好ましい。また、Ｎビットのサブダミーデータに含まれる「０」の数は、Ｎビットのサブダミーデータに含まれる「１」の数と等しいことが好ましい。 FIG. 5 shows a configuration example of the sub dummy data. In FIG. 5, the sub dummy data is composed of 8 bits, but may be sub dummy data of 2 bits or more. When the number of bits of the sub dummy data is N, N is preferably an even number. The number of “0” included in the N-bit sub-dummy data is preferably equal to the number of “1” included in the N-bit sub-dummy data.

さらに好ましくは、Ｎビットのサブダミーデータに含まれるｉ番目のビットのデータは、「０」又は「１」の一方であり、Ｎビットのサブダミーデータに含まれるｉ＋１番目のビットのデータは、「０」又は「１」の他方であり、ｉは、１以上Ｎ未満の整数であり、且つ、奇数である。図５（Ａ）〜（Ｄ）は、Ｎ＝８のときの最も好ましいサブダミーデータの構成例を示す。 More preferably, the i-th bit data included in the N-bit sub-dummy data is one of “0” or “1”, and the i + 1-th bit data included in the N-bit sub-dummy data is The other of “0” or “1”, i is an integer of 1 or more and less than N, and an odd number. FIGS. 5A to 5D show a configuration example of the most preferable sub dummy data when N = 8.

図６に、図２の制御ロジック回路５４２の一部の詳細な構成例を示す。図６において、コマンドデータのビット数は、８であり、パラメータデータのビット数も、８である。まず、処理装置１３０からのコマンドデータは、振り分け回路を介してコマンドデコーダ回路５１４に入力される。コマンドデコーダ回路５１４は、複数のコマンドデコーダを有する。複数のコマンドデコーダの数は、コマンドデコーダ回路５１４がデコード可能なコマンドデータの種類だけ準備する。図６において、複数のコマンドデコーダの数は、３であるが、この数に限定されることはない。 FIG. 6 shows a detailed configuration example of a part of the control logic circuit 542 of FIG. In FIG. 6, the number of bits of command data is 8, and the number of bits of parameter data is also 8. First, command data from the processing device 130 is input to the command decoder circuit 514 via the distribution circuit. The command decoder circuit 514 has a plurality of command decoders. For the number of command decoders, only command data types that can be decoded by the command decoder circuit 514 are prepared. In FIG. 6, the number of command decoders is three, but is not limited to this number.

複数のコマンドデコーダの各々は、コマンドデータをデコードする。各コマンドデコーダには、固有のコマンドコードが割り当てられている。言い換えれば、１つのコマンドデコーダは、１つのコマンドデータのみに反応する。例えば、処理装置１３０からのコマンドデータが、１フレーム分の画像データの記憶回路５２２への書き込み開始を指示するコマンドデータＷＲＲＡＭである場合、コマンドデータＷＲＲＡＭに対応するコマンドデコーダＷＲＲＡＭは、コマンドデータＷＲＲＡＭが入力したことを表す信号（第１のイネーブル信号）を出力可能になる。処理装置１３０からのコマンドデータが、記憶回路５２２の書き込み領域のページアドレス及びフレームアドレスを設定するコマンドデータＰＡＳＥＴである場合、コマンドデータＰＡＳＥＴに対応するコマンドデコーダＰＡＳＥＴは、コマンドデータＰＡＳＥＴが入力したことを表す信号（第１のイネーブル信号）を出力可能になる。処理装置１３０からのコマンドデータが、記憶回路５２２の書き込み領域のカラムアドレスを設定するコマンドデータＣＡＳＥＴである場合、コマンドデータＣＡＳＥＴに対応するコマンドデコーダＣＡＳＥＴは、コマンドデータＣＡＳＥＴが入力したことを表す信号（第１のイネーブル信号）を出力可能になる。 Each of the plurality of command decoders decodes command data. A unique command code is assigned to each command decoder. In other words, one command decoder reacts to only one command data. For example, when the command data from the processing device 130 is command data WRRAM instructing to start writing of image data for one frame to the storage circuit 522, the command decoder WRRAM corresponding to the command data WRRAM has the command data WRRAM. A signal indicating the input (first enable signal) can be output. When the command data from the processing device 130 is command data PASET for setting the page address and frame address of the write area of the storage circuit 522, the command decoder PASET corresponding to the command data PASET indicates that the command data PASET has been input. It is possible to output a signal representing the first enable signal. When the command data from the processing device 130 is command data CASET for setting the column address of the write area of the storage circuit 522, the command decoder CASET corresponding to the command data CASET is a signal ( The first enable signal) can be output.

次に、処理装置１３０からのコマンドデータに続くパラメータデータは、振り分け回路を介して判定回路５１６に入力される。判定回路５１６は、パラメータデータのデータ長が所与のデータ長と一致するか否かを判定する。所与のデータ長は、例えば、４×８ビットである。パラメータデータが、４個の８ビットのサブパラメータデータである場合、判定回路５１６は、パラメータデータのデータ長が所与のデータ長と一致することを表す信号（第２のイネーブル信号）を出力可能になる。判定回路５１６は、８ビットのサブパラメータデータの数がカウントし、カウント数が所与の数（４）に一致することを表す信号（第２のイネーブル信号）を出力可能なカウンタを有することができる。 Next, parameter data following the command data from the processing device 130 is input to the determination circuit 516 via the distribution circuit. The determination circuit 516 determines whether or not the data length of the parameter data matches the given data length. The given data length is, for example, 4 × 8 bits. When the parameter data is four 8-bit sub-parameter data, the determination circuit 516 can output a signal (second enable signal) indicating that the data length of the parameter data matches the given data length. become. The determination circuit 516 includes a counter that can output a signal (second enable signal) indicating that the number of 8-bit subparameter data is counted and the count number matches the given number (4). it can.

コマンドレジスタ回路５１５は、複数のコマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のイネーブル信号と、判定回路５１６での判定結果によってアクティブとなる第２のイネーブル信号とに基づいて、各種のコマンドデータが入力されたことを保持する。 The command register circuit 515 is based on the first enable signal that becomes active based on the decoding result from any one of the plurality of command decoders and the second enable signal that becomes active based on the determination result in the determination circuit 516. It holds that various command data has been input.

第１の保持回路は、パラメータデータの例えば１番目の８ビットのサブパラメータデータを保持し、第２の保持回路は、パラメータデータの例えば２番目の８ビットのサブパラメータデータを保持し、第３の保持回路は、パラメータデータの例えば３番目の８ビットのサブパラメータデータを保持し、第４の保持回路は、パラメータデータの例えば４番目の８ビットのサブパラメータデータを保持する。 The first holding circuit holds, for example, the first 8-bit subparameter data of the parameter data, and the second holding circuit holds, for example, the second 8-bit subparameter data of the parameter data, and the third The third holding circuit holds, for example, the third 8-bit subparameter data of the parameter data, and the fourth holding circuit holds, for example, the fourth 8-bit subparameter data of the parameter data.

検出回路５１７は、４×８ビットのパラメータデータがダミーデータを有するか否かを検出する。検出回路５１７は、複数のサブ検出回路を有し、複数のサブ検出回路の数（例えば、４）は、８ビットのサブパラメータデータの数（例えば、４）と一致する。第１のサブ検出回路は、第１の保持回路によって保持される１番目の８ビットのサブパラメータデータが、例えば図５（Ａ）に示されるサブダミーデータであるか否かを検出する。第２のサブ検出回路は、第２の保持回路によって保持される２番目の８ビットのサブパラメータデータが、サブダミーデータであるか否かを検出する。第３のサブ検出回路は、第３の保持回路によって保持される３番目の８ビットのサブパラメータデータが、サブダミーデータであるか否かを検出する。第４のサブ検出回路は、第４の保持回路によって保持される４番目の８ビットのサブパラメータデータが、サブダミーデータであるか否かを検出する。検出回路５１７での検出結果を表す信号（第３のイネーブル信号）は、４つのサブ検出回路での４つの検出結果を表す信号の組み合わせからなる。例えば、第４のサブ検出回路での検出結果を表す信号は、４番目の８ビットのサブパラメータデータがサブダミーデータであること、すなわち、４×８ビットのパラメータデータが１つのサブダミーデータからなるダミーデータを有することを表す信号（第３のイネーブル信号）である。また、第４のサブ検出回路での検出結果を表す信号及び第４のサブ検出回路での検出結果を表す信号は、４×８ビットのパラメータデータが２つのサブダミーデータからなるダミーデータを有することを表す信号（第３のイネーブル信号）である。 The detection circuit 517 detects whether or not the 4 × 8 bit parameter data has dummy data. The detection circuit 517 has a plurality of sub-detection circuits, and the number of sub-detection circuits (for example, 4) matches the number of 8-bit sub-parameter data (for example, 4). The first sub-detection circuit detects whether or not the first 8-bit sub-parameter data held by the first holding circuit is, for example, sub-dummy data shown in FIG. The second sub detection circuit detects whether or not the second 8-bit sub parameter data held by the second holding circuit is sub dummy data. The third sub-detection circuit detects whether or not the third 8-bit sub-parameter data held by the third holding circuit is sub-dummy data. The fourth sub detection circuit detects whether or not the fourth 8-bit sub parameter data held by the fourth holding circuit is sub dummy data. The signal representing the detection result in the detection circuit 517 (third enable signal) is composed of a combination of signals representing the four detection results in the four sub-detection circuits. For example, the signal representing the detection result in the fourth sub-detection circuit is that the fourth 8-bit sub-parameter data is sub-dummy data, that is, 4 × 8-bit parameter data is derived from one sub-dummy data. This is a signal (third enable signal) indicating that there is dummy data. The signal representing the detection result in the fourth sub-detection circuit and the signal representing the detection result in the fourth sub-detection circuit have dummy data in which 4 × 8-bit parameter data is composed of two sub-dummy data. This is a signal (third enable signal) indicating this.

例えば、コマンドデータＣＡＳＥＴに関連するパラメータデータにおいて、サブパラメータデータＰ１及びＰ２で、カラムスタートアドレス（Ｃ１）を表し、サブパラメータデータＰ３及びＰ４で、カラムエンドアドレス（Ｃ２）を表す。このように、パラメータデータがダミーデータを有しない場合、検出回路５１７での検出結果を使用することなく、コマンドデータＣＡＳＥＴに関連するパラメータデータは、パラメータレジスタ回路３０の対応する領域（コマンドデコーダＣＡＳＥＴに対応するパラメータレジスタＣＡＳＥＴ（４つのサブパラメータレジスタ（Ｐ１、Ｐ２、Ｐ３、Ｐ４）））に格納することができる。すなわち、パラメータレジスタ回路３０のパラメータレジスタＣＡＳＥＴにおいて、コマンドデコーダＣＡＳＥＴのデコード結果によってアクティブとなる第１のイネーブル信号と、判定回路５１６での判定結果によってアクティブとなる第２のイネーブル信号とに基づいて、コマンドデータＣＡＳＥＴに関連するパラメータデータの格納が制御される。 For example, in the parameter data related to the command data CASET, the sub parameter data P1 and P2 represent the column start address (C1), and the sub parameter data P3 and P4 represent the column end address (C2). As described above, when the parameter data does not include dummy data, the parameter data related to the command data CASET can be stored in the corresponding region (the command decoder CASET in the parameter register CASET without using the detection result of the detection circuit 517. The corresponding parameter register CASET (four subparameter registers (P1, P2, P3, P4)) can be stored. That is, in the parameter register CASET of the parameter register circuit 30, based on the first enable signal that becomes active according to the decoding result of the command decoder CASET and the second enable signal that becomes active based on the determination result in the determination circuit 516, Storage of parameter data related to the command data CASET is controlled.

例えば、コマンドデータＰＡＳＥＴに関連するパラメータデータにおいて、サブパラメータデータＰ１で、ページスタートアドレス（Ｐ１）を表し、サブパラメータデータＰ２で、ページスタートアドレス（Ｐ２）を表し、サブパラメータデータＰ３で、フレームアドレスを表し、サブパラメータデータＰ４で、１つのサブダミーデータＤＭを表す。このように、パラメータデータがダミーデータ（１つのサブダミーデータ）を有する場合、検出回路５１７での検出結果を使用して、コマンドデータＰＡＳＥＴに関連するパラメータデータは、パラメータレジスタ回路３０の対応する領域（コマンドデコーダＰＡＳＥＴに対応するパラメータレジスタＰＡＳＥＴ（３つのサブパラメータレジスタ（Ｐ１、Ｐ２、Ｐ３）））に格納することができる。すなわち、パラメータレジスタ回路３０のパラメータレジスタＰＡＳＥＴにおいて、コマンドデコーダＰＡＳＥＴのデコード結果によってアクティブとなる第１のイネーブル信号と、判定回路５１６での判定結果によってアクティブとなる第２のイネーブル信号と、検出回路５１７での検出結果によってアクティブとなる第３のイネーブル信号（第４のサブ検出回路での検出結果を表す信号）に基づいて、コマンドデータＰＡＳＥＴに関連するパラメータデータの格納が制御される。 For example, in the parameter data related to the command data PASET, the sub parameter data P1 represents the page start address (P1), the sub parameter data P2 represents the page start address (P2), and the sub parameter data P3 represents the frame address. And sub-parameter data P4 represents one sub-dummy data DM. Thus, when the parameter data has dummy data (one sub-dummy data), the parameter data related to the command data PASET is stored in the corresponding region of the parameter register circuit 30 using the detection result of the detection circuit 517. (Parameter register PASET corresponding to command decoder PASET (three sub-parameter registers (P1, P2, P3))). That is, in the parameter register PASET of the parameter register circuit 30, the first enable signal that becomes active according to the decoding result of the command decoder PASET, the second enable signal that becomes active according to the determination result in the determination circuit 516, and the detection circuit 517. The storage of parameter data related to the command data PASET is controlled based on the third enable signal (a signal representing the detection result of the fourth sub-detection circuit) that becomes active based on the detection result of.

レジスタ書き込み回路２０は、複数のサブ書き込み回路を有し、複数のサブ書き込み回路の数は、パラメータデータを有するコマンドデータの数と一致する。サブ書き込み回路は、例えば、論理積回路（例えば、ＡＮＤ回路）を含んで構成することができる。 The register write circuit 20 includes a plurality of sub write circuits, and the number of the plurality of sub write circuits matches the number of command data having parameter data. The sub-write circuit can be configured to include, for example, an AND circuit (for example, an AND circuit).

図７に、図６のコマンドデコーダ回路５１４の変形例を示す。コマンドデータが２Ｋ（例えば、Ｋ＝４）ビットのコマンドデータである場合、図７に示すように、コマンドデコーダ回路５１４は、上位Ｋビットの上位コマンドデータをデコードするＹ個の上位コマンドデコーダと、下位Ｋビットの下位コマンドデータをデコードするＸ個の下位コマンドデコーダとを有する。Ｘは、２以上２^Ｋ以下の整数であり、Ｙは、２以上２^Ｋ以下の整数である。第１のイネーブル信号は、Ｙ個の上位コマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第１のサブイネーブル信号と、Ｘ個の下位コマンドデコーダの何れか１つからのデコード結果によってアクティブとなる第２のサブイネーブル信号とを有する。好ましくは、Ｘ＝Ｙである。上位４ビットの上位コマンドデータをデコードするＹ個の上位コマンドデコーダを行方向に設け、下位４ビットの下位コマンドデータをデコードするＸ個の下位コマンドデコーダを列方向に設けることができる。 FIG. 7 shows a modification of the command decoder circuit 514 of FIG. When the command data is 2K (for example, K = 4) bit command data, as shown in FIG. 7, the command decoder circuit 514 includes Y upper command decoders for decoding upper K bit upper command data, And X lower command decoders for decoding lower K bit lower command data. X is an integer not less than 2 more than ^{2 K,} Y is an integer 2 or more ^{2 K.} The first enable signal is based on the first sub enable signal that is activated by the decoding result from any one of the Y upper command decoders and the decoding result from any one of the X lower command decoders. And a second sub-enable signal that becomes active. Preferably, X = Y. Y upper command decoders for decoding upper 4 bits of upper command data can be provided in the row direction, and X lower command decoders for decoding lower 4 bits of lower command data can be provided in the column direction.

図６において、コマンドデコーダ回路５１４の各コマンドデコーダは、８ビットのコマンドデータをデコードする。したがって、図７のコマンドデコーダ回路５１４では、上位コマンドデコーダ又は下位コマンドデコーダのビット数が減少する。また、上位コマンドデコーダ及び下位コマンドデコーダの数（Ｘ＋Ｙ）も減少する。このように、図７のコマンドデコーダ回路５１４は、簡易な回路構成を有することができる。 In FIG. 6, each command decoder of the command decoder circuit 514 decodes 8-bit command data. Therefore, in the command decoder circuit 514 of FIG. 7, the number of bits of the upper command decoder or the lower command decoder is reduced. In addition, the number of upper command decoders and lower command decoders (X + Y) also decreases. As described above, the command decoder circuit 514 in FIG. 7 can have a simple circuit configuration.

加えて、Ｙ個の上位コマンドデコーダとＸ個の下位コマンドデコーダとのマトリックス（行列）配置により、上位Ｋビットの上位コマンドデータ（又は下位Ｋビットの下位コマンドデータ）に意味づけを行うことができる。すなわち、ある行（又は列）に位置する上位コマンドデコーダ（又は下位コマンドデコーダ）は、特定の意味を有するコマンドデータの上位Ｋビットの上位コマンドデータ（又は下位Ｋビットの下位コマンドデータ）だけをデコードすることができる。例えば、第１のクラスに属するコマンドデータ（処置装置１３０からの入力を意味するコマンドデータ）の上位Ｋビットの上位コマンドデータをデコードするＹ個の上位コマンドデコーダの何れか１つは、第１のクラスと異なる第２のクラスに属するコマンドデータ（外部不揮発性メモリ１３４からのパラメータデータの取り込みを意味するコマンドデータ）の上位Ｋビットの上位コマンドデータをデコードしない。代替的に、例えば、第１のクラスに属するコマンドデータの下位Ｋビットの下位コマンドデータをデコードするＸ個の下位コマンドデコーダの何れか１つは、第１のクラスと異なる第２のクラスに属するコマンドデータの下位Ｋビットの下位コマンドデータをデコードしないとすることもできる。 In addition, the upper K-bit upper command data (or the lower K-bit lower command data) can be given meaning by the matrix arrangement of the Y upper command decoders and the X lower command decoders. . That is, the upper command decoder (or lower command decoder) located in a certain row (or column) decodes only the upper K bit upper command data (or the lower K bit lower command data) of the command data having a specific meaning. can do. For example, any one of the Y upper command decoders that decode the upper K-bit upper command data of the command data belonging to the first class (command data meaning an input from the treatment device 130) is the first The upper K bit upper command data of the command data belonging to the second class different from the class (command data meaning taking in the parameter data from the external nonvolatile memory 134) is not decoded. Alternatively, for example, any one of X lower command decoders that decode lower command data of lower K bits of command data belonging to the first class belongs to a second class different from the first class. It is also possible not to decode the lower command data of the lower K bits of the command data.

当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。本発明の範囲は、本実施形態の全部または一部およびそれらの変形を含み、特許請求の範囲およびその均等な範囲によって定められる。 Those skilled in the art will readily understand that the above-described embodiments can be modified (possibly by referring to common general knowledge) without departing from the spirit of the present invention. The scope of the present invention includes all or part of the present embodiment and modifications thereof, and is defined by the claims and their equivalents.

本実施形態の電気光学装置の構成例。1 is a configuration example of an electro-optical device according to an embodiment. 図１の制御ロジック回路の構成例。2 is a configuration example of a control logic circuit of FIG. 図１の記憶回路の記憶領域の構成例。3 is a configuration example of a storage area of the storage circuit in FIG. 1. 図４（Ａ）、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）は、パラメータデータの構成例。4A, 4B, 4C, and 4D are configuration examples of parameter data. サブダミーデータの構成例。Configuration example of sub dummy data. 図２の制御ロジック回路の一部の詳細な構成例。3 shows a detailed configuration example of a part of the control logic circuit of FIG. 2. 図６のコマンドデコーダ回路の変形例。7 is a modification of the command decoder circuit of FIG.

Explanation of symbols

１０表示ドライバ、２０レジスタ書き込み回路、３０パラメータレジスタ回路、
１３０処理装置、１３４外部不揮発性メモリ、５１２電気光学パネル、
５１４コマンドデコーダ回路、５１５コマンドレジスタ回路、５１６判定回路、
５１７検出回路、５１８メモリ制御回路、５２２記憶回路、
５２４読み出し回路、５２６書き込み回路、５４２制御ロジック回路、
５４４表示タイミング制御回路、５４８システムインターフェース回路、
５５０データドライバ回路、５７０走査ドライバ回路、５９０電源回路、
６１０階調電圧生成回路 10 display driver, 20 register write circuit, 30 parameter register circuit,
130 processing device, 134 external nonvolatile memory, 512 electro-optical panel,
514 Command decoder circuit, 515 Command register circuit, 516 decision circuit,
517 detection circuit, 518 memory control circuit, 522 storage circuit,
524 read circuit, 526 write circuit, 542 control logic circuit,
544 display timing control circuit, 548 system interface circuit,
550 Data driver circuit, 570 Scan driver circuit, 590 Power supply circuit,
610 gradation voltage generation circuit

Claims

A display driver for driving an electro-optic panel,
A plurality of command decoders for decoding command data;
A plurality of parameter registers for storing parameter data following the command data;
A determination circuit that determines whether or not the data length of the parameter data matches a given data length;
Including
In each of the plurality of parameter registers, a first enable signal that becomes active based on a decoding result from any one of the plurality of command decoders, and a second enable signal that becomes active based on a determination result in the determination circuit And storage of the parameter data is controlled based on
A display driver for driving the electro-optical panel based on parameter data stored in the plurality of parameter registers;

In claim 1,
A detection circuit for detecting whether the parameter data has dummy data;
In at least one of the plurality of parameter registers, a first enable signal that becomes active based on a decoding result from any one of the plurality of command decoders, and a second enable signal that becomes active based on a determination result in the determination circuit A display driver in which storage of the parameter data is controlled based on an enable signal and a third enable signal that is activated by a detection result of the detection circuit.

In claim 2,
The dummy data is M N-bit sub dummy data.
M is an integer,
N is an integer greater than or equal to 2 and an even number;
The display driver, wherein the number of “0” included in the N-bit sub-dummy data is equal to the number of “1” included in the N-bit sub-dummy data.

In claim 3,
The i-th bit data included in the N-bit sub-dummy data is either “0” or “1”, and the i + 1-th bit data included in the N-bit sub-dummy data is “0”. Or the other of “1”,
i is an integer of 1 or more and less than N, and an odd number.

In any one of Claims 1 thru | or 4,
The parameter data is L N-bit subparameter data,
L is an integer,
N is an integer greater than or equal to 2,
The given data length is L × N bits;
The determination circuit counts whether the number of sub-parameter data of N bits following the command data is K, thereby determining whether the data length of the parameter data matches the given data length. A display driver that determines whether

In any of claims 1 to 5,
The command data is 2K bit command data,
K is an integer,
The plurality of command decoders are Y upper command decoders that decode upper command data of upper K bits, and X lower command decoders that decode lower command data of lower K bits,
X is an integer from 2 to 2 ^K ,
Y is an integer of 2 to ^2K ,
The first enable signal that is activated by a decoding result from any one of the plurality of command decoders is a first sub signal that is activated by a decoding result from any one of the Y upper command decoders. A display driver which is an enable signal and a second sub-enable signal which becomes active according to a decoding result from any one of the X lower-order command decoders.

In claim 6,
A display driver where X = Y.

In claim 6 or 7,
Any one of the Y upper command decoders that decode the upper command data of the upper K bits of the command data belonging to the first class is the upper K of the command data belonging to the second class different from the first class. Display driver that does not decode high-order command data of bits.

In claim 6 or 7,
Any one of the X lower-order command decoders that decode lower-order command data of the lower-order K bits of the command data belonging to the first class is the lower-order K of the command data belonging to the second class different from the first class. Display driver that does not decode the lower bit command data.

An electro-optical device including the display driver according to claim 1.