JP2010056587A - D/a conversion device - Google Patents
D/a conversion device Download PDFInfo
- Publication number
- JP2010056587A JP2010056587A JP2008216086A JP2008216086A JP2010056587A JP 2010056587 A JP2010056587 A JP 2010056587A JP 2008216086 A JP2008216086 A JP 2008216086A JP 2008216086 A JP2008216086 A JP 2008216086A JP 2010056587 A JP2010056587 A JP 2010056587A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- output voltage
- output
- range
- resolution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
本発明は、DA変換装置に関し、詳しくは、高い分解能で変換電圧を出力できるDA変換装置に関するものである。 The present invention relates to a DA converter, and more particularly to a DA converter that can output a conversion voltage with high resolution.
図5は、各種の電子機器に組み込まれて用いられている従来のDA変換装置の一例を示す構成図である。このDA変換装置は、制御装置1と、DAコンバータ2と、アンプ3と、制御対象4から構成されている。制御装置1は、DAコンバータ2にこのDAコンバータ2の電圧出力範囲内の分解能に対応した所定の電圧を設定する。DAコンバータ2に入力されるデジタル信号のビット幅を、所定の幅に制御する。アンプ3は、DAコンバータ2から変換出力される電圧を、制御対象4が要求する電圧範囲を満たすように増幅して制御対象4に供給する。
FIG. 5 is a configuration diagram illustrating an example of a conventional DA converter that is incorporated and used in various electronic devices. This DA converter is composed of a
たとえば、制御対象4の要求する電圧範囲が0〜10V、DAコンバータ2の出力電圧範囲が0〜5V、DAコンバータ2のビット幅が制御装置1により3ビットに設定されているものとすると、このDAコンバータ2は0〜5Vまでの出力電圧を設定し、制御対象4が要求する出力電圧の要求範囲である6〜10Vとの差分はアンプ3で増幅する。
For example, if the voltage range required by the control object 4 is 0 to 10 V, the output voltage range of the
図6は従来の3ビットのDAコンバータ2を用いた要求範囲Reに対する出力範囲Outの一例を示す説明図であり、(a)は出力要求範囲Reと設定目標Tを示し、(b)は3ビットのDAコンバータ2の出力範囲Outと設定出力電圧Eを示している。(b)に示すように、DAコンバータ2の設定可能な出力電圧は設定分解能に対応した目盛線の位置の電圧のみとなる。すなわち、制御装置1は、設定目標Tに極力近い設定出力電圧Eになるように設定データをDAコンバータ2に出力し、アンプ3の出力電圧として所望の設定値を得ている。
FIG. 6 is an explanatory diagram showing an example of the output range Out for the required range Re using the conventional 3-
図7は、従来の4ビットのDAコンバータ2を用いた要求範囲Reに対する出力範囲Outaの一例を示す図であり、(a)は出力要求範囲Reと設定目標Tを示し、(b)は3ビットのDAコンバータ2の出力範囲Outと設定出力電圧Eaを示している。図7に示すように、DAコンバータ2として図6より分解能の高いものを使用することにより、設定出力電圧Eaと設定目標Tとの差分を図6よりも小さくできる。
FIG. 7 is a diagram showing an example of the output range Outa with respect to the required range Re using the conventional 4-
特許文献1は、各チャンネル毎に設けていた積分器を1つに共通化した回路構成とすることにより、低分解能・低速度のDAコンバータを使用して高分解能・高速度のDAコンバータを、回路規模を低減するとともに安価に実現したものである。
しかし、高い分解能のDAコンバータ2を使用するとコストが高くなるという問題がある。
However, there is a problem that the cost increases when the high-
本発明は、これらの問題点を解決するものであり、分解能の低いDAコンバータを複数使用して高い分解能で出力電圧を設定できるDA変換装置を提供することを目的とする。 The present invention solves these problems, and an object of the present invention is to provide a DA converter capable of setting an output voltage with high resolution by using a plurality of low-resolution DA converters.
上記のような目的を達成するために、本発明の請求項1は、
それぞれ異なる出力電圧範囲が設定された複数個のDAコンバータと、
これらDAコンバータの出力電圧を加算または減算する演算器、
とで構成されたことを特徴とするDA変換装置である。
In order to achieve the above object,
A plurality of DA converters each having a different output voltage range;
An arithmetic unit for adding or subtracting the output voltage of these DA converters,
And a DA converter characterized by comprising:
請求項2は、
それぞれ異なる出力電圧範囲が設定された複数個のDAコンバータと、
これらDAコンバータの出力電圧がアンプを介して入力され、これらを加算または減算する演算器、
とで構成されたことを特徴とするDA変換装置である。
A plurality of DA converters each having a different output voltage range;
An arithmetic unit that inputs or subtracts the output voltage of these DA converters through an amplifier,
And a DA converter characterized by comprising:
請求項3は、請求項1または2記載のDA変換装置において、
前記複数個のDAコンバータのうち、第1のDAコンバータの出力電圧範囲はDA変換装置として要求される出力電圧範囲を満たすように設定され、第2のDAコンバータの出力電圧範囲は第1のDAコンバータの出力電圧の分解能を満たすように設定されていることを特徴とする。
Among the plurality of DA converters, the output voltage range of the first DA converter is set to satisfy the output voltage range required for the DA converter, and the output voltage range of the second DA converter is the first DA converter. It is set to satisfy the resolution of the output voltage of the converter.
このように構成することにより、従来の分解能の低いDAコンバータを複数使用して高い分解能で出力電圧を設定でき、高い分解能のDAコンバータを分解能の低い複数のDAコンバータで代替させることによりコスト低減が図れる。 With this configuration, the output voltage can be set with a high resolution using a plurality of conventional DA converters with a low resolution, and the cost can be reduced by substituting the DA converter with a high resolution with a plurality of DA converters with a low resolution. I can plan.
以下、図面を用いて、本発明のDA変換装置を説明する。図1は、本発明の一実施例を示す構成図であり、制御装置10と、DAコンバータ20A,20Bと、演算器30と、制御対象40から構成されている。
The DA converter according to the present invention will be described below with reference to the drawings. FIG. 1 is a configuration diagram illustrating an embodiment of the present invention, which includes a
このような構成において、制御装置10は、DAコンバータ20A,20Bにそれぞれ所望の電圧を設定する。演算器30は、DAコンバータ20A,20Bの出力電圧を加算または減算して制御対象40に供給する。
In such a configuration, the
たとえば制御装置10は、一方のDAコンバータ20Aの出力範囲がOutAになるように制御し、他方のDAコンバータ20Bの出力範囲がOutBになるように制御する。これにより、演算器30の出力範囲OutCは、OutC=OutA+OutBになる。
For example, the
図2は図1の動作説明図であり、DAコンバータ20A,20Bとしてそれぞれ3ビットの分解能を有するものを用いた例を示している。図2において、(a)は制御対象40から要求される出力要求範囲Reと任意に設定される設定目標Tを示し、(b)は一方のDAコンバータ20Aの出力範囲OutAと設定出力電圧EAを示し、(c)は他方のDAコンバータ20Bの出力範囲OutBと設定出力電圧EBを示し、(d)は演算器30の出力範囲OutCと設定出力電圧ECを示している。
FIG. 2 is a diagram for explaining the operation of FIG. 1, and shows an example in which
具体的には、一方のDAコンバータ20Aの出力範囲OutAは出力要求範囲Reと等しくなるように設定され、出力要求範囲Reを8分割している。他方のDAコンバータ20Bの出力範囲OutBは一方のDAコンバータ20Aの出力範囲OutAの1目盛幅と等しくなるように設定されていて、出力範囲OutAの1目盛幅を8分割している。
Specifically, the output range OutA of one
このように構成することにより、設定目標Tに対して、一方のDAコンバータ20Aの設定出力電圧EAによって1/8の分解能で大まかな設定を行った後、他方のDAコンバータ20Bの設定出力電圧EBによって1/64の分解能で微調整するための設定を行うことができる。これら設定出力電圧EAとEBが演算器30によって加算されることにより、制御対象40に入力される電圧ECを、出力範囲OutC内で1/64の高分解能で任意に設定できる。1/64の分解能は、6ビットのDAコンバータを使用した場合に得ることができる分解能に相当する。
With this configuration, after roughly setting the set target T with a resolution of 1/8 with the set output voltage EA of one
なお、DAコンバータ20Bの任意電圧の出力範囲OutBは、DAコンバータ20Aの任意電圧の出力範囲OutAの1目盛幅以上であってもよいし、1目盛幅以下でもよい。
Note that the arbitrary voltage output range OutB of the DA converter 20B may be equal to or greater than one graduation width of the arbitrary voltage output range OutA of the
このように、低い分解能のDAコンバータを複数使用することにより、高い分解能で出力電圧が設定でき、従来使用していた高い分解能のDAコンバータを低い分解能のDAコンバータ20A,20Bで代替させることにより、コストを低減できる。
Thus, by using a plurality of low-resolution DA converters, the output voltage can be set with high resolution, and by replacing the high-resolution DA converters conventionally used with the low-
さらに、高い分解能を実現できるので、制御対象40に入力される設定出力電圧ECを従来よりも高い分解能に設定できる。すなわち、設定目標Tに対する設定値を粗・密の2段階で設定することにより、従来に比べて高い分解能のDAコンバータを用いるのと同等の効果が得られる。
Furthermore, since a high resolution can be realized, the set output voltage EC input to the
なお、図1の実施例では、2つのDAコンバータ20A,20Bを用いた場合について説明したが、DAコンバータは3つ以上であってもよい。
In the embodiment of FIG. 1, the case where the two
図3は、本発明の他の実施例を示す構成図であって、図1と共通する部分には同一の符号を付けている。図3の実施例では、一方のDAコンバータ20Aの出力信号をアンプ50Aを介して演算器30の一方の入力端子に入力し、他方のDAコンバータ20Bの出力信号をアンプ50Bを介して演算器30の他方の入力端子に入力している。
FIG. 3 is a block diagram showing another embodiment of the present invention, and the same reference numerals are given to portions common to FIG. In the embodiment of FIG. 3, the output signal of one
このような構成において、アンプ50Aはその出力電圧が任意電圧の出力範囲OutAの値になるように調整され、アンプ50Bはその出力電圧が任意電圧の出力範囲OutBの値になるように調整される。
In such a configuration, the
図4は、図3に示す実施例の動作の流れを説明するフローチャートである。制御装置10はまず設定目標Tを設定し(ステップSP1)、その設定目標Tを設定値EA算出部に入力するとともに、差分(T−EA)算出部に入力する。設定値EA算出部は設定出力電圧EAを算出し(ステップSP2)、DAコンバータ20Aに入力するとともに差分(T−EA)算出部に入力する。DAコンバータ20Aは設定値EAのアナログ変換電圧をアンプ50Aを介して演算器30の一方の入力端子に出力する(ステップSP3)。
FIG. 4 is a flowchart for explaining the operation flow of the embodiment shown in FIG. First, the
次に、差分(T−EA)算出部は、設定目標Tと設定出力電圧EAとの差分を算出し(ステップSP4)、算出結果を設定値EB算出部に入力する。設定値EB算出部は設定出力電圧EBを算出し(ステップSP5)、DAコンバータ20Bに入力する。DAコンバータ20Bは設定値EBのアナログ変換電圧をアンプ50Bを介して演算器30の他方の入力端子に出力する(ステップSP6)。演算器30はEC=EA+EBの演算を行い(ステップSP7)、その演算結果を制御対象40に出力する(ステップSP8)。
Next, the difference (T-EA) calculation unit calculates the difference between the set target T and the set output voltage EA (step SP4), and inputs the calculation result to the set value EB calculation unit. The set value EB calculator calculates the set output voltage EB (step SP5) and inputs it to the DA converter 20B. The DA converter 20B outputs the analog conversion voltage of the set value EB to the other input terminal of the
なお、演算器30は、加算器でもよいし減算器でもよい。
The
さらに、本発明のDAコンバータの構成を使用することにより、市販されていない分解能を有するDAコンバータが実現できる。 Furthermore, by using the configuration of the DA converter of the present invention, a DA converter having a resolution not commercially available can be realized.
以上説明したように、本発明によれば、従来の低い分解能のDAコンバータを複数使用することにより高い分解能で出力電圧を設定でき、高い分解能のDAコンバータを低い分解能の複数のDAコンバータで代替させることによりコスト低減が図れるDA変換装置が実現でき、各種の電子機器に組み込むDA変換装置として実用上の効果は大きい。 As described above, according to the present invention, an output voltage can be set with a high resolution by using a plurality of conventional low resolution DA converters, and a high resolution DA converter can be replaced with a plurality of low resolution DA converters. Thus, a DA converter capable of reducing the cost can be realized, and the practical effect is great as a DA converter incorporated in various electronic devices.
10 制御装置
20 DAコンバータ
30 演算器
40 制御対象
50 アンプ
DESCRIPTION OF
Claims (3)
これらDAコンバータの出力電圧を加算または減算する演算器、
とで構成されたことを特徴とするDA変換装置。 A plurality of DA converters each having a different output voltage range;
An arithmetic unit for adding or subtracting the output voltage of these DA converters,
A DA converter characterized by comprising:
これらDAコンバータの出力電圧がアンプを介して入力され、これらを加算または減算する演算器、
とで構成されたことを特徴とするDA変換装置。 A plurality of DA converters each having a different output voltage range;
An arithmetic unit that inputs or subtracts the output voltage of these DA converters through an amplifier,
A DA converter characterized by comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008216086A JP2010056587A (en) | 2008-08-26 | 2008-08-26 | D/a conversion device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008216086A JP2010056587A (en) | 2008-08-26 | 2008-08-26 | D/a conversion device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010056587A true JP2010056587A (en) | 2010-03-11 |
Family
ID=42072099
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008216086A Pending JP2010056587A (en) | 2008-08-26 | 2008-08-26 | D/a conversion device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010056587A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017516389A (en) * | 2014-04-14 | 2017-06-15 | シーラス ロジック, インコーポレイテッドCirrus Logic, Inc. | Switchable secondary playback path |
-
2008
- 2008-08-26 JP JP2008216086A patent/JP2010056587A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017516389A (en) * | 2014-04-14 | 2017-06-15 | シーラス ロジック, インコーポレイテッドCirrus Logic, Inc. | Switchable secondary playback path |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8736472B2 (en) | Volume adjusting circuit and volume adjusting method | |
US8860593B2 (en) | Data processing system | |
US9571117B2 (en) | Digital-analog conversion apparatus and method | |
US7274320B2 (en) | Analog/digital converting device | |
US11736118B2 (en) | Method for outputting a current and current output circuit | |
JP2010056587A (en) | D/a conversion device | |
JP2009246752A (en) | Pipeline a/d converter | |
US8022851B2 (en) | DAC with data independent common mode dynamics | |
US11336293B1 (en) | Digital to analog converter local oscillator tracking systems and methods | |
US7119728B2 (en) | Analog/digital converting device | |
JP2008271489A (en) | Output data correction device for a/d (analog-to-digital) conversion circuit and a/d converted output data correction method | |
JP2011166791A (en) | Digital-analog converter of data driver and converting method thereof | |
JP2013109551A (en) | Power source control device and power source control method | |
KR20140008713A (en) | Apparatus and method for converting analog to digital | |
KR20160015075A (en) | Multi output power supplying apparatus, and output circuit thereof | |
JP4513970B2 (en) | Multi-channel digital-analog converter | |
JP2011171974A (en) | Cyclic type a/d converter | |
JP4684627B2 (en) | Operational amplifier driving device, display device and electronic apparatus including the same, and operational amplifier driving method | |
JP2010049396A (en) | Semiconductor device and imaging device | |
JP2009133698A (en) | Zero point correction circuit | |
JP4166168B2 (en) | Analog to digital converter | |
JP2009065515A (en) | Digital filter | |
JP2004222097A (en) | Reference controlled a/d converter | |
JP4922985B2 (en) | Correction value deriving device, method, program, and recording medium | |
Chen et al. | Nonlinearity analysis of double multi-bit decided folded resistor string digital-to-analog converter |