JP2009272445A - Electronic component device - Google Patents
Electronic component device Download PDFInfo
- Publication number
- JP2009272445A JP2009272445A JP2008121800A JP2008121800A JP2009272445A JP 2009272445 A JP2009272445 A JP 2009272445A JP 2008121800 A JP2008121800 A JP 2008121800A JP 2008121800 A JP2008121800 A JP 2008121800A JP 2009272445 A JP2009272445 A JP 2009272445A
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- electrode
- support substrate
- circuit board
- component device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
Description
本発明は、電子部品装置に関し、より具体的には、例えば表面実装型と呼ばれるBGA(Ball Grid Array)又はCSP(Chip Size Package又はChip Scale Package)等のパッケージ型半導体装置が配線回路基板に実装されてなる半導体装置等の電子部品装置に関する。 The present invention relates to an electronic component device. More specifically, for example, a package type semiconductor device such as a BGA (Ball Grid Array) or a CSP (Chip Size Package) or a chip scale package (SGA) is mounted on a wiring circuit board. The present invention relates to an electronic component device such as a semiconductor device.
近年の電子機器の小型化・高密度化・高機能化に伴い、電子部品の小型化・薄型化が要求されている。そこで、半導体装置として、小型化により実装面積を低減させた高密度実装に優れ、高機能化に伴う入出力ピン数の増加に対応可能なパッケージとして、BGA又はCSP等の表面実装型パッケージが提案されている。 With recent miniaturization, high density, and high functionality of electronic devices, there is a demand for miniaturization and thinning of electronic components. Therefore, as a semiconductor device, a surface mount package such as BGA or CSP is proposed as a package that is excellent in high-density mounting with a reduced mounting area by downsizing and can cope with an increase in the number of input / output pins due to higher functionality. Has been.
例えば、図1に示すBGA型半導体装置においては、上面に半導体素子1が載置・固着された支持基板(パッケージ基板)10の下面に、所謂半田バンプと称される球状の外部接続用突起電極5が複数グリッド状に配設されている。支持基板10は、配線回路基板(マザーボード)25上に半田バンプ5を介して搭載され、支持基板10の電極部2は、半田バンプ5を介して配線回路基板15の電極16に接続される。
For example, in the BGA type semiconductor device shown in FIG. 1, a spherical external connection protruding electrode called a solder bump is formed on the lower surface of a support substrate (package substrate) 10 on which the
しかしながら、半田バンプ5を接続するために施されるリフロー処理等の熱履歴が加わる場合や、半導体装置の使用時において発熱を伴う場合等があり、半導体素子1、支持基板10、及び配線回路基板15等の熱膨張係数の相違に起因して熱膨張による応力が発生する。また、半導体素子1は、支持基板10に比し、大きな弾性率を有するため、半導体チップ1を支持する支持基板10には、熱応力に起因する反りが発生しやすい。
However, there is a case where a heat history such as a reflow process applied to connect the
よって、半導体素子1が実装された支持基板10を配線回路基板15上に半田バンプ5を介して実装すると、上記熱膨張係数の相違に起因して発生する応力が半田バンプ5全体に繰り返し集中して半田バンプ5にクラックが発生し、半導体素子1と支持基板10又は配線回路基板15との電気的及び機械的な接合が破壊又は損傷するおそれがある。
Therefore, when the
更に、図2に示すように、上記熱膨張係数の相違に起因して半田バンプ5に寸法ずれが発生し、剪断ひずみが半田バンプ5に発生して半田バンプ5が変形する。半田バンプ5の形成位置が支持基板10の外周に近ければ近いほど、かかる剪断ひずみ及び寸法ずれは顕著になる。よって、半田バンプ5の許容し得る剪断ひずみ量に基づき、半田バンプ5を形成することができる領域は制限されるため、上記構造は、半導体装置の多端子化に対応でき難く、また、上記構造を、大面積を有する半導体装置に適用することは困難である。
Furthermore, as shown in FIG. 2, due to the difference in the thermal expansion coefficient, a dimensional deviation occurs in the
かかる問題に対応すべく、図3に示す態様が提案されている。なお、図3において、図1で示す箇所と同じ箇所には同じ符号を付し、その説明を省略する。図3において、配線回路基板15の電極16と支持基板10の電極部2とを接合する外部接続用突起電極たる半田バンプ25は、鼓型形状を有し、半田バンプ25と電極16との接合角度が鈍角(図3参照)となっている。かかる形状により、半田バンプ25に作用する応力及びひずみを分散させることができ、疲労強度を向上させて、半田バンプ25を破壊し難くすることができる。しかしながら、鼓型形状の半田バンプ25を有する半導体装置の製造にあっては、図1に示す半田バンプ5を有する半導体装置の製造よりも工程が複雑となり、半田バンプの高さを制御するためのスタンドオフ等の装置を用いて、半田の体積及び高さを正確に調整する必要がある。また、その結果、半田のセルフアライメント効果が妨げられるおそれがある。更に、半田バンプ25が破壊する場合には、鼓型形状におけるくびれ部から亀裂が発生し易く、また、図4に示すように寸法ずれが生じ易い。
In order to cope with such a problem, the mode shown in FIG. 3 has been proposed. In FIG. 3, the same portions as those shown in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted. In FIG. 3, a
ところで、支持基板の反りを抑制するために、図5に示す態様が提案されている。図5に示す支持基板30では、中心部にコア層31が設けられている。コア層31よりも上部及び下部には、配線パターン32及びスタックビア37を有するビルドアップ絶縁膜33が形成されている。ビルドアップ絶縁膜33は、コア層31の弾性率よりも低い弾性率を有する樹脂からなる。ビルドアップ絶縁膜33には、コア層31を貫通するように、スルービア34が形成されており、スルービア34は、ビルドアップ絶縁膜33に設けられた配線パターン32を接続している。最上部及び最下部のビルドアップ絶縁膜33上には、ソルダーレジスト膜35が形成されており、ソルダーレジスト膜35中には、電極パッド36が形成されている。かかる構造を有する支持基板30の上面に、半導体素子1が、回路形成面を下向きにした所謂フェイスダウン状態で実装され、半導体素子1と支持基板30の上面に位置するソルダーレジスト膜35との間は、エポキシ樹脂等のアンダーフィル樹脂40が充填されている。支持基板30の下面に位置する電極パッド36には、図示を省略する配線回路基板に支持基板30を実装するための半田バンプ(図示を省略)が形成される。このように、支持基板として樹脂多層基板の中心部に高弾性率樹脂からなるコア層31が配設された基板30を用いた態様であっても、ビルドアップ絶縁膜33での配線密度差及び支持基板30と半導体素子1との熱膨張係数の相違に因り、支持基板30に反りやひずみが発生し、半導体素子1と支持基板30との接続信頼性に欠けるおそれがある。また、支持基板30の剛性を高めるためにコア層31の厚さを厚くすると、支持基板30の薄型化を図ることが困難となり、半導体装置の薄型化に対応することができない。
By the way, in order to suppress the curvature of a support substrate, the aspect shown in FIG. 5 is proposed. In the
かかる構造に対し、支持基板30の厚さを低減すべく、支持基板として、図6に示すコア層を設けない所謂コアレス樹脂基板が提案されている。なお、図6において、図5で示す箇所と同じ箇所には同じ符号を付し、その説明を省略する。図6に示す支持基板50は、配線パターン32及びスタックビア37が形成されたビルドアップ絶縁膜33が積層形成されてなる。ビルドアップ絶縁膜33は、図5に示すコア層31の弾性率よりも低い弾性率を有する樹脂からなる。最上部及び最下部のビルドアップ絶縁膜33上には、ソルダーレジスト膜35が形成されており、ソルダーレジスト膜35中に、電極パッド36が形成されている。かかる構造を有する支持基板50の上面に、半導体素子1が、回路形成面を下向きにした所謂フェイスダウン状態で実装されており、更に、半導体素子1と支持基板50の上面に位置するソルダーレジスト膜35との間は、エポキシ樹脂等のアンダーフィル樹脂40が充填されている。一方、支持基板50の下面に位置する電極パッド36には、図示を省略する配線回路基板に支持基板50を実装するための半田バンプ(図示を省略)が形成される。
In order to reduce the thickness of the
かかる構造を有する所謂コアレス樹脂基板たる支持基板50の弾性率は、図5に示すコア層31を備えた支持基板30の弾性率(約20Gpa)よりも、約10GPa以上低いため、反り又は変形を生じるおそれがある。支持基板50に反りが発生すると、支持基板50と支持基板50が実装される図示を省略する配線回路基板との接合箇所に応力が印加され、当該接合箇所が損傷又は破壊されるおそれがある。そこで、支持基板50にあっては、上記反りの発生を抑制するために、支持基板50の外周部に沿って、補強部材(スティフナ)55を設ける態様が提案されている(図6参照)。しかしながら、補強部材55により支持基板50の反りが抑制されるのは、当該支持基板50の外周部分だけであり、支持基板50の中央部分等の剛性を高めることはできず、支持基板50の大部分の領域における反り又は変形を十分に抑制することは困難である。また、支持基板50と半導体素子1との熱膨張係数の相違に因り、半導体素子1の周囲において反りやひずみが発生し、半導体素子1と支持基板50との接続信頼性に欠けるおそれがある。
The elastic modulus of the
ところで、図5及び図6の何れの態様においても、支持基板30及び50と半導体素子1とを接合する半田バンプ39は、略球状の形状を有し、支持基板30及び50と半導体素子1との間には、当該半田バンプ39とは別の部材であるアンダーフィル樹脂40が充填されて、支持基板30及び50上に半導体素子1が実装されている。
5 and 6, the
この場合、図7に示す問題が発生する。なお、図7では説明の便宜に鑑み、図5に示す支持基板30と半導体素子1との接続箇所を拡大して示すが、以下に示す問題は、図6に示す態様においても同様である。また、図7において、一点鎖線で示す箇所よりも右側は、隣接する半田バンプ39間のピッチが長い場合を示しており、左側は、隣接する半田バンプ39間のピッチが短い場合を示している。支持基板30及び50と半導体素子1との間には、両者の電気的接続に直接関与しないアンダーフィル樹脂40が設けられているため、かかるアンダーフィル樹脂の配設スペースを確保する必要がある。そのため、図7において、一点鎖線で示す箇所よりも右側の箇所に示すように、隣接する半田バンプ39間のピッチを長くすると、半導体素子1が大型化し、電子機器の小型化に対応することができない。また、必要な数の半田バンプ39の配設を、支持基板30及び50と半導体素子1との間にアンダーフィル樹脂40を設けない場合と同一の半導体素子1の主面の面積内で実現しようとすると、図7において、一点鎖線で示す箇所よりも左側の箇所及び点線で囲んだ箇所に示すように、隣接する半田バンプ39間のピッチを短くする必要がある。そうすると、隣接する半田バンプ39間で電気的接続の信頼性を得ることができず、また、アンダーフィル樹脂40を充填するためのスペースを充分に確保することは困難である。
In this case, the problem shown in FIG. 7 occurs. In FIG. 7, for convenience of explanation, the connection location between the
なお、その他、Al配線層と塑性材料層と直接重ね合わせて配置し、その上方にパッシベーション膜を設けてなる半導体装置が提案されている(特許文献1参照)。 In addition, there has been proposed a semiconductor device in which an Al wiring layer and a plastic material layer are arranged directly on top of each other and a passivation film is provided thereon (see Patent Document 1).
また、半導体素子上の電極部と、絶縁層を介して前記電極部に接続された配線層と、前記配線層上に形成されたパッケージ電極とを有する半導体装置であって、前記配線層からパッケージ電極に至る配線導体路の一部にマルテンサイト相変態を起こす合金からなる導体片を介在させた構造が提案されている(特許文献2参照)。 A semiconductor device having an electrode portion on a semiconductor element, a wiring layer connected to the electrode portion through an insulating layer, and a package electrode formed on the wiring layer, the package being formed from the wiring layer There has been proposed a structure in which a conductor piece made of an alloy that causes martensitic phase transformation is interposed in a part of a wiring conductor path leading to an electrode (see Patent Document 2).
塑性溶射金属厚膜からなるバンプを有する構造が提案されている(特許文献3参照)。
本発明は、上記の点に鑑みてなされたものであり、プリント配線基板等の電子部品がバンプを介して配線基板に実装されてなる電子部品装置であって、簡易な構造で前記バンプに応力及びひずみが発生することを防止して、電子部品と配線基板との接続信頼性の向上を図ると共に、電子機器の小型化・薄型化に対応することができる電子部品装置を提供することを本発明の目的とする。 The present invention has been made in view of the above points, and is an electronic component device in which an electronic component such as a printed wiring board is mounted on a wiring board via a bump, and a stress is applied to the bump with a simple structure. In addition, the present invention provides an electronic component device that can prevent the occurrence of distortion and improve the connection reliability between the electronic component and the wiring board, and can cope with the reduction in size and thickness of the electronic device. It is an object of the invention.
本発明の実施の形態の一観点によれば、電極部を主面に備えた電子部品と、前記電極部と対向して位置する電極を主面に備えた配線回路基板と、前記電子部品の前記電極部と前記配線回路基板の前記電極とを接合するバンプと、前記電子部品の前記電極部及び前記配線回路基板の前記電極の少なくとも一方と前記バンプとの間に形成され、応力に対して塑性変形を示す導電性材料を含む応力緩和層と、を有することを特徴とする電子部品装置が提供される。 According to one aspect of an embodiment of the present invention, an electronic component having an electrode portion on a main surface, a printed circuit board having an electrode positioned on the main surface facing the electrode portion, and the electronic component A bump that joins the electrode part and the electrode of the printed circuit board, and at least one of the electrode part of the electronic component and the electrode of the printed circuit board and the bump, There is provided an electronic component device comprising: a stress relaxation layer including a conductive material exhibiting plastic deformation.
本発明の実施の形態によれば、電子部品がバンプを介して配線基板に実装されてなる電子部品装置であって、簡易な構造で前記バンプに応力及びひずみが発生することを防止して、電子部品と配線基板との接続信頼性の向上を図ると共に、電子機器の小型化・薄型化に対応することができる電子部品装置を提供することができる。 According to an embodiment of the present invention, an electronic component device in which an electronic component is mounted on a wiring board via a bump, and the occurrence of stress and strain on the bump with a simple structure, It is possible to provide an electronic component device capable of improving the connection reliability between the electronic component and the wiring board and responding to the downsizing and thinning of the electronic device.
以下、本発明の実施の形態について説明する。 Hereinafter, embodiments of the present invention will be described.
まず、本発明の実施の形態に係る電子部品装置の構造について説明し、次いで、当該電子部品装置の製造方法について説明する。 First, the structure of the electronic component device according to the embodiment of the present invention will be described, and then the method for manufacturing the electronic component device will be described.
1.電子部品装置の構造
本発明の実施の形態に係る電子部品装置の構造の例として、図8に、ボール・グリッド・アレイ(BGA:Ball Grid Array)型半導体装置の支持基板が、半田バンプを介して配線回路基板上に実装された構造を示す。
1. Structure of Electronic Component Device As an example of the structure of an electronic component device according to an embodiment of the present invention, FIG. 8 shows a support substrate of a ball grid array (BGA) type semiconductor device through solder bumps. The structure mounted on the printed circuit board is shown.
図8に示すように、上面に半導体素子51が実装され、電子部品として機能する支持基板(パッケージ基板)60が、半田バンプ75を介して、配線回路基板(マザーボード)70上に実装されている。
As shown in FIG. 8, a
支持基板60は、ガラスエポキシ樹脂等の絶縁性樹脂を基材とし、その表面に銅(Cu)等からなる導電層が選択的に配設された配線用基板を複数積層して形成されている。支持基板60の上面には、半導体素子51が実装されている。
The
また、支持基板60のうち、半導体素子51が実装される主面と反対側の主面上には、例えば銅(Cu)層がフォトリソグラフィー法等により形成され、当該銅(Cu)層上には、例えばニッケル(Ni)層及び金(Au)層がめっき法により積層されており、これにより電極部52が形成されている。
Further, on the main surface of the
電極部52の上面には、塑性体材料65が、応力に対して塑性変形を示す導電性材料を含む応力緩和層として、導電性接着剤又は半田ペースト等の導電性接着部材53を介して設けられている。
A
塑性体材料65は、例えば基本組成がTi−25at%(Ta+Nb+V)−(Zr+Hf)+Oと表示されるβ系チタン(Ti)合金(α−β型合金及びβ型合金の何れも含む)を含む材料等の、塑性金属材料である。塑性体材料65として、例えば、シート状のチタン(Ti)合金系である豊通マテリアル製のゴムメタルを用いることができる。β系チタン(Ti)合金は、約20乃至60GPaという極めて小さい縦弾性係数(ヤング率)を有する。
The
ここで、図9及び図10を参照して、塑性体材料65としてのβ系チタン(Ti)合金の特質について詳述する。図9及び図10に示すグラフおいて、縦軸は、応力を示し、横軸は伸び(ひずみ)を示す。
Here, with reference to FIG. 9 and FIG. 10, the characteristics of the β-based titanium (Ti) alloy as the
図10に示すように、塑性体材料65としてのβ系チタン(Ti)合金は、弾性変形能が約2.5%という超弾性的性質を有する。更に、歪みが約2.5%以上になると、15%まで破断伸びを有する塑性的性質を示す。
As shown in FIG. 10, the β-based titanium (Ti) alloy as the
図9に示すように、塑性体材料65としてのβ系チタン(Ti)合金は、弾性変形域において応力―歪み線図が直線とはならず、上に凸な曲線(A’−B)となり、除荷すると同曲線A−A’に沿って伸びが0(ゼロ)に戻ったり、曲線B−B’に沿って極僅かな約0.2%の永久伸びを生じたりする。
As shown in FIG. 9, in the β-based titanium (Ti) alloy as the
このように、β系チタン(Ti)合金において、弾性変形域(A’−A)においても、応力と歪みとは直線的な関係になく、応力が増加すれば、急激に歪みが増加する。また、除荷した場合も同様であり、応力と歪みとは直線的な関係になく、応力が減少すれば、急激に歪みが減少する。即ち、β系チタン(Ti)合金は、高弾性変形能と高塑性変形能を有するものである。 As described above, in the β-based titanium (Ti) alloy, even in the elastic deformation region (A′-A), the stress and the strain are not in a linear relationship, and the strain increases rapidly as the stress increases. The same applies to the case of unloading, and the stress and strain are not in a linear relationship, and if the stress decreases, the strain rapidly decreases. That is, β-based titanium (Ti) alloy has high elastic deformability and high plastic deformability.
また、β系チタン(Ti)合金は、室温において、約120μΩ・cmの電気抵抗率を有する。塑性体材料65の形成厚さは、半田バンプ75の機能や大きさ等に基づき様々に設定することができるが、例えば、下限として約1乃至3μmに、上限として約20乃至50μmに設定してもよい。また、半田バンプ75にダミーバンプ等の構造的機能をもたせる場合には、上限として、約200乃至500μmに設定してもよい。
Further, the β-based titanium (Ti) alloy has an electrical resistivity of about 120 μΩ · cm at room temperature. The formation thickness of the
このような特性を有する塑性体材料65上には、銅(Cu)又は金(Au)を含む金属層67が、例えばめっき法又はスパッタリング法により形成されている。但し、塑性体材料65に、銅(Cu)、金(Au)、又は銅(Cu)と金(Au)との合金を含ませることによって、金属層67を設けることを省略してもよい。
A
配線回路基板70は、ガラスエポキシ樹脂等の絶縁性樹脂を基材とし、その表面に銅(Cu)等からなる導電層が選択的に配設されている。配線回路基板70の主面上には、銅(Cu)から成る電極72が形成されている。
The printed
電極72の上面には、電極部52と同様に、導電性接着剤又は半田ペースト等の導電性接着部材53を介して、塑性体材料65が設けられており、更に、塑性体材料65上には、銅(Cu)又は金(Au)を含む金属層67が形成されている。
Similar to the
そして、配線回路基板70の電極72に、支持基板60の電極部52に接合された略球状の外部接続用突起電極たる半田バンプ75が接合されている。半田バンプ75は、錫(Sn)を主体とする半田から成る。
A
このように、本発明の実施の形態に係る電子部品装置においては、支持基板60と配線回路基板70との間を樹脂封止することなく、半田バンプ75を、塑性領域を利用した塑性体材料65を備えた支持基板60の電極部52と配線回路基板70の電極72とで挟み込んでいる。即ち、剪断ひずみを最も受ける半田バンプ75と電極部52又は電極72との間に、塑性体材料65を設け、塑性体材料65を介して半田バンプ75により、電極部52と電極72との間を物理的且つ電気的に接続している。
As described above, in the electronic component device according to the embodiment of the present invention, the plastic material using the plastic region is used as the
よって、図11に示すように、半導体素子51、支持基板60及び配線回路基板70等の熱膨張係数の相違又は半田バンプ75の形成高さの不均一性等に起因して、半導体素子51、支持基板60及び配線回路基板70に反り又は変形が生じても、塑性体材料65が当該反り又は変形に追従して変形し、半田バンプ75に生じる機械的ストレスや熱的ストレスを吸収緩和する。また、仮に半田バンプ75と電極部52又は電極72との間に応力集中が発生しても、当該箇所には、塑性体材料65が設けられているため、塑性体材料65が当該応力を緩和する。
Therefore, as shown in FIG. 11, due to the difference in thermal expansion coefficients of the
そして、半導体素子51、支持基板60及び配線回路基板70に反り又は変形が生じても、塑性体材料65のみが変形し、半田バンプ75そのものに変形は生じない。
Even if the
更に、塑性体材料65は、半田バンプ75と略同等のヤング率(約20乃至60GPa)を有し、両者のマッチングがとられている。従って、塑性体材料65と半田バンプ75とは一体となっており、両者間における内部応力の発生を防止することができる。
Further, the
よって、半導体素子51、支持基板60及び配線回路基板70等の熱膨張係数の相違又は半田バンプ75の形成高さの不均一性等に起因して発生する応力又は歪みを、塑性体材料65の弾性範囲から塑性範囲内における変形によって吸収するため、簡易な構造で、前記応力又は歪みを緩和(分散)することができる。
Therefore, the stress or strain generated due to the difference in thermal expansion coefficients of the
従って、半田バンプ75にクラックが発生することを防止することができ、半田バンプ75を介する電極部52と電極72との接合の信頼性及び耐疲労強度を向上させることができる。よって、支持基板60と配線回路基板70との接続信頼性を向上させることができ、電子機器の小型化・薄型化に対応した態様で、繰り返しひずみに対して安定な電気的接続を維持することができると共に、電子部品装置の寿命を改善することができる。
Therefore, cracks can be prevented from occurring in the
なお、図10に示す例では、塑性体材料65を、支持基板60の電極部52と配線回路基板70の電極72との双方に設けているが、本発明はかかる例に限定されない。塑性体材料65を、支持基板60の電極部52又は配線回路基板70の電極72の何れか一方に設けてもよい。
In the example shown in FIG. 10, the
また、図10に示す例では、配線回路基板70の電極72と、支持基板60の電極部52との間に設けられた半田バンプ75は、球状形状を有しているが、本発明はかかる例に限定されない。半田バンプ75が、図3に示す半田バンプ25のように鼓型形状を有する場合であっても、本発明を適用することができる。
Further, in the example shown in FIG. 10, the
ところで、図8に示す例において、矢印Xで示す方向から見た塑性体材料65の上面を図12に示す。図12に示すように、図10に示す例では、塑性体材料65は、
電極72の上面の全面に、導電性接着部材53を介して設けられている。しかしながら、本発明はかかる例に限定されない。半田バンプ75により、支持基板60の電極部52と配線回路基板70の電極72との間の電気的接続が得られる限り、他の態様であってもよく、図13乃至図16に示す態様に本発明を適用することができる。なお、図13において、図10に示す箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図13において矢印Xで示す方向から見た塑性体材料65aの上面を図14に示す。
By the way, in the example shown in FIG. 8, the upper surface of the
A
図13及び図14に示す例では、塑性体材料65aは、電極72の上面の外周に沿って環状に、導電性接着部材53を介して設けられている。
In the example shown in FIGS. 13 and 14, the
また、図15に示す例では、電極72の上面の外周に沿って切り欠き部分(隙間部分)を有して、塑性体材料65bが導電性接着部材53を介して設けられている。
In the example shown in FIG. 15, the
更に、図16に示す例では、電極72の上面において、複数同心円状に塑性体材料65cが導電性接着部材53を介して設けられている。
Further, in the example shown in FIG. 16, a plurality of concentric plastic materials 65 c are provided on the upper surface of the
このように、図13乃至図16に示す例では、塑性体材料65a、65b乃至65cは、電極72の上面の全面ではなく、部分的に電極72の上面に設けられているため、図10及び図12に示す例よりも導電性を向上させることができる。更に、電極72の上面の外周部分の少なくとも一部に、塑性体材料65a、65b乃至65cが設けられているため、最も応力が発生し易い箇所で、塑性体材料65a、65b乃至65cにより、当該応力を緩和することができる。
Thus, in the example shown in FIGS. 13 to 16, the
2.電子部品装置の製造方法
次に、上述の構造を有する電子部品装置の製造方法について、図17乃至図20を参照して説明する。
2. Next, a method for manufacturing an electronic component device having the above-described structure will be described with reference to FIGS.
なお、図8に示す例では、支持基板60(配線回路基板70)の電極部52(電極72)の上面に、導電性接着部材53を介して塑性体材料65が設けられ、当該塑性体材料65上に単一の金属層67が形成されている。図17乃至図20に示す例では、支持基板60(配線回路基板70)の電極部52(電極72)の上面に、導電性接着部材53を介して、金属層67(図8参照)と同様の材料からなる第1の金属層67−1が設けられ、当該第1の金属層67−1上に、塑性体材料65が設けられ、当該塑性体材料65上に、金属層67(図8参照)と同様の材料からなる第2の金属層67−2が設けられてなる構造が形成される。図8に示す例の構造は、図17乃至図20に示す例に工程中、第1の金属層67−1を形成する工程を省略した工程により、形成される。
In the example shown in FIG. 8, a
まず、図17(a)に示すように、例えばシート状の形状を有する塑性体材料65の上面及び裏面上に、銅(Cu)又は金(Au)を含む第1の金属層67−1及び第2の金属層67−2を、例えばめっき法又はスパッタリング法により形成する。
First, as shown in FIG. 17A, for example, a first metal layer 67-1 containing copper (Cu) or gold (Au) on the upper surface and the back surface of a
塑性体材料65は、応力に対して塑性変形を示す導電性材料を含む応力緩和層として機能し、例えば基本組成がTi−25at%(Ta+Nb+V)−(Zr+Hf)+Oと表示されるβ系チタン(Ti)合金(α−β型合金及びβ型合金の何れも含む)を含む材料等の、塑性金属材料である。塑性体材料65として、例えば、シート状のチタン(Ti)合金系である豊通マテリアル製のゴムメタルを用いることができる。
The
次に、図17(b)に示すように、打ち抜き加工により、上面及び裏面上に第1の金属層67−1及び第2の金属層67−2が形成された塑性体材料65の、支持基板60の電極部52に対応する位置に、後述する工程により接続される支持基板60の電極部52の径又は後述する工程により接続される半田バンプ55の径に相当する大きさの孔を形成する。
Next, as shown in FIG. 17B, the support of the
具体的には、粘着シートたるベースフィルム100上に設けられた打抜き雌金型101上に、上面及び裏面上に第1の金属層67−1及び第2の金属層67−2が形成された塑性体材料65を設け、打抜き雄金型102により、塑性体材料65の、支持基板60の電極部52に対応する位置に、支持基板60の電極部52の径又は半田バンプ55の径に相当する大きさの孔を形成する。
Specifically, the first metal layer 67-1 and the second metal layer 67-2 were formed on the upper surface and the back surface of the punched female die 101 provided on the
かかる打抜き加工終了後に、打抜き雌金型101、打抜き雄金型102及び打ち抜き加工後の塑性体材料65を取り除くと、図18(c)に示すように、ベースフィルム100に、上面及び裏面上に第1の金属層67−1及び第2の金属層67−2が形成された塑性体材料65が転写される。
When the punching
しかる後、図18(d)に示すように、メタルマスク110を用いて、ベースフィルム100に転写された塑性体材料65の上面に設けられた第1の金属層67−1上に、導電性接着剤又は半田ペースト等の導電性接着部材53を塗布形成する。
Thereafter, as shown in FIG. 18 (d), a conductive property is formed on the first metal layer 67-1 provided on the upper surface of the
次に、図19(e)に示すように、導電性接着部材53が搭載された2枚のベースフィルム100のうち、1枚を、支持基板60の主面であって図示を省略する半導体素子51が実装されている主面と反対側の主面上に形成された電極部52に、もう1枚を、配線回路基板70の主面上に形成された電極72に、位置合わせして転写する。
Next, as shown in FIG. 19 (e), one of the two
なお、支持基板60は、ガラスエポキシ樹脂等の絶縁性樹脂を基材とし、その表面に銅(Cu)等からなる導電層が選択的に配設された配線用基板を複数積層して形成されている。電極部52は、例えば銅(Cu)層がフォトリソグラフィー法等により形成され、当該銅(Cu)層上には、例えばニッケル(Ni)層及び金(Au)層がめっき法により積層されることにより、形成される。また、配線回路基板70は、ガラスエポキシ樹脂等の絶縁性樹脂を基材とし、その表面に銅(Cu)等からなる導電層が選択的に配設されている。配線回路基板70の主面上に形成されている電極71は、例えば銅(Cu)からなる。
The
導電性接着部材53が搭載された2枚のベースフィルム100のうち、1枚を、支持基板60の主面上に形成された電極部52に、もう1枚を、配線回路基板70の主面上に形成された電極72に転写した後、ベースフィルム100を剥離する。その結果、図19(f)に示すように、支持基板10において、第1の金属層67−1及び第2の金属層67−2に挟持された塑性体材料65が、導電性接着部材53を介して、電極部52に設けられてなる構造が形成される。同様に、図示を省略するが、配線回路基板70において、第1の金属層67−1及び第2の金属層67−2に挟持された塑性体材料65が、導電性接着部材53を介して、電極72に設けられてなる構造が形成される。
Of the two
次いで、図20(g)に示すように、第1の金属層67−1及び第2の金属層67−2に挟持された塑性体材料65が、導電性接着部材53を介して設けられた支持基板60の電極部52に、錫(Sn)を主体とする半田から成る略球状の外部接続用突起電極たる半田バンプ75を接合する。なお、半田バンプ75を電極部52に形成するにあたり、予め電極部52に予備半田ペーストを形成してもよい。
Next, as shown in FIG. 20G, the
次いで、リフロー加熱処理を施して、図20(h)に示すように、電極部52に半田バンプ75が形成された支持基板60を、配線回路基板70上に実装し固定する。即ち、剪断ひずみを最も受け易い半田バンプ75と電極部52又は電極72との間に、塑性体材料65を設け、塑性体材料65を介して半田バンプ75により、電極部52と電極72との間を物理的且つ電気的に接続してなる構造が形成される。
Next, reflow heat treatment is performed to mount and fix the
このようにして、支持基板60と配線回路基板70との間を樹脂封止することなく、半田バンプ75を、塑性領域を利用した塑性体材料65を備えた支持基板60の電極部52と配線回路基板70の電極72とで挟み込んでなる電子部品装置を容易に製造することができる。
In this manner, the solder bumps 75 can be connected to the
なお、図17乃至図20に示す例では、塑性体材料65を、支持基板60の電極部52と配線回路基板70の電極72との双方に設けているが、本発明はかかる例に限定されない。塑性体材料65を、支持基板60の電極部52又は配線回路基板70の電極72の何れか一方に設けてもよい。
In the example shown in FIGS. 17 to 20, the
また、図17(b)に示す工程において用いられる打抜き雄金型102の形状を変えることにより、塑性体材料65は図14乃至図16に示す平面形状を有することができる。
Further, by changing the shape of the punched male die 102 used in the step shown in FIG. 17B, the
以上、本発明の実施の形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。 Although the embodiment of the present invention has been described in detail above, the present invention is not limited to the specific embodiment, and various modifications and changes are within the scope of the gist of the present invention described in the claims. It can be changed.
即ち、本発明は、ビルドアップ工法により製造されたコア部を備える多層配線基板や、ビルドアップ工法により製造されたコアレスの多層配線基板のみならず、様々なプリント配線基板を有する電子部品装置に適用することができる。 That is, the present invention is applied not only to a multilayer wiring board having a core portion manufactured by a buildup method and a coreless multilayer wiring board manufactured by a buildup method, but also to an electronic component device having various printed wiring boards. can do.
例えば、基板の片面のみに配線層が形成された片面(一層)配線基板、基板の両面に配線層が形成された両面(二層)配線基板、スルービアで各配線層を接続する貫通多層配線基板、IVH(Interstitial Via Hole)で特定の配線層を接続するIVH多層配線基板等の様々なプリント配線基板を有する電子部品装置に適用することができる。 For example, a single-sided (single-layer) wiring board in which a wiring layer is formed only on one side of the board, a double-sided (two-layer) wiring board in which a wiring layer is formed on both sides of the board, and a through multilayer wiring board that connects each wiring layer with through vias The present invention can be applied to an electronic component device having various printed wiring boards such as an IVH multilayer wiring board that connects specific wiring layers by IVH (Interstitial Via Hole).
以上の説明に関し、更に以下の項を開示する。
(付記1)
電極部を主面に備えた電子部品と、
前記電極部と対向して位置する電極を主面に備えた配線回路基板と、
前記電子部品の前記電極部と前記配線回路基板の前記電極とを接合するバンプと、
前記電子部品の前記電極部及び前記配線回路基板の前記電極の少なくとも一方と前記バンプとの間に形成され、応力に対して塑性変形を示す導電性材料を含む応力緩和層と、を有することを特徴とする電子部品装置。
(付記2)
付記1記載の電子部品装置であって、
前記導電性材料は、塑性体材料を含むことを特徴とする電子部品装置。
(付記3)
付記1又は2記載の電子部品装置であって、
前記導電性材料は、β系チタン(Ti)合金を含む材料であることを特徴とする電子部品装置。
(付記4)
付記1乃至3いずれか一項記載の電子部品装置であって、
前記導電性材料は、約2.5%乃至15%の破断の塑性伸びを有することを特徴とする電子部品装置。
(付記5)
付記1乃至4いずれか一項記載の電子部品装置であって、
前記応力緩和層と前記バンプとの間に、少なくとも銅(Cu)又は金(Au)を含む金属層が形成されていることを特徴とする電子部品装置。
(付記6)
付記1乃至5いずれか一項記載の電子部品装置であって、
前記応力緩和層と、前記電子部品の前記電極部又は前記配線回路基板の前記電極との間に、導電性接着部材が形成されていることを特徴とする電子部品装置。
(付記7)
付記1乃至6いずれか一項記載の電子部品装置であって、
前記電子部品の前記電極部又は前記配線回路基板の前記電極の上面の外周部分の少なくとも一部の上方に、前記応力緩和層が形成されていることを特徴とする電子部品装置。
Regarding the above description, the following items are further disclosed.
(Appendix 1)
An electronic component having an electrode portion on the main surface;
A printed circuit board provided on the main surface with an electrode positioned opposite to the electrode portion;
A bump for joining the electrode part of the electronic component and the electrode of the wired circuit board;
A stress relaxation layer including a conductive material formed between at least one of the electrode portion of the electronic component and the electrode of the wired circuit board and the bump, and including a conductive material that exhibits plastic deformation against stress. Electronic component device characterized.
(Appendix 2)
An electronic component device according to
The electronic component device, wherein the conductive material includes a plastic material.
(Appendix 3)
An electronic component device according to
The electronic component device, wherein the conductive material is a material containing a β-based titanium (Ti) alloy.
(Appendix 4)
The electronic component device according to any one of
The electronic component device according to
(Appendix 5)
The electronic component device according to any one of
An electronic component device, wherein a metal layer containing at least copper (Cu) or gold (Au) is formed between the stress relaxation layer and the bump.
(Appendix 6)
The electronic component device according to any one of
An electronic component device, wherein a conductive adhesive member is formed between the stress relaxation layer and the electrode portion of the electronic component or the electrode of the wired circuit board.
(Appendix 7)
The electronic component device according to any one of
The electronic component device, wherein the stress relaxation layer is formed above at least a part of the outer peripheral portion of the electrode portion of the electronic component or the upper surface of the electrode of the wired circuit board.
51 半導体素子
52 電極部
53 導電性接着部材
60 支持基板
65、65a、65b、65c 塑性体材料
67、67−1、67−2 金属層
70 配線回路基板
72 電極
75 半田バンプ
51
Claims (5)
前記電極部と対向して位置する電極を主面に備えた配線回路基板と、
前記電子部品の前記電極部と前記配線回路基板の前記電極とを接合するバンプと、
前記電子部品の前記電極部及び前記配線回路基板の前記電極の少なくとも一方と前記バンプとの間に形成され、応力に対して塑性変形を示す導電性材料を含む応力緩和層と、を有することを特徴とする電子部品装置。 An electronic component having an electrode portion on the main surface;
A printed circuit board provided on the main surface with an electrode positioned opposite to the electrode portion;
A bump for joining the electrode part of the electronic component and the electrode of the wired circuit board;
A stress relaxation layer including a conductive material formed between at least one of the electrode portion of the electronic component and the electrode of the wired circuit board and the bump, and including a conductive material that exhibits plastic deformation against stress. Electronic component device characterized.
前記導電性材料は、塑性体材料を含むことを特徴とする電子部品装置。 The electronic component device according to claim 1,
The electronic component device, wherein the conductive material includes a plastic material.
前記導電性材料は、β系チタン(Ti)合金を含む材料であることを特徴とする電子部品装置。 The electronic component device according to claim 1 or 2,
The electronic component device, wherein the conductive material is a material containing a β-based titanium (Ti) alloy.
前記応力緩和層と前記バンプとの間に、少なくとも銅(Cu)又は金(Au)を含む金属層が形成されていることを特徴とする電子部品装置。 An electronic component device according to any one of claims 1 to 3,
An electronic component device, wherein a metal layer containing at least copper (Cu) or gold (Au) is formed between the stress relaxation layer and the bump.
前記電子部品の前記電極部又は前記配線回路基板の前記電極の上面の外周部分の少なくとも一部の上方に、前記応力緩和層が形成されていることを特徴とする電子部品装置。 An electronic component device according to any one of claims 1 to 4,
The electronic component device, wherein the stress relaxation layer is formed above at least a part of the outer peripheral portion of the electrode portion of the electronic component or the upper surface of the electrode of the wired circuit board.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008121800A JP5062022B2 (en) | 2008-05-08 | 2008-05-08 | Electronic component equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008121800A JP5062022B2 (en) | 2008-05-08 | 2008-05-08 | Electronic component equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009272445A true JP2009272445A (en) | 2009-11-19 |
JP5062022B2 JP5062022B2 (en) | 2012-10-31 |
Family
ID=41438743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008121800A Expired - Fee Related JP5062022B2 (en) | 2008-05-08 | 2008-05-08 | Electronic component equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5062022B2 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001024021A (en) * | 1999-07-09 | 2001-01-26 | Hitachi Ltd | Semiconductor device and manufacturing method |
JP2004006872A (en) * | 2002-05-17 | 2004-01-08 | Texas Instruments Inc | Distortion absorption metal layer for improving fatigue resistance of soldered device |
JP2006269458A (en) * | 2005-03-22 | 2006-10-05 | Matsushita Electric Ind Co Ltd | Underbump metal film, surface acoustic wave device using same and forming method thereof |
WO2007085988A1 (en) * | 2006-01-24 | 2007-08-02 | Nxp B.V. | Stress buffering package for a semiconductor component |
-
2008
- 2008-05-08 JP JP2008121800A patent/JP5062022B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001024021A (en) * | 1999-07-09 | 2001-01-26 | Hitachi Ltd | Semiconductor device and manufacturing method |
JP2004006872A (en) * | 2002-05-17 | 2004-01-08 | Texas Instruments Inc | Distortion absorption metal layer for improving fatigue resistance of soldered device |
JP2006269458A (en) * | 2005-03-22 | 2006-10-05 | Matsushita Electric Ind Co Ltd | Underbump metal film, surface acoustic wave device using same and forming method thereof |
WO2007085988A1 (en) * | 2006-01-24 | 2007-08-02 | Nxp B.V. | Stress buffering package for a semiconductor component |
Also Published As
Publication number | Publication date |
---|---|
JP5062022B2 (en) | 2012-10-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7370411B2 (en) | Wiring board manufacturing method | |
JP4901384B2 (en) | Resin wiring board, semiconductor device using the same, and laminated semiconductor device | |
US6846699B2 (en) | Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument | |
JP2004343030A (en) | Wiring circuit board, manufacturing method thereof, circuit module provided with this wiring circuit board | |
WO2018235715A1 (en) | Module and method for producing same | |
JP5280032B2 (en) | Wiring board | |
JP2007266111A (en) | Semiconductor device, laminated semiconductor device using the same, base substrate, and semiconductor device manufacturing method | |
JP2013239660A (en) | Semiconductor device and method of manufacturing the same | |
JP2006339316A (en) | Semiconductor device, mounting substrate therefor, and mounting method thereof | |
KR100642356B1 (en) | Semiconductor device and mu1ti1ayer substrate therefor | |
JP6417142B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5433923B2 (en) | Substrate with stiffener and manufacturing method thereof | |
JP4736762B2 (en) | BGA type semiconductor device and manufacturing method thereof | |
JP5062022B2 (en) | Electronic component equipment | |
JP4342366B2 (en) | Wiring board manufacturing method | |
JP2010103270A (en) | Semiconductor device and manufacturing method thereof | |
JP2002289735A (en) | Semiconductor device | |
JP2001060638A (en) | Semiconductor device | |
JP2005340355A (en) | Wiring board | |
JP4599891B2 (en) | Semiconductor device substrate and semiconductor device | |
JP2005123493A (en) | Wiring substrate and element packaging substrate | |
JP2002164475A (en) | Semiconductor device | |
JP5120304B2 (en) | Printed wiring board with stiffener and method for manufacturing semiconductor package with heat sink | |
JP2005302969A (en) | Wiring board | |
JP2018207015A (en) | Electronic device, method for manufacturing electronic device, and electronic apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110118 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111019 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111101 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120710 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120723 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150817 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |