JP2009272415A - Semiconductor device - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a DC-DC converter which has small current loss accompanying switching. <P>SOLUTION: In the DC-DC converter 1, a high-side power transistor Q1 and a low-side power transistor Q2 are connected in series between high-potential power wiring PH and low-potential power wiring PL. Further, an LC filter 15 is connected between a connection point LX and an output terminal Tout. Then the range of a potential applied to the gate of the high-side power transistor Q1 and the range of a potential applied to the gate of the low-side power transistor Q2 are set inside the range (Vin1 to GND) between potentials applied to both ends of a circuit comprising the high-side power transistor Q1 and low-side power transistor Q2. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関し、特に、ＤＣ−ＤＣコンバータの少なくとも一部を構成する半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device constituting at least a part of a DC-DC converter.

近年、コンピュータ等のＣＰＵ（Central Processing Unit：中央処理装置）に使用される電源の低電圧化に伴い、同期整流方式によるスイッチング電源回路、例えば、降圧型ＤＣ−ＤＣコンバータが多用されている。このＤＣ−ＤＣコンバータのスイッチング素子には、入力電圧に応じて数Ｖから数十Ｖの耐圧を持つパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）が用いられている。また、これらのパワーＭＯＳＦＥＴを高速に動作させるために、オン・オフ信号を増幅するゲートドライバ回路が用いられている（例えば、特許文献１参照。）。   In recent years, switching power supply circuits using a synchronous rectification method, for example, step-down DC-DC converters, are frequently used with the reduction in the voltage of a power supply used in a CPU (Central Processing Unit) such as a computer. As the switching element of the DC-DC converter, a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) having a withstand voltage of several V to several tens V according to the input voltage is used. Further, in order to operate these power MOSFETs at high speed, a gate driver circuit that amplifies an on / off signal is used (see, for example, Patent Document 1).

上述のＤＣ−ＤＣコンバータは、ノート型パーソナルコンピュータや携帯電話などの電池を電力供給源とする携帯機器にも設けられているが、このような携帯機器においては、電池の長寿命化のためにＤＣ−ＤＣコンバータの高効率化、すなわち、ＤＣ−ＤＣコンバータにおける電力損失の削減が求められている。特に、軽負荷時、すなわち、ＤＣ−ＤＣコンバータが直流電流を供給するＣＰＵ等の負荷において、電力消費が小さいときの電力変換効率が重要である。軽負荷時には負荷へ流れる電流が小さいので、パワーＭＯＳＦＥＴなどの抵抗による導通損失は小さくなるが、スイッチング周波数は変わらないのでスイッチングに伴う損失の割合が大きくなる。特に、パワーＭＯＳＦＥＴのゲートを駆動するためのドライブ損失は軽負荷時も高負荷時も同じであるため、軽負荷時には、全電流損失に占めるパワーＭＯＳＦＥＴのドライブ損失の割合が大きくなり、電力変換効率を向上させることが困難であるという問題がある。このようなドライブ損失の割合は、ＤＣ−ＤＣコンバータの電源電圧が低いほど顕著になる。   The above-described DC-DC converter is also provided in a portable device using a battery as a power supply source, such as a notebook personal computer or a cellular phone. In such a portable device, the battery life is extended. There is a demand for higher efficiency of the DC-DC converter, that is, reduction of power loss in the DC-DC converter. In particular, power conversion efficiency when the power consumption is small is important at a light load, that is, in a load such as a CPU to which a DC-DC converter supplies a direct current. Since the current flowing to the load is small when the load is light, the conduction loss due to the resistance of the power MOSFET or the like is small. However, since the switching frequency does not change, the ratio of the loss accompanying switching increases. In particular, since the drive loss for driving the gate of the power MOSFET is the same at light load and high load, the power MOSFET drive loss ratio in the total current loss increases at light load, and the power conversion efficiency There is a problem that it is difficult to improve. Such a drive loss ratio becomes more prominent as the power supply voltage of the DC-DC converter is lower.

特開２００５−３０４２２６号公報JP 2005-304226 A

本発明の目的は、スイッチングに伴う電流損失が小さい半導体装置を提供することである。   An object of the present invention is to provide a semiconductor device in which current loss due to switching is small.

本発明の一態様によれば、高電位電源配線と低電位電源配線との間に直列に接続されたハイサイド電界効果トランジスタ及びローサイド電界効果トランジスタを備え、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタのうち少なくとも一方は、チャネル方向に対して垂直に切った断面において、ソース側のＬＤＤ層の長さとドレイン側のＬＤＤ層の長さが等しく、前記ハイサイド電界効果トランジスタのゲートに印加される電位の範囲及び前記ローサイド電界効果トランジスタのゲートに印加される電位の範囲は、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタからなる回路の両端に印加される電位間の範囲の内側にあることを特徴とする半導体装置が提供される。   According to one aspect of the present invention, a high-side field effect transistor and a low-side field effect transistor, which are connected in series between a high-potential power line and a low-potential power line, the high-side field effect transistor and the low-side field field are provided. In at least one of the effect transistors, the length of the LDD layer on the source side is equal to the length of the LDD layer on the drain side in a section cut perpendicular to the channel direction, and is applied to the gate of the high-side field effect transistor. And the potential range applied to the gate of the low-side field effect transistor is inside the range between potentials applied to both ends of the circuit composed of the high-side field-effect transistor and the low-side field-effect transistor. A semiconductor device is provided.

本発明の他の一態様によれば、高電位電源配線と低電位電源配線との間に直列に接続されたハイサイド電界効果トランジスタ及びローサイド電界効果トランジスタと、少なくとも１段のＣＭＯＳインバータを有し、制御信号の電流駆動能力を増大させて前記ハイサイド電界効果トランジスタのゲートに印加するハイサイド・ドライバ回路と、少なくとも１段のＣＭＯＳインバータを有し、制御信号の電流駆動能力を増大させて前記ローサイド電界効果トランジスタのゲートに印加するローサイド・ドライバ回路と、出力電流が相対的に大きい場合には、前記ハイサイド・ドライバ回路及び前記ローサイド・ドライバ回路に印加する電源電位間の範囲を相対的に広くし、前記出力電流が相対的に小さい場合には、前記ハイサイド・ドライバ回路及び前記ローサイド・ドライバ回路に印加する電源電位間の範囲を相対的に狭くし、少なくとも出力電流が相対的に小さい場合には、前記ハイサイド・ドライバ回路に印加される電源電位間の範囲及び前記ローサイド・ドライバ回路に印加される電源電位間の範囲を、それぞれ、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタからなる回路の両端に印加される電位間の範囲の内側に位置させる電源供給手段と、を備えたことを特徴とする半導体装置が提供される。   According to another aspect of the present invention, a high-side field-effect transistor and a low-side field-effect transistor connected in series between a high-potential power line and a low-potential power line, and at least one CMOS inverter A high-side driver circuit that increases the current drive capability of the control signal and applies it to the gate of the high-side field effect transistor, and at least one CMOS inverter, and increases the current drive capability of the control signal to increase the current drive capability of the control signal When the output current is relatively large with the low side driver circuit applied to the gate of the low side field effect transistor, the range between the power supply potential applied to the high side driver circuit and the low side driver circuit is relatively If the output current is relatively small, the high-side driver circuit And the range between the power supply potentials applied to the low-side driver circuit is relatively narrow, and at least when the output current is relatively small, the range between the power supply potentials applied to the high-side driver circuit and the Power supply means for positioning a range between power supply potentials applied to a low-side driver circuit inside a range between potentials applied to both ends of a circuit composed of the high-side field effect transistor and the low-side field effect transistor, respectively. A semiconductor device is provided.

本発明によれば、スイッチングに伴う電流損失が小さい半導体装置を実現することができる。   According to the present invention, it is possible to realize a semiconductor device with a small current loss due to switching.

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態に係る半導体装置は、ＤＣ−ＤＣコンバータである。
図１は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図であり、
図２は、ハイサイド・ドライバ回路を例示するブロック図であり、
図３（ａ）は、ハイサイド・パワートランジスタを例示する断面図であり、（ｂ）は、ハイサイド・ドライバ回路及びローサイド・ドライバ回路を構成するＮチャネル型ＭＯＳＦＥＴを例示する断面図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, a first embodiment of the present invention will be described.
The semiconductor device according to this embodiment is a DC-DC converter.
FIG. 1 is a block diagram illustrating a DC-DC converter according to this embodiment.
FIG. 2 is a block diagram illustrating a high side driver circuit,
FIG. 3A is a cross-sectional view illustrating a high-side power transistor, and FIG. 3B is a cross-sectional view illustrating an N-channel MOSFET that constitutes a high-side driver circuit and a low-side driver circuit.

図１に示すように、本実施形態に係るＤＣ−ＤＣコンバータ１は、チョッパー方式の同期整流型非絶縁ＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ１には、高電位電源配線ＰＨ、低電位電源配線ＰＬ及び中間電位電源配線ＰＭが引き込まれている。高電位電源配線ＰＨの電位Ｖｉｎ１は例えば５Ｖ（ボルト）であり、低電位電源配線ＰＬの電位は例えば接地電位ＧＮＤ、すなわち、０Ｖであり、中間電位電源配線ＰＭの電位Ｖｉｎ２は、高電位電源配線ＰＨの電位Ｖｉｎ１と低電位電源配線ＰＬの電位との間の電位であり、例えば３．３Ｖである。また、ＤＣ−ＤＣコンバータ１には出力端子Ｔｏｕｔが設けられており、この出力端子Ｔｏｕｔの出力電位Ｖｏｕｔは、例えば１Ｖである。   As shown in FIG. 1, the DC-DC converter 1 according to the present embodiment is a chopper type synchronous rectification type non-insulated DC-DC converter. In the DC-DC converter 1, a high potential power supply line PH, a low potential power supply line PL, and an intermediate potential power supply line PM are drawn. The potential Vin1 of the high potential power wiring PH is, for example, 5V (volt), the potential of the low potential power wiring PL is, for example, the ground potential GND, that is, 0V, and the potential Vin2 of the intermediate potential power wiring PM is the high potential power wiring. This is a potential between the potential Vin1 of PH and the potential of the low potential power supply line PL, for example, 3.3V. Further, the DC-DC converter 1 is provided with an output terminal Tout, and the output potential Vout of the output terminal Tout is, for example, 1V.

ＤＣ−ＤＣコンバータ１には、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２（以下、総称して「パワートランジスタ」ともいう）が形成されている。パワートランジスタＱ１及びＱ２は、いずれもＮチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）であり、高電位電源配線ＰＨと低電位電源配線ＰＬとの間に直列に接続されることにより、出力バッファ回路１９を構成している。すなわち、ハイサイド・パワートランジスタＱ１のドレインは高電位電源配線ＰＨに接続されており、ハイサイド・パワートランジスタＱ１のソースはローサイド・パワートランジスタＱ２のドレインに接続されており、ローサイド・パワートランジスタＱ２のソースは低電位電源配線ＰＬに接続されている。   In the DC-DC converter 1, a high-side power transistor Q1 and a low-side power transistor Q2 (hereinafter collectively referred to as “power transistor”) are formed. The power transistors Q1 and Q2 are both N-channel MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and are connected in series between the high potential power wiring PH and the low potential power wiring PL. As a result, the output buffer circuit 19 is configured. That is, the drain of the high-side power transistor Q1 is connected to the high-potential power wiring PH, the source of the high-side power transistor Q1 is connected to the drain of the low-side power transistor Q2, and the low-side power transistor Q2 The source is connected to the low potential power wiring PL.

ローサイド・パワートランジスタＱ２のソース・ドレイン間には、ダイオードＤ１が接続されている。ダイオードＤ１の接続方向は、ローサイド・パワートランジスタＱ２のソースからドレインに向かう方向、すなわち、低電位電源配線ＰＬからハイサイド・パワートランジスタＱ１に向かう方向が順方向となっている。ダイオードＤ１は、ローサイド・パワートランジスタＱ２に寄生的に形成されるボディダイオード又はショットキーダイオードによって構成されている。   A diode D1 is connected between the source and drain of the low-side power transistor Q2. The direction of connection of the diode D1 is the direction from the source to the drain of the low-side power transistor Q2, that is, the direction from the low-potential power line PL to the high-side power transistor Q1. The diode D1 is constituted by a body diode or a Schottky diode formed parasitically on the low-side power transistor Q2.

また、ＤＣ−ＤＣコンバータ１には、ハイサイド・パワートランジスタＱ１のゲートに電圧を印加するハイサイド・ドライバ回路１１と、ローサイド・パワートランジスタＱ２のゲートに電圧を印加するローサイド・ドライバ回路１２とが設けられている。   The DC-DC converter 1 includes a high-side driver circuit 11 that applies a voltage to the gate of the high-side power transistor Q1, and a low-side driver circuit 12 that applies a voltage to the gate of the low-side power transistor Q2. Is provided.

ハイサイド・ドライバ回路１１の高電位側電源端子は、ダイオードＤ２を介して中間電位電源配線ＰＭに接続されている。ダイオードＤ２は、中間電位電源配線ＰＭからハイサイド・ドライバ回路１１に向かう方向が順方向となっている。また、ハイサイド・ドライバ回路１１の低電位側電源端子は、ハイサイド・パワートランジスタＱ１とローサイド・パワートランジスタＱ２との接続点ＬＸに接続されている。更に、ハイサイド・ドライバ回路１１の高電位側電源端子と低電位側電源端子との間には、キャパシタＣ２がハイサイド・ドライバ回路１１に対して並列に接続されている。   The high potential side power supply terminal of the high side driver circuit 11 is connected to the intermediate potential power supply wiring PM via the diode D2. The diode D2 has a forward direction from the intermediate potential power supply wiring PM toward the high side driver circuit 11. The low-potential side power supply terminal of the high-side driver circuit 11 is connected to a connection point LX between the high-side power transistor Q1 and the low-side power transistor Q2. Further, a capacitor C 2 is connected in parallel to the high side driver circuit 11 between the high potential side power supply terminal and the low potential side power supply terminal of the high side driver circuit 11.

一方、ローサイド・ドライバ回路１２の高電位側電源端子は、中間電位電源配線ＰＭに接続されている。なお、中間電位電源配線ＰＭとローサイド・ドライバ回路１２との間には、ダイオードＤ２は介在していない。また、ローサイド・ドライバ回路１２の低電位側電源端子は、低電位電源配線ＰＬに接続されている。   On the other hand, the high potential side power supply terminal of the low side driver circuit 12 is connected to the intermediate potential power supply wiring PM. The diode D2 is not interposed between the intermediate potential power supply line PM and the low side driver circuit 12. Further, the low potential side power supply terminal of the low side driver circuit 12 is connected to the low potential power supply line PL.

更に、ＤＣ−ＤＣコンバータ１には、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２（以下、総称して「ドライバ回路」ともいう。）にそれぞれ制御信号Ｓを供給するＰＷＭ（Pulse Width Modulation：パルス幅変調）制御回路１３が設けられている。また、ＰＷＭ制御回路１３とハイサイド・ドライバ回路１１との間には、制御信号Ｓの電位レベルを変換するレベルシフト回路１４が設けられている。   Further, the DC-DC converter 1 has a PWM (Pulse Width Modulation: PWM) that supplies a control signal S to a high-side driver circuit 11 and a low-side driver circuit 12 (hereinafter collectively referred to as “driver circuit”). A pulse width modulation) control circuit 13 is provided. A level shift circuit 14 that converts the potential level of the control signal S is provided between the PWM control circuit 13 and the high-side driver circuit 11.

更にまた、ＤＣ−ＤＣコンバータ１においては、接続点ＬＸと出力端子Ｔｏｕｔとの間には、インダクタＬが接続されており、出力端子Ｔｏｕｔと低電位電源配線ＰＬとの間には、キャパシタＣ１が接続されている。これにより、接続点ＬＸと出力端子Ｔｏｕｔとの間に、ＬＣフィルタ１５が接続されている。   Furthermore, in the DC-DC converter 1, an inductor L is connected between the connection point LX and the output terminal Tout, and a capacitor C1 is connected between the output terminal Tout and the low-potential power line PL. It is connected. Thereby, the LC filter 15 is connected between the connection point LX and the output terminal Tout.

更にまた、ＤＣ−ＤＣコンバータ１には、１枚の半導体基板２０が設けられており、上述のハイサイド・パワートランジスタＱ１、ローサイド・パワートランジスタＱ２、ハイサイド・ドライバ回路１１、ローサイド・ドライバ回路１２、ダイオードＤ１及びレベルシフト回路１４は、この半導体基板２０の表面に形成されている。すなわち、これらの各素子及び各回路は、１チップ上に集積されている。一方、ダイオードＤ２、キャパシタＣ２、ＰＷＭ制御回路１３、インダクタＬ、キャパシタＣ１及び出力端子Ｔｏｕｔは、半導体基板２０の外部に設けられている。但し、ＰＷＭ制御回路１３は、半導体基板２０の表面に形成してもよい。   Furthermore, the DC-DC converter 1 is provided with a single semiconductor substrate 20, and the above-described high-side power transistor Q1, low-side power transistor Q2, high-side driver circuit 11, and low-side driver circuit 12 are provided. The diode D1 and the level shift circuit 14 are formed on the surface of the semiconductor substrate 20. That is, these elements and circuits are integrated on one chip. On the other hand, the diode D2, the capacitor C2, the PWM control circuit 13, the inductor L, the capacitor C1, and the output terminal Tout are provided outside the semiconductor substrate 20. However, the PWM control circuit 13 may be formed on the surface of the semiconductor substrate 20.

次に、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２の詳細な構成について説明する。
図２に示すように、ハイサイド・ドライバ回路１１においては、中間電位電源配線ＰＭと低電位電源配線ＰＬとの間に、複数個のＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）１６が相互に並列に接続されている。各ＣＭＯＳ１６においては、ソースが中間電位電源配線ＰＭに接続されたＰチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）１７と、ソースが低電位電源配線ＰＬに接続されドレインがＰＭＯＳ１７のドレインに接続されたＮチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）１８とが設けられている。 Next, detailed configurations of the high-side driver circuit 11 and the low-side driver circuit 12 will be described.
As shown in FIG. 2, in the high side driver circuit 11, a plurality of CMOS (Complementary Metal Oxide Semiconductor) 16 is provided between the intermediate potential power wiring PM and the low potential power wiring PL. Are connected in parallel with each other. In each CMOS 16, a P-channel MOSFET (PMOS) 17 whose source is connected to the intermediate potential power supply wiring PM, and an N-channel MOSFET (source connected to the low potential power supply wiring PL and drain is connected to the drain of the PMOS 17). NMOS) 18.

そして、各ＣＭＯＳ１６の出力端子、すなわち、ＰＭＯＳ１７とＮＭＯＳ１８との接続点は、より後段のＣＭＯＳ１６の入力端子、すなわち、ＰＭＯＳ１７のゲート及びＮＭＯＳ１８のゲートに接続されている。これにより、複数段のＣＭＯＳインバータが接続されている。また、最前段のＣＭＯＳ１６の入力端子がハイサイド・ドライバ回路１１の入力端子となっており、最後段のＣＭＯＳ１６の出力端子がハイサイド・ドライバ回路１１の出力端子となっている。そして、後段に配置されたＣＭＯＳほど面積が大きく、より大きな電流を流せるようになっている。これにより、ハイサイド・ドライバ回路１１の入力端子に入力された制御信号の駆動力を段階的に増加させて、ハイサイド・ドライバ回路１１の出力端子からハイサイド・パワートランジスタＱ１のゲートに対して出力することができる。   An output terminal of each CMOS 16, that is, a connection point between the PMOS 17 and the NMOS 18 is connected to an input terminal of the CMOS 16 at a later stage, that is, the gate of the PMOS 17 and the gate of the NMOS 18. Thereby, a plurality of CMOS inverters are connected. Further, the input terminal of the CMOS 16 at the front stage is an input terminal of the high side driver circuit 11, and the output terminal of the CMOS 16 at the last stage is an output terminal of the high side driver circuit 11. The area of the CMOS arranged in the subsequent stage is larger, so that a larger current can flow. As a result, the driving force of the control signal input to the input terminal of the high side driver circuit 11 is increased stepwise so that the output terminal of the high side driver circuit 11 is connected to the gate of the high side power transistor Q1. Can be output.

ローサイド・ドライバ回路１２の構成も、上述のハイサイド・ドライバ回路１１の構成と同様である。なお、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２において、ＣＭＯＳインバータの段数は１段でもよい。   The configuration of the low side driver circuit 12 is the same as the configuration of the high side driver circuit 11 described above. In the high-side driver circuit 11 and the low-side driver circuit 12, the number of CMOS inverters may be one.

そして、図３（ａ）に示すように、ハイサイド・パワートランジスタＱ１は、以下のように構成されている。すなわち、半導体基板２０（図１参照）の上層部分に、導電型がＰ−型のＰウェル２１が形成されており、Ｐウェル２１の上層部分に、導電型がＮ＋型のソース層２２及びドレイン層２３が相互に離隔して形成されている。また、ソース層２２におけるドレイン層２３に対向する部分、及びドレイン層２３におけるソース層２２に対向する部分には、それぞれ、導電型がＮ型のＬＤＤ（Lightly Doped Drain：低不純物濃度ドレイン）層２４及び２５が形成されている。そして、ＬＤＤ層２４とＬＤＤ層２５との間の部分には、導電型がＰ型のチャネル領域２６が形成されている。更に、ソース層２２から見てドレイン層２３の反対側には、Ｐ＋コンタクト層（図示せず）が形成されている。 And as shown to Fig.3 (a), the high side power transistor Q1 is comprised as follows. That is, a P well 21 having a P − type conductivity is formed in an upper layer portion of the semiconductor substrate 20 (see FIG. 1), and an N + type source layer 22 having a conductivity type is formed in the upper layer portion of the P well 21. Drain layers 23 are formed apart from each other. Further, an LDD (Lightly Doped Drain) layer 24 having a conductivity type of N type is provided in a portion of the source layer 22 facing the drain layer 23 and a portion of the drain layer 23 facing the source layer 22. And 25 are formed. A channel region 26 having a P-type conductivity is formed between the LDD layer 24 and the LDD layer 25. Further, a P + contact layer (not shown) is formed on the opposite side of the drain layer 23 as viewed from the source layer 22.

一方、半導体基板２０上には層間絶縁膜３０が設けられており、層間絶縁膜３０内におけるソース層２２の直上域にはソースコンタクト３１が設けられており、ソース層２２に接続されている。また、層間絶縁膜３０内におけるドレイン層２３の直上域にはドレインコンタクト３２が設けられており、ドレイン層２３に接続されている。ソースコンタクト３１は層間絶縁膜３０内に設けられたソース配線３７に接続されており、ドレインコンタクト３２は層間絶縁膜３０内に設けられたドレイン配線３８に接続されている。更に、層間絶縁膜３０内におけるチャネル領域２６の直上域には、ゲート電極３４が設けられており、ゲート電極３４の両側面上、すなわち、ＬＤＤ領域２４及び２５の直上域には、絶縁性の側壁３５が設けられている。そして、層間絶縁膜３０における半導体基板２０とゲート電極３４との間に位置する部分が、ゲート絶縁膜３６となっている。なお、図示しない領域において、チャネル領域２６と連続的に形成されたＰ型領域の表面に、Ｐ＋コンタクト層が形成されている。このＰ＋コンタクト層は、ソース配線３７をＰ型領域に接続するためのものである。このように構成されたハイサイド・パワートランジスタＱ１の形状は、ソースコンタクト３１からドレインコンタクト３２までの領域において、ソース側とドレイン側とで対称な形状である。すなわち、図３（ａ）において、ゲート電極３４及びチャネル領域２６を通過する中心線に関して、左右対称であり、チャネル幅方向に対して垂直に切った断面、すなわち、図３（ａ）に示す断面において、ソース側のＬＤＤ層２４の長さと、ドレイン側のＬＤＤ層２５の長さは、相互に等しい。 On the other hand, an interlayer insulating film 30 is provided on the semiconductor substrate 20, and a source contact 31 is provided immediately above the source layer 22 in the interlayer insulating film 30 and connected to the source layer 22. A drain contact 32 is provided in the interlayer insulating film 30 immediately above the drain layer 23 and is connected to the drain layer 23. The source contact 31 is connected to a source wiring 37 provided in the interlayer insulating film 30, and the drain contact 32 is connected to a drain wiring 38 provided in the interlayer insulating film 30. Further, a gate electrode 34 is provided in the region immediately above the channel region 26 in the interlayer insulating film 30, and an insulating property is formed on both side surfaces of the gate electrode 34, that is, in the regions directly above the LDD regions 24 and 25. A side wall 35 is provided. A portion of the interlayer insulating film 30 located between the semiconductor substrate 20 and the gate electrode 34 is a gate insulating film 36. In a region not shown, a P + contact layer is formed on the surface of a P-type region formed continuously with the channel region 26. This P + contact layer is for connecting the source wiring 37 to the P-type region. The shape of the high-side power transistor Q1 configured in this way is symmetrical on the source side and the drain side in the region from the source contact 31 to the drain contact 32. That is, in FIG. 3A, a cross section which is symmetrical with respect to the center line passing through the gate electrode 34 and the channel region 26 and which is cut perpendicular to the channel width direction, that is, the cross section shown in FIG. The length of the source side LDD layer 24 and the length of the drain side LDD layer 25 are equal to each other.

ローサイド・パワートランジスタＱ２の構成も、図３（ａ）に示すハイサイド・パワートランジスタＱ１の構成と同様である。また、図３（ｂ）に示すように、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２を構成するＮＭＯＳ１８の構成も、パワートランジスタＱ１及びＱ２と同様である。更に、ハイサイド・ドライバ回路１１及びハイサイド・ドライバ回路１２を構成するＰＭＯＳ１７の構成は、ＮＭＯＳ１８と同じ形状で各層の導電型を逆にした構成である。   The configuration of the low-side power transistor Q2 is the same as that of the high-side power transistor Q1 shown in FIG. As shown in FIG. 3B, the configuration of the NMOS 18 constituting the high-side driver circuit 11 and the low-side driver circuit 12 is the same as that of the power transistors Q1 and Q2. Further, the PMOS 17 constituting the high-side driver circuit 11 and the high-side driver circuit 12 has the same shape as the NMOS 18 and the conductivity type of each layer is reversed.

そして、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２並びにＰＭＯＳ１７及びＮＭＯＳ１８におけるゲート絶縁膜３６の厚さは、相互に等しい。従って、これらのトランジスタの耐圧は相互に等しい。例えば、これらのトランジスタの定格は６Ｖである。また、これらのトランジスタのしきい値は、例えば０．８Ｖである。   The thicknesses of the gate insulating films 36 in the high-side power transistor Q1 and the low-side power transistor Q2, the PMOS 17 and the NMOS 18 are equal to each other. Therefore, the breakdown voltages of these transistors are equal to each other. For example, the rating of these transistors is 6V. The threshold value of these transistors is, for example, 0.8V.

次に、上述の如く構成された本実施形態に係るＤＣ−ＤＣコンバータ１の動作について説明する。
図４は、本実施形態に係るＤＣ−ＤＣコンバータの動作を例示する回路図であり、
図５は、横軸に時間をとって本実施形態に係るＤＣ−ＤＣコンバータの動作を例示するタイミングチャートであり、（ａ）の縦軸はハイサイド・パワートランジスタのゲート電位を表し、（ｂ）の縦軸はローサイド・パワートランジスタのゲート電位を表し、（ｃ）の縦軸は接続点及び出力端子の電位を表し、（ｄ）の縦軸はインダクタ又は出力端子を流れる電流を表す。
なお、図４においては、ドライバ回路等は図示を省略されている。また、図５の横軸は（ａ）〜（ｄ）で共通である。 Next, the operation of the DC-DC converter 1 according to this embodiment configured as described above will be described.
FIG. 4 is a circuit diagram illustrating the operation of the DC-DC converter according to this embodiment.
FIG. 5 is a timing chart illustrating the operation of the DC-DC converter according to this embodiment with time on the horizontal axis. The vertical axis of (a) represents the gate potential of the high-side power transistor, and (b) The vertical axis of () represents the gate potential of the low-side power transistor, the vertical axis of (c) represents the potential of the connection point and the output terminal, and the vertical axis of (d) represents the current flowing through the inductor or the output terminal.
In FIG. 4, the driver circuit and the like are not shown. Further, the horizontal axis of FIG. 5 is common to (a) to (d).

図１及び図４に示すように、ＤＣ−ＤＣコンバータ１の出力端子Ｔｏｕｔと接地電位ＧＮＤとの間に、電位Ｖｏｕｔを供給する対象である負荷１００を接続する。負荷１００は、電位Ｖｏｕｔによって動作する電子部品であり、例えばＣＰＵである。そして、本実施形態においては、ハイサイド・ドライバ回路１１の電源はブートストラップ方式によって供給される。すなわち、ローサイド・パワートランジスタＱ２がオンして接続点ＬＸが低電位（０Ｖ）になっている期間には、キャパシタＣ２がダイオードＤ２を通して電位Ｖｉｎ２によって充電される。また、ハイサイド・パワートランジスタＱ１がオンして接続点ＬＸが高電位（５Ｖ）になっている期間には、ダイオードＤ２によって逆流が阻止される。一方、ローサイド・ドライバ回路１２の電源は、中間電位電源配線ＰＭと低電位電源配線ＰＬとにより、直接的に供給される。   As shown in FIGS. 1 and 4, a load 100 that is a target for supplying the potential Vout is connected between the output terminal Tout of the DC-DC converter 1 and the ground potential GND. The load 100 is an electronic component that operates by the potential Vout, and is, for example, a CPU. In the present embodiment, the power of the high side driver circuit 11 is supplied by the bootstrap system. That is, during the period when the low-side power transistor Q2 is turned on and the connection point LX is at a low potential (0 V), the capacitor C2 is charged by the potential Vin2 through the diode D2. Further, during the period in which the high-side power transistor Q1 is turned on and the connection point LX is at a high potential (5 V), the backflow is prevented by the diode D2. On the other hand, the power of the low-side driver circuit 12 is directly supplied by the intermediate potential power wiring PM and the low potential power wiring PL.

この状態で、先ず、ＰＷＭ制御回路１３が、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２に対して制御信号Ｓを出力する。この制御信号Ｓは２水準の電位間を振動する方形波である。制御信号Ｓは、ローサイド・ドライバ回路１２に対しては直接入力される。一方、ハイサイド・ドライバ回路１１に対しては、レベルシフト回路１４によって電位水準が逆転された後、入力される。   In this state, first, the PWM control circuit 13 outputs a control signal S to the high-side driver circuit 11 and the low-side driver circuit 12. This control signal S is a square wave that vibrates between two levels of potential. The control signal S is directly input to the low side driver circuit 12. On the other hand, the high-side driver circuit 11 is inputted after the potential level is reversed by the level shift circuit 14.

図１及び図２に示すように、ハイサイド・ドライバ回路１１においては、入力された制御信号の電流駆動力がＣＭＯＳ１６によって段階的に増加され、ハイサイド・パワートランジスタＱ１のゲートに対して出力される。同様に、ローサイド・ドライバ回路１２においても、多段に配列されたＣＭＯＳ１６によって制御信号Ｓの電流駆動力が強化されて、ローサイド・パワートランジスタＱ２のゲートに対して出力される。   As shown in FIGS. 1 and 2, in the high-side driver circuit 11, the current driving capability of the input control signal is increased stepwise by the CMOS 16 and output to the gate of the high-side power transistor Q1. The Similarly, in the low side driver circuit 12, the current driving capability of the control signal S is enhanced by the CMOS 16 arranged in multiple stages, and is output to the gate of the low side power transistor Q2.

このとき、図５（ａ）及び（ｂ）に示すように、ハイサイド・パワートランジスタＱ１のゲートに印加される電位ＶＧＨとローサイド・パワートランジスタＱ２のゲートに印加される電位ＶＧＬとは略相補的な関係にあり、電位ＶＧＨがハイレベルにあるときは、電位ＶＧＬはローレベルにあり、電位ＶＧＨがローレベルにあるときは、電位ＶＧＬはハイレベルにある。但し、電位ＶＧＨ及び電位ＶＧＬが同時にハイレベルになることにより、トランジスタＱ１及びＱ２が同時にオンになって無効な貫通電流が流れ、損失が大きくなることがないように、トランジスタＱ１がオンになる期間とトランジスタＱ２がオンになる期間との間には、若干のデッドタイムが設けられている。そして、例えば、高電位電源配線ＰＨの電位Ｖｉｎ１が５Ｖであり、出力電位Ｖｏｕｔを１Ｖとするとき、ハイサイド・パワートランジスタＱ１のゲート電位ＶＧＨがハイレベルにある期間ＴＨの長さと、ローサイド・パワートランジスタＱ２のゲート電位ＶＧＬがハイレベルにある期間ＴＬの長さとの比を、（ＴＨ：ＴＬ）＝（１：４）とする。 At this time, as shown in FIGS. 5A and 5B, the potential V GH applied to the gate of the high-side power transistor Q1 and the potential V GL applied to the gate of the low-side power transistor Q2 are substantially the same. In a complementary relationship, when the potential V GH is at a high level, the potential V GL is at a low level, and when the potential V GH is at a low level, the potential V GL is at a high level. However, since the potential V GH and the potential V GL are simultaneously set to the high level, the transistors Q1 and Q2 are turned on at the same time so that an invalid through current flows and loss does not increase so that the transistor Q1 is turned on. There is a slight dead time between the period during which the transistor Q2 is turned on. Then, for example, the potential Vin1 high-potential power supply line PH is 5V, when the output potential Vout and 1V, and the length of the period T H of the gate potential V GH of the high-side power transistor Q1 is at a high level, low A ratio with the length of the period TL in which the gate potential V GL of the power transistor Q2 is at the high level is ( TH : TL ) = (1: 4).

図５（ａ）〜（ｃ）に示すように、電位ＶＧＨがハイレベルであり、電位ＶＧＬがローレベルである期間ＴＨにおいては、ハイサイド・パワートランジスタＱ１がオンになり、ローサイド・パワートランジスタＱ２がオフになり、接続点ＬＸの電位Ｖｓｗは電位Ｖｉｎ１と等しくなる。このとき、電源電位Ｖｉｎ１からインダクタＬを介して負荷１００に電流が供給されると共に、インダクタＬに電荷が蓄えられる。なお、実際には、ハイサイド・パワートランジスタＱ１のオン抵抗が存在するため、接続点ＬＸの電位Ｖｓｗは電位Ｖｉｎ１よりも若干低い値となるが、本明細書の説明においては、便宜上、このような誤差は無視することとする。 As shown in FIG. 5 (a) ~ (c) , the potential V GH is high, in a period T H potential V GL is at the low level, the high-side power transistor Q1 is turned on, the low-side The power transistor Q2 is turned off, and the potential Vsw at the connection point LX becomes equal to the potential Vin1. At this time, a current is supplied from the power supply potential Vin1 to the load 100 via the inductor L, and charges are stored in the inductor L. Actually, since the on-resistance of the high-side power transistor Q1 exists, the potential Vsw at the connection point LX is slightly lower than the potential Vin1, but for the sake of convenience in the description of this specification, Any errors will be ignored.

一方、電位ＶＧＨがローレベルであり、ハイサイド・パワートランジスタＱ１がオフである期間ＴＬにおいては、接続点ＬＸの電位Ｖｓｗは接地電位ＧＮＤに等しくなる。このとき、ダイオードＤ１に電流が流れるが、これと同期して、電位ＶＧＬがハイレベルになり、ローサイド・パワートランジスタＱ２がオンになることにより、ローサイド・パワートランジスタＱ２にも電流が流れる。これにより、オン抵抗を低減し、スイッチング損失を低減することができる。そして、このとき、インダクタＬに蓄えられた電荷が、負荷１００に対して放出される。 On the other hand, in the period TL in which the potential V GH is at a low level and the high-side power transistor Q1 is off, the potential Vsw at the connection point LX is equal to the ground potential GND. At this time, a current flows through the diode D1, but in synchronization with this, the potential VGL becomes a high level and the low-side power transistor Q2 is turned on, whereby a current also flows through the low-side power transistor Q2. Thereby, on-resistance can be reduced and switching loss can be reduced. At this time, the electric charge stored in the inductor L is released to the load 100.

そして、上述の動作を周期的に繰り返すことにより、接続点ＬＸの電位Ｖｓｗは、電位Ｖｉｎ１と接地電位ＧＮＤとの間を変動する。この電位変動は、上述の如くＬＣフィルタ１５によって平滑化され、出力端子Ｔｏｕｔにおける電位Ｖｏｕｔは約１Ｖとなる。定常状態では、入力電圧、すなわち、電位Ｖｉｎ１と電位ＧＮＤとの間の電圧と出力電位Ｖｏｕｔとの比は、周期に対するハイサイド・パワートランジスタＱ１のオン期間の割合（デューティー）で決まる。このため、電位Ｖｉｎ１が５Ｖであり、出力電位Ｖｏｕｔを１Ｖとしたい場合には、トランジスタＱ１がオンしている期間ＴＨを、周期の２０％にすることが必要である。正確には、ＤＣ−ＤＣコンバータにおける損失があるので、その分を補うためにデューティーは２０％ちょうどよりも少し大きくする必要がある。電位Ｖｏｕｔの中心値は、下記数式によって与えられる。但し、電位Ｖｏｕｔには、±１０〜５０ｍＶ程度のリップルが残る。

Ｖｏｕｔ≒ＴＨ／（ＴＨ＋ＴＬ）×Ｖｉｎ１
Then, by periodically repeating the above-described operation, the potential Vsw at the connection point LX varies between the potential Vin1 and the ground potential GND. This potential fluctuation is smoothed by the LC filter 15 as described above, and the potential Vout at the output terminal Tout becomes about 1V. In the steady state, the ratio between the input voltage, that is, the voltage between the potential Vin1 and the potential GND and the output potential Vout is determined by the ratio (duty) of the ON period of the high-side power transistor Q1 with respect to the cycle. Therefore, the potential Vin1 is 5V, when the output potential Vout want to 1V, the period T H of the transistor Q1 is turned on, it is necessary to 20% of the period. Precisely, there is a loss in the DC-DC converter, so the duty needs to be a little larger than just 20% to make up for that. The center value of the potential Vout is given by the following mathematical formula. However, a ripple of about ± 10 to 50 mV remains in the potential Vout.

Vout ≒ T H / (T H + T L) × Vin1

また、図５（ｄ）に示すように、期間ＴＨにおいては、インダクタＬにおいて接続点ＬＸから出力端子Ｔｏｕｔに向かって流れる電流ｉＬは増加する。一方、期間ＴＬにおいては、電流ｉＬは減少する。しかし、ＬＣフィルタ１５の作用により、出力端子Ｔｏｕｔから出力される出力電流ｉｏｕｔは、略一定値となる。 Further, as shown in FIG. 5 (d), in a period T H, the current i L flowing toward the output terminal Tout from the connection point LX in the inductor L increases. On the other hand, in a period T L, the current i L decreases. However, due to the action of the LC filter 15, the output current i out output from the output terminal Tout becomes a substantially constant value.

次に、ＤＣ−ＤＣコンバータ１が上述の動作を行う際の電流の損失について説明する。
ＤＣ−ＤＣコンバータ１における主な電流損失には、ドライブ損失及びスイッチング損失がある。ドライブ損失は、各トランジスタを駆動する際に、トランジスタのゲートとソース・ドレインとの間に形成されるゲート容量を充放電することによって生じる損失であり、このゲート容量の大きさＣ及び印加される電圧（ゲート電圧）Ｖに依存する。すなわち、ゲート容量Ｃが大きく、ゲート電圧Ｖが高いほど、ドライブ損失は大きくなる。また、スイッチング損失は、各トランジスタのソース・ドレイン間を流れる電流による損失である。スイッチング損失は、ソース・ドレイン間の電圧等に依存するが、上述の如く、デッドタイムを設ける等の工夫により、ある程度抑制することができる。 Next, current loss when the DC-DC converter 1 performs the above-described operation will be described.
The main current loss in the DC-DC converter 1 includes drive loss and switching loss. The drive loss is a loss caused by charging / discharging the gate capacitance formed between the gate of the transistor and the source / drain when each transistor is driven. It depends on the voltage (gate voltage) V. That is, drive loss increases as the gate capacitance C increases and the gate voltage V increases. The switching loss is a loss due to a current flowing between the source and drain of each transistor. Although the switching loss depends on the voltage between the source and the drain, etc., as described above, it can be suppressed to some extent by devising such as providing a dead time.

以下、ドライブ損失について説明する。
パワートランジスタＱ１及びＱ２からなる出力バッファ回路１９の両端には、電源電位として電位Ｖｉｎ１及び接地電位ＧＮＤが印加されている。このため、パワートランジスタＱ１及びＱ２のソース及びドレインには、接地電位ＧＮＤから電位Ｖｉｎ１までの範囲内で電位が印加される。一方、パワートランジスタＱ１及びＱ２のゲートには、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２に印加される電源電位の範囲内で、ゲート電位が印加される。 Hereinafter, drive loss will be described.
A potential Vin1 and a ground potential GND are applied as power supply potentials to both ends of the output buffer circuit 19 including the power transistors Q1 and Q2. Therefore, a potential is applied to the sources and drains of the power transistors Q1 and Q2 within the range from the ground potential GND to the potential Vin1. On the other hand, the gate potential is applied to the gates of the power transistors Q1 and Q2 within the range of the power supply potential applied to the high-side driver circuit 11 and the low-side driver circuit 12.

通常、ドライバ回路には、出力バッファ回路１９と同じ電源電位が印加される。そこで、仮に、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２にも、電源電位として電位Ｖｉｎ１及び接地電位ＧＮＤが印加されるとすると、これらのドライバ回路の出力電位、すなわち、パワートランジスタＱ１及びＱ２のゲートに印加される電位は、接地電位ＧＮＤから電位Ｖｉｎ１までの範囲内の電位となる。従って、パワートランジスタＱ１及びＱ２において、ゲートとソース・ドレインとの間に印加されるゲート電圧Ｖの最大値は、Ｖｉｎ１（＝Ｖｉｎ１−ＧＮＤ）となる。   Normally, the same power supply potential as that of the output buffer circuit 19 is applied to the driver circuit. Therefore, if the potential Vin1 and the ground potential GND are applied to the high-side driver circuit 11 and the low-side driver circuit 12 as the power supply potential, the output potentials of these driver circuits, that is, the power transistors Q1 and Q2 The potential applied to the gate is a potential within a range from the ground potential GND to the potential Vin1. Therefore, in the power transistors Q1 and Q2, the maximum value of the gate voltage V applied between the gate and the source / drain is Vin1 (= Vin1-GND).

これに対して、本実施形態のように、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２に、電源電位として電位Ｖｉｎ２及び接地電位ＧＮＤを印加すると、これらのドライバ回路の出力電位は、接地電位ＧＮＤから電位Ｖｉｎ２までの範囲内の電位となり、パワートランジスタＱ１及びＱ２におけるゲート電圧の最大値はＶｉｎ２（＝Ｖｉｎ２−ＧＮＤ）となる。電位Ｖｉｎ２は電位Ｖｉｎ１よりも低いため、本実施形態によれば、パワートランジスタＱ１及びＱ２のゲート電圧を低減することができる。但し、この場合、ゲート電圧を低減することにより、パワートランジスタＱ１及びＱ２における単位面積当たりのオン抵抗が増大するため、その分、パワートランジスタＱ１及びＱ２の面積を増加させることが必要となる。   In contrast, when the potential Vin2 and the ground potential GND are applied as the power supply potential to the high-side driver circuit 11 and the low-side driver circuit 12 as in the present embodiment, the output potentials of these driver circuits are the ground potential. The potential is in the range from GND to the potential Vin2, and the maximum value of the gate voltage in the power transistors Q1 and Q2 is Vin2 (= Vin2-GND). Since the potential Vin2 is lower than the potential Vin1, according to the present embodiment, the gate voltages of the power transistors Q1 and Q2 can be reduced. However, in this case, since the on-resistance per unit area in the power transistors Q1 and Q2 is increased by reducing the gate voltage, it is necessary to increase the areas of the power transistors Q1 and Q2 accordingly.

例えば、Ｖｉｎ１が５Ｖであり、Ｖｉｎ２が３．３Ｖである場合について検討する。本実施形態のように、パワートランジスタＱ１及びＱ２のゲート電圧を３．３Ｖとする場合、ゲート電圧を５Ｖとする場合と比較して、パワートランジスタＱ１及びＱ２のオン抵抗は、約１．２６倍になる。従って、同じ電流駆動力を確保するためには、パワートランジスタＱ１及びＱ２の面積を１．２６倍にする必要がある。これにより、仮に単位面積当たりのドライブ損失が同じであれば、全体のドライブ損失は１．２６倍となる。一方、ゲート電圧を３．３Ｖとすれば、ゲート電圧を５Ｖとする場合と比較して、単位面積当たりのドライブ損失は、０．４４倍になる。従って、全体のドライブ損失は、（１．２６×０．４４＝）０．５５倍となり、約半分に低減することができる。   For example, consider the case where Vin1 is 5V and Vin2 is 3.3V. When the gate voltage of the power transistors Q1 and Q2 is 3.3V as in the present embodiment, the on-resistance of the power transistors Q1 and Q2 is about 1.26 times that when the gate voltage is 5V. become. Therefore, in order to ensure the same current driving capability, it is necessary to increase the area of the power transistors Q1 and Q2 by 1.26 times. Thus, if the drive loss per unit area is the same, the overall drive loss is 1.26 times. On the other hand, if the gate voltage is 3.3 V, the drive loss per unit area is 0.44 times that in the case where the gate voltage is 5 V. Therefore, the overall drive loss is (1.26 × 0.44 =) 0.55 times, and can be reduced to about half.

次に、本実施形態の効果について説明する。
上述の如く、本実施形態によれば、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２に印加される電源電位間の範囲（ＧＮＤ〜Ｖｉｎ２）を、パワートランジスタＱ１及びＱ２からなる出力バッファ回路１９の両端に印加される電位間の範囲（ＧＮＤ〜Ｖｉｎ１）の内側に位置させることにより、ハイサイド・パワートランジスタＱ１のゲート及びローサイド・パワートランジスタＱ２のゲートに印加される電位の範囲を、出力バッファ回路１９の両端に印加される電位間の範囲の内側とすることができる。これにより、パワートランジスタＱ１及びＱ２のゲート電圧を低減し、ドライブ損失を低減することができる。この結果、本実施形態によれば、スイッチングに伴う電流損失が小さいＤＣ−ＤＣコンバータを実現することができる。 Next, the effect of this embodiment will be described.
As described above, according to the present embodiment, the range (GND to Vin2) between the power supply potentials applied to the high-side driver circuit 11 and the low-side driver circuit 12 is set to the output buffer circuit 19 including the power transistors Q1 and Q2. Is located inside the range (GND to Vin1) between the potentials applied to both ends of the transistor, the range of potentials applied to the gate of the high-side power transistor Q1 and the gate of the low-side power transistor Q2 is changed to an output buffer. It can be inside the range between the potentials applied to both ends of the circuit 19. Thereby, the gate voltage of power transistors Q1 and Q2 can be reduced, and drive loss can be reduced. As a result, according to the present embodiment, it is possible to realize a DC-DC converter with a small current loss due to switching.

また、本実施形態によれば、ハイサイド・パワートランジスタＱ１、ローサイド・パワートランジスタＱ２、ハイサイド・ドライバ回路１１、ローサイド・ドライバ回路１２及びレベルシフト回路１４が単一の半導体基板２０の表面に形成されているため、これらの素子及び回路を１チップ上に集積することができる。この結果、全体をコンパクトに構成することができる。   Further, according to the present embodiment, the high-side power transistor Q1, the low-side power transistor Q2, the high-side driver circuit 11, the low-side driver circuit 12, and the level shift circuit 14 are formed on the surface of the single semiconductor substrate 20. Therefore, these elements and circuits can be integrated on one chip. As a result, the whole can be configured compactly.

更に、本実施形態によれば、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２の形状が、ソース側とドレイン側とで対称な形状となっているため、これらのパワートランジスタを小面積に形成することができる。   Furthermore, according to the present embodiment, since the shapes of the high-side power transistor Q1 and the low-side power transistor Q2 are symmetrical on the source side and the drain side, these power transistors are formed in a small area. can do.

次に、本発明の第２の実施形態について説明する。
図６は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図であり、
図７は、リニアレギュレータを例示する回路図である。 Next, a second embodiment of the present invention will be described.
FIG. 6 is a block diagram illustrating a DC-DC converter according to this embodiment.
FIG. 7 is a circuit diagram illustrating a linear regulator.

図６に示すように、本実施形態に係るＤＣ−ＤＣコンバータ２においては、電源配線として、高電位電源配線ＰＨ及び低電位電源配線ＰＬのみが引き込まれており、中間電位電源配線ＰＭ（図１参照）は引き込まれていない。高電位電源配線ＰＨの電位Ｖｉｎは例えば５Ｖであり、低電位電源配線ＰＬの電位は例えば０Ｖ（ＧＮＤ）である。   As shown in FIG. 6, in the DC-DC converter 2 according to the present embodiment, only the high potential power wiring PH and the low potential power wiring PL are drawn in as the power wiring, and the intermediate potential power wiring PM (FIG. 1). Reference) is not drawn. The potential Vin of the high potential power wiring PH is, for example, 5V, and the potential of the low potential power wiring PL is, for example, 0V (GND).

また、ＤＣ−ＤＣコンバータ２においては、ハイサイド・パワートランジスタＱ１が、Ｐチャネル型ＭＯＳＦＥＴにより構成されている。なお、ローサイド・パワートランジスタＱ２は、前述の第１の実施形態と同様に、Ｎチャネル型ＭＯＳＦＥＴにより構成されている。   In the DC-DC converter 2, the high-side power transistor Q1 is composed of a P-channel MOSFET. The low-side power transistor Q2 is composed of an N-channel MOSFET as in the first embodiment.

更に、ＤＣ−ＤＣコンバータ２においては、高電位電源配線ＰＨと低電位電源配線ＰＬとの間に接続され、ＧＮＤとＶｉｎ１との間の電位を生成するリニアレギュレータ４１及び４２が設けられている。リニアレギュレータ４１及び４２は相互に並列に接続されている。リニアレギュレータ４１は、例えば１．７Ｖの電位を生成し、ハイサイド・ドライバ回路１１に対して供給する。また、リニアレギュレータ４２は、例えば３．３Ｖの電位を生成し、ローサイド・ドライバ回路１２に対して供給する。   Further, the DC-DC converter 2 is provided with linear regulators 41 and 42 that are connected between the high-potential power supply line PH and the low-potential power supply line PL and generate a potential between GND and Vin1. The linear regulators 41 and 42 are connected in parallel to each other. The linear regulator 41 generates a potential of 1.7 V, for example, and supplies it to the high side driver circuit 11. Further, the linear regulator 42 generates a potential of 3.3 V, for example, and supplies it to the low-side driver circuit 12.

図７に示すように、リニアレギュレータ４１においては、高電位電源配線ＰＨと低電位電源配線ＰＬとの間に可変抵抗Ｒ１及び抵抗Ｒ２が直列に接続されており、抵抗分割により、可変抵抗Ｒ１と抵抗Ｒ２との接続点Ｎから、｛Ｒ２／（Ｒ１＋Ｒ２）×Ｖｉｎ｝の大きさの電位を出力する。そして、接続点Ｎの電位が所定の値になるように、可変抵抗Ｒ１の抵抗値を調節する。リニアレギュレータ４２の構成も同様である。なお、抵抗Ｒ１及びＲ２には、例えば、ＭＯＳＦＥＴ又はバイポーラトランジスタを用いることができる。   As shown in FIG. 7, in the linear regulator 41, a variable resistor R1 and a resistor R2 are connected in series between the high potential power supply line PH and the low potential power supply line PL. A potential having a magnitude of {R2 / (R1 + R2) × Vin} is output from the connection point N with the resistor R2. Then, the resistance value of the variable resistor R1 is adjusted so that the potential at the connection point N becomes a predetermined value. The configuration of the linear regulator 42 is the same. For the resistors R1 and R2, for example, a MOSFET or a bipolar transistor can be used.

そして、図６に示すように、ハイサイド・ドライバ回路１１には、電源電位として、高電位電源配線ＰＨから５Ｖの電位が印加され、リニアレギュレータ４１から１．７Ｖの電位が印加される。従って、ハイサイド・ドライバ回路１１からハイサイド・パワートランジスタＱ１のゲートに対して出力される電位の範囲は、１．７〜５Ｖとなる。一方、ローサイド・ドライバ回路１２には、電源電位として、リニアレギュレータ４２から３．３Ｖの電位が印加され、低電位電源配線ＰＬから０Ｖ（ＧＮＤ）の電位が印加される。従って、ローサイド・ドライバ回路１２からローサイド・パワートランジスタＱ２のゲートに対して出力される電位の範囲は、０〜３．３Ｖとなる。なお、ＤＣ−ＤＣコンバータ２においては、ダイオードＤ２（図１参照）及びキャパシタＣ２（図１参照）は設けられていない。   As shown in FIG. 6, the high side driver circuit 11 is applied with a potential of 5 V from the high potential power wiring PH and a potential of 1.7 V from the linear regulator 41 as the power supply potential. Therefore, the range of the potential output from the high-side driver circuit 11 to the gate of the high-side power transistor Q1 is 1.7 to 5V. On the other hand, the low-side driver circuit 12 is supplied with a potential of 3.3 V from the linear regulator 42 and a potential of 0 V (GND) from the low-potential power wiring PL. Therefore, the range of the potential output from the low-side driver circuit 12 to the gate of the low-side power transistor Q2 is 0 to 3.3V. In the DC-DC converter 2, the diode D2 (see FIG. 1) and the capacitor C2 (see FIG. 1) are not provided.

本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。すなわち、本実施形態においても、前述の第１の実施形態と同様に、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２からなる出力バッファ回路１９の両端に印加させる電源電位は、０Ｖ及び５Ｖである。また、パワートランジスタＱ１及びＱ２、ハイサイド・ドライバ回路１１を構成するＰＭＯＳ１７及びＮＭＯＳ１８、ローサイド・ドライバ回路１２を構成するＰＭＯＳ１７及びＮＭＯＳ１８の形状は相互に同一であり、定格はいずれも６Ｖである。   Other configurations in the present embodiment are the same as those in the first embodiment. That is, also in this embodiment, the power supply potential applied to both ends of the output buffer circuit 19 composed of the high-side power transistor Q1 and the low-side power transistor Q2 is 0V and 5V, as in the first embodiment. is there. The power transistors Q1 and Q2, the PMOS 17 and the NMOS 18 constituting the high-side driver circuit 11, and the PMOS 17 and the NMOS 18 constituting the low-side driver circuit 12 are the same in shape and rated at 6V.

本実施形態においては、上述の如く、リニアレギュレータ４１が１．７Ｖの電位を供給することにより、ハイサイド・ドライバ回路１１がハイサイド・パワートランジスタＱ１のゲートに対して１．７〜５Ｖの範囲の電位を出力し、ハイサイド・パワートランジスタＱ１のソース電位（５Ｖ）に対して−３．３〜０Ｖのゲート電位を印加する。一方、リニアレギュレータ４２が３．３Ｖの電位を供給することにより、ローサイド・ドライバ回路１２がローサイド・パワートランジスタＱ２のゲートに対して０〜３．３Ｖの範囲の電位を出力し、ローサイド・パワートランジスタＱ２のソース電位（０Ｖ）に対して０〜３．３Ｖのゲート電位を印加する。   In the present embodiment, as described above, the linear regulator 41 supplies a potential of 1.7 V, so that the high side driver circuit 11 has a range of 1.7 to 5 V with respect to the gate of the high side power transistor Q1. And a gate potential of −3.3 to 0 V is applied to the source potential (5 V) of the high-side power transistor Q1. On the other hand, when the linear regulator 42 supplies a potential of 3.3 V, the low-side driver circuit 12 outputs a potential in the range of 0 to 3.3 V to the gate of the low-side power transistor Q2, and the low-side power transistor A gate potential of 0 to 3.3 V is applied to the source potential (0 V) of Q2.

このとき、前述の第１の実施形態と同様に、パワートランジスタＱ１及びＱ２のオン抵抗は、ゲート電圧を５Ｖとする場合と比較して、約１．２６倍になる。従って、パワートランジスタＱ１及びＱ２の面積は１．２６倍とする必要がある。一方、単位面積当たりのドライブ損失は、ゲート電圧を５Ｖとする場合と比較して、０．６６倍になる。従って、全体のドライブ損失は（１．２６×０．６６＝）０．８３倍となり、ドライブ損失を低減することができる。   At this time, as in the first embodiment described above, the on-resistances of the power transistors Q1 and Q2 are about 1.26 times that in the case where the gate voltage is 5V. Therefore, the area of the power transistors Q1 and Q2 needs to be 1.26 times. On the other hand, the drive loss per unit area is 0.66 times that in the case where the gate voltage is 5V. Therefore, the total drive loss is (1.26 × 0.66 =) 0.83 times, and the drive loss can be reduced.

このように、本実施形態によれば、入力電圧が５Ｖの１系統であり、電源電位が接地電位も含めて２水準しか導入されていない場合であっても、リニアレギュレータを設けることにより、パワートランジスタＱ１及びＱ２のゲート電位の範囲を、出力バッファ回路１９に印加される電源電位間の範囲の内側に設定することができる。この結果、前述の第１の実施形態と同様に、ドライブ損失を抑制することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。   As described above, according to the present embodiment, even when the input voltage is one system of 5V and the power supply potential is only two levels including the ground potential, the linear regulator is provided to The range of the gate potential of the transistors Q1 and Q2 can be set inside the range between the power supply potentials applied to the output buffer circuit 19. As a result, drive loss can be suppressed as in the first embodiment. Operations and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.

なお、本実施形態においては、ハイサイド・パワートランジスタＱ１をＰＭＯＳにより構成しているため、制御信号を反転させる必要がない。このため、ＰＷＭ制御回路１３から出力される制御信号が５Ｖの振幅を持つ場合、すなわち、ハイレベルが５Ｖでローレベルが０Ｖである場合は、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２において扱う電位範囲を全てカバーできるため、レベルシフト回路１４を省略することができる。   In this embodiment, since the high-side power transistor Q1 is composed of PMOS, it is not necessary to invert the control signal. Therefore, when the control signal output from the PWM control circuit 13 has an amplitude of 5V, that is, when the high level is 5V and the low level is 0V, the high-side driver circuit 11 and the low-side driver circuit 12 Since the entire potential range to be handled can be covered, the level shift circuit 14 can be omitted.

次に、本発明の第３の実施形態について説明する。
図８は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。
図８に示すように、本実施形態に係るＤＣ−ＤＣコンバータ３においては、前述の第２の実施形態に係るＤＣ−ＤＣコンバータ２（図６参照）と比較して、ハイサイド・パワートランジスタＱ１がＮチャネル型ＭＯＳＦＥＴにより構成されている点が異なっている。このため、リニアレギュレータ４１（図６参照）が設けられておらず、リニアレギュレータ４２から出力された３．３Ｖの電位を、前述の第１の実施形態と同様に、キャパシタＣ２及びダイオードＤ２を用いたブートストラップ方式により調整して、ハイサイド・ドライバ回路１１に対して供給している。これにより、本実施形態においても、前述の第２の実施形態と同程度にドライブ損失を低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。 Next, a third embodiment of the present invention will be described.
FIG. 8 is a block diagram illustrating a DC-DC converter according to this embodiment.
As shown in FIG. 8, in the DC-DC converter 3 according to the present embodiment, the high-side power transistor Q1 is higher than the DC-DC converter 2 (see FIG. 6) according to the second embodiment described above. Is different from that of the N-channel MOSFET. For this reason, the linear regulator 41 (see FIG. 6) is not provided, and the 3.3 V potential output from the linear regulator 42 is used by using the capacitor C2 and the diode D2 as in the first embodiment. The high-side driver circuit 11 is supplied after adjusting by the bootstrap method. Thereby, also in this embodiment, drive loss can be reduced to the same extent as in the second embodiment described above. Configurations, operations, and effects other than those described above in the present embodiment are the same as those in the second embodiment described above.

次に、本発明の第４の実施形態について説明する。
図９は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図であり、
図１０（ａ）は、ハイサイド・パワートランジスタを例示する断面図であり、（ｂ）は、ハイサイド・ドライバ回路及びローサイド・ドライバ回路を構成するＮチャネル型ＭＯＳＦＥＴを例示する断面図である。 Next, a fourth embodiment of the present invention will be described.
FIG. 9 is a block diagram illustrating a DC-DC converter according to this embodiment.
FIG. 10A is a cross-sectional view illustrating a high-side power transistor, and FIG. 10B is a cross-sectional view illustrating an N-channel MOSFET that constitutes a high-side driver circuit and a low-side driver circuit.

図９及び図１０に示すように、本実施形態に係るＤＣ−ＤＣコンバータ４においては、前述の第１の実施形態に係るＤＣ−ＤＣコンバータ１（図１参照）と比較して、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２を構成するＰＭＯＳ１７（図２参照）及びＮＭＯＳ１８の構成が異なっている。例えば、パワートランジスタＱ１及びＱ２の定格は第１の実施形態と同様に６Ｖであるが、ＰＭＯＳ１７及びＮＭＯＳ１８の定格は３．３Ｖである。これにより、図１０（ａ）及び（ｂ）に示すように、ＰＭＯＳ１７及びＮＭＯＳ１８のサイズは、パワートランジスタＱ１及びＱ２のサイズよりも小さく、ＰＭＯＳ１７及びＮＭＯＳ１８のゲート絶縁膜４４は、パワートランジスタＱ１及びＱ２のゲート絶縁膜３６よりも薄い。   As shown in FIGS. 9 and 10, in the DC-DC converter 4 according to the present embodiment, compared with the DC-DC converter 1 (see FIG. 1) according to the first embodiment described above, The configurations of the PMOS 17 (see FIG. 2) and the NMOS 18 constituting the driver circuit 11 and the low-side driver circuit 12 are different. For example, the rating of the power transistors Q1 and Q2 is 6V as in the first embodiment, but the rating of the PMOS 17 and the NMOS 18 is 3.3V. Accordingly, as shown in FIGS. 10A and 10B, the sizes of the PMOS 17 and the NMOS 18 are smaller than the sizes of the power transistors Q1 and Q2, and the gate insulating film 44 of the PMOS 17 and the NMOS 18 is formed of the power transistors Q1 and Q2. The gate insulating film 36 is thinner.

また、本実施形態においては、ＰＷＭ制御回路１３とローサイド・ドライバ回路１２との間にも、レベルシフト回路４５が設けられている。レベルシフト回路４５は、振幅が５Ｖの制御信号を、振幅が３．３Ｖの制御信号に変換する回路である。すなわち、レベルシフト回路４５は、ハイレベルが５Ｖでローレベルが０Ｖの制御信号を、ハイレベルが３．３でローレベルが０Ｖの制御信号に変換する。   In the present embodiment, a level shift circuit 45 is also provided between the PWM control circuit 13 and the low-side driver circuit 12. The level shift circuit 45 is a circuit that converts a control signal having an amplitude of 5V into a control signal having an amplitude of 3.3V. That is, the level shift circuit 45 converts a control signal having a high level of 5V and a low level of 0V into a control signal having a high level of 3.3 and a low level of 0V.

本実施形態においても、前述の第１の実施形態と同様に、パワートランジスタＱ１及びＱ２のドライブ損失を抑えることができる。また、本実施形態においては、これに加えて、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２の面積を縮小することができる。更に、本実施形態においては、ＰＭＯＳ１７及びＮＭＯＳ１８のゲート絶縁膜４４を薄くすることにより、これらのトランジスタのゲート容量を低減し、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２を駆動する際のドライブ損失を低減することができる。   Also in this embodiment, the drive loss of the power transistors Q1 and Q2 can be suppressed as in the first embodiment described above. In this embodiment, in addition to this, the areas of the high-side driver circuit 11 and the low-side driver circuit 12 can be reduced. Furthermore, in this embodiment, the gate insulating film 44 of the PMOS 17 and the NMOS 18 is thinned to reduce the gate capacitance of these transistors and drive when driving the high-side driver circuit 11 and the low-side driver circuit 12. Loss can be reduced.

本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。なお、ＰＷＭ制御回路１３から出力される制御信号の振幅が３．３Ｖである場合、すなわち、ハイレベルが３．３Ｖでローレベルが０Ｖである場合には、この制御信号をそのままローサイド・ドライバ回路１２に入力することができるため、レベルシフト回路４５は不要である。   Other configurations, operations, and effects of the present embodiment are the same as those of the first embodiment. When the amplitude of the control signal output from the PWM control circuit 13 is 3.3V, that is, when the high level is 3.3V and the low level is 0V, the control signal is directly used as the low side driver circuit. 12, the level shift circuit 45 is unnecessary.

次に、本発明の第５の実施形態について説明する。
図１１は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。
図１１に示すように、本実施形態は、前述の第２の実施形態（図６参照）と第４の実施形態（図９参照）とを組み合わせた実施形態である。すなわち、本実施形態に係るＤＣ−ＤＣコンバータ５においては、前述の第２の実施形態と同様に、電源配線として２水準の電源配線、すなわち、高電位電源配線ＰＨ及び低電位電源配線ＰＬのみが引き込まれており、リニアレギュレータ４１及び４２により、中間電位が生成されている。また、ハイサイド・パワートランジスタＱ１はＰチャネル型のＭＯＳＦＥＴである。更に、前述の第４の実施形態と同様に、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２を構成するＰＭＯＳ１７（図２参照）及びＮＭＯＳ１８（図２参照）の定格は３．３Ｖである。すなわち、図１０（ａ）及び（ｂ）に示すように、ＰＭＯＳ１７及びＮＭＯＳ１８のゲート絶縁膜４４は、パワートランジスタＱ１及びＱ２のゲート絶縁膜３６よりも薄く形成されている。また、ＰＷＭ制御回路１３とローサイド・ドライバ回路１２との間に、レベルシフト回路４５が設けられている。 Next, a fifth embodiment of the present invention will be described.
FIG. 11 is a block diagram illustrating a DC-DC converter according to this embodiment.
As shown in FIG. 11, the present embodiment is an embodiment in which the second embodiment (see FIG. 6) and the fourth embodiment (see FIG. 9) are combined. That is, in the DC-DC converter 5 according to the present embodiment, as in the second embodiment described above, only two levels of power wiring, that is, the high potential power wiring PH and the low potential power wiring PL are used as the power wiring. The intermediate potential is generated by the linear regulators 41 and 42. The high-side power transistor Q1 is a P-channel type MOSFET. Further, as in the fourth embodiment described above, the ratings of the PMOS 17 (see FIG. 2) and the NMOS 18 (see FIG. 2) constituting the high-side driver circuit 11 and the low-side driver circuit 12 are 3.3V. That is, as shown in FIGS. 10A and 10B, the gate insulating film 44 of the PMOS 17 and the NMOS 18 is formed thinner than the gate insulating film 36 of the power transistors Q1 and Q2. A level shift circuit 45 is provided between the PWM control circuit 13 and the low side driver circuit 12.

本実施形態によれば、前述の第２の実施形態と同様に、電源電位が２水準しか導入されない場合においても、パワートランジスタＱ１及びＱ２のドライブ損失を抑えることができる。また、前述の第４の実施形態と同様に、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２の面積を縮小することができると共に、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２を駆動する際のドライブ損失を低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態又は第４の実施形態と同様である。なお、ＰＷＭ制御回路１３から出力される制御信号の振幅が３．３Ｖである場合には、レベルシフト回路４５は不要である。   According to the present embodiment, similarly to the second embodiment described above, the drive loss of the power transistors Q1 and Q2 can be suppressed even when only two power supply potentials are introduced. As in the fourth embodiment, the areas of the high-side driver circuit 11 and the low-side driver circuit 12 can be reduced, and the high-side driver circuit 11 and the low-side driver circuit 12 are driven. Drive loss can be reduced. Configurations, operations, and effects other than those described above in the present embodiment are the same as those in the second embodiment or the fourth embodiment described above. If the amplitude of the control signal output from the PWM control circuit 13 is 3.3 V, the level shift circuit 45 is not necessary.

次に、本発明の第６の実施形態について説明する。
図１２は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。
図１２に示すように、本実施形態は、前述の第３の実施形態（図８参照）と第４の実施形態（図９参照）とを組み合わせた実施形態である。すなわち、本実施形態に係るＤＣ−ＤＣコンバータ６においては、前述の第３の実施形態と同様に、電源電位が２水準であり、ハイサイド・パワートランジスタＱ１はＮチャネル型のＭＯＳＦＥＴである。このため、リニアレギュレータ４１（図６参照）が設けられておらず、リニアレギュレータ４２から出力された３．３Ｖの電位を、キャパシタＣ２及びダイオードＤ２を用いたブートストラップ方式により調整して、ハイサイド・ドライバ回路１１に対して供給している。また、前述の第４の実施形態と同様に、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２を構成するＰＭＯＳ１７（図２参照）及びＮＭＯＳ１８（図２参照）の定格は３．３Ｖである。更に、ＰＷＭ制御回路１３とローサイド・ドライバ回路１２との間に、レベルシフト回路４５が設けられている。 Next, a sixth embodiment of the present invention will be described.
FIG. 12 is a block diagram illustrating a DC-DC converter according to this embodiment.
As shown in FIG. 12, the present embodiment is an embodiment in which the third embodiment (see FIG. 8) and the fourth embodiment (see FIG. 9) are combined. That is, in the DC-DC converter 6 according to the present embodiment, the power supply potential is at two levels, and the high-side power transistor Q1 is an N-channel MOSFET, as in the third embodiment. For this reason, the linear regulator 41 (see FIG. 6) is not provided, and the 3.3 V potential output from the linear regulator 42 is adjusted by the bootstrap method using the capacitor C2 and the diode D2, so that the high side Supplying to the driver circuit 11 As in the fourth embodiment, the ratings of the PMOS 17 (see FIG. 2) and the NMOS 18 (see FIG. 2) constituting the high-side driver circuit 11 and the low-side driver circuit 12 are 3.3V. Further, a level shift circuit 45 is provided between the PWM control circuit 13 and the low side driver circuit 12.

本実施形態によっても、前述の第４の実施形態と同様な効果を得ることができる。本実施形態における上記以外の構成は、前述の第３の実施形態又は第４の実施形態と同様である。   Also according to this embodiment, the same effect as that of the above-described fourth embodiment can be obtained. The configuration other than the above in the present embodiment is the same as that in the third embodiment or the fourth embodiment described above.

次に、本発明の第７の実施形態について説明する。
図１３は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。
図１３に示すように、本実施形態に係るＤＣ−ＤＣコンバータ７は、前述の第２の実施形態に係るＤＣ−ＤＣコンバータ２（図６参照）と比較して、半導体基板２０の表面に高電位電源配線ＰＨ及び低電位電源配線ＰＬが配設されており、それぞれ、電圧Ｖｉｎ及び接地電位ＧＮＤが印加されている点、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２が形成されており、高電位電源配線ＰＨと低電位電源配線ＰＬとの間に直列に接続され、出力バッファ回路１９を構成している点、ＣＭＯＳインバータからなるハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２が設けられている点、ドライバ回路１１及び１２を構成するＰＭＯＳ及びＮＭＯＳの耐圧が、パワートランジスタＱ１及びＱ２の耐圧と等しい点、並びに、半導体基板２０の外部に、ＰＷＭ制御回路１３（図６参照）、ＬＣフィルタ１５及び出力端子Ｔｏｕｔが設けられている点は同様である。 Next, a seventh embodiment of the present invention will be described.
FIG. 13 is a block diagram illustrating a DC-DC converter according to this embodiment.
As shown in FIG. 13, the DC-DC converter 7 according to the present embodiment is higher on the surface of the semiconductor substrate 20 than the DC-DC converter 2 (see FIG. 6) according to the second embodiment described above. A potential power supply line PH and a low potential power supply line PL are provided, and a high-side power transistor Q1 and a low-side power transistor Q2 are formed in that a voltage Vin and a ground potential GND are applied, respectively. The output buffer circuit 19 is connected in series between the high-potential power supply line PH and the low-potential power supply line PL, and a high-side driver circuit 11 and a low-side driver circuit 12 each including a CMOS inverter are provided. However, the withstand voltages of the PMOS and NMOS constituting the driver circuits 11 and 12 are the same as those of the power transistors Q1 and Q2. When equal terms, as well as the outside of the semiconductor substrate 20, (see FIG. 6) PWM control circuit 13, that the LC filter 15 and the output terminal Tout is provided is the same.

一方、ＤＣ−ＤＣコンバータ７においては、前述の第２の実施形態に係るＤＣ−ＤＣコンバータ２（図６参照）とは異なり、ハイサイド・ドライバ回路１１は高電位電源配線ＰＨと配線４６との間に接続されており、ローサイド・ドライバ回路１２は配線４７と低電位電源配線ＰＬとの間に接続されている。   On the other hand, in the DC-DC converter 7, unlike the DC-DC converter 2 (see FIG. 6) according to the second embodiment described above, the high-side driver circuit 11 includes a high-potential power supply wiring PH and a wiring 46. The low side driver circuit 12 is connected between the wiring 47 and the low potential power wiring PL.

また、半導体基板２０の表面に１つのリニアレギュレータ４８が形成されており、高電位電源配線ＰＨと低電位電源配線ＰＬとの間に接続されている。そして、リニアレギュレータ４８から中間電位電源配線ＰＭが引き出されている。リニアレギュレータ４８は、中間電位電源配線ＰＭに電位Ｖｉｎと電位ＧＮＤとの間の電位Ｖｘを印加する回路であり、その構成は、図７に示すリニアレギュレータ４１の構成と同様である。また、中間電位電源配線ＰＭと接地電位ＧＮＤとの間には、キャパシタＣ３が設けられている。   Further, one linear regulator 48 is formed on the surface of the semiconductor substrate 20, and is connected between the high potential power supply line PH and the low potential power supply line PL. The intermediate potential power supply wiring PM is drawn out from the linear regulator 48. The linear regulator 48 is a circuit that applies a potential Vx between the potential Vin and the potential GND to the intermediate potential power supply wiring PM, and the configuration thereof is the same as the configuration of the linear regulator 41 shown in FIG. A capacitor C3 is provided between the intermediate potential power wiring PM and the ground potential GND.

更に、高電位電源配線ＰＨと配線４７との間にはトランジスタＱ１１が接続されており、配線４６と中間電位電源配線ＰＭとの間にはトランジスタＱ１２が接続されており、中間電位電源配線ＰＭと配線４７との間にはトランジスタＱ１３が接続されており、配線４６と低電位電源配線ＰＬとの間にはトランジスタＱ１４が接続されている。トランジスタＱ１１〜Ｑ１４は、例えば、いずれもＮチャネル型ＭＯＳＦＥＴである。   Further, a transistor Q11 is connected between the high potential power wiring PH and the wiring 47, and a transistor Q12 is connected between the wiring 46 and the intermediate potential power wiring PM. A transistor Q13 is connected between the wiring 47 and a transistor Q14 is connected between the wiring 46 and the low potential power wiring PL. The transistors Q11 to Q14 are all N-channel MOSFETs, for example.

更にまた、半導体基板２０の表面には、トランジスタＱ１１及びＱ１４のゲートに対して制御信号Ｓ１を出力すると共に、トランジスタＱ１２及びＱ１３のゲートに対して制御信号Ｓ２を出力するコントローラ４９が設けられている。そして、リニアレギュレータ４８、中間電位電源配線ＰＭ、配線４６及び４７、トランジスタＱ１１〜Ｑ１４、コントローラ４９により、電源供給手段が構成されている。   Furthermore, a controller 49 is provided on the surface of the semiconductor substrate 20 to output a control signal S1 to the gates of the transistors Q11 and Q14 and to output a control signal S2 to the gates of the transistors Q12 and Q13. . The linear regulator 48, the intermediate potential power supply wiring PM, the wirings 46 and 47, the transistors Q11 to Q14, and the controller 49 constitute a power supply means.

更にまた、ＤＣ−ＤＣコンバータ７には、レベルシフト回路１４（図６参照）は設けられていない。   Furthermore, the DC-DC converter 7 is not provided with the level shift circuit 14 (see FIG. 6).

次に、上述の如く構成された本実施形態に係るＤＣ−ＤＣコンバータ７の動作について説明する。
図１４は、横軸に時間をとって本実施形態に係るＤＣ−ＤＣコンバータの動作を例示するタイミングチャートであり、（ａ）の縦軸は制御信号Ｓ１を表し、（ｂ）の縦軸は制御信号Ｓ２を表し、（ｃ）の縦軸はハイサイド・パワートランジスタＱ１のゲート電位を表し、（ｄ）の縦軸はローサイド・パワートランジスタＱ２のゲート電位を表す。
なお、図１４の横軸は（ａ）〜（ｄ）で共通である。 Next, the operation of the DC-DC converter 7 according to this embodiment configured as described above will be described.
FIG. 14 is a timing chart illustrating the operation of the DC-DC converter according to this embodiment with time on the horizontal axis. The vertical axis in (a) represents the control signal S1, and the vertical axis in (b). The vertical axis of (c) represents the gate potential of the high-side power transistor Q1, and the vertical axis of (d) represents the gate potential of the low-side power transistor Q2.
In addition, the horizontal axis of FIG. 14 is common to (a) to (d).

本実施形態に係るＤＣ−ＤＣコンバータ７においては、コントローラ４９がＤＣ−ＤＣコンバータ７の出力電流、すなわち、負荷１００が消費する電流の大きさに基づいて、負荷が通常の状態（通常負荷時）にあるか、負荷が軽い状態（軽負荷時）にあるかを判断する。この判断は、例えば、出力電流の大きさを計測し、出力電流が相対的に大きければ通常負荷時であると判断し、出力電流が相対的に小さければ軽負荷時であると判断する。例えば、負荷がＣＰＵである場合には、演算動作中であれば消費電流は相対的に大きくなり、休止中であれば消費電流は相対的に小さくなる。   In the DC-DC converter 7 according to the present embodiment, the controller 49 is in a normal state (normal load) based on the output current of the DC-DC converter 7, that is, the magnitude of the current consumed by the load 100. Or whether the load is light (light load). For example, the magnitude of the output current is measured. If the output current is relatively large, it is determined that the load is normal, and if the output current is relatively small, it is determined that the load is light. For example, when the load is a CPU, the current consumption is relatively large during the calculation operation, and the current consumption is relatively small during the pause.

そして、図１４（ａ）及び（ｂ）に示すように、通常負荷時には、制御信号Ｓ１をハイレベルとし、制御信号Ｓ２をローレベルとする。これにより、トランジスタＱ１１及びＱ１４がオン状態となり、トランジスタＱ１２及びＱ１３がオフ状態となる。この結果、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２の双方が、高電位電源配線ＰＨと低電位電源配線ＰＬとの間に並列に接続される。このため、図１４（ｃ）及び（ｄ）に示すように、パワートランジスタＱ１及びＱ２のゲート電位は、電位Ｖｉｎと接地電位ＧＮＤとの間で振動する。すなわち、パワートランジスタＱ１及びＱ２のゲート電位の範囲は、電位Ｖｉｎと接地電位ＧＮＤとの間の範囲となり、パワートランジスタＱ１及びＱ２からなる出力バッファ回路１９の両端に印加される電位間の範囲と一致する。この結果、パワートランジスタＱ１及びＱ２のゲート電圧が高くなり、ドレイン電流が増大し、オン抵抗が低減する。   Then, as shown in FIGS. 14A and 14B, during a normal load, the control signal S1 is set to the high level and the control signal S2 is set to the low level. Thereby, the transistors Q11 and Q14 are turned on, and the transistors Q12 and Q13 are turned off. As a result, both the high-side driver circuit 11 and the low-side driver circuit 12 are connected in parallel between the high-potential power line PH and the low-potential power line PL. Therefore, as shown in FIGS. 14C and 14D, the gate potentials of the power transistors Q1 and Q2 oscillate between the potential Vin and the ground potential GND. That is, the range of the gate potentials of the power transistors Q1 and Q2 is a range between the potential Vin and the ground potential GND, and coincides with the range between the potentials applied to both ends of the output buffer circuit 19 including the power transistors Q1 and Q2. To do. As a result, the gate voltages of the power transistors Q1 and Q2 increase, the drain current increases, and the on-resistance decreases.

一方、軽負荷時には、図１４（ａ）及び（ｂ）に示すように、制御信号Ｓ１をローレベルとし、制御信号Ｓ２をハイレベルとする。これにより、トランジスタＱ１１及びＱ１４がオフ状態となり、トランジスタＱ１２及びＱ１３がオン状態となる。この結果、ハイサイド・ドライバ回路１１は、高電位電源配線ＰＨと中間電位電源配線ＰＭとの間に接続され、ローサイド・ドライバ回路１２は、中間電位電源配線ＰＭと低電位電源配線ＰＬとの間に接続される。これにより、図１４（ｃ）及び（ｄ）に示すように、ハイサイド・パワートランジスタＱ１のゲート電位は、電位Ｖｉｎと電位Ｖｘとの間で振動し、ローサイド・パワートランジスタＱ２のゲート電位は、電位Ｖｘと接地電位ＧＮＤとの間で振動する。すなわち、パワートランジスタＱ１及びＱ２のゲート電位の範囲は、パワートランジスタＱ１及びＱ２からなる出力バッファ回路１９の両端に印加される電位間の範囲の内側に位置する。この結果、パワートランジスタＱ１及びＱ２のゲート電圧が低くなり、オン抵抗は増加するものの、パワートランジスタＱ１及びＱ２のゲートとソース・ドレインとの間に蓄積される電荷が減少するため、ドライブ損失は減少する。   On the other hand, at the time of light load, as shown in FIGS. 14A and 14B, the control signal S1 is set to the low level and the control signal S2 is set to the high level. Thereby, the transistors Q11 and Q14 are turned off, and the transistors Q12 and Q13 are turned on. As a result, the high side driver circuit 11 is connected between the high potential power supply line PH and the intermediate potential power supply line PM, and the low side driver circuit 12 is connected between the intermediate potential power supply line PM and the low potential power supply line PL. Connected to. Accordingly, as shown in FIGS. 14C and 14D, the gate potential of the high-side power transistor Q1 oscillates between the potential Vin and the potential Vx, and the gate potential of the low-side power transistor Q2 is It vibrates between the potential Vx and the ground potential GND. That is, the range of the gate potentials of the power transistors Q1 and Q2 is located inside the range between the potentials applied to both ends of the output buffer circuit 19 including the power transistors Q1 and Q2. As a result, although the gate voltages of the power transistors Q1 and Q2 are lowered and the on-resistance is increased, the electric charge accumulated between the gates of the power transistors Q1 and Q2 and the source / drain is reduced, so that the drive loss is reduced. To do.

このように、上述の電源供給手段は、リニアレギュレータ４８が中間電位Ｖｘを生成して中間電位電源配線ＰＭに供給し、コントローラ４９がトランジスタＱ１１〜Ｑ１４を駆動することにより、ＤＣ−ＤＣコンバータ７の出力電流が相対的に大きい場合（通常負荷時）には、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２に印加する電源電位間の範囲を相対的に広くし、出力電流が相対的に小さい場合（軽負荷時）には、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２に印加する電源電位間の範囲を相対的に狭くし、且つ、これらの電源電位間の範囲を、それぞれ、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２からなる出力バッファ回路１９の両端に印加される電位間の範囲、すなわち、接地電位ＧＮＤ〜電位Ｖｉｎの範囲の内側に位置させる。   As described above, in the power supply means described above, the linear regulator 48 generates the intermediate potential Vx and supplies it to the intermediate potential power supply wiring PM, and the controller 49 drives the transistors Q11 to Q14. When the output current is relatively large (normal load), the range between the power supply potentials applied to the high-side driver circuit 11 and the low-side driver circuit 12 is relatively wide, and the output current is relatively small. In this case (at light load), the range between the power supply potentials applied to the high-side driver circuit 11 and the low-side driver circuit 12 is relatively narrowed, and the range between these power supply potentials is set to be high. The power applied to both ends of the output buffer circuit 19 composed of the side power transistor Q1 and the low side power transistor Q2. Range between, i.e., it is positioned inside the range of the ground potential GND~ potential Vin.

通常負荷時には、パワートランジスタＱ１及びＱ２を流れるドレイン電流が相対的に大きくなるため、パワートランジスタＱ１及びＱ２のオン抵抗を低減することが、全体的な電流損失の低減に効果的である。一方、軽負荷時には、パワートランジスタＱ１及びＱ２を流れるドレイン電流は相対的に小さくなるため、パワートランジスタＱ１及びＱ２のオン抵抗を低減するよりも、パワートランジスタＱ１及びＱ２のゲートに蓄積される電荷を低減することが、全体的な電流損失の低減に効果的である。従って、上述の如く、出力電流の大きさに応じてパワートランジスタＱ１及びＱ２のゲート電位を切替えることにより、全体的な電流損失を効果的に抑制することができる。   During normal load, the drain current flowing through the power transistors Q1 and Q2 becomes relatively large, so reducing the on-resistance of the power transistors Q1 and Q2 is effective in reducing the overall current loss. On the other hand, when the load is light, the drain current flowing through the power transistors Q1 and Q2 is relatively small, so that the charge accumulated in the gates of the power transistors Q1 and Q2 is reduced rather than reducing the on-resistance of the power transistors Q1 and Q2. Reduction is effective in reducing the overall current loss. Therefore, as described above, the overall current loss can be effectively suppressed by switching the gate potentials of the power transistors Q1 and Q2 in accordance with the magnitude of the output current.

なお、リニアレギュレータ４８が生成する電位Ｖｘの最適値は、負荷１００の種類及びＤＣ−ＤＣコンバータ７の出力電位Ｖｏｕｔなどに依存する。例えば、電位Ｖｉｎが５Ｖであり、電位Ｖｏｕｔが１Ｖである場合には、前述の如く、ローサイド・パワートランジスタＱ２がオン状態になる期間ＴＬが、ハイサイド・パワートランジスタＱ１がオン状態になる期間ＴＨよりも長くなるため、電位Ｖｘを（Ｖｉｎ／２）よりも高い値に設定して、ローサイド・パワートランジスタＱ２のオン抵抗をハイサイド・パワートランジスタＱ１のオン抵抗よりも低くした方が、全体の電流損失が小さくなることが多い。 Note that the optimum value of the potential Vx generated by the linear regulator 48 depends on the type of the load 100, the output potential Vout of the DC-DC converter 7, and the like. For example, when the potential Vin is 5 V and the potential Vout is 1 V, as described above, the period TL during which the low-side power transistor Q2 is turned on is the period during which the high-side power transistor Q1 is turned on. for longer than T H, by setting the potential Vx to be higher than (Vin / 2), is better to be lower than the oN resistance of the high-side power transistor Q1 oN resistance of the low-side power transistors Q2, The overall current loss is often small.

また、本実施形態においては、ハイサイド・ドライバ回路１１の駆動に伴って生じた損失電流の電荷がキャパシタＣ３に蓄積され、この電荷がローサイド・ドライバ回路１２の駆動に利用される。これによっても、電流損失を低減することができる。なお、本実施形態においては、中間電位電源配線ＰＭと高電位電源配線ＰＨとの間にも、キャパシタを設けてもよい。これにより、ローサイド・ドライバ回路１２の駆動に伴って生じた損失電流の電荷をハイサイド・ドライバ回路１１の駆動に利用することができる。   In this embodiment, the charge of the loss current generated by driving the high side driver circuit 11 is accumulated in the capacitor C3, and this charge is used for driving the low side driver circuit 12. This can also reduce current loss. In the present embodiment, a capacitor may be provided between the intermediate potential power supply wiring PM and the high potential power supply wiring PH. As a result, the charge of the loss current generated by driving the low side driver circuit 12 can be used for driving the high side driver circuit 11.

次に、本実施形態の効果について説明する。
上述の如く、本実施形態によれば、負荷１００に流れる電流が相対的に大きい通常負荷時には、パワートランジスタＱ１及びＱ２に十分なゲート電圧を印加し、パワートランジスタＱ１及びＱ２のオン抵抗を低減することにより、電流の損失を抑えることができる。一方、負荷１００に流れる電流が相対的に小さい軽負荷時には、パワートランジスタＱ１及びＱ２のゲート電圧を小さくすることにより、パワートランジスタＱ１及びＱ２のスイッチングに伴う電流損失を抑えることができる。このように、本実施形態によれば、負荷の状態に応じてドライバ回路１１及び１２に供給する電源電位を異ならせることにより、電流損失をより効果的に抑制することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。 Next, the effect of this embodiment will be described.
As described above, according to the present embodiment, a sufficient gate voltage is applied to the power transistors Q1 and Q2 and the on-resistance of the power transistors Q1 and Q2 is reduced during a normal load where the current flowing through the load 100 is relatively large. As a result, current loss can be suppressed. On the other hand, at the time of a light load where the current flowing through the load 100 is relatively small, current loss associated with switching of the power transistors Q1 and Q2 can be suppressed by reducing the gate voltage of the power transistors Q1 and Q2. Thus, according to the present embodiment, the current loss can be more effectively suppressed by making the power supply potential supplied to the driver circuits 11 and 12 different according to the state of the load. Configurations, operations, and effects other than those described above in the present embodiment are the same as those in the second embodiment described above.

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、上述の各実施形態においては、入力電位が０Ｖ及び５ＶであるＤＣ−ＤＣコンバータを例に挙げて説明したが、入力電圧の値はこれに限定されない。   While the present invention has been described with reference to the embodiments, the present invention is not limited to these embodiments. For example, those in which those skilled in the art appropriately added, deleted, and changed the design of the above-described embodiments are also included in the scope of the present invention as long as they have the gist of the present invention. For example, in each of the above-described embodiments, the DC-DC converter having the input potentials of 0 V and 5 V has been described as an example, but the value of the input voltage is not limited to this.

本発明の第１の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。1 is a block diagram illustrating a DC-DC converter according to a first embodiment of the invention. ハイサイド・ドライバ回路を例示するブロック図である。It is a block diagram which illustrates a high side driver circuit. （ａ）は、ハイサイド・パワートランジスタを例示する断面図であり、（ｂ）は、ハイサイド・ドライバ回路及びローサイド・ドライバ回路を構成するＮチャネル型ＭＯＳＦＥＴを例示する断面図である。(A) is sectional drawing which illustrates a high side power transistor, (b) is sectional drawing which illustrates N channel type MOSFET which comprises a high side driver circuit and a low side driver circuit. 第１の実施形態に係るＤＣ−ＤＣコンバータの動作を例示する回路図である。FIG. 3 is a circuit diagram illustrating the operation of the DC-DC converter according to the first embodiment. 横軸に時間をとって第１の実施形態に係るＤＣ−ＤＣコンバータの動作を例示するタイミングチャートであり、（ａ）の縦軸はハイサイド・パワートランジスタのゲート電位を表し、（ｂ）の縦軸はローサイド・パワートランジスタのゲート電位を表し、（ｃ）の縦軸は接続点及び出力端子の電位を表し、（ｄ）の縦軸はインダクタ又は出力端子を流れる電流を表す。5 is a timing chart illustrating the operation of the DC-DC converter according to the first embodiment with time on the horizontal axis, where the vertical axis in (a) represents the gate potential of the high-side power transistor; The vertical axis represents the gate potential of the low-side power transistor, the vertical axis in (c) represents the potential at the connection point and the output terminal, and the vertical axis in (d) represents the current flowing through the inductor or output terminal. 本発明の第２の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。It is a block diagram which illustrates the DC-DC converter which concerns on the 2nd Embodiment of this invention. リニアレギュレータを例示する回路図である。It is a circuit diagram which illustrates a linear regulator. 本発明の第３の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。It is a block diagram which illustrates the DC-DC converter which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。It is a block diagram which illustrates the DC-DC converter which concerns on the 4th Embodiment of this invention. （ａ）は、ハイサイド・パワートランジスタを例示する断面図であり、（ｂ）は、ハイサイド・ドライバ回路及びローサイド・ドライバ回路を構成するＮチャネル型ＭＯＳＦＥＴを例示する断面図である。(A) is sectional drawing which illustrates a high side power transistor, (b) is sectional drawing which illustrates N channel type MOSFET which comprises a high side driver circuit and a low side driver circuit. 本発明の第５の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。FIG. 10 is a block diagram illustrating a DC-DC converter according to a fifth embodiment of the invention. 本発明の第６の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。FIG. 10 is a block diagram illustrating a DC-DC converter according to a sixth embodiment of the invention. 本発明の第７の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。FIG. 10 is a block diagram illustrating a DC-DC converter according to a seventh embodiment of the invention. 横軸に時間をとって第７の実施形態に係るＤＣ−ＤＣコンバータの動作を例示するタイミングチャートであり、（ａ）の縦軸は制御信号Ｓ１を表し、（ｂ）の縦軸は制御信号Ｓ２を表し、（ｃ）の縦軸はハイサイド・パワートランジスタＱ１のゲート電位を表し、（ｄ）の縦軸はローサイド・パワートランジスタＱ２のゲート電位を表す。It is a timing chart which illustrates operation of the DC-DC converter concerning a 7th embodiment taking time on a horizontal axis, the vertical axis of (a) expresses control signal S1, and the vertical axis of (b) shows a control signal. The vertical axis of (c) represents the gate potential of the high-side power transistor Q1, and the vertical axis of (d) represents the gate potential of the low-side power transistor Q2.

符号の説明Explanation of symbols

１、２、３、４、５、６、７ ＤＣ−ＤＣコンバータ、１１ ハイサイド・ドライバ回路、１２ ローサイド・ドライバ回路、１３ ＰＷＭ制御回路、１４ レベルシフト回路、１５ ＬＣフィルタ、１６ ＣＭＯＳ、１７ ＰＭＯＳ、１８ ＮＭＯＳ、１９ 出力バッファ回路、２０ 半導体基板、２１ Ｐウェル、２２ ソース層、２３ ドレイン層、２４、２５ ＬＤＤ層、２６ チャネル領域、３０ 層間絶縁膜、３１ ソースコンタクト、３２ ドレインコンタクト、３４ ゲート電極、３５ 側壁、３６ ゲート絶縁膜、３７ ソース配線、３８ ドレイン配線、４１、４２ リニアレギュレータ、４４ ゲート絶縁膜、４５ レベルシフト回路、４６、４７ 配線、４８ リニアレギュレータ、４９ コントローラ、１００ 負荷、Ｃ１、Ｃ２、Ｃ３ キャパシタ、Ｄ１、Ｄ２ ダイオード、Ｌ インダクタ、ＬＸ、Ｎ 接続点、ＰＨ 高電位電源配線、ＰＬ 低電位電源配線、ＰＭ 中間電位電源配線、Ｑ１ ハイサイド・パワートランジスタ、Ｑ２ ローサイド・パワートランジスタ、Ｒ１ 可変抵抗、Ｒ２ 抵抗、Ｓ、Ｓ１、Ｓ２ 制御信号、Ｔｏｕｔ 出力端子 1, 2, 3, 4, 5, 6, 7 DC-DC converter, 11 high side driver circuit, 12 low side driver circuit, 13 PWM control circuit, 14 level shift circuit, 15 LC filter, 16 CMOS, 17 PMOS , 18 NMOS, 19 Output buffer circuit, 20 Semiconductor substrate, 21 P well, 22 Source layer, 23 Drain layer, 24, 25 LDD layer, 26 Channel region, 30 Interlayer insulating film, 31 Source contact, 32 Drain contact, 34 Gate Electrode, 35 side wall, 36 gate insulating film, 37 source wiring, 38 drain wiring, 41, 42 linear regulator, 44 gate insulating film, 45 level shift circuit, 46, 47 wiring, 48 linear regulator, 49 controller, 100 load, C1 , C2, C Capacitor, D1, D2 diode, L inductor, LX, N connection point, PH high potential power wiring, PL low potential power wiring, PM intermediate potential power wiring, Q1 high side power transistor, Q2 low side power transistor, R1 variable resistance , R2 resistance, S, S1, S2 control signal, Tout output terminal

Claims (5)

高電位電源配線と低電位電源配線との間に直列に接続されたハイサイド電界効果トランジスタ及びローサイド電界効果トランジスタを備え、
前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタのうち少なくとも一方は、チャネル幅方向に対して垂直に切った断面において、ソース側のＬＤＤ層の長さとドレイン側のＬＤＤ層の長さが等しく、
前記ハイサイド電界効果トランジスタのゲートに印加される電位の範囲及び前記ローサイド電界効果トランジスタのゲートに印加される電位の範囲は、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタからなる回路の両端に印加される電位間の範囲の内側にあることを特徴とする半導体装置。 A high-side field effect transistor and a low-side field effect transistor connected in series between the high-potential power line and the low-potential power line;
At least one of the high-side field effect transistor and the low-side field effect transistor has the same length of the LDD layer on the source side and the length of the LDD layer on the drain side in a cross section cut perpendicular to the channel width direction.
The range of the potential applied to the gate of the high side field effect transistor and the range of the potential applied to the gate of the low side field effect transistor are at both ends of the circuit composed of the high side field effect transistor and the low side field effect transistor. A semiconductor device characterized by being inside a range between applied potentials. 少なくとも１段のＣＭＯＳインバータを有し、制御信号の電流駆動能力を増大させて前記ハイサイド電界効果トランジスタのゲートに印加するハイサイド・ドライバ回路と、
少なくとも１段のＣＭＯＳインバータを有し、制御信号の電流駆動能力を増大させて前記ローサイド電界効果トランジスタのゲートに印加するローサイド・ドライバ回路と、
をさらに備え、
前記ハイサイド・ドライバ回路に印加される電源電位間の範囲及び前記ローサイド・ドライバ回路に印加される電源電位間の範囲は、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタからなる回路の両端に印加される電位間の範囲の内側にあることを特徴とする請求項１記載の半導体装置。 A high-side driver circuit having at least one stage of CMOS inverter and increasing a current driving capability of a control signal to be applied to a gate of the high-side field effect transistor;
A low-side driver circuit having at least one stage of CMOS inverter and increasing a current driving capability of a control signal to be applied to a gate of the low-side field effect transistor;
Further comprising
The range between the power supply potentials applied to the high side driver circuit and the range between the power supply potentials applied to the low side driver circuit are at both ends of the circuit composed of the high side field effect transistor and the low side field effect transistor. The semiconductor device according to claim 1, wherein the semiconductor device is inside a range between applied potentials. 前記ハイサイド・ドライバ回路を構成する前記ＣＭＯＳインバータのゲート絶縁膜及び前記ローサイド・ドライバ回路を構成する前記ＣＭＯＳインバータのゲート絶縁膜の厚さは、前記ハイサイド電界効果トランジスタのゲート絶縁膜及び前記ローサイド電界効果トランジスタのゲート絶縁膜の厚さよりも薄いことを特徴とする請求項２記載の半導体装置。   The gate insulating film of the CMOS inverter that constitutes the high-side driver circuit and the gate insulating film of the CMOS inverter that constitutes the low-side driver circuit have the thicknesses of the gate insulating film and the low-side of the high-side field effect transistor. 3. The semiconductor device according to claim 2, wherein the thickness of the gate insulating film of the field effect transistor is smaller. 高電位電源配線と低電位電源配線との間に直列に接続されたハイサイド電界効果トランジスタ及びローサイド電界効果トランジスタと、
少なくとも１段のＣＭＯＳインバータを有し、制御信号の電流駆動能力を増大させて前記ハイサイド電界効果トランジスタのゲートに印加するハイサイド・ドライバ回路と、
少なくとも１段のＣＭＯＳインバータを有し、制御信号の電流駆動能力を増大させて前記ローサイド電界効果トランジスタのゲートに印加するローサイド・ドライバ回路と、
出力電流が相対的に大きい場合には、前記ハイサイド・ドライバ回路及び前記ローサイド・ドライバ回路に印加する電源電位間の範囲を相対的に広くし、前記出力電流が相対的に小さい場合には、前記ハイサイド・ドライバ回路及び前記ローサイド・ドライバ回路に印加する電源電位間の範囲を相対的に狭くし、少なくとも出力電流が相対的に小さい場合には、前記ハイサイド・ドライバ回路に印加される電源電位間の範囲及び前記ローサイド・ドライバ回路に印加される電源電位間の範囲を、それぞれ、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタからなる回路の両端に印加される電位間の範囲の内側に位置させる電源供給手段と、
を備えたことを特徴とする半導体装置。 A high-side field effect transistor and a low-side field effect transistor connected in series between the high-potential power line and the low-potential power line;
A high-side driver circuit having at least one stage of CMOS inverter and increasing a current driving capability of a control signal to be applied to a gate of the high-side field effect transistor;
A low-side driver circuit having at least one stage of CMOS inverter and increasing a current driving capability of a control signal to be applied to a gate of the low-side field effect transistor;
When the output current is relatively large, the range between the power supply potentials applied to the high-side driver circuit and the low-side driver circuit is relatively wide, and when the output current is relatively small, When the range between the power supply potentials applied to the high-side driver circuit and the low-side driver circuit is relatively narrow and at least the output current is relatively small, the power supply applied to the high-side driver circuit The range between the potentials and the range between the power supply potentials applied to the low-side driver circuit are inside the range between the potentials applied to both ends of the circuit composed of the high-side field effect transistor and the low-side field effect transistor, respectively. Power supply means to be located in
A semiconductor device comprising: 前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタの形状は、ソースコンタクトからドレインコンタクトまでの領域において、ソース側とドレイン側とで対称な形状であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。   5. The shape of each of the high-side field effect transistor and the low-side field effect transistor is a symmetrical shape between the source side and the drain side in a region from the source contact to the drain contact. The semiconductor device as described in any one.
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