JP2009267029A - Nitride semiconductor element, and method for manufacturing nitride semiconductor element - Google Patents
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Abstract
Description
本発明は、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法に関する。 The present invention relates to a nitride semiconductor device using a group III nitride semiconductor and a method for manufacturing the same.
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられてきた。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する、窒化物半導体素子の開発が検討されている。
Conventionally, power devices using silicon semiconductors have been used for power amplifier circuits, power supply circuits, motor drive circuits, and the like.
However, due to the theoretical limits of silicon semiconductors, the increase in breakdown voltage, reduction in resistance, and increase in speed of silicon devices are reaching their limits, and it is becoming difficult to meet market demands.
Therefore, development of nitride semiconductor devices having characteristics such as high breakdown voltage, high temperature operation, large current density, high-speed switching, and low on-resistance has been studied.
シリコン半導体でトランジスタを作製する場合、必要な耐圧を確保するために、ドレイン電極と電気的に接続されるドリフト層の厚さを大きくする必要がある。たとえば、耐圧600Vの高耐圧のトランジスタを設計するには、ドリフト層の不純物濃度を7.5×1014cm-3程度とし、ドリフト層の厚さを26μm程度とする必要がある。ところが、この場合、ドリフト層の抵抗値は極めて大きい。 In the case of manufacturing a transistor using a silicon semiconductor, it is necessary to increase the thickness of the drift layer electrically connected to the drain electrode in order to ensure a necessary breakdown voltage. For example, in order to design a high breakdown voltage transistor having a breakdown voltage of 600 V, it is necessary that the impurity concentration of the drift layer is about 7.5 × 10 14 cm −3 and the thickness of the drift layer is about 26 μm. However, in this case, the resistance value of the drift layer is extremely large.
一方、III族窒化物半導体を用いる場合、ドリフト層の不純物濃度を8.5×1016cm-3程度とし、ドリフト層の厚さを1.9μm程度とすることにより、ドリフト層の厚さを小さくできるとともに、その不純物濃度を大きくすることができる。これによって、ドリフト層の抵抗値を小さくすることができる。
III族窒化物半導体を用いたドリフト層を構成することによって、ドリフト層の厚さを抑制するとともに不純物濃度を増加させてドリフト層を低抵抗化し、その上で、高耐圧で低オン抵抗の素子を実現できると考えられる。
しかし、低抵抗化されたドリフト層では、たとえば、トランジスタのオフ時に、ゲート電極とドレイン電極とで挟まれるゲート絶縁膜およびドリフト層に対して印加される高い動作電圧(たとえば、600V程度)を、ドリフト層で十分に降下させることができない。そのため、ゲート絶縁膜に対して絶縁耐力を超える電圧が印加され、ゲート絶縁膜が絶縁破壊するおそれがある。そのため、ドリフト層は、ゲート絶縁膜の特性(絶縁耐力など)に合わせた厚さや不純物濃度で設計されており、III族窒化物半導体の特性を最大限に引き出すように設計されていない。
By constructing a drift layer using a group III nitride semiconductor, the drift layer thickness is reduced and the impurity concentration is increased to lower the resistance of the drift layer. Can be realized.
However, in the drift layer with reduced resistance, for example, when the transistor is turned off, a high operating voltage (for example, about 600 V) applied to the gate insulating film and the drift layer sandwiched between the gate electrode and the drain electrode is It cannot be lowered sufficiently in the drift layer. Therefore, a voltage exceeding the dielectric strength is applied to the gate insulating film, and the gate insulating film may break down. Therefore, the drift layer is designed with a thickness and impurity concentration that match the characteristics (dielectric strength, etc.) of the gate insulating film, and is not designed to maximize the characteristics of the group III nitride semiconductor.
そこで、本発明の目的は、ゲート絶縁膜の種類によらず、III族窒化物半導体の特性を最大限に引き出して低抵抗化した窒化物半導体素子およびその製造方法を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a nitride semiconductor device and a method for manufacturing the same that can reduce the resistance by maximizing the characteristics of a group III nitride semiconductor regardless of the type of gate insulating film.
上記目的を達成するための請求項1記載の発明は、n型のIII族窒化物半導体からなる第1層、この第1層上に設けられ、p型不純物を含むIII族窒化物半導体からなる第2層、およびこの第2層上に設けられ、n型のIII族窒化物半導体からなる第3層を備え、前記第1、第2および第3層に跨るトレンチが形成された窒化物半導体構造部と、前記トレンチに臨む前記窒化物半導体構造部の内壁に、前記第1、第2および第3層に跨るように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで、少なくとも前記第1および第2層に対向するように形成されたゲート電極と、前記第3層に電気的に接続されるように形成されたソース電極と、前記第1層に電気的に接続されるように形成されたドレイン電極とを含み、前記第1層において前記ゲート絶縁膜を挟んで前記ゲート電極に対向する部分には、p型不純物を含むIII族窒化物半導体からなる第4層が形成されている、窒化物半導体素子である。
In order to achieve the above object, an invention according to
この構成によれば、n型の第1層(ドリフト層)、p型不純物を含む第2層(チャネル層)およびn型の第3層(ソース層)により、縦型npn構造を有する窒化物半導体素子が構成されている。
トランジスタのオン抵抗は、主にドリフト層の抵抗値で決まっている。ドリフト層の抵抗値は、ドリフト層の厚さを抑制するとともにn型不純物濃度を増加させるように設計することで、小さくすることができる。しかし、そうすると、たとえば、トランジスタのオフ時など、ゲート電極とドレイン電極とで挟まれるゲート絶縁膜およびドリフト層に最大電圧が印加される場合に、ドリフト層で十分な電圧降下をさせることができず、ゲート絶縁膜が絶縁破壊してしまう。なお、最大電圧とは、たとえば、素子の動作電圧であり、具体的には、素子の動作時における、ソース電極の電位(基準電位)に対するドレイン電極の電位の大きさのことである。
According to this configuration, a nitride having a vertical npn structure is formed by an n-type first layer (drift layer), a second layer (channel layer) containing a p-type impurity, and an n-type third layer (source layer). A semiconductor element is configured.
The on-resistance of the transistor is mainly determined by the resistance value of the drift layer. The resistance value of the drift layer can be reduced by designing the drift layer to suppress the thickness and increase the n-type impurity concentration. However, in this case, for example, when the maximum voltage is applied to the gate insulating film and the drift layer sandwiched between the gate electrode and the drain electrode, such as when the transistor is turned off, a sufficient voltage drop cannot be caused in the drift layer. The gate insulating film breaks down. Note that the maximum voltage is, for example, the operating voltage of the element, and specifically the magnitude of the potential of the drain electrode with respect to the potential of the source electrode (reference potential) during the operation of the element.
本発明によると、第1層(ドリフト層)においてゲート絶縁膜を挟んでゲート電極に対向する部分に、p型不純物を含む第4層が形成されている。そのため、第1層と第4層との間に広がる空乏層によって、ゲート絶縁膜の破壊を抑制するために十分な電圧降下を起こさせることができる。その結果、ドレイン電極に大きな電圧が印加される場合においても、ゲート絶縁膜の絶縁破壊を抑制することができる。したがって、ゲート絶縁膜の種類によらず、第1層(ドリフト層)の厚さやn型不純物濃度を設計することができるので、III族窒化物半導体の特性を最大限に引き出して第1層(ドリフト層)を形成することができ、それによって、低抵抗化した窒化物半導体素子を提供することができる。 According to the present invention, the fourth layer containing the p-type impurity is formed in a portion of the first layer (drift layer) facing the gate electrode with the gate insulating film interposed therebetween. Therefore, the depletion layer extending between the first layer and the fourth layer can cause a sufficient voltage drop to suppress the breakdown of the gate insulating film. As a result, even when a large voltage is applied to the drain electrode, breakdown of the gate insulating film can be suppressed. Therefore, the thickness and the n-type impurity concentration of the first layer (drift layer) can be designed regardless of the type of the gate insulating film, so that the characteristics of the group III nitride semiconductor can be maximized and the first layer ( Drift layer) can be formed, thereby providing a nitride semiconductor device with low resistance.
また、請求項2に記載の発明は、前記第4層が、p型不純物の熱拡散によって形成されている、請求項1に記載の窒化物半導体素子である。第4層が熱拡散により形成される構成であれば、容易に第4層を形成できる窒化物半導体素子を提供することができる。
また、前記第4層に含まれるp型不純物は、請求項3に記載されているように、Mgであることが好ましい。p型不純物がMgであれば、第4層のアクセプタ濃度に関して、高いアクセプタ濃度を実現することができる。
The invention according to
The p-type impurity contained in the fourth layer is preferably Mg as described in
また、請求項4に記載の発明は、前記トレンチは、前記窒化物半導体構造部の内壁における前記第1、第2および第3層に跨る内側壁が、前記第1層および前記第2層の積層方向に対して平行になるように形成されている、請求項1〜3のいずれか一項に記載の窒化物半導体素子である。
第1層、第2層および第3層からなるnpn構造において、チャネルは、第1層および第2層の積層方向に平行な内側壁に形成される。そのため、たとえば、第4層を形成するためのアクセプタ原子(第4層に含まれるp型不純物のことである。)を、異方性を有する方法でトレンチに導入すれば、チャネルが形成される内側壁とアクセプタ原子との接触を抑制することができる。その結果、トランジスタ特性の劣化(たとえば、高抵抗化など)を抑制することができる。
According to a fourth aspect of the present invention, in the trench, the inner wall straddling the first, second and third layers on the inner wall of the nitride semiconductor structure portion is formed between the first layer and the second layer. The nitride semiconductor device according to
In the npn structure including the first layer, the second layer, and the third layer, the channel is formed on the inner sidewall parallel to the stacking direction of the first layer and the second layer. Therefore, for example, if acceptor atoms (which are p-type impurities contained in the fourth layer) for forming the fourth layer are introduced into the trench by a method having anisotropy, a channel is formed. Contact between the inner wall and the acceptor atom can be suppressed. As a result, deterioration of transistor characteristics (for example, increase in resistance) can be suppressed.
また、請求項5に記載の発明は、n型のIII族窒化物半導体からなる第1層を形成する第1層形成工程と、前記第1層上に、p型不純物を含むIII族窒化物半導体からなる第2層を形成する第2層形成工程と、前記第2層上に、n型のIII族窒化物半導体からなる第3層を形成する第3層形成工程と、前記第1、第2および第3層を備える窒化物半導体構造部に、前記第3層から前記第2層を貫通し、前記第1層に達するトレンチを形成するトレンチ形成工程と、前記トレンチ形成工程により露出する前記第1層に、p型不純物を含むIII族窒化物半導体からなる第4層を形成する第4層形成工程と、前記トレンチに臨む前記窒化物半導体構造部の内壁に、前記第2、第3および第4層に跨るようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで、少なくとも前記第2および第4層に対向するようにゲート電極を形成するゲート電極形成工程と、前記第3層に電気的に接続するようにソース電極を形成するソース電極形成工程と、前記第1層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程とを含む、窒化物半導体素子の製造方法である。 According to a fifth aspect of the present invention, there is provided a first layer forming step of forming a first layer made of an n-type group III nitride semiconductor, and a group III nitride containing a p-type impurity on the first layer. A second layer forming step of forming a second layer made of a semiconductor; a third layer forming step of forming a third layer made of an n-type group III nitride semiconductor on the second layer; A trench forming step of forming a trench that penetrates the second layer from the third layer and reaches the first layer in the nitride semiconductor structure including the second and third layers, and is exposed by the trench forming step. A fourth layer forming step of forming a fourth layer made of a group III nitride semiconductor containing a p-type impurity in the first layer; and an inner wall of the nitride semiconductor structure portion facing the trench; A gate insulating film forming step of forming a gate insulating film so as to straddle the third and fourth layers; A gate electrode forming step of forming a gate electrode so as to face at least the second and fourth layers with the gate insulating film interposed therebetween, and a source of forming a source electrode so as to be electrically connected to the third layer A method for manufacturing a nitride semiconductor device, comprising: an electrode forming step; and a drain electrode forming step of forming a drain electrode so as to be electrically connected to the first layer.
このように窒化物半導体素子を製造することにより、第1層(ドリフト層)におけるゲート絶縁膜を挟んでゲート電極に対向する部分に、p型不純物を含む第4層を形成することができる。そして、この製造方法で得られる窒化物半導体素子では、請求項1に記載の窒化物半導体素子と同様に、ゲート絶縁膜および第1層(ドリフト層)に最大電圧が印加されても、その電圧を第1層と第4層との間に広がる空乏層で十分に降下させることができる。その結果、ゲート絶縁膜の絶縁破壊を抑制することができる。したがって、ゲート絶縁膜の種類によらず、第1層(ドリフト層)の厚さやn型不純物濃度を設計することができるので、III族窒化物半導体の特性を最大限に引き出して第1層(ドリフト層)を形成することができ、それによって、低抵抗化した窒化物半導体素子を提供することができる。
By manufacturing the nitride semiconductor device in this manner, a fourth layer containing a p-type impurity can be formed in a portion of the first layer (drift layer) facing the gate electrode with the gate insulating film interposed therebetween. Further, in the nitride semiconductor device obtained by this manufacturing method, even if the maximum voltage is applied to the gate insulating film and the first layer (drift layer), as in the nitride semiconductor device according to
また、請求項6に記載の発明は、前記第4層形成工程は、前記トレンチ形成工程により露出する前記第1層に、アクセプタ原子を堆積させる堆積工程と、堆積したアクセプタ原子をp型不純物として前記第1層に熱拡散させる熱拡散工程とを含む、請求項5に記載の窒化物半導体素子の製造方法である。この方法では、トレンチ形成によって露出した第1層に、アクセプタ原子を選択的にp型不純物として導入することができる。
According to a sixth aspect of the present invention, in the fourth layer forming step, an acceptor atom is deposited on the first layer exposed by the trench forming step, and the deposited acceptor atom is used as a p-type impurity. The method for manufacturing a nitride semiconductor device according to
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の第1の実施形態に係る窒化物半導体素子の構造を説明するための概略断面図である。
この窒化物半導体素子は、窒化物半導体積層構造部1を備えている。
窒化物半導体積層構造部1は、III族窒化物半導体からなり、n型層2(第1層)と、n型層2に積層されたp型GaNチャネル層3(第2層)と、p型GaNチャネル層3に積層されたn+型GaNソース層4(第3層)とを備えている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view for explaining the structure of a nitride semiconductor device according to the first embodiment of the present invention.
This nitride semiconductor device includes a nitride
The nitride semiconductor
n型層2は、下側のn+型GaNドレイン層5と、n+型GaNドレイン層5に積層されたn-型GaNドリフト層6とを備えている。
n+型GaNドレイン層5は、n-型GaNドリフト層6よりもn型不純物濃度(ドナー濃度)が高く、そのn型不純物濃度が、たとえば、3×1018cm-3である。一方、n-型GaNドリフト層6のn型不純物濃度は、たとえば、1×1017cm-3である。n+型GaNドレイン層5の厚さは、たとえば、300μmとされ、n-型GaNドリフト層6の厚さは、たとえば、3μmとされる。
The n-
The n + -type
p型GaNチャネル層3は、そのp型不純物濃度が、たとえば、4×1019cm-3である。p型GaNチャネル層3の厚さは、たとえば、0.5μmとされる。
n+型GaNソース層4は、そのn型不純物濃度が、たとえば、3×1018cm-3である。n+型GaNソース層4の厚さは、たとえば、0.5μmとされる。
窒化物半導体積層構造部1は、図1の紙面に垂直な方向に延びる長手方向に帯状に形成されている。窒化物半導体積層構造部1は、図1では表わされていないが、幅方向に一定の間隔を空けて複数形成されている。窒化物半導体積層構造部1において、長手方向に直交する積層界面に沿う横方向(以下、この方向を「幅方向」ということがある。)中間付近には、n+型GaNソース層4からp型GaNチャネル層3を貫通して、n-型GaNドリフト層6における窒化物半導体積層構造部1の積層方向(以下、この方向を「積層方向」ということがある。)途中部に至る深さのトレンチ7が形成されている。
The p-type
The n + -type
The nitride semiconductor
トレンチ7は、窒化物半導体積層構造部1の長手方向に沿って、断面略矩形となるように形成されている。幅方向に対向する、トレンチ7に臨む1対の側壁は、n-型GaNドリフト層6、p型GaNチャネル層3およびn+型GaNソース層4に跨る窒化物半導体積層構造部1の内側壁8を形成しており、この内側壁8は、積層方向に対して平行、つまり、積層界面に対して垂直になるように形成されている。また、トレンチ7に臨む底壁は、1対の内側壁8の積層方向下端を連設する、n-型GaNドリフト層6の内底壁9を形成している。なお、トレンチ7は、図1では表わされていないが、幅方向に一定の間隔を空けて複数形成される各窒化物半導体積層構造部1にそれぞれ形成されている。
The
トレンチ7の底部において、n-型GaNドリフト層6の内側壁8および内底壁9には、断面略楕円状のp型GaN層10が形成されている。具体的には、p型GaN層10は、幅方向が長軸方向とされ、積層方向が短軸方向とされるように形成されており、その短軸方向上側部分が、内側壁8の積層方向下端部を覆うように形成されている。
p型GaN層10は、その不純物濃度が、たとえば、4×1019cm-3である。ここでは、このp型不純物によるアクセプタ濃度は5×1017cm-3であるとしている。
At the bottom of the
The impurity concentration of the p-
また、p型GaN層10は、その長径d1が、1対の内側壁8の幅方向の間隔W1よりも大きく、トレンチ両側での差はたとえば、0.1μmである。また、p型GaN層10の短径d2(図1では、トレンチ7に臨む内底壁9の底面からp型GaN層10の外周までの短軸方向の長さを短径d2と定義する。)は、素子の耐圧性能やn-型GaNドリフト層6の不純物濃度などにより異なるが、たとえば、0.5μmである。
In addition, the major axis d1 of the p-
内側壁8および内底壁9からなる窒化物半導体積層構造部1の内壁全域およびn+型GaNソース層4の上面14を覆うように、ゲート絶縁膜11が形成されている。
ゲート絶縁膜11は、たとえば、酸化物もしくは窒化物、またはこれらの組み合わせを用いて構成することができる。より具体的には、酸化シリコン(SiO2)、酸化ガリウム(Ga2O3)、酸化マグネシウム(MgO)、酸化スカンジウム(Sc2O3)、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)、窒化シリコン(SiN)もしくは窒化アルミニウム(AlN)、またはこれらの組み合わせを用いて構成することができる。ゲート絶縁膜11を上記した酸化物もしくは窒化物、またはこれらの組み合わせを用いて構成することにより、窒化物半導体素子の耐圧を向上することができるとともに、表面リーク電流を低減することができる。
A
The
また、ゲート絶縁膜11は、1対の内側壁8上の部分の厚さが、当該部分がトレンチ7を挟んで対向する程度の厚さ、たとえば、0.1μmの厚さで形成されている。また、ゲート絶縁膜11は、内底壁9に形成されたp型GaN層10に接しており、内底壁9上の部分の厚さが、内側壁8上の部分の厚さよりも大きく、たとえば、0.2μmの厚さで形成されている。
Further, the
ゲート絶縁膜11上には、ゲート電極12が、ゲート絶縁膜11を挟んで窒化物半導体積層構造部1の内壁(すなわち、n-型GaNドリフト層6、p型GaNチャネル層3およびn+型GaNソース層4)に対向し、トレンチ7を埋め尽くすように形成されている。
ゲート電極12は、窒化物半導体積層構造部1の積層界面(以下、「積層界面」ということがある。)に平行な上面13が、n+型GaNソース層4の上面14と面一になるように形成されている。また、ゲート電極12は、たとえば、Niと、このNiに積層されたAuとからなるNi/Au合金、Pd/Au合金、Pd/Ti/Au合金およびPd/Pt/Au合金、Pt、Al、ポリシリコンなどの導電性材料を用いて形成することができる。
On the
In the
そして、n+型GaNソース層4の上面14およびゲート電極12の上面13上には、絶縁膜17が形成されている。
絶縁膜17は、ゲート電極12が他の電極にショートしないように、層間絶縁膜として形成されている。また、絶縁膜17は、たとえば、ゲート絶縁膜11と同様の絶縁性材料を用いて形成することができる。
An insulating
The insulating
p型GaNチャネル層3における内側壁8のトレンチ7に臨む付近の領域は、ゲート電極12に対向したチャネル領域15である。このチャネル領域15には、ゲート電極12に適切なバイアスが与えられることにより、n型層2とn+型GaNソース層4との間を導通させる反転層(チャネル)が形成される。
絶縁膜17およびゲート絶縁膜11には、n+型GaNソース層4の上面14に達するコンタクトホール18が形成されている。そして、コンタクトホール18および絶縁膜17上には、ソース電極16が形成されている。
A region in the p-type
A
ソース電極16は、たとえば、Tiと、このTiに積層されたAlからなるTi/Al合金などの金属を用いて形成することができ、n+型GaNソース層4に電気的に接続されている。ソース電極16を、Alを含む金属で形成しておくことにより、ソース電極16とn+型GaNソース層4との間の接合部で良好なオーミック特性を得ることができる。ソース電極16は、その他、MoもしくはMo化合物(たとえば、モリブデンシリサイド)、TiもしくはTi化合物(たとえば、チタンシリサイド)、またはWもしくはW化合物(たとえば、タングステンシリサイド)を用いて形成してもよい。なお、ソース電極16は、絶縁膜17により、ゲート電極12と絶縁されている。
The source electrode 16 can be formed using, for example, Ti and a metal such as a Ti / Al alloy made of Al laminated on the Ti, and is electrically connected to the n + -type
n+型GaNドレイン層5の裏面(積層方向下側の面)には、ドレイン電極19が接触形成されている。ドレイン電極19は、たとえば、ソース電極16と同種の金属、すなわち、Tiと、このTiに積層されたAlからなるTi/Al合金などの金属を用いて形成することができ、n+型GaNドレイン層5に電気的に接続されている。ドレイン電極19は、その他、MoもしくはMo化合物(たとえば、モリブデンシリサイド)、TiもしくはTi化合物(たとえば、チタンシリサイド)、またはWもしくはW化合物(たとえば、タングステンシリサイド)を用いて形成してもよい。
A
次に、上記の窒化物半導体素子の動作について説明する。
ソース電極16とドレイン電極19との間には、ドレイン電極19側が正となる動作電圧(たとえば、600V)が与えられる。これにより、n-型GaNドリフト層6とp型GaNチャネル層3との界面のpn接合には逆方向電圧が与えられる。その結果、n+型GaNソース層4とn型層2との間、すなわち、ソース電極16とドレイン電極19との間(ソース−ドレイン間)は、遮断状態(逆バイアス状態)となる。
Next, the operation of the nitride semiconductor device will be described.
An operating voltage (for example, 600 V) at which the
この状態から、ゲート電極12に対して、ソース電極16を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、チャネル領域15におけるゲート絶縁膜11との界面近傍には、電子が誘起されて、反転層(チャネル)が形成される。そして、この反転層を介して、n型層2とn+型GaNソース層4との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極12に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極12にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリオフ型のトランジスタ動作が実現される。
In this state, when a bias equal to or higher than the gate threshold voltage that is positive with the
図2A〜図2Gは、図1の窒化物半導体素子の製造方法を説明するための概略断面図である。
図1の窒化物半導体素子の製造に際しては、まず、たとえば、MOCVD法(Metal Organic Chemical Vapor Deposition:有機金属気相成長法)により、窒化物半導体積層構造部1の各層が結晶成長させられる。
2A to 2G are schematic cross-sectional views for explaining a method for manufacturing the nitride semiconductor device of FIG.
When manufacturing the nitride semiconductor device of FIG. 1, first, each layer of the nitride semiconductor
具体的には、まず、成長温度:1050℃、成長時間:150分間の成長条件でGaNを成長させることにより、図2Aに示すように、n+型GaNドレイン層5およびn-型GaNドリフト層6からなるn型層2が形成される(第1層形成工程)。成長するGaNにドーピングするn型不純物としては、たとえば、Siを用いることができる。n+型GaNドレイン層5の成長時には、Si原料ガス(たとえば、シラン)の流量が比較的多くされ、n-型GaNドリフト層6の成長時には、Si原料ガスの流量が比較的少なくされる。
Specifically, first, by growing GaN under the growth conditions of growth temperature: 1050 ° C. and growth time: 150 minutes, as shown in FIG. 2A, n + -type
n-型GaNドリフト層6の形成に続いて、n-型GaNドリフト層6の上に、たとえば、成長温度:1000℃、成長時間:35分間の成長条件でGaNを成長させることにより、図2Aに示すように、p型GaNチャネル層3が形成される(第2層形成工程)。なお、成長するGaNにドーピングするp型不純物としては、たとえば、Mgを用いることができる。
the n - Following -type GaN drift layer 6 formed of, n - type on the GaN drift layer 6, for example, growth temperature: 1000 ° C., growth time: by growing GaN in the growth conditions of 35 minutes, 2A As shown in FIG. 2, the p-type
p型GaNチャネル層3の形成後は、たとえば、成長温度:1050℃、成長時間:25分間の成長条件でGaNを成長させることにより、図2Aに示すように、n+型GaNソース層4が形成される(第3層形成工程)。なお、成長するGaNにドーピングするn型不純物としては、たとえば、Siを用いることができる。こうして、基板20の一方側に、n+型GaNドレイン層5、n-型GaNドリフト層6、p型GaNチャネル層3およびn+型GaNソース層4からなる窒化物半導体積層構造部1が形成される。
After the formation of the p-type
こうして窒化物半導体積層構造部1が形成された後には、窒化物半導体積層構造部1がストライプ状にエッチングされる。すなわち、窒化物半導体積層構造部1上に、トレンチ7に対応する開口を有するマスク(たとえば、SiO2)29が形成され、このマスク29を利用して、n+型GaNソース層4からp型GaNチャネル層3を貫通して、n-型GaNドリフト層6の層厚途中部に至る断面略矩形状のストライプ状のトレンチ7がエッチングによって形成される。これにより、窒化物半導体積層構造部1がストライプ状(図2Bなどの紙面に垂直な方向に延びるストライプ状)に整形される。
After the nitride semiconductor
トレンチ7の形成は、トレンチ7の形成により露出する、n-型GaNドリフト層6、p型GaNチャネル層3およびn+型GaNソース層4に跨る窒化物半導体積層構造部1の内側壁8が窒化物半導体積層構造部1の積層方向に対して平行(つまり、窒化物半導体積層構造部1の積層界面に対して垂直)になるように、たとえば、塩素系ガスを用いたドライエッチング(異方性エッチング)によって行なうことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けた窒化物半導体積層構造部1の内側壁8や窒化物半導体積層構造部1の内底壁9を改善するためのウェットエッチング処理を行なってもよい。
The
ウェットエッチングには、KOH(水酸化カリウム)やNaOH(水酸化ナトリウム)、TMAH(水酸化テトラメチルアンモニウム)などを用いることが好ましい。これにより、ダメージを受けた内側壁8および内底壁9を改善することができ、ダメージの少ない内側壁8および内底壁9を得ることができる。また、HF(フッ酸)やHCl(塩酸)などによるウェットエッチングによっても、Si系の酸化物やGaの酸化物などを除去することができる。これにより、内側壁8および内底壁9を均すことができ、ダメージの少ない内側壁8および内底壁9を得ることができる。内側壁8のダメージを低減しておくことにより、チャネル領域15(図1参照)の結晶状態を良好に保つことができる。また、内側壁8とゲート絶縁膜11との界面を良好な界面とすることができる。
For wet etching, it is preferable to use KOH (potassium hydroxide), NaOH (sodium hydroxide), TMAH (tetramethylammonium hydroxide), or the like. Thereby, the damaged
これらの結果、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
続いて、ドライエッチングに用いたマスク29を残したまま、アクセプタ原子(たとえば、Mg)が、たとえば、蒸着法により、トレンチ7の内底壁9に堆積される。これにより、図2Cに示すように、内底壁9上にアクセプタ原子からなる堆積体30が形成される。なお、必要に応じて、Mgの蒸発を防ぐ別の金属(例えばMoやPt)を堆積体30上に形成してもよいし、内側壁8に形成された不要なMgを除去する目的で、硝酸などによるウェットエッチングを行なってもよい。
As a result, the interface state can be reduced. Thereby, the channel resistance can be reduced and the leakage current can be suppressed. Note that a low-damage dry etching process can be applied instead of the wet etching process.
Subsequently, acceptor atoms (for example, Mg) are deposited on the
その後、たとえば、窒素雰囲気やアンモニア雰囲気中、アニール温度:900℃、アニール時間:60分間のアニール条件でアニール処理が行われる。このアニール処理により、堆積体30中のMgの一部が、n-型GaNドリフト層6中に拡散される。これにより、図2Cに示すように、p型GaN層10が形成される。なお、内底壁9に残存するMgは、たとえば、硝酸によって除去される。
Thereafter, for example, annealing is performed in a nitrogen atmosphere or an ammonia atmosphere under annealing conditions of annealing temperature: 900 ° C. and annealing time: 60 minutes. By this annealing treatment, a part of Mg in the
p型GaN層10の形成後、このp型GaN層10が形成された窒化物半導体積層構造部1の内底壁9を覆うとともに、n-型GaNドリフト層6、p型GaNチャネル層3およびn+型GaNソース層4に跨る窒化物半導体積層構造部1の内側壁8およびn+型GaNソース層4の上面14を覆うゲート絶縁膜11が形成される(ゲート絶縁膜形成工程)。ゲート絶縁膜11の形成には、ECR(Electron Cyclotron Resonance:電子サイクロトロン共鳴)スパッタ法やプラズマCVD法、熱CVD法が適用される。また、ゲート絶縁膜と内側壁8の界面準位の低減を目的に、任意の雰囲気中でアニール処理を行ってもよい。
After the p-
次いで、公知のフォトリソグラフィ技術により、ゲート電極12を形成すべき領域に開口を有するフォトレジスト(図示せず)を介して、ゲート電極12の材料として用いられるメタルが、スパッタ法によりスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分(ゲート電極12以外の部分)がフォトレジストとともにリフトオフされる。これらの工程により、図2Eに示すように、ゲート絶縁膜11におけるトレンチ7内の部分上に、ゲート電極12が形成される(ゲート電極形成工程)。
Next, a metal used as a material for the
ゲート電極12が形成された後には、図2Eに示すように、ゲート絶縁膜11の表面およびゲート電極12の上面13に、絶縁膜17が、たとえば、ECRスパッタ法により形成される。
絶縁膜17が形成された後には、公知のフォトリソグラフィ技術により、コンタクトホール18を形成すべき部分と対向する開口を有するフォトマスクが施され、ゲート絶縁膜11および絶縁膜17がドライエッチングにされる。これにより、余分なゲート絶縁膜11および絶縁膜17が除去されて、図2Fに示すように、n+型GaNソース層4の上面14を露出させるコンタクトホール18が形成される。
After the
After the insulating
続いて、窒化物半導体積層構造部1の上面全域に、ソース電極16の材料として用いられるメタルが、たとえば、スパッタ法により形成される。これにより、コンタクトホール18内および絶縁膜17上にソース電極16が形成される。
その後は、ソース電極16の場合と同様の方法により、n+型GaNドレイン層5の裏面に、ドレイン電極19が形成される(ドレイン電極形成工程)。
Subsequently, a metal used as a material for the
Thereafter, the
こうして、図2Gに示すように、図1の窒化物半導体素子を得ることができる。
複数の窒化物半導体積層構造部1は、それぞれ単位セルを形成している。ソース電極16およびドレイン電極19は、すべてのセルに対して共通の電極となっている。
以上のように、この実施形態の窒化物半導体素子によれば、トレンチ7の底部において、n-型GaNドリフト層6の内側壁8および内底壁9には、断面略楕円状のp型GaN層10が形成されている。そして、このp型GaN層10の不純物濃度は、たとえば、4×1019cm-3以下であり、アクセプタ濃度が、たとえば、5×1017cm-3である。
Thus, the nitride semiconductor device of FIG. 1 can be obtained as shown in FIG. 2G.
Each of the plurality of nitride
As described above, according to the nitride semiconductor device of this embodiment, the
そのため、素子のオフ時、つまり、ゲート電極12の電位がソース電極16の電位と同じ基準電位になったときに、積層方向に沿ってゲート電極12とドレイン電極19とで挟まれる部分(すなわち、ゲート絶縁膜11における内底壁9上の部分、p型GaN層10、n-型GaNドリフト層6およびn+型GaNドレイン層5からなる積層構造)に最大(動作)電圧が印加されても、n-型GaNドリフト層6とp型GaN層10との間に広がる空乏層において、その電圧を十分に降下させることができる。
Therefore, when the element is turned off, that is, when the potential of the
たとえば、素子の動作電圧が600Vである場合、素子のオフ時には、ゲート電極12とドレイン電極19との間に600Vの電位差が生じる。n+型GaNドレイン層5およびn-型GaNドリフト層6で降下する電圧が200Vである場合、p型GaN層10が形成されていないと、ゲート絶縁膜11に400Vもの高電圧がかかり、それによってゲート絶縁膜11が絶縁破壊するおそれがある。
For example, when the operating voltage of the element is 600 V, a potential difference of 600 V is generated between the
これに対し、この実施形態の窒化物半導体素子では、p型GaN層10が形成されているので、n-型GaNドリフト層6とp型GaN層10との間に広がる空乏層の抵抗値が、たとえば、n-型GaNドリフト層6の150%であると、当該空乏層で300Vの電圧降下を生じさせてゲート絶縁膜11にかかる電圧を100Vに低減することができる。その結果、ゲート絶縁膜11の絶縁破壊を抑制することができる。
In contrast, in the nitride semiconductor device of this embodiment, since the p-
したがって、ゲート絶縁膜11の種類によらず、n-型GaNドリフト層6の厚さやn型不純物濃度を設計することができるので、III族窒化物半導体の特性を最大限に引き出してn-型GaNドリフト層6を形成することができ、それによって、低抵抗化された窒化物半導体素子を提供することができる。
また、p型GaN層10は、窒化物半導体素子の製造工程において、窒化物半導体積層構造部1の1対の内側壁8が積層方向に対して平行(つまり、窒化物半導体積層構造部1の積層界面に対して垂直)になるようにトレンチ7が形成され、トレンチ7内に露出する内底壁9に堆積された堆積体30中のアクセプタ原子が熱拡散されることによって形成される。
Therefore, the thickness of the n − -type GaN drift layer 6 and the n-type impurity concentration can be designed regardless of the type of the
Further, the p-
熱拡散では、堆積によりがアクセプタ原子接触した接触面から、アクセプタ原子がp型不純物としてGaN内へ当方的に拡散が広がっていく。そのため、アクセプタ原子を拡散させたくない部位にはアクセプタ原子を接触させないことが望ましい。
この窒化物半導体素子のように、トレンチ7に望む1対の内側壁8が積層方向に対して平行であれば、内側壁8とアクセプタ原子との接触を抑制することができる。そのため、チャネルが形成される内側壁8へのアクセプタ原子の拡散を抑制することができる。その結果、トランジスタ特性の劣化(たとえば、高抵抗化など)を抑制することができる。
In the thermal diffusion, the diffusion of the acceptor atoms into the GaN as a p-type impurity from the contact surface where the acceptor atoms are in contact with each other as a result of deposition spreads. For this reason, it is desirable that the acceptor atom is not brought into contact with a portion where the acceptor atom is not desired to be diffused.
If the pair of
図3は、本発明の第2の実施形態に係る窒化物半導体素子の構造を説明するための概略断面図である。図3において、図1に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
図3において、窒化物半導体積層構造部1は、n型層2(第1層)と、n型層2上に設けられたp型不純物を含むGaNからなるp型層23(第2層)とを備えている。
FIG. 3 is a schematic cross-sectional view for explaining the structure of the nitride semiconductor device according to the second embodiment of the present invention. In FIG. 3, portions corresponding to the respective portions shown in FIG. 1 are denoted by the same reference numerals as those respective portions. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.
In FIG. 3, the nitride semiconductor
また、図3において、トレンチ7は、p型層23における窒化物半導体積層構造部1の積層界面(以下、この界面を単に「積層界面」ということがある。)に平行な最表面24から、p型層23を貫通して、n-型GaNドリフト層6における窒化物半導体積層構造部1の積層方向(以下、この方向を「積層方向」ということがある。)途中部に至る深さで形成されている。
In FIG. 3, the
p型層23において、トレンチ7の内側壁8の上部から、幅方向に広がるトレンチ7の周辺領域は、p型不純物よりもn型不純物が高濃度に含有されるn+型GaNソース領域25である。一方、p型層23において、n+型GaNソース領域25以外の領域は、n型不純物よりもp型不純物が高濃度に含有されるp型GaNチャネル領域26である。
p型GaNチャネル領域26における内側壁8のトレンチ7に臨む付近の領域が、ゲート電極12に対向したチャネル領域15である。
In the p-
A region in the p-type
さらに、図3において、コンタクトホール18は、p型層23の最表面24におけるn+型GaNソース領域25の最表面27およびp型GaNチャネル領域26の最表面28に跨って形成されている。これにより、ソース電極16は、n+型GaNソース領域25に対してオーミック接触するとともに、p型GaNチャネル領域26に対してショットキー接触する。その他の構成は、前述の第1の実施形態の場合と同様であり、また、第1の実施形態と同様の作用および効果を発現することができる。
Further, in FIG. 3, the
この実施形態の窒化物半導体素子は、図2A〜図2Gを参照して説明した方法と類似の方法によって作製することができる。
すなわち、p型GaNチャネル層3の形成後、公知のフォトリソグラフィ技術により、n+型GaNソース領域25の形成すべき領域に開口を有するマスクを形成し、このマスクから露出するp型GaNチャネル領域26に向けてn型不純物(たとえば、Si)のイオンを注入すればよい。イオンを注入するときの加速エネルギーは、たとえば、60keVであり、この加速エネルギーによって注入されるイオンのドーズ量は、たとえば、1×1020cm-2である。その後、たとえば、アニール温度:1000℃、アニール時間:30分間のアニール条件で焼き鈍し処理を行なうことにより、注入されたn型不純物を、GaN結晶構造の各サイトに配位させてn+型GaNソース領域25を形成することができる。
The nitride semiconductor device of this embodiment can be manufactured by a method similar to the method described with reference to FIGS. 2A to 2G.
That is, after the p-type
以上、本発明の2つの実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、前述の実施形態では、III族窒化物半導体として、GaNを用いた例を示したが、AlGaNなどの他のIII族窒化物半導体を用いて窒化物半導体素子を構成してもよい。この場合に、単一種類のIII族窒化物半導体を用いる必要はなく、たとえば、GaN層とAlGaN層とを組み合わせて窒化物半導体積層構造部1を形成してもよい。
As mentioned above, although two embodiment of this invention was described, this invention can also be implemented with another form.
For example, in the above-described embodiment, an example in which GaN is used as the group III nitride semiconductor has been described. However, a nitride semiconductor element may be configured using another group III nitride semiconductor such as AlGaN. In this case, it is not necessary to use a single group III nitride semiconductor. For example, the nitride
また、前述の実施形態では、トレンチ7は、内側壁8が積層方向に対して平行となるように、断面略矩形状に形成されているとしたが、トレンチ7の形状は、たとえば、断面逆台形、断面U字形、断面V字形、断面台形などの他の形状であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
Further, in the above-described embodiment, the
In addition, various design changes can be made within the scope of matters described in the claims.
1 窒化物半導体積層構造部
2 n型層
3 p型GaNチャネル層
4 n+型GaNソース層
5 n+型GaNドレイン層
6 n-型GaNドリフト層
7 トレンチ
8 内側壁
9 内底壁
10 p型GaN層
11 ゲート絶縁膜
12 ゲート電極
16 ソース電極
19 ドレイン電極
23 p型層
25 n+型GaNソース領域
26 p型GaNチャネル領域
DESCRIPTION OF
Claims (6)
前記トレンチに臨む前記窒化物半導体構造部の内壁に、前記第1、第2および第3層に跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで、少なくとも前記第1および第2層に対向するように形成されたゲート電極と、
前記第3層に電気的に接続されるように形成されたソース電極と、
前記第1層に電気的に接続されるように形成されたドレイン電極とを含み、
前記第1層において前記ゲート絶縁膜を挟んで前記ゲート電極に対向する部分には、p型不純物を含むIII族窒化物半導体からなる第4層が形成されている、窒化物半導体素子。 a first layer formed of an n-type group III nitride semiconductor, a second layer formed on the first layer and formed of a group III nitride semiconductor containing a p-type impurity, and formed on the second layer; A nitride semiconductor structure having a third layer made of a group III nitride semiconductor of a type and having a trench formed across the first, second and third layers;
A gate insulating film formed on the inner wall of the nitride semiconductor structure facing the trench so as to straddle the first, second and third layers;
A gate electrode formed to face at least the first and second layers with the gate insulating film interposed therebetween;
A source electrode formed to be electrically connected to the third layer;
A drain electrode formed to be electrically connected to the first layer,
A nitride semiconductor device, wherein a fourth layer made of a group III nitride semiconductor containing a p-type impurity is formed in a portion of the first layer facing the gate electrode with the gate insulating film interposed therebetween.
前記第1層上に、p型不純物を含むIII族窒化物半導体からなる第2層を形成する第2層形成工程と、
前記第2層上に、n型のIII族窒化物半導体からなる第3層を形成する第3層形成工程と、
前記第1、第2および第3層を備える窒化物半導体構造部に、前記第3層から前記第2層を貫通し、前記第1層に達するトレンチを形成するトレンチ形成工程と、
前記トレンチ形成工程により露出する前記第1層に、p型不純物を含むIII族窒化物半導体からなる第4層を形成する第4層形成工程と、
前記トレンチに臨む前記窒化物半導体構造部の内壁に、前記第2、第3および第4層に跨るようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を挟んで、少なくとも前記第2および第4層に対向するようにゲート電極を形成するゲート電極形成工程と、
前記第3層に電気的に接続するようにソース電極を形成するソース電極形成工程と、
前記第1層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程と
を含む、窒化物半導体素子の製造方法。 a first layer forming step of forming a first layer made of an n-type group III nitride semiconductor;
A second layer forming step of forming a second layer made of a group III nitride semiconductor containing a p-type impurity on the first layer;
A third layer forming step of forming a third layer made of an n-type group III nitride semiconductor on the second layer;
Forming a trench penetrating the second layer from the third layer and reaching the first layer in the nitride semiconductor structure including the first, second and third layers;
A fourth layer forming step of forming a fourth layer made of a group III nitride semiconductor containing a p-type impurity in the first layer exposed by the trench forming step;
Forming a gate insulating film on the inner wall of the nitride semiconductor structure facing the trench so as to straddle the second, third and fourth layers;
Forming a gate electrode so as to face at least the second and fourth layers across the gate insulating film; and
Forming a source electrode so as to be electrically connected to the third layer;
And a drain electrode forming step of forming a drain electrode so as to be electrically connected to the first layer.
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