JP2009217630A

JP2009217630A - Memory system

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Publication number: JP2009217630A
Application number: JP2008061655A
Authority: JP
Inventors: Kosuke Hatsuda; 田幸輔初; Daizaburo Takashima; 島大三郎高
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-03-11
Filing date: 2008-03-11
Publication date: 2009-09-24
Anticipated expiration: 2028-03-11
Also published as: JP4558054B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory system, capable of avoiding deterioration of a NAND flash memory by the number of accesses. <P>SOLUTION: The memory system comprises: a nonvolatile memory including a plurality of blocks disposed therein; a random access memory temporarily storing data to be written to the nonvolatile memory or data read from the nonvolatile memory; and a control part controlling the nonvolatile memory and the random access memory. The nonvolatile memory includes a main memory area in which the blocks are divided by a first management unit designated by a logic address and a cache area in which the blocks are divided by a second management unit designated by a logic address and smaller than the first management unit, and the control part dynamically changes the block number in the main memory area and the block number in the cache area within the nonvolatile memory. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、メモリシステムに係わり、例えば、フラッシュＥＥＰＲＯＭ型不揮発性メモリを用いたメモリシステムに関する。 The present invention relates to a memory system, for example, a memory system using a flash EEPROM type nonvolatile memory.

半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等で利用されている。フラッシュＥＥＰＲＯＭ型不揮発性メモリ（以下、ＮＡＮＤ型フラッシュメモリ）は、各種メモリ媒体（ＳＤカード、ＭＭＣ(Marti Media Card)、ＭＳ(Magnetic Stripe)カード、ＣＦ（Compact Flash）カード、ＵＳＢメモリ、ＳＳＤ（Solid-State-Disk）等）に適用される。また、ＮＡＮＤ型フラッシュメモリは、デジタルカメラ、デジタルビデオカメラ、ＭＰ３等の音楽機器、モバイル機器、デジタルテレビ等において、画像、動画、音声、ゲーム等の情報記憶媒体として用いられ、さらに、パーソナルコンピュータのＨＤＤに代わる記憶媒体（ＳＳＤ（Solid State Drive））としても用いられる。 Semiconductor memories are used in main computers of large computers, personal computers, home appliances, mobile phones and the like. Flash EEPROM type non-volatile memory (hereinafter referred to as NAND type flash memory) includes various memory media (SD card, MMC (Marti Media Card), MS (Magnetic Stripe) card, CF (Compact Flash) card, USB memory, SSD (Solid -State-Disk) etc. The NAND flash memory is used as an information storage medium for images, moving images, sounds, games, etc. in music devices such as digital cameras, digital video cameras, MP3, mobile devices, digital televisions, etc. It is also used as a storage medium (SSD (Solid State Drive)) instead of the HDD.

ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルから成るページ単位でデータの書込み／読出し動作が実行され、複数のページから成るブロック単位でデータの消去動作が実行される。 In the NAND flash memory, data write / read operations are executed in units of pages composed of a plurality of memory cells, and data erase operations are executed in units of blocks composed of a plurality of pages.

ＮＡＮＤ型フラッシュメモリには、データの読出し回数、書込み回数、あるいは、消去回数に制限がある。通常、ＮＡＮＤ型フラッシュメモリのデータは、１０^５乗回程度の読出し回数、書込み回数、あるいは、消去回数で劣化する。ＮＡＮＤ型フラッシュメモリをＳＳＤとして用いた場合、ＮＡＮＤ型フラッシュメモリは、かなりの短期間で寿命が尽きてしまう。 NAND flash memory has a limit on the number of times of reading, writing, or erasing data. Normally, data in a NAND flash memory deteriorates with the number of readings, the number of writings, or the number of erasings of about 10 ⁵ times. When a NAND type flash memory is used as an SSD, the NAND type flash memory will run out in a considerably short period of time.

さらに、ブロックの容量よりも小さな小容量データの書込み／読出しが多い場合であっても、データ消去はブロック単位で実行されるため、消去回数が嵩み、メモリの劣化が速くなる。通常、パーソナルコンピュータの使用環境では、画像データまたは音楽ファイル等のようなブロックの容量よりも大きな大容量データばかりではなく、小容量データを扱う場合が多い。 Furthermore, even when writing / reading of small-capacity data smaller than the capacity of the block is frequent, data erasure is executed in units of blocks, so that the number of erasures increases and the deterioration of the memory is accelerated. Usually, in a use environment of a personal computer, not only large-capacity data larger than the block capacity such as image data or music files, but also small-capacity data is often handled.

ＤＲＡＭまたはＦｅＲＡＭ等のＲＡＭを、ＮＡＮＤ型フラッシュメモリのバッファまたはキャッシュとして用いることで、ＮＡＮＤ型フラッシュメモリの劣化を抑制することが考えられる。しかし、近年、ＳＳＤ用のＮＡＮＤ型フラッシュメモリは、大容量されており、このようなＮＡＮＤ型フラッシュメモリの劣化を抑制するほど大きな容量のＲＡＭを確保することは困難である。
特開平１０−１５４１０１号公報 It is conceivable to suppress the deterioration of the NAND flash memory by using a RAM such as DRAM or FeRAM as a buffer or cache of the NAND flash memory. However, in recent years, the NAND-type flash memory for SSDs has a large capacity, and it is difficult to secure a large-capacity RAM so as to suppress such deterioration of the NAND-type flash memory.
JP-A-10-154101

ＮＡＮＤ型フラッシュメモリのアクセス回数による劣化を回避することができるメモリシステムを提供する。 A memory system capable of avoiding deterioration due to the number of accesses of a NAND flash memory is provided.

本発明に係る実施形態に従ったメモリシステムは、フローティングゲートを有し電気的にデータの消去、書込みおよび読出し可能なメモリセルが複数配設されて書込みおよび読出し単位となるページを成し、該ページが複数配設されて消去単位となるブロックを成し、該ブロックが複数配設された不揮発性メモリと、前記不揮発性メモリへ書き込むデータあるいは前記不揮発性メモリから読み出したデータを一時的に記憶するランダムアクセスメモリと、前記不揮発性メモリおよび前記ランダムアクセスメモリを制御する制御部とを備え、前記不揮発性メモリは、論理アドレスによって指定される第１の管理単位によって前記ブロックが分割されたメインメモリ領域と、論理アドレスによって指定され前記第１の管理単位よりも小さな第２の管理単位によって前記ブロックが分割されたキャッシュ領域とを含み、前記制御部は、前記不揮発性メモリ内において前記メインメモリ領域の前記ブロック数と前記キャッシュ領域の前記ブロック数とを動的に変更することを特徴とする。 A memory system according to an embodiment of the present invention includes a floating gate, and a plurality of electrically erasable, writable and readable memory cells are arranged to form a page serving as a writing and reading unit. A plurality of pages are arranged to form a block as an erasing unit, and a nonvolatile memory in which the plurality of blocks are arranged and data to be written to or read from the nonvolatile memory are temporarily stored. A main memory in which the block is divided by a first management unit specified by a logical address. The main memory includes: a random access memory that controls the random access memory; and a control unit that controls the random access memory. An area and a second smaller than the first management unit specified by the logical address A cache area in which the block is divided by a logical unit, and the control unit dynamically changes the number of blocks in the main memory area and the number of blocks in the cache area in the nonvolatile memory. It is characterized by.

本発明によるメモリシステムは、ＮＡＮＤ型フラッシュメモリのアクセス回数による劣化を回避することができる。 The memory system according to the present invention can avoid deterioration due to the number of accesses of the NAND flash memory.

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。 Embodiments according to the present invention will be described below with reference to the drawings. This embodiment does not limit the present invention.

フラッシュＥＥＰＲＯＭ型不揮発性メモリは、主にＮＯＲ型とＮＡＮＤ型とに分けられる。ＮＯＲ型フラッシュメモリは読出し動作が高速であり、読出し可能回数が１０^１３乗回程度と多い。よって、ＮＯＲ型フラッシュメモリは、携帯機器の命令コードの記憶装置として用いられる。しかし、ＮＯＲ型フラッシュメモリは、書込みの実効バンド幅が小さく、ファイルの記録には適していない。 Flash EEPROM type nonvolatile memories are mainly classified into a NOR type and a NAND type. The NOR type flash memory has a high-speed read operation, and the number of possible read operations is as high as about 10 ¹³ times. Therefore, the NOR flash memory is used as a storage device for instruction codes of portable devices. However, the NOR flash memory has a small effective write bandwidth and is not suitable for file recording.

一方、ＮＡＮＤ型フラッシュメモリは、アクセス時間が５０μｓ程度と遅い。しかし、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリに比べて集積度が高く、かつ、バーストリード（Burst Read）が可能である。ＮＡＮＤ型フラッシュメモリは、データプログラム（書込み）時間が８００μｓ、データ消去時間が１ｍｓ程度と遅い。しかし、ＮＡＮＤ型フラッシュメモリは、一度に消去可能なビット数が多く、かつ、バーストモードでデータを書き込むことができ、一度に多数のビットをプログラムすることができる。従って、ＮＡＮＤ型フラッシュメモリは、実効バンド幅が大きいメモリである。このような実効バンド幅が大きいＮＡＮＤ型フラッシュメモリは、上述のメモリーカード、ＵＳＢメモリ、ＳＳＤ等のファイルメモリに適している。 On the other hand, the NAND flash memory has a slow access time of about 50 μs. However, the NAND flash memory has a higher degree of integration than the NOR flash memory and can perform burst read. The NAND flash memory has a slow data program (write) time of 800 μs and a data erase time of about 1 ms. However, the NAND flash memory has a large number of bits that can be erased at one time, can write data in a burst mode, and can program many bits at one time. Accordingly, the NAND flash memory is a memory having a large effective bandwidth. Such a NAND flash memory having a large effective bandwidth is suitable for a file memory such as the above-mentioned memory card, USB memory, or SSD.

以下の本実施形態は、ＮＡＮＤ型フラッシュメモリを用いたメモリシステムである。 The following embodiment is a memory system using a NAND flash memory.

図１は、本発明に係る実施形態に従ったメモリシステムの構成を示すブロック図である。本実施形態によるメモリシステムは、ＮＡＮＤ型フラッシュメモリ１０と、ＲＡＭ（Random Access Memory）２０と、ＮＡＮＤ型フラッシュメモリを制御するＮＡＮＤ制御回路３０と、ＲＡＭを制御するＲＡＭ制御回路４０と、ＭＰＵ（Micro Processing Unit）５０とを備えている。本実施形態によるＮＡＮＤ型フラッシュメモリは、例えば、パーソナルコンピュータに内蔵されたＳＳＤである。尚、特許請求の範囲では、ＮＡＮＤ制御回路３０、ＲＡＭ制御回路４０およびＭＰＵ５０をまとめて制御部と呼んでいる。 FIG. 1 is a block diagram showing a configuration of a memory system according to an embodiment of the present invention. The memory system according to the present embodiment includes a NAND flash memory 10, a RAM (Random Access Memory) 20, a NAND control circuit 30 that controls the NAND flash memory, a RAM control circuit 40 that controls the RAM, and an MPU (Micro Processing Unit) 50. The NAND flash memory according to the present embodiment is, for example, an SSD built in a personal computer. In the claims, the NAND control circuit 30, the RAM control circuit 40, and the MPU 50 are collectively referred to as a control unit.

ＮＡＮＤ型フラッシュメモリ（以下、単にメモリ１０という）は、比較的大きな容量のデータを格納するメインメモリ領域と、比較的小さな容量のデータを格納するキャッシュ領域とを有する。ＲＡＭ２０は、メモリ１０の一部のブロックのデータを消去したときに有効なデータの退避領域として機能する。ＲＡＭ２０は、さらに、メモリ１０へ書き込みデータあるいはメモリ１０から読み出したデータを一時的に記憶するキャッシュ機能を有する。 The NAND flash memory (hereinafter simply referred to as the memory 10) has a main memory area that stores a relatively large amount of data and a cache area that stores a relatively small amount of data. The RAM 20 functions as an effective data saving area when data of some blocks of the memory 10 is erased. The RAM 20 further has a cache function for temporarily storing data written to the memory 10 or data read from the memory 10.

ＭＰＵ５０は、ＮＡＮＤ制御回路３０およびＲＡＭ制御回路４０に対して命令を送り、これらを制御する。ＭＰＵ５０は、メモリ１０内のキャッシュ領域のブロック数等を管理する。 The MPU 50 sends commands to the NAND control circuit 30 and the RAM control circuit 40 to control them. The MPU 50 manages the number of blocks in the cache area in the memory 10.

図２は、メモリ１０のメインメモリ領域１２とキャッシュ領域１１とを示す概念図である。メインメモリ領域１２は、比較的大きな第１の管理単位によってブロックが分割されているメモリ領域である。第１の管理単位は、メモリ１０の論理アドレスごとに割り当てられたメモリ単位であり、メモリ単位ごとにデータは管理される。キャッシュ領域１１は、比較的小さな第２の管理単位によってブロックが分割されたメモリ領域である。第２の管理単位は、メモリ１０の論理アドレスごとに割り当てられたメモリ単位であるが、第１の管理単位よりもメモリ容量の小さなメモリ単位である。従って、キャッシュ領域１１におけるブロックは、メインメモリ領域１２のブロックよりも細分化されており、小容量のデータを格納するのに適している。メモリ１０においてキャッシュ領域１１とメインメモリ領域１２との違いは、管理単位のデータ容量の相違である。 FIG. 2 is a conceptual diagram showing the main memory area 12 and the cache area 11 of the memory 10. The main memory area 12 is a memory area in which blocks are divided by a relatively large first management unit. The first management unit is a memory unit assigned for each logical address of the memory 10, and data is managed for each memory unit. The cache area 11 is a memory area in which blocks are divided by a relatively small second management unit. The second management unit is a memory unit allocated for each logical address of the memory 10, but is a memory unit having a smaller memory capacity than the first management unit. Therefore, the blocks in the cache area 11 are more subdivided than the blocks in the main memory area 12, and are suitable for storing a small amount of data. A difference between the cache area 11 and the main memory area 12 in the memory 10 is a difference in data capacity of a management unit.

図３は、ＮＡＮＤ型フラッシュメモリの一例としてのＮＡＮＤ型ＥＥＰＲＯＭのセルストリングを示す平面図である。図４は、ＮＡＮＤ型ＥＥＰＲＯＭの２つのメモリセルの断面図である。図５は、図３に示すセルストリングの等価回路図である。セルストリングは、複数のメモリセルを直列に接続して形成されており、直列接続されたメモリセルの両端に設けられた選択トランジスタＳＴを介してソース線ＳＬまたはビット線ＢＬに接続されている。ビット線コンタクトおよびソース線コンタクトは、セルストリングに対して１つずつしか設けられていない。また、メモリセルはワード線とビット線との交点に１個ずつ配置される。このため、ＮＡＮＤ型ＥＥＰＲＯＭは、ＮＯＲ型ＥＥＰＲＯＭに比べて高集積化に適している。図４に示すように、各メモリセルは、基板上にゲート絶縁膜を介して電気的に浮遊状態のフローティングゲートＦＧを有する。フローティングゲートＦＧ上には、ゲート絶縁膜を介してコントロールゲート（ワード線ＷＬ）が設けられている。コントロールゲートを制御することによって、フローティングゲートに電荷を蓄積あるいはフローティングゲートから電荷を放出する。これにより、メモリセルは、データを記憶または消去することができる。 FIG. 3 is a plan view showing a cell string of a NAND type EEPROM as an example of a NAND type flash memory. FIG. 4 is a cross-sectional view of two memory cells of a NAND type EEPROM. FIG. 5 is an equivalent circuit diagram of the cell string shown in FIG. The cell string is formed by connecting a plurality of memory cells in series, and is connected to a source line SL or a bit line BL via selection transistors ST provided at both ends of the memory cells connected in series. Only one bit line contact and one source line contact are provided for each cell string. One memory cell is arranged at the intersection of the word line and the bit line. For this reason, the NAND type EEPROM is more suitable for higher integration than the NOR type EEPROM. As shown in FIG. 4, each memory cell has a floating gate FG in an electrically floating state on a substrate via a gate insulating film. On the floating gate FG, a control gate (word line WL) is provided via a gate insulating film. By controlling the control gate, charge is accumulated in or released from the floating gate. Thereby, the memory cell can store or erase data.

図６は、メモリブロックの一例を示す回路図である。１回の消去を行うメモリ単位は、ビット線ＢＬ方向でみるとメモリセルブロック単位であり、ワード線ＷＬ方向でみると、１つのＭａｔ全部（ＷＬ０〜ＷＬ７）である。従って、本実施形態では、消去ブロック単位のメモリ容量は、５１２ＫＢ程度となる。この消去単位をブロックと呼ぶ。書込み単位／読出し単位（ページ）は、ブロック中の１つのワード線ＷＬに接続されたメモリセルのうち、１本おきのビット線（偶数ビット線または奇数ビット線）に接続されたメモリセルである。従って、１つのワード線ＷＬに接続されたメモリセルは２ページからなる。 FIG. 6 is a circuit diagram illustrating an example of a memory block. The memory unit to be erased once is a memory cell block unit when viewed in the bit line BL direction, and one Mat (WL0 to WL7) when viewed in the word line WL direction. Therefore, in this embodiment, the memory capacity in units of erase blocks is about 512 KB. This erase unit is called a block. A write unit / read unit (page) is a memory cell connected to every other bit line (even bit line or odd bit line) among memory cells connected to one word line WL in the block. . Therefore, a memory cell connected to one word line WL consists of two pages.

図７（Ａ）〜図７（Ｃ）は、それぞれＰＣ（Personal Computer）の論理アドレス、メモリ１０の論理アドレスおよびメモリ１０の物理アドレスを示した概念図である。図７（Ａ）に示すＰＣの論理アドレス（以下、ＰＣ論理アドレスともいう）は、０〜８ｎ−１で表されている。ｎは２以上の整数である。図７（Ｂ）に示すメモリ１０の論理アドレス（以下、ＳＳＤ論理アドレスともいう）は、メインメモリ領域１２の論理アドレス０〜８（ｍ−１）と、キャッシュ領域１１の論理アドレス８ｍ〜８ｐ−１とを含む。ｍは２以上の整数であり、ｐはｍ＋１以上の整数である。図７（Ｃ）に示すメモリ１０の物理アドレス（以下、ＳＳＤ物理アドレスともいう）は、０〜ｒで表されており、各ブロックごとに割当てられている。ｒは正整数である。 FIG. 7A to FIG. 7C are conceptual diagrams showing a logical address of a PC (Personal Computer), a logical address of the memory 10, and a physical address of the memory 10, respectively. The logical address of the PC shown in FIG. 7A (hereinafter also referred to as PC logical address) is represented by 0 to 8n-1. n is an integer of 2 or more. The logical addresses (hereinafter also referred to as SSD logical addresses) of the memory 10 shown in FIG. 7B are logical addresses 0 to 8 (m−1) of the main memory area 12 and logical addresses 8 m to 8 p− of the cache area 11. 1 is included. m is an integer of 2 or more, and p is an integer of m + 1 or more. A physical address (hereinafter also referred to as an SSD physical address) of the memory 10 shown in FIG. 7C is represented by 0 to r and is assigned to each block. r is a positive integer.

メインメモリ領域１２の管理単位は、例えば、（１／２）ブロックである。１ブロックが５１２Ｋビットのデータを格納可能とすれば、メインメモリ領域１２の管理単位は、２５６Ｋビットのメモリ容量となる。キャッシュ領域１１の管理単位は、例えば、（１／１６）ブロックである。１ブロックが５１２Ｋビットのデータを格納可能とすれば、キャッシュ領域１１の管理単位は、６４Ｋビットのメモリ容量となる。本実施形態では、ＰＣ論理アドレスの１アドレスに含まれるデータの容量はキャッシュ領域１１の管理単位と同じ６４Ｋビットとする。 The management unit of the main memory area 12 is, for example, (1/2) block. If one block can store 512 Kbit data, the management unit of the main memory area 12 has a memory capacity of 256 Kbit. The management unit of the cache area 11 is, for example, (1/16) block. If one block can store 512K bits of data, the management unit of the cache area 11 has a memory capacity of 64K bits. In the present embodiment, the capacity of data included in one address of the PC logical address is set to 64K bits, which is the same as the management unit of the cache area 11.

キャッシュ領域１１の管理単位のメモリ容量は、メインメモリ領域１２の管理単位のそれよりも小さい。このため、図７（Ｂ）では、キャッシュ領域１１における１アドレスの領域を、メインメモリ領域１２におけるそれよりも小さく（薄く）示している。各ブロックは、それぞれに対応するＳＳＤ論理アドレスによってメインメモリ領域１２とキャッシュ領域１１とに分けられている。ＰＣ論理アドレスおよびＳＳＤ物理アドレスでは、メインメモリ領域１２とキャッシュ領域１１とを区別することができない。なお、図７（Ｃ）では、メインメモリ領域１２とキャッシュ領域１１とを明確に区別可能とするために、メインメモリ領域１２のブロックをＭＳと示し、キャッシュ領域１１のブロックをＣａと示している。 The memory capacity of the management unit of the cache area 11 is smaller than that of the management unit of the main memory area 12. For this reason, in FIG. 7B, the area of one address in the cache area 11 is shown smaller (thinner) than that in the main memory area 12. Each block is divided into a main memory area 12 and a cache area 11 by an SSD logical address corresponding to each block. The main memory area 12 and the cache area 11 cannot be distinguished by the PC logical address and the SSD physical address. In FIG. 7C, in order to clearly distinguish the main memory area 12 and the cache area 11, the block of the main memory area 12 is indicated as MS, and the block of the cache area 11 is indicated as Ca. .

キャッシュ領域１１には、例えば、頻繁にアクセスされる小容量データ（アクセス確率の高い小容量データ）が格納される。一般に小容量データはキャッシュ領域に格納されるので、キャッシュ領域１１の管理単位は、メインメモリ領域１２の管理単位よりも細分化されている。 The cache area 11 stores, for example, frequently accessed small capacity data (small capacity data with a high access probability). In general, since small-capacity data is stored in the cache area, the management unit of the cache area 11 is subdivided than the management unit of the main memory area 12.

メインメモリ領域１２の管理単位は（１／２）ブロックであるため、その一部のデータを更新する場合であっても、（１／２）ブロック全体を更新する必要がある。これに対し、キャッシュ領域１１の管理単位は、（１／１６）ブロックであるため、データの更新は、（１／１６）ブロックの単位で実行することができる。キャッシュ領域１１の管理単位が小さいと、不要な更新領域を減らすことができる。また、キャッシュ領域１１に小容量かつアクセス確率の高いデータを格納しておくことによって、メインメモリ領域１２の更新回数を低減することができる。これは、管理単位の大きいメインメモリ領域１２の消去回数／書込み回数を低減することを意味し、メモリ１０の劣化の抑制につながる。即ち、本実施形態では、メインメモリ領域１２の管理単位よりも小さな管理単位を有するキャッシュ領域１１をメモリ１０内に設けることによって、メモリ１０の寿命を長くすることができる。尚、メインメモリ領域１２およびキャッシュ領域１１の管理単位は、それぞれ（１／２）ブロックおよび（１／１６）ブロックに限定しない。メインメモリ領域１２およびキャッシュ領域１１の管理単位は、それぞれ（１／ｍ）ブロックおよび（１／ｎ）ブロック（ｎ＞ｍ、ｍおよびｎは正数）であればよい。 Since the management unit of the main memory area 12 is (1/2) block, it is necessary to update the entire (1/2) block even when a part of the data is updated. On the other hand, since the management unit of the cache area 11 is (1/16) block, the data update can be executed in units of (1/16) block. If the management unit of the cache area 11 is small, unnecessary update areas can be reduced. In addition, by storing data with a small capacity and high access probability in the cache area 11, the number of updates of the main memory area 12 can be reduced. This means that the number of times of erasing / writing of the main memory area 12 having a large management unit is reduced, which leads to suppression of deterioration of the memory 10. That is, in the present embodiment, by providing the cache area 11 having a management unit smaller than the management unit of the main memory area 12 in the memory 10, the life of the memory 10 can be extended. The management units of the main memory area 12 and the cache area 11 are not limited to (1/2) blocks and (1/16) blocks, respectively. The management units of the main memory area 12 and the cache area 11 may be (1 / m) blocks and (1 / n) blocks (n> m, m and n are positive numbers), respectively.

図８は、ＰＣ論理アドレスとＳＳＤ論理アドレスとの間の論論変換表を示す。論論変換表は、ＰＣ論理アドレスに対応するＳＳＤ論理アドレスを示すテーブルである。メインメモリ領域１２のＳＳＤ論理アドレスは、（１／２）ブロック、即ち、８つのＰＣ論理アドレスに対応する。従って、メインメモリ領域１２における論論変換表は、各ＳＳＤ論理アドレスに対応する８つのＰＣ論理アドレスのうち先頭のアドレスのみを格納する。例えば、メインメモリ領域１２のＳＳＤ論理アドレス“０”は、ＰＣ論理アドレス８〜１５に対応する。しかし、論論変換表では、ＰＣ論理アドレス８〜１５の先頭アドレスであるＰＣ論理アドレス“８”のみが格納されている。尚、“０ｘＦＦ”は、１６進数のＦＦを示し、空き領域（空きアドレス）を意味する。 FIG. 8 shows a logic conversion table between PC logical addresses and SSD logical addresses. The logic conversion table is a table indicating SSD logical addresses corresponding to PC logical addresses. The SSD logical address of the main memory area 12 corresponds to (1/2) block, that is, eight PC logical addresses. Accordingly, the logical-to-logical conversion table in the main memory area 12 stores only the top address among the eight PC logical addresses corresponding to each SSD logical address. For example, the SSD logical address “0” of the main memory area 12 corresponds to the PC logical addresses 8 to 15. However, in the logic conversion table, only the PC logical address “8” which is the head address of the PC logical addresses 8 to 15 is stored. Note that “0xFF” indicates a hexadecimal FF and means an empty area (empty address).

キャッシュ領域１１では、ＳＳＤ論理アドレスの管理単位とＰＣ論理アドレスの管理単位とが等しく（１／１６）ブロックである。このため、キャッシュ領域１１の論論変換表では、ＳＳＤ論理アドレスとＰＣ論理アドレスとが１対１に対応している。 In the cache area 11, the management unit of the SSD logical address and the management unit of the PC logical address are equal (1/16) blocks. For this reason, in the logical / logic conversion table of the cache area 11, the SSD logical address and the PC logical address have a one-to-one correspondence.

図９は、ＳＳＤ論理アドレスとＳＳＤ物理アドレスとの間の論物変換表を示す。論物変換表は、ＳＳＤ論理アドレスに対応するＳＳＤ物理アドレスを示すテーブルである。論論変換表および論物変換表を参照することによって、ＰＣ論理アドレスで示されたデータがどのメモリ領域に格納されているかが分かる。論論変換表および論物変換表は、例えば、図１に示すＲＡＭ２０に格納されている。 FIG. 9 shows a logical-physical conversion table between the SSD logical address and the SSD physical address. The logical-physical conversion table is a table indicating an SSD physical address corresponding to the SSD logical address. By referring to the logical / logical conversion table and the logical / physical conversion table, it is possible to know in which memory area the data indicated by the PC logical address is stored. The logic conversion table and the logic conversion table are stored in, for example, the RAM 20 shown in FIG.

論論変換表で示すＰＣ論理アドレスとＳＳＤ論理アドレスとの対応関係は、固定されているものではなく、後述のようにメモリの空き領域へデータが書き込まれるごとに更新される。一方、論物変換表で示すＳＳＤ論理アドレスとＳＳＤ物理アドレスとの対応関係は、基本的に更新はされない。しかし、論物変換表はウェアレベリング等により変更される場合はある。 The correspondence relationship between the PC logical address and the SSD logical address shown in the logic conversion table is not fixed, and is updated each time data is written to a free area of the memory as will be described later. On the other hand, the correspondence relationship between the SSD logical address and the SSD physical address shown in the logical-physical conversion table is basically not updated. However, the logical-physical conversion table may be changed due to wear leveling or the like.

（読出し動作）
図１０は、本実施形態によるメモリ１０の読出し動作を示すフロー図である。図６〜図１０を参照して、データ読出し動作を説明する。読出し動作では、ＲＡＭ制御回路４０は、読出し対象のＰＣ論理アドレスを、キャッシュ領域１１の論論変換表において検索する（Ｓ１０）。読出し対象のＰＣ論理アドレスがキャッシュ領域１１の論論変換表にある場合、ＲＡＭ制御回路４０は、読出し対象のＰＣ論理アドレスに対応するＳＳＤ論理アドレスを、図９に示す論物変換表において検索する（Ｓ２０）。ＮＡＮＤ制御回路３０は論物変換表において検索されたＳＳＤ物理アドレスに基づいてメモリ１０からデータを読み出す（Ｓ３０）。読出し対象のＰＣ論理アドレスがキャッシュ領域１１の論論変換表にある場合、メインメモリ領域１２の論論変換表の検索は実行されない。 (Read operation)
FIG. 10 is a flowchart showing the read operation of the memory 10 according to the present embodiment. A data read operation will be described with reference to FIGS. In the read operation, the RAM control circuit 40 searches the logical / logic conversion table in the cache area 11 for the PC logical address to be read (S10). When the PC logical address to be read is in the logical-to-logical conversion table of the cache area 11, the RAM control circuit 40 searches the logical-physical conversion table shown in FIG. 9 for the SSD logical address corresponding to the PC logical address to be read. (S20). The NAND control circuit 30 reads data from the memory 10 based on the SSD physical address searched in the logical-physical conversion table (S30). When the PC logical address to be read is in the logic conversion table of the cache area 11, the search of the logic conversion table of the main memory area 12 is not executed.

読出し対象のＰＣ論理アドレスがキャッシュ領域１１の論論変換表に無い場合に、ＲＡＭ制御回路４０は、読出し対象のＰＣ論理アドレスを、メインメモリ領域１２の論論変換表において検索する（Ｓ４０）。ＲＡＭ制御回路４０は、論論変換表において検索されたＳＳＤ論理アドレスを、図９に示す論物変換表において検索する（Ｓ５０）。ＮＡＮＤ制御回路３０は論物変換表において検索されたＳＳＤ論理アドレスに対応するＳＳＤ物理アドレスに基づいてメモリ１０からデータを読み出す（Ｓ６０）。キャッシュ領域１１には、アクセス可能性の高いデータが格納されているため、ＲＡＭ制御回路４０は、キャッシュ領域１１を最初に検索し、次に、メインメモリ領域１２を検索する。 When the PC logical address to be read does not exist in the logic conversion table of the cache area 11, the RAM control circuit 40 searches the logic conversion table of the main memory area 12 for the PC logical address to be read (S40). The RAM control circuit 40 searches the logical / physical conversion table shown in FIG. 9 for the SSD logical address searched in the logical / logical conversion table (S50). The NAND control circuit 30 reads data from the memory 10 based on the SSD physical address corresponding to the SSD logical address searched in the logical-physical conversion table (S60). Since data with high accessibility is stored in the cache area 11, the RAM control circuit 40 searches the cache area 11 first and then searches the main memory area 12.

具体例として、例えば、ＰＣ論理アドレス“４”を読み出す場合、ＲＡＭ制御回路４０は、まず、ＰＣ論理アドレス“４”をキャッシュ領域１１の論論変換表において検索する。図８に示す例では、ＰＣ論理アドレス“４”のデータは、ＳＳＤ論理アドレス“８ｐ−２”に対応するメモリ領域に格納されている。次に、ＲＡＭ制御回路４０は、ＳＳＤ論理アドレス“８ｐ−２”に対応するＳＳＤ物理アドレスを論物変換表において検索する。図９に示す例では、ＳＳＤ論理アドレス“８ｐ−２”に対応するＳＳＤ物理アドレスは、“１”である。 As a specific example, for example, when reading the PC logical address “4”, the RAM control circuit 40 first searches the logical-logic conversion table in the cache area 11 for the PC logical address “4”. In the example shown in FIG. 8, the data of the PC logical address “4” is stored in the memory area corresponding to the SSD logical address “8p-2”. Next, the RAM control circuit 40 searches the logical-physical conversion table for the SSD physical address corresponding to the SSD logical address “8p-2”. In the example shown in FIG. 9, the SSD physical address corresponding to the SSD logical address “8p-2” is “1”.

ここで、キャッシュ領域１１のＳＳＤ論理アドレス（管理単位）は、上述の通り１つのブロックに対して１６個のアドレスが割当てられている。つまり、１ブロックを１６個の区分に分けた場合に、キャッシュ領域１１のＳＳＤ論理アドレス（管理単位）は、その１つの区分に対応する。従って、ＭＰＵ５０は、ＳＳＤ論理アドレス“８ｐ−２”がＳＳＤ物理アドレス“１”のブロック内の１６区分のうち何番目の区分に該当するかを計算する必要がある。ブロック内での格納区分は、ＳＳＤ論理アドレス（８ｐ−２）を１６で除算した余りから判明する。例えば、（８ｐ−２）／１６の余りが１４である場合、ＳＳＤ物理アドレス“１”の先頭の区分を０として１４番目の区分がＳＳＤ論理アドレス“８ｐ−２”に該当する。そこで、ＮＡＮＤ制御回路３０は、ＳＳＤ物理アドレス“１”の１４番目の区分（そのブロックの先頭区分を０とする）からデータを読み出す。 Here, as the SSD logical address (management unit) of the cache area 11, 16 addresses are assigned to one block as described above. That is, when one block is divided into 16 sections, the SSD logical address (management unit) of the cache area 11 corresponds to the one section. Therefore, the MPU 50 needs to calculate which number of 16 divisions in the block of the SSD physical address “1” the SSD logical address “8p-2” corresponds to. The storage section in the block is determined from the remainder obtained by dividing the SSD logical address (8p-2) by 16. For example, when the remainder of (8p-2) / 16 is 14, the first division of the SSD physical address “1” is 0, and the 14th division corresponds to the SSD logical address “8p-2”. Therefore, the NAND control circuit 30 reads data from the 14th section of the SSD physical address “1” (the head section of the block is set to 0).

他の具体例として、例えば、ＰＣ論理アドレス“９”を読み出す場合、ＲＡＭ制御回路４０は、まず、ＰＣ論理アドレス“９”をキャッシュ領域１１の論論変換表において検索する。図８に示すＰＣ論理アドレス“９”に対応するＳＳＤ論理アドレスは無い。従って、次に、ＲＡＭ制御回路４０は、メインメモリ領域１２の論論変換表を検索する。 As another specific example, for example, when reading the PC logical address “9”, the RAM control circuit 40 first searches the logical-logic conversion table in the cache area 11 for the PC logical address “9”. There is no SSD logical address corresponding to the PC logical address “9” shown in FIG. Therefore, next, the RAM control circuit 40 searches the logic conversion table in the main memory area 12.

ここで、メインメモリ領域１２のＳＳＤ論理アドレス（管理単位）は、８つずつのＰＣ論理アドレスに対応しており、論論変換表は、その先頭のＰＣ論理アドレスのみ格納している。従って、ＭＰＵ５０は、ＳＳＤ論理アドレスを８で除算した整数部分に８を乗算した結果からＳＳＤ論理アドレスを特定する。例えば、ＭＰＵ５０は、除算９／８を計算し、その整数部分１に８を乗算する。ＭＰＵ５０は、その結果として“８”を得る。従って、ＲＡＭ制御回路４０は、論論変換表からＰＣ論理アドレス“８”に対応するＳＳＤ論理アドレスを検索する。これにより、ＰＣ論理アドレス“８”に対応するＳＳＤ論理アドレス“０”を得る。ＰＣ論理アドレス“９”で示されるデータは、ＳＳＤ論理アドレス“０”に対応するメモリ領域に格納されていることがわかる。 Here, the SSD logical address (management unit) of the main memory area 12 corresponds to eight PC logical addresses, and the logical-to-logic conversion table stores only the top PC logical address. Therefore, the MPU 50 specifies the SSD logical address from the result of multiplying the integer part obtained by dividing the SSD logical address by 8 by 8. For example, the MPU 50 calculates the division 9/8 and multiplies the integer part 1 by 8. The MPU 50 obtains “8” as a result. Accordingly, the RAM control circuit 40 retrieves the SSD logical address corresponding to the PC logical address “8” from the logic conversion table. As a result, the SSD logical address “0” corresponding to the PC logical address “8” is obtained. It can be seen that the data indicated by the PC logical address “9” is stored in the memory area corresponding to the SSD logical address “0”.

さらに、ＲＡＭ制御回路４０は、論物変換表からＳＳＤ論理アドレス“０”に対応するＳＳＤ物理アドレスを検索する。これにより、ＳＳＤ論理アドレス“０” に対応するＳＳＤ物理アドレス“ｑ＋１”を得る。ＰＣ論理アドレス“９”で示されるデータは、ＳＳＤ物理アドレス“ｑ＋１”に対応するメモリ領域に格納されていることがわかる。 Further, the RAM control circuit 40 retrieves the SSD physical address corresponding to the SSD logical address “0” from the logical-physical conversion table. As a result, the SSD physical address “q + 1” corresponding to the SSD logical address “0” is obtained. It can be seen that the data indicated by the PC logical address “9” is stored in the memory area corresponding to the SSD physical address “q + 1”.

ここで、ＭＰＵ５０は、ＰＣ論理アドレス“９”がＳＳＤ物理アドレス“ｑ＋１”のブロック内の１６区分のうち何番目の区分に該当するかを計算する必要がある。ブロック内での格納区分は、ＰＣ論理アドレス“９”を８で除算した余りから判明する。この場合、余りは、１であるので、ＳＳＤ物理アドレス“ｑ＋１”の先頭の区分を０として１番目の区分がＰＣ論理アドレス“９”に該当する。そこで、ＮＡＮＤ制御回路３０は、ＳＳＤ物理アドレス“ｑ＋１”の１番目の区分（そのブロックの先頭区分を０とする）からデータを読み出す。 Here, it is necessary for the MPU 50 to calculate which of the 16 divisions in the block of the SSD physical address “q + 1” corresponds to the PC logical address “9”. The storage section in the block is determined from the remainder obtained by dividing the PC logical address “9” by 8. In this case, since the remainder is 1, the first section of the SSD physical address “q + 1” corresponds to 0, and the first section corresponds to the PC logical address “9”. Therefore, the NAND control circuit 30 reads data from the first section of the SSD physical address “q + 1” (the head section of the block is set to 0).

以上のように、キャッシュ領域１１からデータを読み出す場合には、ブロック内における区分を特定するために、ＭＰＵ５０は、（ＳＳＤ論理アドレス／１６）の余りを算出する。メインメモリ領域１２からデータを読み出す場合には、ＰＣ論理アドレスを特定するために、ＭＰＵ５０は、（（ＰＣ論理アドレス／８の整数部分）＊８）を算出し、ブロック内における区分を特定するために、ＭＰＵ５０は、（ＰＣ論理アドレス／８）の余りを算出する。 As described above, when data is read from the cache area 11, the MPU 50 calculates the remainder of (SSD logical address / 16) in order to specify the division in the block. When reading data from the main memory area 12, in order to specify the PC logical address, the MPU 50 calculates ((integer part of PC logical address / 8) * 8) and specifies the division in the block. The MPU 50 calculates the remainder of (PC logical address / 8).

（書込み動作）
図１２は、本実施形態によるメモリ１０の書込み動作を示すフロー図である。図６〜図９、図１２を参照して、データ書込み動作を説明する。本実施形態では、メインメモリ領域１２およびキャッシュ領域１１ともに、追記書込み方式を用いてデータが書き込まれる。書込みデータの容量が所定値よりも大きい場合には、データは、メインメモリ領域１２に書き込まれる。書込みデータの容量が所定値以下の場合には、データは、メインメモリ領域１２に書き込まれる。以下、キャッシュ領域１１への書込み動作を説明する。 (Write operation)
FIG. 12 is a flowchart showing a write operation of the memory 10 according to the present embodiment. A data write operation will be described with reference to FIGS. In the present embodiment, data is written into the main memory area 12 and the cache area 11 using the write-once method. When the capacity of the write data is larger than a predetermined value, the data is written into the main memory area 12. When the capacity of the write data is less than or equal to a predetermined value, the data is written into the main memory area 12. Hereinafter, a write operation to the cache area 11 will be described.

書込み動作では、ＲＡＭ制御回路４０は、キャッシュ領域１１の論論変換表において空き領域を検索する（Ｓ１１）。空き領域がキャッシュ領域１１の論論変換表にある場合、ＲＡＭ制御回路４０は、その空き領域のＳＳＤ物理アドレスを、図９に示す論物変換表において検索する（Ｓ２１）。ＮＡＮＤ制御回路３０は論物変換表において検索されたＳＳＤ物理アドレスに基づいてメモリ１０へデータを書き込む（Ｓ３１）。空き領域がキャッシュ領域１１の論論変換表にある場合、ＲＡＭ制御回路４０は、メインメモリ領域１２の論論変換表において空き領域を検索しない。空き領域がキャッシュ領域１１の論論変換表に無い場合に、ＲＡＭ制御回路４０は、メインメモリ領域１２の論論変換表において空き領域を検索する（Ｓ４１）。ＲＡＭ制御回路４０は、メインメモリ領域１２内の空き領域のＳＳＤ物理アドレスを、図９に示す論物変換表において検索する（Ｓ５１）。ＮＡＮＤ制御回路３０は論物変換表において検索されたＳＳＤ物理アドレスに基づいてメモリ１０へデータを書き込む（Ｓ６１）。書込み後、ＲＡＭ制御回路４０は論論変換表を更新する（Ｓ７１）。 In the write operation, the RAM control circuit 40 searches for a free area in the logic conversion table of the cache area 11 (S11). When the free area is in the logical-logic conversion table of the cache area 11, the RAM control circuit 40 searches the logical-physical conversion table shown in FIG. 9 for the SSD physical address of the free area (S21). The NAND control circuit 30 writes data to the memory 10 based on the SSD physical address searched in the logical-physical conversion table (S31). When the free area is in the logical-conversion table of the cache area 11, the RAM control circuit 40 does not search for a free area in the logical-conversion table of the main memory area 12. If there is no free area in the logical / conversion table of the cache area 11, the RAM control circuit 40 searches for a free area in the logical / conversion table of the main memory area 12 (S41). The RAM control circuit 40 searches the logical-physical conversion table shown in FIG. 9 for the SSD physical address of the free area in the main memory area 12 (S51). The NAND control circuit 30 writes data to the memory 10 based on the SSD physical address searched in the logical-physical conversion table (S61). After the writing, the RAM control circuit 40 updates the logic conversion table (S71).

具体例として、例えば、ＰＣ論理アドレス“９”を書き込む場合、ＲＡＭ制御回路４０は、まず、空き領域をキャッシュ領域１１の論論変換表において検索する。図８に示す例では、空き領域（０ｘＦＦ）は、ＳＳＤ論理アドレス“８（ｐ−１）”にある。次に、ＲＡＭ制御回路４０は、論物変換表からＳＳＤ論理アドレス“８ｐ−１”に対応するＳＳＤ物理アドレスを検索する。図９に示す例では、ＳＳＤ論理アドレス“８ｐ−１”に対応するＳＳＤ物理アドレスは、“１”である。 As a specific example, for example, when the PC logical address “9” is written, the RAM control circuit 40 first searches the logical area conversion table of the cache area 11 for a free area. In the example shown in FIG. 8, the free area (0xFF) is at the SSD logical address “8 (p−1)”. Next, the RAM control circuit 40 searches the logical / physical conversion table for the SSD physical address corresponding to the SSD logical address “8p−1”. In the example illustrated in FIG. 9, the SSD physical address corresponding to the SSD logical address “8p−1” is “1”.

次に、ＭＰＵ５０は、ＳＳＤ論理アドレス“８ｐ−１”がＳＳＤ物理アドレス“１”のブロック内の１６区分のうち何番目の区分に該当するかを計算する。ブロック内の詳細な格納場所は、ＳＳＤ論理アドレス（８ｐ−２）を１６で除算した余りから判明する。例えば、（８ｐ−１）／１６の余りが１５である場合、ＳＳＤ物理アドレス“１”の先頭の区分を０として１５番目の区分（ＳＳＤ物理アドレス“１”の最後の区分）がＳＳＤ論理アドレス“８ｐ−１”に該当する。そこで、ＮＡＮＤ制御回路３０は、ＳＳＤ物理アドレス“１”の最後の区分へデータを書き込む。 Next, the MPU 50 calculates which of the 16 segments in the block of the SSD physical address “1” corresponds to the SSD logical address “8p−1”. The detailed storage location in the block is determined from the remainder obtained by dividing the SSD logical address (8p-2) by 16. For example, when the remainder of (8p-1) / 16 is 15, the first partition of the SSD physical address “1” is 0, and the 15th partition (the last partition of the SSD physical address “1”) is the SSD logical address. Corresponds to “8p-1”. Therefore, the NAND control circuit 30 writes data to the last section of the SSD physical address “1”.

データの書込み後、ＲＡＭ制御回路４０は、ＰＣ論理アドレス“９”をキャッシュ領域１１の論論変換表において検索する。ＰＣ論理アドレス“９”がキャッシュ領域１１の論論変換表に無い場合、ＲＡＭ制御回路４０は、図１１に示すように、キャッシュ領域１１の論論変換表におけるＳＳＤ論理アドレス“８ｐ−１”に対応するＰＣ論理アドレスを“０ｘＦＦ”から“９”に更新する。 After the data is written, the RAM control circuit 40 searches the logical / logic conversion table in the cache area 11 for the PC logical address “9”. When the PC logical address “9” is not in the logical area conversion table of the cache area 11, the RAM control circuit 40 sets the SSD logical address “8p−1” in the logical area conversion table of the cache area 11 as shown in FIG. The corresponding PC logical address is updated from “0xFF” to “9”.

ＰＣ論理アドレス“９”がキャッシュ領域１１の論論変換表にある場合、ＲＡＭ制御回路４０は、キャッシュ領域１１の論論変換表において、既存のＰＣ論理アドレス“９”を空きアドレス“０ｘＦＦ”に更新し、かつ、ＳＳＤ論理アドレス“８ｐ−１”に対応するＰＣ論理アドレスを“９”に更新する。尚、図１１に示す具体例では、既存のＰＣ論理アドレス“９”がキャッシュ領域１１の論論変換表に無いので、ＲＡＭ制御回路４０は、ＳＳＤ論理アドレス“８ｐ−１”に対応するＰＣ論理アドレスを“０ｘＦＦ”から“９”に更新するのみである。 When the PC logical address “9” is in the logical area conversion table of the cache area 11, the RAM control circuit 40 changes the existing PC logical address “9” to the free address “0xFF” in the logical area conversion table of the cache area 11. The PC logical address corresponding to the SSD logical address “8p−1” is updated to “9”. In the specific example shown in FIG. 11, since the existing PC logical address “9” is not in the logic conversion table of the cache area 11, the RAM control circuit 40 determines the PC logical address corresponding to the SSD logical address “8p−1”. Only the address is updated from “0xFF” to “9”.

例えば、もし、ＰＣ論理アドレス“９” に代えて、ＰＣ論理アドレス“４”をＳＳＤ論理アドレス“８ｐ−１”に書き込んだ場合、ＰＣ論理アドレス“４”はキャッシュ領域１１の論論変換表にある。よって、ＲＡＭ制御回路４０は、図１３に示すように、キャッシュ領域１１の論論変換表において、既存のＰＣ論理アドレス“４”に対応するＳＳＤ論理アドレス“８ｐ−２”を空きアドレス“０ｘＦＦ”に更新し、かつ、空きアドレスのＳＳＤ論理アドレス“８ｐ−１”に対応するＰＣ論理アドレスを“４”に更新する。このように、論論変換表のＰＣ論理アドレスは更新されていく。 For example, if the PC logical address “4” is written to the SSD logical address “8p−1” instead of the PC logical address “9”, the PC logical address “4” is stored in the logic conversion table of the cache area 11. is there. Therefore, as shown in FIG. 13, the RAM control circuit 40 assigns the SSD logical address “8p-2” corresponding to the existing PC logical address “4” to the free address “0xFF” in the logical / logic conversion table of the cache area 11. And the PC logical address corresponding to the SSD logical address “8p−1” of the empty address is updated to “4”. In this way, the PC logical address in the logic conversion table is updated.

（書込み動作：キャッシュ領域１１がフル（full）場合）
図１４は、本実施形態によるメモリ１０の書込み動作（キャッシュ領域１１がフル場合）を示すフロー図である。 (Write operation: When the cache area 11 is full)
FIG. 14 is a flowchart showing a write operation (when the cache area 11 is full) of the memory 10 according to the present embodiment.

キャッシュ領域１１に空き領域が無く、フル状態の場合、キャッシュ領域１１の既存のデータをメインメモリ領域１２へコピーし、キャッシュ領域１１のアドレスを空ける必要がある。図１５は、図１３における更新後の論論変換表を示す。例えば、図１５に示すキャッシュ領域１１のＳＳＤ論理アドレス８ｍ〜８ｍ＋１５を空けるとする。ＳＳＤ論理アドレス８ｍ〜８ｍ＋１５に対応するＳＳＤ物理アドレスは、図９に示す論物変換表から“ｑ”であることが分かる。つまり、図７（Ｃ）に示す物理アドレス“ｑ”で示されたブロック内のデータを移動させる。 When there is no free area in the cache area 11 and the cache area 11 is full, it is necessary to copy the existing data in the cache area 11 to the main memory area 12 and free the address of the cache area 11. FIG. 15 shows the updated logical-logic conversion table in FIG. For example, assume that the SSD logical addresses 8m to 8m + 15 in the cache area 11 shown in FIG. It can be seen that the SSD physical address corresponding to the SSD logical addresses 8m to 8m + 15 is “q” from the logical-physical conversion table shown in FIG. That is, the data in the block indicated by the physical address “q” shown in FIG. 7C is moved.

まず、ＲＡＭ制御回路４０は、ＳＳＤ論理アドレス８ｍ〜８ｍ＋１５のうち先頭ＳＳＤ論理アドレス８ｍに対応するＰＣ論理アドレスをキャッシュ領域１１の論論変換表から検索する（Ｓ１２）。図１５に示すキャッシュ領域１１の論論変換表から、ＳＳＤ論理アドレス８ｍに対応するＰＣ論理アドレスは、“１３”であることが分かる。 First, the RAM control circuit 40 searches the logical logical conversion table in the cache area 11 for the PC logical address corresponding to the head SSD logical address 8m among the SSD logical addresses 8m to 8m + 15 (S12). From the logical-logic conversion table of the cache area 11 shown in FIG. 15, it can be seen that the PC logical address corresponding to the SSD logical address 8m is “13”.

次に、ＲＡＭ制御回路４０は、ＰＣ論理アドレス“１３”に対応するメインメモリ内のＳＳＤ論理アドレスを論論変換表から検索する（Ｓ２２）。図１５に示すメインメモリ領域１２の論論変換表から、ＰＣ論理アドレス“１３”に対応するメインメモリ内のＳＳＤ論理アドレスは、“０”に含まれていることが分かる。ＳＳＤ論理アドレス“０”は、ＰＣ論理アドレス８〜１５に対応するからである。 Next, the RAM control circuit 40 retrieves the SSD logical address in the main memory corresponding to the PC logical address “13” from the logic conversion table (S22). From the logical / logic conversion table of the main memory area 12 shown in FIG. 15, it is understood that the SSD logical address in the main memory corresponding to the PC logical address “13” is included in “0”. This is because the SSD logical address “0” corresponds to the PC logical addresses 8 to 15.

次に、ＲＡＭ制御回路４０は、論論変換表において検索されたＳＳＤ論理アドレス“０”に対応するＳＳＤ物理アドレスを論物変換表から検索する（Ｓ３２）。図９に示す論物変換表から、ＳＳＤ論理アドレス“０”に対応するＳＳＤ物理アドレスは、“ｑ＋１”であることが分かる。 Next, the RAM control circuit 40 searches the logical-physical conversion table for an SSD physical address corresponding to the SSD logical address “0” searched in the logical-logic conversion table (S32). From the logical-physical conversion table shown in FIG. 9, it can be seen that the SSD physical address corresponding to the SSD logical address “0” is “q + 1”.

メインメモリ領域１２内において、空きブロックを検索する（Ｓ４２）。例えば、ＲＡＭ制御回路４０が、論論変換表および論物変換表から空きブロックを検索する。ＳＳＤ論理アドレス８（ｍ−２）に対応するＳＳＤ物理アドレス“ｒ”が空きブロックであるとする。 An empty block is searched in the main memory area 12 (S42). For example, the RAM control circuit 40 searches for a free block from the logical-logic conversion table and the logical-physical conversion table. Assume that the SSD physical address “r” corresponding to the SSD logical address 8 (m−2) is an empty block.

この場合、ＮＡＮＤ制御回路３０は、メインメモリ領域１２のＳＳＤ物理アドレス“ｑ＋１”で示されるブロック内のデータをＳＳＤ物理アドレス“ｒ”のブロックへコピーする。このとき、図１６に示すように、ＳＳＤ物理アドレス“ｒ”のＰＣ論理アドレス“１３”に対応する区分には、キャッシュ領域１１のＳＳＤ物理アドレス“ｑ”で示されるブロック内のＰＣ論理アドレス“１３”に対応する区分のデータがコピーされる（Ｓ５２）。つまり、メインメモリ領域１２のＳＳＤ物理アドレス“ｑ＋１” とキャッシュ領域１１のＳＳＤ物理アドレス“ｑ”で示されるブロックのＰＣ論理アドレス“１３”とをマージして、空きブロック（ｒ）へコピーする。これは、通常、キャッシュ領域１１のデータは、メインメモリ領域１２のデータよりも新しいからである。 In this case, the NAND control circuit 30 copies the data in the block indicated by the SSD physical address “q + 1” in the main memory area 12 to the block having the SSD physical address “r”. At this time, as shown in FIG. 16, the partition corresponding to the PC logical address “13” of the SSD physical address “r” is divided into the PC logical address “in the block indicated by the SSD physical address“ q ”of the cache area 11. The data of the section corresponding to 13 ″ is copied (S52). That is, the SSD physical address “q + 1” of the main memory area 12 and the PC logical address “13” of the block indicated by the SSD physical address “q” of the cache area 11 are merged and copied to the empty block (r). This is because the data in the cache area 11 is usually newer than the data in the main memory area 12.

より詳細には、ＭＰＵ５０は、ＰＣ論理アドレス“１３”を８で除算した余りを計算する。これにより、ＰＣ論理アドレス“１３”がキャッシュ領域１１のブロック内において５番目の区分（このブロックの最初の区分を０とする）に対応することが分かる。 More specifically, the MPU 50 calculates a remainder obtained by dividing the PC logical address “13” by 8. As a result, it can be seen that the PC logical address “13” corresponds to the fifth section in the block of the cache area 11 (the first section of this block is set to 0).

次に、論論変換表を更新する（Ｓ６２）。より詳細には、ＲＡＭ制御回路４０は、図１７に示すように、ＳＳＤ論理アドレス“０”に対応するＰＣ論理アドレス“８”を空きアドレス０ｘＦＦに更新する。ＲＡＭ制御回路４０は、ＳＳＤ論理アドレス８ｍに対応するＰＣ論理アドレス“１３” を空きアドレス０ｘＦＦに更新する。さらに、図１７では示さないが、ＳＳＤ物理アドレス“ｒ”に対応するＰＣ論理アドレス（ＳＳＤ論理アドレス８（ｍ−２）に対応するＰＣ論理アドレス）を“８”に更新する。これにより、ＳＳＤ論理アドレス８ｍを空きアドレスにすることができる。 Next, the logic conversion table is updated (S62). More specifically, as shown in FIG. 17, the RAM control circuit 40 updates the PC logical address “8” corresponding to the SSD logical address “0” to the free address 0xFF. The RAM control circuit 40 updates the PC logical address “13” corresponding to the SSD logical address 8m to the free address 0xFF. Further, although not shown in FIG. 17, the PC logical address corresponding to the SSD physical address “r” (PC logical address corresponding to the SSD logical address 8 (m−2)) is updated to “8”. As a result, the SSD logical address 8m can be made a free address.

ステップＳ１２〜Ｓ６２をＳＳＤ論理アドレス８ｍ＋１〜８ｍ＋１５について繰り返す。これにより、ＳＳＤ論理アドレス８ｍ〜８ｍ＋１５を空きアドレスにすることができる。 Steps S12 to S62 are repeated for SSD logical addresses 8m + 1 to 8m + 15. As a result, the SSD logical addresses 8m to 8m + 15 can be made free addresses.

ＲＡＭ制御回路４０がキャッシュ領域１１の論論変換表において空きアドレスを検索する（Ｓ７２）。空きアドレスであるＳＳＤ論理アドレス８ｍ〜８ｍ＋１５へデータを書き込む（Ｓ８２）。 The RAM control circuit 40 searches for an empty address in the logical / logic conversion table of the cache area 11 (S72). Data is written to SSD logical addresses 8m to 8m + 15 which are free addresses (S82).

（書込み動作：メインメモリ領域１２のデータ量が閾値を超えた場合）
図１８は、本実施形態によるメモリ１０の書込み動作（メインメモリ領域１２のデータ量が閾値を超えた場合）を示すフロー図である。 (Write operation: When the amount of data in the main memory area 12 exceeds the threshold)
FIG. 18 is a flowchart showing the write operation of the memory 10 according to the present embodiment (when the data amount of the main memory area 12 exceeds the threshold value).

メインメモリ領域１２が追記書込み方式である場合には、メインメモリ領域１２に多くのデータが追記的に蓄積される（Ｓ１３）。そのデータ量が所定の閾値を超えた場合、キャッシュ領域１１のＳＳＤ論理アドレスのうち空きアドレスを検索対象から除外することによって、ＲＡＭ制御回路４０が検索する範囲を狭くする（Ｓ２３）。論論変換表のキャッシュ領域１１の検索範囲を狭くすることによって、キャッシュ領域１１のＳＳＤ論理アドレスが実質的に減少する。これにより、キャッシュ領域１１として用いられるブロック数が少なくなり、メインメモリ領域１２として用いられるブロック数が相対的に多くなる。 If the main memory area 12 is of the write-once method, a large amount of data is additionally stored in the main memory area 12 (S13). When the amount of data exceeds a predetermined threshold, the search range of the RAM control circuit 40 is narrowed by excluding free addresses from the SSD logical addresses in the cache area 11 from search targets (S23). By narrowing the search range of the cache area 11 of the logic conversion table, the SSD logical address of the cache area 11 is substantially reduced. As a result, the number of blocks used as the cache area 11 is reduced, and the number of blocks used as the main memory area 12 is relatively increased.

キャッシュ領域１１がフル状態である場合には、上述のすれＳ１２〜Ｓ８２ようにキャッシュ領域１１の一部のデータをメインメモリ領域１２へ移動する。これにより、空きアドレスとなったキャッシュ領域１１のＳＳＤ論理アドレスを検索対象から除外する（Ｓ３３）。キャッシュ領域１１として用いられるブロックが少なくなり、メインメモリ領域１２として用いられるブロックが相対的に多くなる。 When the cache area 11 is full, a part of the data in the cache area 11 is moved to the main memory area 12 as described above in steps S12 to S82. As a result, the SSD logical address of the cache area 11 that has become a free address is excluded from the search target (S33). The number of blocks used as the cache area 11 is reduced, and the number of blocks used as the main memory area 12 is relatively increased.

検索対象から除外するＳＳＤ論理アドレスの数は、少なくともメインメモリ領域１２の管理単位に対応する数（例えば、８アドレスずつ）である。より好ましくは、検索対象から除外するＳＳＤ論理アドレスの数は、ブロックに対応する数（１６の倍数）である。管理が容易になるからである。メインメモリ領域１２のデータ量の閾値は、複数個設けられていてもよい。これにより、キャッシュ領域１１を段階的にメインメモリ領域１２へ変更することができる。 The number of SSD logical addresses excluded from the search target is a number corresponding to at least the management unit of the main memory area 12 (for example, 8 addresses each). More preferably, the number of SSD logical addresses to be excluded from the search target is a number corresponding to a block (a multiple of 16). This is because management becomes easier. A plurality of data amount threshold values in the main memory area 12 may be provided. Thereby, the cache area 11 can be changed to the main memory area 12 step by step.

図１９〜図２２は、本実施形態によるメモリ１０のキャッシュ領域１１およびメインメモリ領域１２の変化を示す概念図である。図１９に示すように、メインメモリ領域１２内に蓄積されるデータ量が少ないとき、キャッシュ領域１１を増大させる。即ち、キャッシュ領域１１のＳＳＤ論理アドレスの検索範囲を大きくする。これにより、ＲＡＭ制御回路４０が、キャッシュ領域１１において多くのＳＳＤ論理アドレスを検索するため、キャッシュ領域１１の容量が必然的に大きくなる。このとき、ユーザ使用可能領域の一部をキャッシュ領域１１として使用してよい。 19 to 22 are conceptual diagrams showing changes in the cache area 11 and the main memory area 12 of the memory 10 according to the present embodiment. As shown in FIG. 19, when the amount of data stored in the main memory area 12 is small, the cache area 11 is increased. That is, the search range of the SSD logical address in the cache area 11 is increased. As a result, the RAM control circuit 40 searches for many SSD logical addresses in the cache area 11, so that the capacity of the cache area 11 inevitably increases. At this time, a part of the user usable area may be used as the cache area 11.

図２０に示すように、メインメモリ領域１２内のデータ量が閾値を超えた場合、図１８を参照して上述したように、キャッシュ領域１１を低減させる。このとき、図２０に示すように、複数の閾値を用いてデータ量に応じて段階的にキャッシュ領域１１を減少させてもよい。あるいは、図２１に示すように、データ量が１つの閾値を超えたときに、キャッシュ領域１１であったユーザ使用可能領域を全てメインメモリ領域１２へ変更してもよい。 As shown in FIG. 20, when the amount of data in the main memory area 12 exceeds the threshold value, the cache area 11 is reduced as described above with reference to FIG. At this time, as shown in FIG. 20, the cache area 11 may be decreased step by step according to the data amount using a plurality of threshold values. Alternatively, as shown in FIG. 21, when the amount of data exceeds one threshold, all user usable areas that were the cache area 11 may be changed to the main memory area 12.

メインメモリ領域１２がフル状態となった場合、図２２に示すように、キャッシュ領域１１をメインメモリ領域１２へ変更してもよい。即ち、キャッシュ領域１１のＳＳＤ論理アドレスの検索範囲をさらに小さくする。これにより、メインメモリ領域１２は、ユーザ使用可能領域を超えてさらに大きな容量のデータを格納することができる。このようにキャッシュ領域１１の一部をメインメモリ領域１２として使用すれば、消去可能な無効データが多くなる。これにより、消去可能な空きブロックが生じる確率が大きくなる。その結果、後述のように、データの整理動作の頻度を減らすことができるので、メモリ１０の寿命をより長くすることができる。 When the main memory area 12 becomes full, the cache area 11 may be changed to the main memory area 12, as shown in FIG. That is, the search range of the SSD logical address in the cache area 11 is further reduced. As a result, the main memory area 12 can store a larger amount of data beyond the user usable area. In this way, if a part of the cache area 11 is used as the main memory area 12, invalid data that can be deleted increases. This increases the probability that an erasable empty block will occur. As a result, as will be described later, since the frequency of data organizing operations can be reduced, the life of the memory 10 can be further extended.

一般に、メインメモリ領域１２が管理単位での追記書込み方式を採用している場合、データ量が或る所定量（ユーザ使用可能量など）を超えると、メインメモリ領域１２のデータを整理する必要がある。データの整理動作は、有効なデータを他のメモリ領域にコピーし、無効なデータを消去する動作である。データの整理動作は、単なるブロック単位での消去とは異なり、有効なデータを他のメモリ領域にコピーする必要がある。従って、データの整理動作は可及的に減少させることが好ましい。また、頻繁に整理動作を実行すると、メモリ１０が短期間に劣化してしまう。 In general, when the main memory area 12 adopts a write-once method in a management unit, it is necessary to organize data in the main memory area 12 when the data amount exceeds a certain predetermined amount (user usable amount, etc.). is there. The data organizing operation is an operation of copying valid data to another memory area and erasing invalid data. The data organization operation is different from simple erasing in units of blocks, and it is necessary to copy valid data to another memory area. Therefore, it is preferable to reduce the data organizing operation as much as possible. Further, if the organizing operation is frequently performed, the memory 10 is deteriorated in a short time.

本実施形態では、メインメモリ領域１２のデータが所定量を超えたとき、キャッシュ領域１１の一部をメインメモリ領域１２に割り当てる。これにより、メインメモリ領域１２の追記領域が増大するので、整理動作の開始を遅らせ、整理動作の周期が長くなる。整理動作の周期を長期化することによって、データ消去および書込みの頻度が低下するので、メモリ１０の劣化を抑制することができる。さらに、整理動作の周期が長くなると、それだけ無効になるデータが多くなる。無効データが多いことは、整理動作において、コピーの必要な有効データが少ないことを意味する。データのコピーが少ないと、整理動作においてデータの消去量を低減することができる。また、無効データが多いことは、ブロック単位でデータを消去する確率が高くなる。消去ブロックが多いと、それだけ、整理動作の周期をさらに長くすることができる。特に、メインメモリ領域１２の管理単位が小さい場合、整理動作で整理されるデータ量が増える。よって、メインメモリ領域１２の管理単位が小さい場合に、上記の効果は大きい。 In the present embodiment, when the data in the main memory area 12 exceeds a predetermined amount, a part of the cache area 11 is allocated to the main memory area 12. As a result, the additional recording area of the main memory area 12 increases, so that the start of the organizing operation is delayed, and the period of the organizing operation becomes longer. Since the frequency of data erasure and writing decreases by extending the period of the organizing operation, deterioration of the memory 10 can be suppressed. Furthermore, the longer the organizing operation cycle, the more data becomes invalid. A large amount of invalid data means that there is little valid data that needs to be copied in the organizing operation. If there are few data copies, the amount of data erasure can be reduced in the organizing operation. In addition, a large amount of invalid data increases the probability of erasing data in units of blocks. The more erase blocks, the longer the organizing operation cycle. In particular, when the management unit of the main memory area 12 is small, the amount of data organized by the organizing operation increases. Therefore, when the management unit of the main memory area 12 is small, the above effect is large.

メインメモリ領域１２のデータ量が閾値以下になった場合に、キャッシュ領域１１の論論変換表の検索領域を増大させてもよい。これにより、キャッシュ領域１１として用いられるブロック数が多くなり、メインメモリ領域１２として用いられるブロック数が少なくなる。 When the amount of data in the main memory area 12 is equal to or less than the threshold value, the search area of the logic conversion table in the cache area 11 may be increased. As a result, the number of blocks used as the cache area 11 increases, and the number of blocks used as the main memory area 12 decreases.

このように、本実施形態では、ＮＡＮＤ制御回路３０は、上述のように、キャッシュ領域１１のデータ量および／またはメインメモリ領域１２のデータ量に応じてメインメモリ領域１２のブロック数とキャッシュ領域１１のブロック数とを動的に変更させる。これにより、整理動作の周期を長期化し、メモリ１０の劣化を抑制することができる。その結果、メモリ１０の寿命を従来よりも長くすることができる。 As described above, in this embodiment, the NAND control circuit 30 determines the number of blocks in the main memory area 12 and the cache area 11 according to the data amount of the cache area 11 and / or the data amount of the main memory area 12 as described above. The number of blocks is dynamically changed. As a result, the period of the organizing operation can be extended and deterioration of the memory 10 can be suppressed. As a result, the lifetime of the memory 10 can be made longer than before.

本発明に係る実施形態に従ったメモリシステムの構成を示すブロック図。The block diagram which shows the structure of the memory system according to embodiment which concerns on this invention. メモリ１０のメインメモリ領域１２とキャッシュ領域１１とを示す概念図。FIG. 2 is a conceptual diagram showing a main memory area 12 and a cache area 11 of the memory 10. ＮＡＮＤ型ＥＥＰＲＯＭのセルストリングの平面図。The top view of the cell string of NAND type EEPROM. ＮＡＮＤ型ＥＥＰＲＯＭの２つのメモリセルの断面図。Sectional drawing of two memory cells of NAND type EEPROM. 図３に示すセルストリングの等価回路図。FIG. 4 is an equivalent circuit diagram of the cell string shown in FIG. 3. メモリブロックを示す回路図。The circuit diagram which shows a memory block. ＰＣ論理アドレス、メモリ１０の論理アドレスおよびメモリ１０の物理アドレスを示した概念図。The conceptual diagram which showed the PC logical address, the logical address of the memory 10, and the physical address of the memory 10. FIG. ＰＣ論理アドレスとＳＳＤ論理アドレスとの間の論論変換表。Table of logical conversion between PC logical address and SSD logical address. ＳＳＤ論理アドレスとＳＳＤ物理アドレスとの間の論物変換表。A logical-physical conversion table between the SSD logical address and the SSD physical address. 本実施形態によるメモリ１０の読出し動作を示すフロー図。FIG. 5 is a flowchart showing a read operation of the memory 10 according to the present embodiment. 書込み動作における更新中の論論変換表。The logic conversion table being updated in a write operation. 本実施形態によるメモリ１０の書込み動作を示すフロー図。FIG. 5 is a flowchart showing a write operation of the memory 10 according to the present embodiment. 書込み動作における更新中の論論変換表。The logic conversion table being updated in a write operation. 本実施形態によるメモリ１０の書込み動作（キャッシュ領域１１がフル場合）を示すフロー図。FIG. 5 is a flowchart showing a write operation (when a cache area 11 is full) of the memory 10 according to the present embodiment. 図１３における更新後の論論変換表。FIG. 14 is an updated logical-conversion table in FIG. キャッシュ領域１１のデータをメインメモリ領域１２へコピーする様子を示す概念図。The conceptual diagram which shows a mode that the data of the cache area | region 11 are copied to the main memory area | region 12. FIG. 書込み動作における更新中の論論変換表。The logic conversion table being updated in a write operation. 本実施形態によるメモリ１０の書込み動作（メインメモリ領域１２のデータ量が閾値を超えた場合）を示すフロー図。FIG. 6 is a flowchart showing a write operation of the memory 10 according to the present embodiment (when the data amount of the main memory area 12 exceeds a threshold value). 本実施形態によるメモリ１０のキャッシュ領域１１およびメインメモリ領域１２の変化を示す概念図。The conceptual diagram which shows the change of the cache area | region 11 and the main memory area | region 12 of the memory 10 by this embodiment. 本実施形態によるメモリ１０のキャッシュ領域１１およびメインメモリ領域１２の変化を示す概念図。The conceptual diagram which shows the change of the cache area | region 11 and the main memory area | region 12 of the memory 10 by this embodiment. 本実施形態によるメモリ１０のキャッシュ領域１１およびメインメモリ領域１２の変化を示す概念図。The conceptual diagram which shows the change of the cache area | region 11 and the main memory area | region 12 of the memory 10 by this embodiment. 本実施形態によるメモリ１０のキャッシュ領域１１およびメインメモリ領域１２の変化を示す概念図。The conceptual diagram which shows the change of the cache area | region 11 and the main memory area | region 12 of the memory 10 by this embodiment.

Explanation of symbols

１０…不揮発性メモリ
１２…メインメモリ領域１２
１１…キャッシュ領域１１
２０…ランダムアクセスメモリ
３０…ＮＡＮＤ制御回路
４０…ＲＡＭ制御回路
５０…ＭＰＵ 10: Non-volatile memory 12: Main memory area 12
11: Cache area 11
20 ... Random access memory 30 ... NAND control circuit 40 ... RAM control circuit 50 ... MPU

Claims

A plurality of memory cells having a floating gate and electrically erasing, writing and reading data are arranged to form a page serving as a unit for writing and reading, and a block including a plurality of pages arranged as an erasing unit is provided. A nonvolatile memory in which a plurality of the blocks are arranged;
A random access memory for temporarily storing data to be written to the nonvolatile memory or data read from the nonvolatile memory;
A controller that controls the nonvolatile memory and the random access memory;
The nonvolatile memory includes a main memory area in which the block is divided by a first management unit specified by a logical address, and a second management unit that is specified by a logical address and is smaller than the first management unit. A cache area into which blocks are divided, and
The control unit dynamically changes the number of blocks in the main memory area and the number of blocks in the cache area in the nonvolatile memory.

The control unit decreases the number of blocks in the cache area and increases the number of erase blocks in the main memory area when the amount of data stored in the main memory area is larger than a predetermined value. The memory system according to claim 1.

The control unit determines whether to store the write data in the main memory area or the cache area based on a capacity of the write data received from the outside of the nonvolatile memory. The memory system according to claim 1 or 2.

The controller searches for a first logical address assigned to the second management unit in order to store write data received from outside the nonvolatile memory in the cache area;
When the amount of data stored in the main memory area is larger than a predetermined value, the control unit reduces the number of blocks in the cache area by reducing the number of first logical addresses to be searched. The memory system according to claim 2, wherein:

In the main memory area, data is written to a vacant memory area by a write-once method,
2. The memory system according to claim 1, wherein a part of the cache area is written as an additional recording area of the main memory area.