JP2009193321A - Robot control unit - Google Patents
Robot control unit Download PDFInfo
- Publication number
- JP2009193321A JP2009193321A JP2008033197A JP2008033197A JP2009193321A JP 2009193321 A JP2009193321 A JP 2009193321A JP 2008033197 A JP2008033197 A JP 2008033197A JP 2008033197 A JP2008033197 A JP 2008033197A JP 2009193321 A JP2009193321 A JP 2009193321A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- board
- signal
- fpga
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
本発明は、CPUや制御用の周辺回路が搭載されるCPUボードと、回路機能が設定可能に構成されるゲートアレイが搭載されるゲートアレイボードとを備えるロボットの制御装置に関する。 The present invention relates to a robot control device including a CPU board on which a CPU and peripheral circuits for control are mounted, and a gate array board on which a gate array configured to be able to set circuit functions is mounted.
ロボットの制御装置(コントローラ)は、CPUとその周辺回路とが搭載されるCPUボードと、ロードされるコンフィギュレーションデータに応じて回路機能を設定可能に構成されるゲートアレイ、所謂フィールドプログラマブルゲートアレイ(以下、FPGAと称す)が搭載されるFPGAボード(ゲートアレイボード)とを備えて構成されるものが多い。FPGAは、個別のアプリケーションに応じてユーザが回路機能を設定できるので、初期投資額が少なく、機能の修正・変更も容易に行うことができる。 A robot control device (controller) includes a CPU board on which a CPU and its peripheral circuits are mounted, a gate array configured to be able to set circuit functions in accordance with loaded configuration data, a so-called field programmable gate array ( Hereinafter, it is often configured to include an FPGA board (gate array board) on which an FPGA is mounted. In the FPGA, the user can set circuit functions according to individual applications, so that the initial investment amount is small and the functions can be easily corrected and changed.
一方、上記のCPUボードについては、ある程度要求される処理能力に応じて使用するCPUが標準化されていたり、市販品として供給されるものもあり、そのようなCPUボードと、ユーザが設計したFPGAボードとを組み合わせることで、開発コストを削減しつつ制御装置を構成するケースも存在する。
その場合、後者のFPGAボードについては、使用するFPGAの種類やゲート数に応じて、電源が投入された時点からコンフィギュレーションデータのロードが完了するまでの時間が様々に異なる。また、CPUボード側についても、CPUの種類や動作クロック周波数、制御プログラムの相違などにより、電源が投入された時点からリセットが解除され、初期化処理が完了するまでの時間は異なる。
On the other hand, some of the above-mentioned CPU boards are standardized according to the processing capability required to some extent or are supplied as commercial products. Such CPU boards and user-designed FPGA boards In some cases, the control device is configured while reducing development costs.
In that case, for the latter FPGA board, the time from when the power is turned on until the loading of the configuration data is completed varies depending on the type of FPGA to be used and the number of gates. Also on the CPU board side, the time from when the power is turned on to when the power is turned on until the initialization process is completed differs depending on the CPU type, operation clock frequency, and control program.
そして、CPUボードとFPGAボードとを組み合わせてなるシステムでは、各ボードに電源が投入されると、最初に、CPU側の初期化処理とFPGA側のコンフィギュレーションデータのロードとを行う必要がある。この場合、CPUは、FPGAのデータロードが完了した後に、データに応じて設定された機能における内部レジスタの初期化などを行なう必要がある。ここで、CPUボードとFPGAボードとの組み合わせパターンが複数あることを想定すると、CPU側では、FPGAのデータロードが確実に完了するように、待機時間をある程度余裕を持って設定する必要がある(例えば500ms程度)。その結果、待機時間が冗長とならざるを得ず、総じてシステムの起動が遅くなるという問題があった。 In a system in which a CPU board and an FPGA board are combined, when power is turned on to each board, first, initialization processing on the CPU side and configuration data on the FPGA side must be loaded. In this case, the CPU needs to initialize an internal register in a function set according to data after the data load of the FPGA is completed. Here, assuming that there are a plurality of combination patterns of the CPU board and the FPGA board, the CPU side needs to set the standby time with a certain margin so that the data loading of the FPGA is surely completed ( For example, about 500 ms). As a result, the standby time has to be redundant, and there is a problem that the startup of the system is generally delayed.
例えば、FPGAのデータロードが確実に完了したことを検出する技術の1つとして、特許文献1に開示されているものがある。
しかしながら、特許文献1の技術では、CPUは、自身の初期化が完了した後に、FPGAに対して起動制御信号aを出力することでコンフィギュレーションデータのロードを開始させている。すなわち、CPUの初期化とFPGAのコンフィギュレーションとがシリアルに実行されるため、CPU側の初期化が完了しても、その後に開始されるFPGAのコンフィギュレーションが完了するまではシステムが起動されずにアイドル状態となり、やはり起動を効率的に行うことができない。
However, in the technique of
本発明は上記事情に鑑みてなされたものであり、その目的は、CPUボードとゲートアレイボードとの組み合わせが様々に想定される場合でも、起動時間を極力短縮できるロボットの制御装置を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a robot control device that can shorten the startup time as much as possible even when various combinations of CPU boards and gate array boards are assumed. It is in.
請求項1記載のロボットの制御装置によれば、CPUボードとゲートアレイボードとを備える構成において、CPUは、電源が投入されると自身の初期化処理を行なった後に無限待機状態となり、ゲートアレイは、電源が投入された時点より開始されるコンフィギュレーションデータのロードが完了すると、CPUボード側にレディ信号を継続的に出力する。そして、CPUは、レディ信号が出力されたことを認識すると無限待機状態を解除して、ゲートアレイボードに搭載されている回路の初期化処理を開始する。 According to the robot control device of the first aspect, in the configuration including the CPU board and the gate array board, the CPU enters an infinite standby state after performing its own initialization process when the power is turned on. Outputs a ready signal continuously to the CPU board side when the loading of the configuration data started from the point of time when the power is turned on is completed. When the CPU recognizes that the ready signal has been output, the CPU cancels the infinite standby state and starts the initialization process of the circuit mounted on the gate array board.
即ち、制御装置に電源が投入されると、CPU側の初期化処理とゲートアレイ側のデータロードとが同時に開始されて進行する。そして、CPUは、自身の初期化が完了して無限待機状態に移行すると、ゲートアレイのデータロードが完了したことをレディ信号により認識してゲートアレイボード側の初期化を開始する。したがって、CPUとゲートアレイとの組合せが様々に異なる場合でも起動時間を極力短縮することができ、従来のように冗長な待機時間を設定したり、或いは待機時間を予め調整する必要がなくなる。またこの場合、CPUは、無限待機状態においてレディ信号が出力されるまで受動的に待機すれば良いので、起動処理プログラムの作成が容易となる。 That is, when power is turned on to the control device, initialization processing on the CPU side and data loading on the gate array side are started and proceed simultaneously. When the CPU completes its initialization and shifts to the infinite standby state, it recognizes that the data loading of the gate array has been completed by a ready signal and starts initialization on the gate array board side. Therefore, even when the combination of the CPU and the gate array is variously different, the startup time can be shortened as much as possible, and there is no need to set a redundant standby time or adjust the standby time in advance as in the prior art. Further, in this case, since the CPU only has to passively wait until the ready signal is output in the infinite standby state, the creation of the activation processing program is facilitated.
請求項2記載のロボットの制御装置によれば、CPUボード側の周辺回路に、CPUボードとゲートアレイボードとの間における信号の送受信を行う機能を備える。そして、周辺回路は、電源が投入されると、リセット回路がリセット信号を出力し続けることでリセット状態に維持され、レディ信号がリセット回路に与えられリセット状態が解除されるとCPUに対してスタンバイ信号を出力する。すると、CPUは、そのスタンバイ信号を受けて無限待機状態を解除する。
すなわち、CPUは、初期化処理が完了して無限待機状態に移行しても周辺回路はリセットされ続けているから、例えばCPUがノイズの影響により暴走してゲートアレイボード側の初期化を開始した場合でも、ゲートアレイボードにアクセスすることはできない。したがって、ゲートアレイのデータロードが完了していない段階で初期化が行われることがなく、動作異常に繋がる事態を回避できる。
According to the robot control apparatus of the second aspect, the peripheral circuit on the CPU board side has a function of transmitting and receiving signals between the CPU board and the gate array board. When the power is turned on, the peripheral circuit is maintained in the reset state by continuously outputting the reset signal. When the ready signal is given to the reset circuit and the reset state is released, the peripheral circuit is in a standby state. Output a signal. Then, the CPU receives the standby signal and cancels the infinite standby state.
That is, the CPU continues to reset the peripheral circuit even after the initialization process is completed and shifts to the infinite standby state. For example, the CPU runs away due to the influence of noise and starts initialization on the gate array board side. Even if you do not have access to the gate array board. Therefore, initialization is not performed at the stage where the data load of the gate array is not completed, and a situation that leads to an abnormal operation can be avoided.
請求項3記載のロボットの制御装置によれば、レディ信号をハイアクティブ信号とする。例えば、ゲートアレイボード側の電源ラインに異常が発生することで電源電圧が降下し、CPUボード側に送信する信号のレベルが低下した場合でも、ゲートアレイのデータロードが完了する以前のレディ信号はローレベルを示しているから、CPUボード側におけるレディ信号の出力状態判定に影響を与えることがない。すなわち、このケースでも安全側に作用することになるから、ロボットの制御には好適である。 According to the robot control apparatus of the third aspect, the ready signal is a high active signal. For example, even if the power supply voltage drops due to an abnormality in the power supply line on the gate array board side and the level of the signal transmitted to the CPU board side decreases, the ready signal before the data load of the gate array is completed is Since the low level is indicated, there is no influence on the ready state determination of the ready signal on the CPU board side. That is, this case is also suitable for controlling the robot because it acts on the safety side.
請求項4記載のロボットの制御装置によれば、ゲートアレイボードに搭載される複数のゲートアレイは、それぞれ自身のコンフィギュレーションデータのロードが完了するとそれぞれロード完了信号を出力し、レディ信号は、複数のロード完了信号の論理積信号として出力される。したがって、複数のゲートアレイが存在する場合でも、CPUボード側に出力される信号線の数が増加することがなく、CPU側では、複数のゲートアレイのデータのロードが全て完了したことを確実に認識できる。 According to the robot control apparatus of the fourth aspect, each of the plurality of gate arrays mounted on the gate array board outputs a load completion signal when the loading of its own configuration data is completed, and the ready signal includes a plurality of ready signals. Is output as a logical product signal of the load completion signals. Therefore, even when there are a plurality of gate arrays, the number of signal lines output to the CPU board side does not increase, and on the CPU side, it is ensured that all loading of data of the plurality of gate arrays is completed. Can be recognized.
(第1実施例)
以下、本発明の第1実施例について図1乃至図5を参照して説明する。図4は、ロボットシステムの構成を示す図,図5は、ロボットシステムの電気的構成を示す機能ブロック図である。ロボットシステムは、ロボット1および制御装置2を備えている。ロボット1は、例えば部品の組み立て用あるいは部品の検査用など、任意の構成のロボットである。制御装置2は、周辺機器として操作ペンダントを構成するティーチィングペンダント3およびプログラム入力用のパソコン4などが接続されている。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. FIG. 4 is a diagram showing the configuration of the robot system, and FIG. 5 is a functional block diagram showing the electrical configuration of the robot system. The robot system includes a
ロボット1は、例えば6軸の垂直多関節型のロボットとして構成されている。ロボット1は、周知の通り、それぞれアクチュエータであるサーボモータ5などからの駆動力で駆動されるアーム6を有している。アーム6は、先端にエンドエフェクタ7を有している。例えばロボット1で部品の運搬や組み立てなどを行う場合、エンドエフェクタ7としてこれらの部品を保持するためのハンドが用いられる。また、例えばロボット1で部品の検査などを行う場合、エンドエフェクタ7として対象となる部品を撮影するカメラなどが用いられる。このように、エンドエフェクタ7は、ロボット1を適用する工程に応じて任意に選択することができる。サーボモータ5からアーム6のエンドエフェクタ7までの間には、図示しない減速機構やリンクなどの駆動力伝達機構が設けられている。これにより、アーム6の先端に設けられているエンドエフェクタ7は、サーボモータ5からの駆動力によって駆動される。ロボット1と制御装置2との間は、接続ケーブル8によって接続されている。これにより、ロボット1の各軸を駆動するサーボモータ5、および作業を実施するエンドエフェクタ7は、制御装置2によって制御される。
The
ティーチィングペンダント3は、例えばユーザが携帯あるいは手に所持して操作可能な程度の大きさで、例えば薄型の略矩形箱状に形成されている。ティーチィングペンダント3は、表面部の中央部に例えば液晶ディスプレイからなる表示部11を有している。表示部11には、各種の画面が表示される。表示部11は、タッチパネルで構成されている。また、ティーチィングペンダント3は、表示部11の周囲に各種のキースイッチ12が設けられており、ユーザは、キースイッチ12やタッチパネルによって制御装置2へ種々の指示を入力する。
The
ティーチィングペンダント3は、ケーブル15を経由して制御装置2に接続され、インターフェイスを経由して制御装置2との間で高速のデータ転送を実行するようになっており、キースイッチ12等より入力された操作信号等はティーチィングペンダント3から制御装置2へ送信される。また、制御装置2は、ティーチィングペンダント3へ制御信号や表示用の信号などと共に駆動用の電力を供給する。
ユーザは、上記のティーチィングペンダント3を用いてロボット1の運転や設定などの各種の機能を実行可能であり、例えばキースイッチ12等を操作することで、予め記憶されている制御プログラムを呼び出して、ロボット1の起動や各種のパラメータの設定などを実行できる。また、ロボット1をマニュアル操作で動作させて各種の教示作業も実行可能であり、表示部21には、例えばメニュー画面、設定入力画面、状況表示画面など必要に応じて所望の画面が表示される。
The
The user can execute various functions such as operation and setting of the
パソコン4は例えば汎用のノートパソコンなどであり、ユーザは、プログラミングソフトを実行させることでアプリケーションに応じてロボット1の動作手順などを記述した動作プログラムを作成できる。このパソコン4は、ケーブル16を経由して制御装置2に接続されており、作成されたロボット1の動作プログラムは、パソコン4から制御装置2へ転送される。
The
制御装置2は、箱状のフレームの内部に制御部21が組み込まれている。制御部21は、CPU、ROMおよびRAMなどからなるマイクロコンピュータを主体として構成され、予め入力・記憶されたロボット1の動作プログラムや、各種データおよびパラメータ、ティーチィングペンダント3からの操作信号などに基づいて、サーボ制御部22を経由してロボット1の各軸のサーボモータ5を駆動する。これにより、制御装置2は、ロボット1の動作を制御する。エンコーダ23は、サーボモータ5のロータ位置信号を、サーボ制御部22を経由して制御部21に出力する。
The
図1は、制御装置2を構成する制御部21及びサーボ制御部22を、より具体的に示すものである。制御部21は、回路基板であるCPUボード31に、CPU32,その周辺回路であるチップセット(LSI)33,リセット回路34等を搭載して構成されている。一方、サーボ制御部22は、回路基板であるFPGAボード(ゲートアレイボード)35に、FPGA(ゲートアレイ)36,フラッシュROM37,ダウンロード回路38等を搭載して構成されている。このFPGAボード35には、電源回路部や、サーボモータ5を駆動するためのインバータ回路などを含む駆動回路部等(何れも図示せず)が接続される。
また、FPGAボード35には、基板接続用のコネクタ39が配置されており、CPUボード31は、図1中右辺側に形成されている接続端子部40をコネクタ39に差し込むことで、FPGAボード35に対して垂直に接続されるようになっている。
FIG. 1 shows the
Further, a
CPUボード31において、CPU32は、図示しないROMに記憶されている制御プログラムに従い、FPGAボード35を介してロボット1の駆動制御を行う。チップセット33は、主としてFPGAボード35側との通信機能をなすLSIである。リセット回路34は、電源が投入されるとチップセット33をリセット状態に制御するもので、後述するようにFPGAボード35側よりレディ信号が与えられると、チップセット33のリセットを解除するように構成されている。
In the
FPGAボード35において、フラッシュROM37には、FPGA36の回路機能を設定するコンフィギュレーションデータが記憶されている。ダウンロード回路38は、例えばCPLD(Complex Programmable Logic Device)などで構成されており、電源が投入されると、フラッシュROM37に記憶されているコンフィギュレーションデータを読み出してパラレル/シリアル変換し、FPGA36に送信してロードする機能をなす。尚、フラッシュROM37は汎用のメモリとして使用され、FPGAボード35に搭載されている図示しない他の回路によって使用されるデータ等も併せて記憶されている。
In the
次に、本実施例の作用について図2及び図3も参照して説明する。図2は、制御装置2に電源が投入された場合の初期化処理手順を示すタイミングチャートである。電源は、CPUボード31と、FPGAボード35とに対してほぼ同時に供給される(図2(a),(e)参照)。すると、CPUボード31側では、パワーオンリセットが解除された後、CPU32の初期化が開始される(図2(b)参照)。ここでの初期化は、CPU32の内部レジスタ設定や、ワークエリアとして使用するRAMのゼロクリア等である。
また、チップセット33は、前述のようにリセット回路34によりリセット状態に維持される(図2(c)参照)。
Next, the operation of this embodiment will be described with reference to FIGS. FIG. 2 is a timing chart showing an initialization processing procedure when the
Further, the chip set 33 is maintained in the reset state by the
一方、FPGAボード35側では、パワーオンリセットが解除された後、FPGA36に対するコンフィギュレーション(データロード)がダウンロード回路38により開始される(図2(f)参照)。そして、CPU32は、初期化が完了すると、無限ループを実行する待機状態に移行する。この待機状態を、図2では(d)において「ウェイト」として示す。
FPGA36のコンフィギュレーションが完了すると(図2(f)参照)、FPGA36は、完了信号DONEをアクティブ(ハイ)にするが、CPUボード35側に対しては、それがFPGA36側の準備が完了したことを示すレディ信号として出力される(図2(g)参照)。
On the other hand, on the
When the configuration of the
上記のレディ信号はリセット回路34に与えられ、それをトリガとしてチップセット33のリセットが解除され(図2(c)参照)、チップセット33は、起動するとCPU32に対してスタンバイ信号を出力する。すると、CPU32は、それをトリガとして無限ループを抜けて、システムBIOS(Basic Input Output System)を起動すると共に、FPGAボード35側のハードウエア回路の初期化を行うプログラムを実行する(図2(d)参照)。すなわち、CPU32は、チップセット33よりスタンバイ信号が出力されると、FPGAボード35側よりレディ信号が出力されたことを間接的に認識する。また、上記の「ハードウエア回路の初期化」とは、例えばFPGA35の内部に機能設定したレジスタの初期設定などである。以上で一連の処理が終了する。
The ready signal is given to the
図3には、比較のため、従来構成についてのタイミングチャートを示す。電源がCPUボード,FPGAボード35に投入されると(図3(a),(d)参照)、図2のケースと同様に、CPUボード側ではCPUの初期化が開始される(図3(b)参照)。尚、この場合チップセットについては図示していないが、CPUと同時にパワーオンリセットが解除される。
初期化が完了すると、CPUは、所定時間(例えば500ms)をタイマで計時する間、待機状態となる。その後、FPGAのコンフィギュレーションが完了しても(図3(e)参照)、CPUが待機状態にある間はFPGA側もそのまま待機することになる。そして、タイマが計時を完了すると、CPUは、FPGAボード側ハードウエア回路の初期化プログラムを実行する(図3(c)参照)。
FIG. 3 shows a timing chart for the conventional configuration for comparison. When power is supplied to the CPU board and FPGA board 35 (see FIGS. 3A and 3D), CPU initialization is started on the CPU board side as in the case of FIG. b)). In this case, the chip set is not shown, but the power-on reset is canceled simultaneously with the CPU.
When the initialization is completed, the CPU enters a standby state while measuring a predetermined time (for example, 500 ms) with a timer. Thereafter, even if the FPGA configuration is completed (see FIG. 3E), the FPGA side also stands by as long as the CPU is in the standby state. When the timer finishes timing, the CPU executes an initialization program for the FPGA board-side hardware circuit (see FIG. 3C).
以上のように本実施例によれば、CPUボード31とFPGAボード35とを備える制御装置2において、CPU32は、電源が投入されると自身の初期化処理を行なった後に無限待機状態となり、FPGA36は、電源が投入された時点より開始されるコンフィギュレーションデータのロードが完了すると、CPUボード32側にレディ信号を継続的に出力する。そして、CPU32は、レディ信号が出力されたことを認識すると無限待機状態を解除して、FPGAボード35に搭載されている回路の初期化処理を開始する。したがって、CPU32とFPGA36との組合せが様々に異なる場合でも起動時間を極力短縮することができ、従来のように冗長な待機時間を設定したり、或いは個別の設計に応じて待機時間を調整する必要がなくなる。また、CPU32は、無限待機状態においてレディ信号が出力されるまで受動的に待機すれば良いので、起動処理プログラムの作成が容易となる。
As described above, according to the present embodiment, in the
そして、CPUボード31側のチップセット33に、CPUボード31とFPGAボード35との間における信号の送受信を行う通信機能を備え、チップセット33は、電源が投入されると、リセット回路34によりリセット状態に維持され、レディ信号がリセット回路34に与えられリセット状態が解除されるとCPU32に対してスタンバイ信号を出力する。すると、CPU32は、そのスタンバイ信号を受けて無限待機状態を解除する。
すなわち、CPU32は、初期化処理が完了して無限待機状態に移行してもチップセット33はリセットされ続けているから、例えばCPU32がノイズの影響により暴走してFPGAボード35側の初期化を開始した場合でも、FPGAボード35にアクセスすることはできない。したがって、FPGA36のデータロードが完了していない段階で初期化が行われることがなく、動作異常に繋がる事態を回避できる。
The chip set 33 on the
That is, the
また、レディ信号をハイアクティブ信号とするので、例えば、FPGAボード35側の電源ラインに異常が発生して電源電圧が降下し、CPUボード31側に送信する信号のレベルが低下した場合でも、FPGA36のデータロードが完了する以前のレディ信号はローレベルを示しているから、CPUボード31側におけるレディ信号の出力状態判定に影響を与えることがない。すなわち、このケースでも安全側に作用することになるから、ロボット1の制御には好適である。
Further, since the ready signal is a high active signal, for example, even when an abnormality occurs in the power supply line on the
(第2実施例)
図6は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例は、FPGAボード35A側に、2個のFPGA36A,36Bが搭載されている場合であり、これらのFPGA36A,36Bを、シリアルにコンフィギュレーションする場合(スレーブシリアルモード)を示す。
(Second embodiment)
FIG. 6 shows a second embodiment of the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Hereinafter, different parts will be described. The second embodiment shows a case where two
ダウンロード回路38により出力されるシリアルコンフィギュレーションデータは、FPGA36Aのシリアルデータ入力端子DINに与えられ、FPGA36Aのシリアルデータ出力端子DOUTは、FPGA36Bの入力端子DINに接続されている。そして、両者の完了信号DONEの出力端子は共通に接続されており(ワイアードOR接続)、CPUボード31側にレディ信号として出力される。
The serial configuration data output by the
次に、第2実施例の作用について説明する。ダウンロード回路38により出力されるコンフィギュレーションデータによって、最初にFPGA36Aのコンフィギュレーションが行われる。その間は、FPGA36Aの出力端子DOUTからコンフィギュレーションデータは出力されない。そして、FPGA36Aのコンフィギュレーションが完了すると、完了信号DONEをアクティブレベル:ハイにドライブしようとするが、FPGA36B側が同じ信号をロウにドライブしているので、ロウレベルのままとなる。
Next, the operation of the second embodiment will be described. Based on the configuration data output from the
そして、FPGA36Aの出力端子DOUTからコンフィギュレーションデータの出力が開始され、続いて、FPGA36Bのコンフィギュレーションが行われる。FPGA36Bのコンフィギュレーションが完了すると、FPGA36Bも完了信号DONEをアクティブレベルにドライブするので、その時点でレディ信号がハイレベルとなる。したがって、この場合CPU32は、2つのFPGA36A,36Bのコンフィギュレーションがシリアルに実行されて完了するまで、待機状態を維持する。
Then, output of configuration data is started from the output terminal DOUT of the
以上のように第2実施例によれば、2つのFPGA36A,36Bのコンフィギュレーションがシリアルに実行される場合に、レディ信号は、両者のロード完了信号のAND信号として出力されるので、CPUボード31側に出力される信号線の数が増加することがなく、CPU32側では、FPGA36A,36Bのデータロードが全て完了したことを、レディ信号により確実に認識できる。
As described above, according to the second embodiment, when the configuration of the two
(第3実施例)
図7は本発明の第3実施例であり、FPGAボード35Bには3個のFPGA36A〜36Cが搭載されており、それらを同時にコンフィギュレーションする場合を示す。この場合、各FPGA36A〜36Cに対応して、フラッシュROM37及びダウンロード回路38も3組(A〜C)配置されている(スレーブシリアルモード)。そして、各FPGA36A〜36Cの完了信号DONEの出力端子は、3入力ANDゲート41の入力端子にそれぞれ接続されており、ANDゲート41の出力信号が、CPUボード31側にレディ信号として出力される。
この場合、FPGA36A〜36Cのコンフィギュレーションは同時に並行して行われるため、タイミングチャートは図2と同様になる。
(Third embodiment)
FIG. 7 shows a third embodiment of the present invention, in which three
In this case, since the
以上のように第3実施例によれば、FPGAボード35Bに搭載されるFPGA36A〜36Cは、それぞれ自身のコンフィギュレーションデータのロードが完了するとそれぞれDONE信号を出力し、この場合もレディ信号は、複数のロード完了信号のAND信号として出力される。したがって、CPU32側では、FPGA36A〜36Cのデータロードが全て完了したことを、レディ信号により確実に認識できる。
As described above, according to the third embodiment, the
(第4実施例)
図8は、本発明の第4実施例であり、第3実施例と異なる部分について説明する。第4実施例は、第3実施例と同様に、FPGAボード35Cに3個のFPGA36A〜36Cが搭載されるが、フラッシュROM37及びダウンロード回路42は1組だけ搭載されている。ダウンロード回路42は、FPGA36A〜36Cに対して、コンフィギュレーションデータを例えば8ビットのパラレルデータD0:D7により順次ロードするようになっている(スレーブパラレルモード)。
このように構成すれば、3個のFPGA36A〜36Cに対してフラッシュROM37が1つだけ用意される場合でも、コンフィギュレーションをより早く完了することができる。
(Fourth embodiment)
FIG. 8 shows a fourth embodiment of the present invention, and different parts from the third embodiment will be described. In the fourth embodiment, as in the third embodiment, three
With this configuration, even when only one
本発明は上記しかつ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
CPUボードに搭載される周辺回路は、FPGAボード側との通信を行う機能を備えているものに限ることはない。また、LSIに限ることはなく、より小規模なハードウエア回路でも良い。
FPGAボード側より与えられるレディ信号は、CPUに対しても、直接出力するようにしても良い。
第2実施例において、2つのFPGA36A,36Bが出力するDONE信号を、第3実施例等と同様に、ANDゲートを介すことでレディ信号を出力しても良い。
The present invention is not limited to the embodiments described above and shown in the drawings, and the following modifications or expansions are possible.
The peripheral circuit mounted on the CPU board is not limited to one having a function of performing communication with the FPGA board side. Further, the present invention is not limited to LSI, and a smaller hardware circuit may be used.
The ready signal given from the FPGA board side may be directly output to the CPU.
In the second embodiment, the DONE signal output from the two
また、第2〜第4実施例において、CPUボード31とFPGAボード35との間を接続する信号線数に余裕がある場合には、各FPGA36が出力するDONE信号をそのままCPUボード31側に出力し、リセット回路34側でそれらの論理積をとるように構成しても良い。
また、第2〜第4実施例を、FPGAボード35に、4個以上のFPGA36が搭載されている場合に適用しても良い。
制御対象とするロボットは、垂直多関節型に限ることなく、水平多関節型や直角座標型、単軸型などでも良い。
In the second to fourth embodiments, when there is a sufficient number of signal lines connecting the
Further, the second to fourth embodiments may be applied when four or
The robot to be controlled is not limited to the vertical articulated type, but may be a horizontal articulated type, a rectangular coordinate type, a single axis type, or the like.
図面中、1はロボット、2は制御装置、31はCPUボード、32はCPU、33はチップセット(周辺回路)、35はFPGAボード(ゲートアレイボード)、36はFPGA(ゲートアレイ)、41はANDゲートを示す。 In the drawings, 1 is a robot, 2 is a control device, 31 is a CPU board, 32 is a CPU, 33 is a chip set (peripheral circuit), 35 is an FPGA board (gate array board), 36 is an FPGA (gate array), and 41 is An AND gate is shown.
Claims (4)
CPUと、このCPUを中心とする制御用の周辺回路とが搭載されるCPUボードと、
このCPUボードに接続され、ロードされるコンフィギュレーションデータに応じて回路機能を設定可能に構成されるゲートアレイが搭載されるゲートアレイボードとを備えるロボットの制御装置において、
前記CPUは、電源が投入されると、自身の初期化処理を行なった後に無限待機状態となり、
前記ゲートアレイは、電源が投入された時点より開始される前記コンフィギュレーションデータのロードが完了すると、前記CPUボード側にレディ信号を継続的に出力し、
前記CPUは、前記レディ信号が出力されたことを認識すると、前記無限待機状態を解除して、前記ゲートアレイボードに搭載されている回路の初期化処理を開始することを特徴とするロボットの制御装置。 It controls the drive of the robot.
A CPU board on which a CPU and peripheral circuits for control around the CPU are mounted;
In a control device of a robot provided with a gate array board mounted with a gate array connected to the CPU board and configured to be able to set a circuit function according to loaded configuration data,
When the power is turned on, the CPU enters an infinite standby state after performing its initialization process,
The gate array continuously outputs a ready signal to the CPU board side when the loading of the configuration data started from the time when power is turned on is completed,
When the CPU recognizes that the ready signal has been output, the CPU cancels the infinite standby state and starts an initialization process of a circuit mounted on the gate array board. apparatus.
前記CPUボードと前記ゲートアレイボードとの間における信号の送受信を行う機能を備え、
電源が投入されると、リセット回路がリセット信号を出力し続けることでリセット状態に維持され、
前記レディ信号が出力されて前記リセット回路に与えられることで前記リセット状態が解除されると、前記CPUに対してスタンバイ信号を出力し、
前記CPUは、前記無限待機状態において、前記スタンバイ信号が与えられると前記無限待機状態を解除することを特徴とする請求項1記載のロボットの制御装置。 The peripheral circuit is
A function of transmitting and receiving signals between the CPU board and the gate array board;
When the power is turned on, the reset circuit continues to output the reset signal and is maintained in the reset state.
When the reset state is released by the ready signal being output and applied to the reset circuit, a standby signal is output to the CPU,
2. The robot control device according to claim 1, wherein the CPU releases the infinite standby state when the standby signal is given in the infinite standby state.
前記複数のゲートアレイは、自身のコンフィギュレーションデータのロードが完了するとそれぞれロード完了信号を出力し、
前記レディ信号は、前記複数のロード完了信号の論理積信号として出力されることを特徴とする請求項1乃至3の何れかに記載のロボットの制御装置。 A plurality of the gate arrays are mounted on the gate array board,
Each of the plurality of gate arrays outputs a load completion signal when loading of its configuration data is completed,
4. The robot control apparatus according to claim 1, wherein the ready signal is output as a logical product signal of the plurality of load completion signals.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008033197A JP5035000B2 (en) | 2008-02-14 | 2008-02-14 | Robot control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008033197A JP5035000B2 (en) | 2008-02-14 | 2008-02-14 | Robot control device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009193321A true JP2009193321A (en) | 2009-08-27 |
JP5035000B2 JP5035000B2 (en) | 2012-09-26 |
Family
ID=41075278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008033197A Active JP5035000B2 (en) | 2008-02-14 | 2008-02-14 | Robot control device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5035000B2 (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012238131A (en) * | 2011-05-11 | 2012-12-06 | Yokogawa Electric Corp | System including display device |
CN103631674A (en) * | 2012-08-24 | 2014-03-12 | 京信通信系统(中国)有限公司 | FPGA embedded in CPU and starting method thereof |
WO2014041651A1 (en) * | 2012-09-13 | 2014-03-20 | 富士機械製造株式会社 | Communication system, electronic component mounting device and startup method for electronic component mounting device |
CN104339354A (en) * | 2014-11-20 | 2015-02-11 | 西安电子科技大学 | Specialized sport controller hardware platform used for 6-degree-of-freedom parallel robot |
WO2021125262A1 (en) * | 2019-12-17 | 2021-06-24 | ヤマハ発動機株式会社 | Automatic control board |
JP7478065B2 (en) | 2020-08-19 | 2024-05-02 | 東芝テック株式会社 | Information processing device and information processing method |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106355991B (en) * | 2016-10-31 | 2020-12-18 | 成都乐创自动化技术股份有限公司 | Teaching method and device |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002319860A (en) * | 2001-04-19 | 2002-10-31 | Ando Electric Co Ltd | Controller for detecting setting state of programmable device |
JP2003044303A (en) * | 2001-07-27 | 2003-02-14 | Kyushu Ando Denki Kk | Computer system |
JP2006246178A (en) * | 2005-03-04 | 2006-09-14 | Fujitsu Ltd | Communication controller and its functional unit |
JP2007037304A (en) * | 2005-07-27 | 2007-02-08 | Denso Wave Inc | Robot control device |
JP2008015749A (en) * | 2006-07-05 | 2008-01-24 | Fuji Xerox Co Ltd | Start control method and start control circuit |
-
2008
- 2008-02-14 JP JP2008033197A patent/JP5035000B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002319860A (en) * | 2001-04-19 | 2002-10-31 | Ando Electric Co Ltd | Controller for detecting setting state of programmable device |
JP2003044303A (en) * | 2001-07-27 | 2003-02-14 | Kyushu Ando Denki Kk | Computer system |
JP2006246178A (en) * | 2005-03-04 | 2006-09-14 | Fujitsu Ltd | Communication controller and its functional unit |
JP2007037304A (en) * | 2005-07-27 | 2007-02-08 | Denso Wave Inc | Robot control device |
JP2008015749A (en) * | 2006-07-05 | 2008-01-24 | Fuji Xerox Co Ltd | Start control method and start control circuit |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012238131A (en) * | 2011-05-11 | 2012-12-06 | Yokogawa Electric Corp | System including display device |
CN103631674A (en) * | 2012-08-24 | 2014-03-12 | 京信通信系统(中国)有限公司 | FPGA embedded in CPU and starting method thereof |
WO2014041651A1 (en) * | 2012-09-13 | 2014-03-20 | 富士機械製造株式会社 | Communication system, electronic component mounting device and startup method for electronic component mounting device |
JPWO2014041651A1 (en) * | 2012-09-13 | 2016-08-12 | 富士機械製造株式会社 | COMMUNICATION SYSTEM, ELECTRONIC COMPONENT MOUNTING DEVICE, AND STARTING METHOD FOR ELECTRONIC COMPONENT MOUNTING DEVICE |
CN104339354A (en) * | 2014-11-20 | 2015-02-11 | 西安电子科技大学 | Specialized sport controller hardware platform used for 6-degree-of-freedom parallel robot |
WO2021125262A1 (en) * | 2019-12-17 | 2021-06-24 | ヤマハ発動機株式会社 | Automatic control board |
WO2021124432A1 (en) * | 2019-12-17 | 2021-06-24 | ヤマハ発動機株式会社 | Automatic control board |
JP7478065B2 (en) | 2020-08-19 | 2024-05-02 | 東芝テック株式会社 | Information processing device and information processing method |
Also Published As
Publication number | Publication date |
---|---|
JP5035000B2 (en) | 2012-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5035000B2 (en) | Robot control device | |
US9152520B2 (en) | Programmable interface-based validation and debug | |
JP2001156872A (en) | Communication protocol conversion system and monitor | |
CN103176816A (en) | Manufacturing system and firmware burning method | |
JP5032764B2 (en) | Equipment controller for industrial equipment | |
JP2010004139A (en) | Programmable logic circuit | |
US20080071517A1 (en) | Emulations system and emulation method | |
JP2009205277A (en) | Controller for machine tool | |
JP2003179484A (en) | Method and apparatus for loading data to a plurality of programmable devices | |
JP2005191522A (en) | Voltage supply parameter measurement device in wafer burn-in system | |
US7711540B2 (en) | In-circuit emulation system with a programming function | |
CN107093408B (en) | The control method and device of backlight lightening when smart machine is switched on | |
JP4819652B2 (en) | Connection device control apparatus and control method | |
JP2003122600A (en) | Watch dog timer device | |
KR20050078829A (en) | Reset circuit | |
TWI774116B (en) | Automatic detection circuit for integrated circuit and automatic detection method for the same | |
JPH09160802A (en) | Testing device | |
KR100203079B1 (en) | Personal computer test device using mouse | |
JP2007072992A (en) | Control unit | |
JPH10144088A (en) | Write-in method for electrically erasable programmable rom | |
JP2003050258A (en) | Logic verification device | |
KR100776127B1 (en) | Instruction controlling circuit for s- ram | |
JP2002007162A (en) | Debug method for printed mounted board and printed mounted board | |
US8103474B2 (en) | Debug system | |
JPH1139187A (en) | Emulation device and emulation method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100219 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120319 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120327 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120507 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120605 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120618 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150713 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5035000 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150713 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |