JP2009156689A

JP2009156689A - Semiconductor integrated circuit

Info

Publication number: JP2009156689A
Application number: JP2007334497A
Authority: JP
Inventors: Naoto Tsuchiya; 直人土屋
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-12-26
Filing date: 2007-12-26
Publication date: 2009-07-16

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit having a built-in test circuit capable of testing operation of a signal propagation route including a signal input/output end without exerting an influence on an input/output signal. <P>SOLUTION: This semiconductor integrated circuit includes a signal output end, an output buffer whose output is connected to the signal output end, a pattern generator coupled to an input of the output buffer, a fuse whose one end is connected to the signal output end, and a pattern detector coupled to the other end of the fuse. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は一般に半導体集積回路に関し、詳しくはテスト機能を内蔵した半導体集積回路に関する。 The present invention generally relates to semiconductor integrated circuits, and more particularly to a semiconductor integrated circuit incorporating a test function.

半導体集積回路を製造・出荷する際には、半導体集積回路が正常に動作することを確認するテスト作業が行なわれる。このテストには、半導体集積回路の静的特性を試験するＤＣテストと、半導体集積回路の動的特性を試験するＡＣテストとがある。ＡＣテストでは一般に、ＬＳＩテスタに試験対象の半導体集積回路チップを接続し、テスタから半導体集積回路チップに所定の入力信号を印加し、半導体集積回路からの出力信号が所望の期待値に一致するか否かをチェックする。このチェックに基づいて、試験対象の半導体集積回路が正常に動作するか否かを判定する。 When manufacturing and shipping a semiconductor integrated circuit, a test operation for confirming that the semiconductor integrated circuit operates normally is performed. This test includes a DC test for testing the static characteristics of the semiconductor integrated circuit and an AC test for testing the dynamic characteristics of the semiconductor integrated circuit. In an AC test, generally, a semiconductor integrated circuit chip to be tested is connected to an LSI tester, a predetermined input signal is applied from the tester to the semiconductor integrated circuit chip, and the output signal from the semiconductor integrated circuit matches a desired expected value. Check whether or not. Based on this check, it is determined whether or not the semiconductor integrated circuit to be tested operates normally.

近年、情報処理システムや通信システム等における処理速度の向上への要求に伴い、１ＧＨｚを越える周波数で動作する半導体集積回路チップが製造されるようになっている。その結果、高い周波数で高速動作する半導体集積回路に対して、その動作をテストするためのテスタ装置の動作周波数が追いつかない状況になっている。テスタ装置は一般に非常に高価な装置である。１００ＭＨｚ程度の動作周波数の量産品のテスタ装置であればそれなりに安価であるが、動作周波数が上がればそれだけテスタ装置も高価になり、工場での設備投資に大きな費用がかかることになる。 2. Description of the Related Art In recent years, semiconductor integrated circuit chips that operate at frequencies exceeding 1 GHz have been manufactured in response to demands for improving processing speed in information processing systems and communication systems. As a result, the operating frequency of a tester device for testing the operation of a semiconductor integrated circuit operating at high speed at a high frequency cannot keep up. Tester devices are generally very expensive devices. A mass-produced tester device having an operating frequency of about 100 MHz is reasonably inexpensive. However, if the operating frequency is increased, the tester device becomes more expensive as a result, and the capital investment in the factory is very expensive.

従来、テスタ装置が対応できない高速動作周波数の半導体集積回路の試験は、半導体集積回路自体にテスト回路を内蔵することにより行なわれていた。図１は、従来のテスト回路を内蔵した半導体集積回路の構成の一例を示す図である。図１のＬＳＩチップ１０は、ロジック回路１１、出力バッファ（Ｉ／Ｏ）１２、パターン発生器１３、及びパターン検出器１４を含む。図１に示すのは、ＬＳＩチップ１０の信号出力部分であり、信号Ｄ１がロジック回路１１及び出力バッファ１２を介してチップ外部に信号Ｄ２として出力される。 Conventionally, testing of a semiconductor integrated circuit having a high operating frequency that cannot be supported by a tester device has been performed by incorporating a test circuit in the semiconductor integrated circuit itself. FIG. 1 is a diagram showing an example of a configuration of a semiconductor integrated circuit incorporating a conventional test circuit. The LSI chip 10 in FIG. 1 includes a logic circuit 11, an output buffer (I / O) 12, a pattern generator 13, and a pattern detector 14. FIG. 1 shows a signal output portion of the LSI chip 10, and the signal D 1 is output as a signal D 2 to the outside of the chip via the logic circuit 11 and the output buffer 12.

このＬＳＩチップ１０の動作周波数は例えば１ＧＨｚ等の高周波数であり、実動作周波数でＬＳＩチップ１０を動作させながら、外部のテスタ装置により出力信号Ｄ２を測定することは困難であるとする。このような場合、ＬＳＩチップ１０内部にパターン発生器１３とパターン検出器１４とを設けることにより、内部で自己試験を実行可能に構成される。 The operating frequency of the LSI chip 10 is a high frequency such as 1 GHz, for example, and it is difficult to measure the output signal D2 by an external tester device while operating the LSI chip 10 at the actual operating frequency. In such a case, the pattern generator 13 and the pattern detector 14 are provided inside the LSI chip 10 so that a self-test can be executed internally.

パターン発生器１３は、ＰＲＢＳ（Pseudo Random Bit Sequence：疑似乱数ビットシーケンス）を発生する回路であり、比較的単純な順序回路により疑似ランダムなビットパターンを高周波信号として生成することができる。パターン発生器１３が生成するビットパターンは、ロジック回路１１を介してパターン検出器１４に供給される。パターン検出器１４は、パターン発生器１３が発生した疑似ランダムなビットパターンを比較・検出するための回路であり、供給されたビットパターンが想定されるビットパターンと一致するか否かを比較的単純な順序回路により判定することができる。パターン発生器１３とパターン検出器１４とにより、ロジック回路１１を介した信号伝達経路が誤りなく高周波信号を伝達できることを試験することができる。 The pattern generator 13 is a circuit that generates a PRBS (Pseudo Random Bit Sequence), and can generate a pseudo-random bit pattern as a high-frequency signal by a relatively simple sequential circuit. The bit pattern generated by the pattern generator 13 is supplied to the pattern detector 14 via the logic circuit 11. The pattern detector 14 is a circuit for comparing and detecting the pseudo-random bit pattern generated by the pattern generator 13, and it is relatively simple whether or not the supplied bit pattern matches the assumed bit pattern. It can be determined by a simple sequential circuit. The pattern generator 13 and the pattern detector 14 can test whether the signal transmission path via the logic circuit 11 can transmit a high-frequency signal without error.

図１に示す構成では、出力バッファ１２については動作試験をすることができない。この場合には、出力バッファ１２については設計保証されており正しい動作をするものとして受入れるしかない。図１に示す構成の代わりに、パターン検出器１４を出力バッファ１２の出力側に接続すれば、Ｄ１からロジック回路１１及び出力バッファ１２を介してＤ２に至る信号伝達経路を全て試験することが可能となる。これをループバック試験と呼ぶが、ＬＳＩチップ１０の出力端に実動作時には使用しない余計な回路を接続していることになり、出力信号の特性を考慮すると好ましくない。 In the configuration shown in FIG. 1, the output buffer 12 cannot be tested for operation. In this case, the design of the output buffer 12 is guaranteed and it can only be accepted as a correct operation. If the pattern detector 14 is connected to the output side of the output buffer 12 instead of the configuration shown in FIG. 1, all signal transmission paths from D1 to D2 through the logic circuit 11 and the output buffer 12 can be tested. It becomes. Although this is called a loopback test, an extra circuit that is not used at the time of actual operation is connected to the output end of the LSI chip 10, which is not preferable in consideration of the characteristics of the output signal.

トランジスタ等のスイッチ回路を介してパターン検出器１４を出力バッファ１２の出力端に接続し、実動作時にはスイッチ回路をオフする構成も考えられる。しかしスイッチ回路はオフ状態であっても容量として見えてしまうので、出力バッファ１２の出力信号の振幅が影響を受け、要求される信号の規格を満足することが困難になる場合がある。またスイッチが故障した場合には、パターン検出器１４が直接に出力バッファ１２の出力に接続された状態となってしまい、満足な信号出力動作ができなくなる可能性がある。
特開２００１−３３２６９１号公報特開平３−１７２９０６号公報特開２００３−３２４４９９号公報 A configuration is also conceivable in which the pattern detector 14 is connected to the output terminal of the output buffer 12 via a switch circuit such as a transistor, and the switch circuit is turned off during actual operation. However, since the switch circuit appears as a capacitor even in the off state, the amplitude of the output signal of the output buffer 12 is affected, and it may be difficult to satisfy the required signal standard. If the switch fails, there is a possibility that the pattern detector 14 is directly connected to the output of the output buffer 12 and a satisfactory signal output operation cannot be performed.
JP 2001-332691 A JP-A-3-172906 JP 2003-324499 A

以上を鑑みて本発明は、入出力信号に影響を与えることなく、信号入出力端を含めた信号伝搬経路の動作を内蔵テスト回路によりテスト可能な半導体集積回路を提供することを目的とする。 In view of the above, an object of the present invention is to provide a semiconductor integrated circuit in which the operation of a signal propagation path including a signal input / output end can be tested by a built-in test circuit without affecting the input / output signal.

本発明により実現する半導体集積回路は、信号出力端と、該信号出力端に出力が接続される出力バッファと、該出力バッファの入力に結合されるパターン発生器と、該信号出力端に一端が接続されるフューズと、該フューズの他端に結合されるパターン検出器を含むことを特徴とする。 A semiconductor integrated circuit realized by the present invention includes a signal output terminal, an output buffer whose output is connected to the signal output terminal, a pattern generator coupled to the input of the output buffer, and one end at the signal output terminal. It includes a fuse to be connected and a pattern detector coupled to the other end of the fuse.

また本発明により実現する別の半導体集積回路は、信号入力端と、該信号入力端に入力が接続される入力バッファと、該入力バッファの出力に結合されるパターン検出器と、該信号入力端に一端が接続されるフューズと、該フューズの他端に結合されるパターン発生器を含むことを特徴とする。 Another semiconductor integrated circuit realized by the present invention includes a signal input terminal, an input buffer having an input connected to the signal input terminal, a pattern detector coupled to the output of the input buffer, and the signal input terminal. And a pattern generator coupled to the other end of the fuse.

パターン発生器とパターン検出器とを設けることにより、パターン発生器からパターン検出器までの信号伝達経路が誤りなく高周波信号を伝達できるか否かを試験することができる。またフューズは、テスト終了後にレーザビーム照射等により溶断する。フューズを切断することにより、パターン検出器又はパターン発生器と信号出力端又は信号入力端とを結合する導電路が物理的に完全に分断されるので、不具合によりパターン検出器又はパターン発生器が信号出力端又は信号入力端に接続されてしまう危険性は全く無くなる。また切断後のフューズが容量として見えてしまうこともなく、出力信号や入力信号の振幅が影響を受けることはない。従って、パターン検出器又はパターン発生器の存在を気にすることなく、要求される信号の規格を容易に満足させることができる。 By providing the pattern generator and the pattern detector, it is possible to test whether the signal transmission path from the pattern generator to the pattern detector can transmit a high-frequency signal without error. The fuse is melted by laser beam irradiation after the test is completed. By cutting the fuse, the conductive path that connects the pattern detector or pattern generator and the signal output end or signal input end is physically completely disconnected. There is no risk of being connected to the output end or the signal input end. Further, the fuse after being cut does not appear as a capacitor, and the amplitude of the output signal or the input signal is not affected. Therefore, it is possible to easily satisfy the required signal standard without worrying about the presence of the pattern detector or pattern generator.

以下に本発明の実施例を添付の図面を用いて詳細に説明する。 Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.

図２は、本発明によるテスト回路を内蔵した半導体集積回路の構成の第１の実施例を示す図である。図２のＬＳＩチップ２０は、ロジック回路２１、出力バッファ（Ｉ／Ｏ）２２、パターン発生器２３、パターン検出器２４、及びフューズ２５を含む。図２に示すのは、ＬＳＩチップ２０の信号出力部分であり、信号Ｄ１がロジック回路２１及び出力バッファ２２を介してチップ外部に信号Ｄ２として出力される。 FIG. 2 is a diagram showing a first embodiment of the configuration of a semiconductor integrated circuit incorporating a test circuit according to the present invention. The LSI chip 20 in FIG. 2 includes a logic circuit 21, an output buffer (I / O) 22, a pattern generator 23, a pattern detector 24, and a fuse 25. FIG. 2 shows a signal output portion of the LSI chip 20, and the signal D 1 is output as a signal D 2 to the outside of the chip through the logic circuit 21 and the output buffer 22.

このＬＳＩチップ２０の動作周波数は例えば１ＧＨｚ等の高周波数であり、実動作周波数でＬＳＩチップ２０を動作させながら、外部のテスタ装置により出力信号Ｄ２を測定することは困難である。図１のＬＳＩチップ２０においては、内部にパターン発生器２３とパターン検出器２４とを設けることにより、内部で自己試験を実行可能に構成される。 The operating frequency of the LSI chip 20 is a high frequency such as 1 GHz, for example, and it is difficult to measure the output signal D2 by an external tester device while operating the LSI chip 20 at the actual operating frequency. The LSI chip 20 of FIG. 1 is configured such that a self-test can be executed internally by providing a pattern generator 23 and a pattern detector 24 therein.

具体的には、信号出力端２６と、信号出力端２６に出力が接続される出力バッファ２２と、出力バッファ２２の入力に結合されるパターン発生器２３と、信号出力端２６に一端が接続されるフューズ２５と、フューズ２５の他端に結合されるパターン検出器２４とが設けられる。ここで、出力バッファ２２の入力とパターン発生器２３との間にロジック回路２１が更に設けられてよい。 Specifically, the signal output terminal 26, the output buffer 22 whose output is connected to the signal output terminal 26, the pattern generator 23 coupled to the input of the output buffer 22, and one end of the signal output terminal 26 are connected. A fuse 25 and a pattern detector 24 coupled to the other end of the fuse 25 are provided. Here, a logic circuit 21 may be further provided between the input of the output buffer 22 and the pattern generator 23.

パターン発生器２３は、ＰＲＢＳ（Pseudo Random Bit Sequence：疑似乱数ビットシーケンス）を発生する回路であり、比較的単純な順序回路により疑似ランダムなビットパターンを例えば１ＧＨｚの高周波信号として生成することができる。このビットパターンの周波数は、実動作においてＬＳＩチップ２０が出力する信号Ｄ２の周波数であることが望ましい。パターン発生器２３が生成するビットパターンは、ロジック回路２１、出力バッファ２２、及びフューズ２５を介してパターン検出器２４に供給される。パターン検出器２４は、パターン発生器２３が発生した疑似ランダムなビットパターンを比較・検出するための回路であり、供給されたビットパターンが想定されるビットパターンと一致するか否かを比較的単純な順序回路により判定することができる。パターン検出器２４は、この判定結果をエラー出力として出力する。このようにパターン発生器２３とパターン検出器２４とを設けることにより、パターン発生器２３からパターン検出器２４までの信号伝達経路が誤りなく高周波信号を伝達できるか否かを試験することができる。 The pattern generator 23 is a circuit that generates a PRBS (Pseudo Random Bit Sequence), and can generate a pseudo-random bit pattern as, for example, a 1 GHz high-frequency signal using a relatively simple sequential circuit. The frequency of this bit pattern is desirably the frequency of the signal D2 output from the LSI chip 20 in actual operation. The bit pattern generated by the pattern generator 23 is supplied to the pattern detector 24 via the logic circuit 21, the output buffer 22, and the fuse 25. The pattern detector 24 is a circuit for comparing and detecting the pseudo-random bit pattern generated by the pattern generator 23, and it is relatively simple whether or not the supplied bit pattern matches the assumed bit pattern. It can be determined by a simple sequential circuit. The pattern detector 24 outputs this determination result as an error output. By providing the pattern generator 23 and the pattern detector 24 in this way, it is possible to test whether or not the signal transmission path from the pattern generator 23 to the pattern detector 24 can transmit a high-frequency signal without error.

フューズ２５は、テスト終了後にレーザビーム照射等により溶断する。フューズ２５を切断することにより、パターン検出器２４と信号出力端２６とを結合する導電路が物理的に完全に分断されるので、不具合によりパターン検出器２４が信号出力端２６に接続されてしまう危険性は全く無くなる。また切断後のフューズ２５が容量として見えてしまうこともなく、出力バッファ２２の出力信号の振幅が影響を受けることはない。従って、パターン検出器２４の存在を気にすることなく、要求される信号の規格を容易に満足させることができる。 The fuse 25 is melted by laser beam irradiation or the like after the test is completed. By disconnecting the fuse 25, the conductive path that couples the pattern detector 24 and the signal output end 26 is physically completely disconnected, so that the pattern detector 24 is connected to the signal output end 26 due to a malfunction. There is no danger at all. Further, the fuse 25 after being cut does not appear as a capacitor, and the amplitude of the output signal of the output buffer 22 is not affected. Therefore, it is possible to easily satisfy the required signal standard without worrying about the presence of the pattern detector 24.

図３は、本発明によるテスト回路を内蔵した半導体集積回路の構成の第２の実施例を示す図である。図３のＬＳＩチップ３０は、ロジック回路３１、出力バッファ（Ｉ／Ｏ）３２、パターン発生器３３、パターン検出器３４、及びフューズ３５を含む。図３に示すのは、ＬＳＩチップ３０の信号入力部分であり、外部からの信号Ｄ３が入力バッファ３２及びロジック回路３１を介してチップ内部に信号Ｄ４として供給される。 FIG. 3 is a diagram showing a second embodiment of the configuration of a semiconductor integrated circuit incorporating a test circuit according to the present invention. The LSI chip 30 of FIG. 3 includes a logic circuit 31, an output buffer (I / O) 32, a pattern generator 33, a pattern detector 34, and a fuse 35. FIG. 3 shows a signal input portion of the LSI chip 30, and an external signal D 3 is supplied to the chip as a signal D 4 via the input buffer 32 and the logic circuit 31.

このＬＳＩチップ３０の動作周波数は例えば１ＧＨｚ等の高周波数であり、実動作周波数でＬＳＩチップ３０を動作させながら、外部のテスタ装置により出力信号Ｄ２を測定することは困難である。図１のＬＳＩチップ３０においては、内部にパターン発生器３３とパターン検出器３４とを設けることにより、内部で自己試験を実行可能に構成される。 The operating frequency of the LSI chip 30 is a high frequency such as 1 GHz, for example, and it is difficult to measure the output signal D2 by an external tester device while operating the LSI chip 30 at the actual operating frequency. The LSI chip 30 of FIG. 1 is configured so that a self-test can be executed internally by providing a pattern generator 33 and a pattern detector 34 therein.

具体的には、信号入力端３６と、信号入力端３６に入力が接続される入力バッファ３２と、入力バッファ３２の出力に結合されるパターン検出器３４と、信号入力端３６に一端が接続されるフューズ３５と、フューズ３５の他端に結合されるパターン発生器３３が設けられる。ここで、入力バッファ３２の出力とパターン検出器３４との間にロジック回路３１が更に設けられてよい。 Specifically, the signal input terminal 36, the input buffer 32 having an input connected to the signal input terminal 36, the pattern detector 34 coupled to the output of the input buffer 32, and one end connected to the signal input terminal 36. A fuse 35 and a pattern generator 33 coupled to the other end of the fuse 35 are provided. Here, a logic circuit 31 may be further provided between the output of the input buffer 32 and the pattern detector 34.

パターン発生器３３及びパターン検出器３４の機能は、それぞれ第１の実施例のパターン発生器２３及びパターン検出器２４の機能と同様である。パターン発生器３３により疑似ランダムなビットパターンを高周波信号として生成し、パターン検出器３４により、供給されたビットパターンが想定されるビットパターンと一致するか否かを判定する。このビットパターンの周波数は、実動作においてＬＳＩチップ３０が入力する信号Ｄ３の周波数であることが望ましい。パターン検出器３４は、この判定結果をエラー出力として出力する。このようにパターン発生器３３とパターン検出器３４とを設けることにより、パターン発生器３３からパターン検出器３４までの信号伝達経路が誤りなく高周波信号を伝達できるか否かを試験することができる。 The functions of the pattern generator 33 and the pattern detector 34 are the same as the functions of the pattern generator 23 and the pattern detector 24 of the first embodiment, respectively. The pattern generator 33 generates a pseudo-random bit pattern as a high frequency signal, and the pattern detector 34 determines whether or not the supplied bit pattern matches an assumed bit pattern. The frequency of this bit pattern is desirably the frequency of the signal D3 input by the LSI chip 30 in actual operation. The pattern detector 34 outputs this determination result as an error output. By providing the pattern generator 33 and the pattern detector 34 in this way, it is possible to test whether the signal transmission path from the pattern generator 33 to the pattern detector 34 can transmit a high-frequency signal without error.

フューズ３５は、テスト終了後にレーザビーム照射等により溶断する。フューズ３５を切断することにより、パターン発生器３３と信号入力端３６とを結合する導電路が物理的に完全に分断されるので、不具合によりパターン発生器３３が信号入力端３６に接続されてしまう危険性は全く無くなる。また切断後のフューズ３５が容量として見えてしまうこともなく、入力バッファ３２の入力信号の振幅が影響を受けることはない。従って、パターン発生器３３の存在を気にすることなく、要求される信号に関する規格を容易に満足させることができる。 The fuse 35 is melted by laser beam irradiation or the like after the test is completed. By cutting the fuse 35, the conductive path that couples the pattern generator 33 and the signal input end 36 is physically completely separated, so that the pattern generator 33 is connected to the signal input end 36 due to a malfunction. There is no danger at all. Further, the fuse 35 after being cut does not appear as a capacitor, and the amplitude of the input signal of the input buffer 32 is not affected. Therefore, it is possible to easily satisfy the standard regarding the required signal without worrying about the presence of the pattern generator 33.

図４は、本発明によるテスト回路を内蔵した半導体集積回路の構成の第３の実施例を示す図である。図４のＬＳＩチップ４０は、ロジック回路４１、出力バッファ（Ｉ／Ｏ）４２、パターン発生器４３、パターン検出器４４、フューズ４５−１及び４５−２、終端抵抗４７、及び差動増幅器４８を含む。ＬＳＩチップ４０は、差動信号を入力信号とする半導体集積回路であり、図４に示すのは差動信号の入力部分である。単相信号Ｄ１がロジック回路４１及び出力バッファ４２を介してチップ外部に差動信号Ｄ２として出力される。 FIG. 4 is a diagram showing a third embodiment of the configuration of a semiconductor integrated circuit incorporating a test circuit according to the present invention. 4 includes a logic circuit 41, an output buffer (I / O) 42, a pattern generator 43, a pattern detector 44, fuses 45-1 and 45-2, a termination resistor 47, and a differential amplifier 48. Including. The LSI chip 40 is a semiconductor integrated circuit that receives a differential signal as an input signal, and FIG. 4 shows an input portion of the differential signal. The single-phase signal D1 is output as a differential signal D2 to the outside of the chip via the logic circuit 41 and the output buffer 42.

具体的には、信号出力端４６−１及び４６−２と、信号出力端４６−１及び４６−２に出力が接続される出力バッファ４２と、出力バッファ４２の入力に結合されるパターン発生器４３と、信号出力端４６−１及び４６−２に一端が接続されるフューズ４５−１及び４５−２と、フューズ４５−１及び４５−２の他端に結合されるパターン検出器４４とが設けられる。ここで、出力バッファ４２の入力とパターン発生器４３との間にロジック回路４１が更に設けられてよい。また図４に示すように、フューズ４５−１及び４５−２とパターン検出器４４との間には、終端抵抗４７及び差動増幅器４８が設けられている。 Specifically, the signal output terminals 46-1 and 46-2, the output buffer 42 whose output is connected to the signal output terminals 46-1 and 46-2, and the pattern generator coupled to the input of the output buffer 42 43, fuses 45-1 and 45-2 whose one ends are connected to signal output ends 46-1 and 46-2, and a pattern detector 44 coupled to the other ends of the fuses 45-1 and 45-2. Provided. Here, a logic circuit 41 may be further provided between the input of the output buffer 42 and the pattern generator 43. As shown in FIG. 4, a termination resistor 47 and a differential amplifier 48 are provided between the fuses 45-1 and 45-2 and the pattern detector 44.

パターン発生器４３及びパターン検出器４４の機能は、前述の実施例のパターン発生器及びパターン検出器の機能と同様である。またフューズ４５−１及び４５−２の機能及びその効果についても前述の実施例の機能及び効果と同様である。 The functions of the pattern generator 43 and the pattern detector 44 are the same as the functions of the pattern generator and the pattern detector of the above-described embodiment. The functions and effects of the fuses 45-1 and 45-2 are the same as the functions and effects of the above-described embodiment.

図５は、パターン発生器の構成の一例を示す図である。図５に示すパターン発生器を図２、図３、及び図４の構成において用いることができる。図５のパターン発生器は、フリップフロップ５０−１乃至５０−７とＸＯＲ回路５１とを含む。フリップフロップ５０−１乃至５０−７は初期値を１にするプリセット機能を備えたものである。フリップフロップ５０−１乃至５０−７は、ある段のフリップフロップのデータ出力Ｑが次段のフリップフロップのデータ入力Ｄに接続されるように直列に縦続接続され、各クロック入力端には共通のクロック信号ｃｌｏｃｋが供給される。ＸＯＲ回路５１は、６段目のフリップフロップ５０−６の出力と７段目のフリップフロップ５０−７の出力との排他的論理和を演算し、その演算結果を出力する。ＸＯＲ回路５１の出力は、１段目のフリップフロップ５０−１のデータ入力Ｄに接続される。これは多項式

を表した回路となっている。ＸＯＲ回路５１の出力が、生成された疑似乱数ビットシーケンスとなる。 FIG. 5 is a diagram illustrating an example of the configuration of the pattern generator. The pattern generator shown in FIG. 5 can be used in the configurations of FIG. 2, FIG. 3, and FIG. The pattern generator of FIG. 5 includes flip-flops 50-1 to 50-7 and an XOR circuit 51. The flip-flops 50-1 to 50-7 have a preset function for setting the initial value to 1. The flip-flops 50-1 to 50-7 are cascaded in series so that the data output Q of one flip-flop is connected to the data input D of the next flip-flop. A clock signal clock is supplied. The XOR circuit 51 calculates the exclusive OR of the output of the sixth-stage flip-flop 50-6 and the output of the seventh-stage flip-flop 50-7, and outputs the calculation result. The output of the XOR circuit 51 is connected to the data input D of the first stage flip-flop 50-1. This is a polynomial

It is a circuit that represents. The output of the XOR circuit 51 becomes the generated pseudo random number bit sequence.

図６は、パターン検出器の構成の一例を示す図である。図６に示すパターン検出器は、一例として、式（１）を表した図５に示すパターン発生器の生成する疑似乱数ビットシーケンスを検出する検出器である。図２、図３、及び図４の構成においてロジック回路が設けられていないとすれば（或いはロジック回路の入出力間で論理が同一であるよう設定すれば）、図６に示すパターン発生器を図２、図３、及び図４の構成において用いることができる。ロジック回路の論理が介在する場合には、その論理を考慮して設計したパターン検出器を用いることになる
図６のパターン発生器は、フリップフロップ６０−１乃至６０−９、ＸＯＲ回路６１、ＸＯＲ回路６２、ＯＲ回路６３乃至６５、及びＮＯＲ回路６６を含む。フリップフロップ６０−１乃至６０−９は初期値を１にするプリセット機能を備えたものである。フリップフロップ６０−１乃至６０−７は、ある段のフリップフロップのデータ出力Ｑが次段のフリップフロップのデータ入力Ｄに接続されるように直列に縦続接続され、各クロック入力端には共通のクロック信号ｃｌｏｃｋが供給される。ＸＯＲ回路６１は、６段目のフリップフロップ６０−６の出力と７段目のフリップフロップ６０−７の出力との排他的論理和を演算し、その演算結果を出力する。図６に示すような回路構成により、１段目のフリップフロップ６０−１のデータ入力Ｄに供給される疑似乱数ビットシーケンスの比較・検出結果を演算し、ＯＲ回路６５から検出結果を出力する。 FIG. 6 is a diagram illustrating an example of the configuration of the pattern detector. The pattern detector shown in FIG. 6 is a detector that detects a pseudo-random bit sequence generated by the pattern generator shown in FIG. If the logic circuit is not provided in the configurations of FIGS. 2, 3, and 4 (or if the logic is set to be the same between the input and output of the logic circuit), the pattern generator shown in FIG. It can be used in the configurations of FIG. 2, FIG. 3, and FIG. When logic of the logic circuit intervenes, a pattern detector designed in consideration of the logic is used. The pattern generator of FIG. 6 includes flip-flops 60-1 to 60-9, an XOR circuit 61, and an XOR. A circuit 62, OR circuits 63 to 65, and a NOR circuit 66 are included. The flip-flops 60-1 to 60-9 have a preset function for setting the initial value to 1. The flip-flops 60-1 to 60-7 are cascaded in series so that the data output Q of a flip-flop of a certain stage is connected to the data input D of the flip-flop of the next stage, and common to each clock input terminal. A clock signal clock is supplied. The XOR circuit 61 calculates the exclusive OR of the output of the sixth-stage flip-flop 60-6 and the output of the seventh-stage flip-flop 60-7, and outputs the calculation result. The circuit configuration as shown in FIG. 6 calculates the comparison / detection result of the pseudo random number bit sequence supplied to the data input D of the first-stage flip-flop 60-1, and outputs the detection result from the OR circuit 65.

図７は、図５のパターン発生器の生成する疑似乱数ビットシーケンスと図６のパターン検出器の出力する検出結果との一例を示す図である。図７に示すのはエラーが無い場合の例である。図７（ａ）にはパターン発生器に供給されるクロック信号ｃｌｏｋが示され、（ｂ）にはパターン発生器が生成する疑似乱数ビットシーケンスが示され、（ｃ）にはパターン検出器の出力する検出結果が示される。エラーがない場合には、パターン検出器が出力する検出結果は常に０となる。 FIG. 7 is a diagram showing an example of a pseudo random number bit sequence generated by the pattern generator of FIG. 5 and a detection result output by the pattern detector of FIG. FIG. 7 shows an example when there is no error. FIG. 7A shows a clock signal clok supplied to the pattern generator, FIG. 7B shows a pseudo-random bit sequence generated by the pattern generator, and FIG. 7C shows an output of the pattern detector. The detection result is shown. When there is no error, the detection result output by the pattern detector is always zero.

図８は、図５のパターン発生器の生成する疑似乱数ビットシーケンスと図６のパターン検出器の出力する検出結果との別の一例を示す図である。図８に示すのはエラーが発生した場合の例である。図８（ａ）にはパターン発生器に供給されるクロック信号ｃｌｏｋが示され、（ｂ）にはパターン発生器により生成された後に信号伝搬路を伝搬した疑似乱数ビットシーケンスが示され、（ｃ）にはパターン検出器の出力する検出結果が示される。（ｂ）に示す疑似乱数ビットシーケンスは、信号伝搬過程によりエラーが混入し、丸で囲んだ部分のビットが０から１に変化してしまっている。このようなエラーが混入したビットシーケンスを図６に示すエラー検出器に入力すると、エラー検出器の検出結果には（ｃ）に示すようにエラーを示す値１が現れることになる。このようにして、所定の多項式に従い疑似乱数ビットシーケンスを生成するパターン発生器と所望のビットシーケンスを検出するパターン検出器とを用いることにより、図２、図３、及び図４に示すＬＳＩチップの内部において動作試験を実行することができる。 FIG. 8 is a diagram showing another example of the pseudo-random bit sequence generated by the pattern generator of FIG. 5 and the detection result output by the pattern detector of FIG. FIG. 8 shows an example when an error occurs. FIG. 8A shows a clock signal clok supplied to the pattern generator, and FIG. 8B shows a pseudo-random bit sequence that is generated by the pattern generator and then propagates through the signal propagation path. ) Shows the detection result output by the pattern detector. In the pseudo random number bit sequence shown in (b), an error is mixed due to the signal propagation process, and the bit in the circled portion changes from 0 to 1. When a bit sequence in which such an error is mixed is input to the error detector shown in FIG. 6, a value 1 indicating an error appears in the detection result of the error detector as shown in (c). In this way, by using a pattern generator that generates a pseudo-random bit sequence according to a predetermined polynomial and a pattern detector that detects a desired bit sequence, the LSI chip shown in FIGS. Operational tests can be performed internally.

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。 As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited to the said Example, A various deformation | transformation is possible within the range as described in a claim.

従来のテスト回路を内蔵した半導体集積回路の構成の一例を示す図である。It is a figure which shows an example of a structure of the semiconductor integrated circuit incorporating the conventional test circuit. 本発明によるテスト回路を内蔵した半導体集積回路の構成の第１の実施例を示す図である。It is a figure which shows the 1st Example of a structure of the semiconductor integrated circuit incorporating the test circuit by this invention. 本発明によるテスト回路を内蔵した半導体集積回路の構成の第２の実施例を示す図である。It is a figure which shows the 2nd Example of a structure of the semiconductor integrated circuit incorporating the test circuit by this invention. 本発明によるテスト回路を内蔵した半導体集積回路の構成の第３の実施例を示す図である。It is a figure which shows the 3rd Example of a structure of the semiconductor integrated circuit incorporating the test circuit by this invention. パターン発生器の構成の一例を示す図である。It is a figure which shows an example of a structure of a pattern generator. パターン検出器の構成の一例を示す図である。It is a figure which shows an example of a structure of a pattern detector. 図５のパターン発生器の生成する疑似乱数ビットシーケンスと図６のパターン検出器の出力する検出結果との一例を示す図である。FIG. 7 is a diagram illustrating an example of a pseudo random number bit sequence generated by the pattern generator of FIG. 5 and a detection result output by the pattern detector of FIG. 6. 図５のパターン発生器の生成する疑似乱数ビットシーケンスと図６のパターン検出器の出力する検出結果との別の一例を示す図である。FIG. 7 is a diagram showing another example of a pseudo random number bit sequence generated by the pattern generator of FIG. 5 and a detection result output by the pattern detector of FIG. 6.

Explanation of symbols

２０ＬＳＩチップ
２１ロジック回路
２２出力バッファ
２３パターン発生器
２４パターン検出器
２５フューズ
２６信号出力端
３０ＬＳＩチップ
３１ロジック回路
３２出力バッファ
３３パターン発生器
３４パターン検出器
３５フューズ
３６信号入力端 20 LSI chip 21 Logic circuit 22 Output buffer 23 Pattern generator 24 Pattern detector 25 Fuse 26 Signal output terminal 30 LSI chip 31 Logic circuit 32 Output buffer 33 Pattern generator 34 Pattern detector 35 Fuse 36 Signal input terminal

Claims

A signal output end;
An output buffer whose output is connected to the signal output end;
A pattern generator coupled to the input of the output buffer;
A fuse having one end connected to the signal output end;
A semiconductor integrated circuit comprising a pattern detector coupled to the other end of the fuse.

2. The semiconductor integrated circuit according to claim 1, further comprising a logic circuit provided between the input of the output buffer and the pattern generator.

A signal input terminal;
An input buffer having an input connected to the signal input end;
A pattern detector coupled to the output of the input buffer;
A fuse having one end connected to the signal input end;
A semiconductor integrated circuit comprising a pattern generator coupled to the other end of the fuse.

4. The semiconductor integrated circuit according to claim 3, further comprising a logic circuit provided between the output of the input buffer and the pattern detector.

5. The semiconductor integrated circuit according to claim 1, wherein the pattern generator is a pseudo random number bit sequence generator, and the pattern detector is a pseudo random number bit sequence detector.