JP2009140028A - ハードウェア検証用プログラミング記述生成装置、ハードウェア検証用プログラミング記述生成方法、制御プログラムおよび可読記録媒体 - Google Patents
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Abstract
【解決手段】ハードウェアを機能ブロックに分割し、複数のブロックからアクセスされる共有リソースを抽出して共有リソースアクセス情報を作成するブロック分割・共有リソース抽出・アクセス情報作成手段42と、CDFGを生成し、スケジューリング・ステート割り振りをした後に、各機能ブロックの動作をサイクル精度レベルで検証可能なモデルを生成する機能ブロックのサイクル精度モデル生成手段45と、共有リソースの動作をサイクル精度レベルで検証可能なモデルを生成する共有リソースのサイクル精度モデル生成手段46と、共有リソースのアクセス情報から、アサーションにより共有リソースへのアクセスを制御するモデルを生成する共有リソースのサイクル制御モデル生成手段47とを有する。
【選択図】図1
Description
本実施形態では、図3に示すフローチャートにおけるステップS2のブロック分割・共有リソースの抽出処理により得られる共有リソースアクセス情報を用いて、アサーションにより共有リソースへのアクセスが重複されないように制御する共有リソースのアクセス制御モデルが生成される。
2 キーボードなどの入力装置
3 計算機本体
31 CPU(制御部)
32 RAM
33 ROM(可読記録媒体)
4 ハードウェア検証用プログラミング記述生成プログラム
41 構文解析・字句解析手段
42 ブロック分割・共有リソースの抽出・アクセス情報作成手段
43 CDFG生成手段
44 スケジューリング・ステート割り振り手段
45 機能ブロックのサイクル精度モデル生成手段
46 共有リソースのサイクル精度モデル生成手段
47 共有リソースのアクセス制御モデル生成手段
51 ハードウェアの動作記述
52A ブロックAのCDFG
52B ブロックBのCDFG
53A ブロックAのサイクル精度モデル
53B ブロックBのサイクル精度モデル
54 共有リソースのデータベース
55 共有リソースのサイクル精度モデル
56 共有リソースのアクセス情報
57 共有リソースのアクセス制御モデル
100 コンピュータシステム
Claims (26)
- 回路構造に関する情報は含まれず、処理動作のみが記述された動作記述から得られたハードウェアの動作情報から該ハードウェアを複数の機能ブロックに分割し、分割した複数の機能ブロックからアクセスされる共有リソースを抽出して、該共有リソースのアクセス情報を作成するブロック分割・共有リソース抽出・アクセス情報作成手段と、
該共有リソースのアクセス情報から、アサーションにより該共有リソースへのアクセスが重複されないように制御するアクセス制御モデルを生成する共有リソースのアクセス制御モデル生成手段とを有するハードウェア検証用プログラミング記述生成装置。 - 前記共有リソースのアクセス制御モデル生成手段は、前記アクセス制御モデルとして、サイクル精度レベルで前記ハードウェアの正しい動作が成立する条件をアサーションにより検証可能な動作モデルを汎用プログラミング言語の記述として生成する請求項1に記載のハードウェア検証用プログラミング記述生成装置。
- 前記共有リソースのアクセス制御モデルは、前記複数の機能ブロックのうちの少なくとも2つの機能ブロックのアクセスタイミングを示す各信号を前記汎用プログラミング言語によりそれぞれ表現した各変数を加算し、その加算結果をアサーション条件として前記ハードウェアが正しい条件で動作しているか否かを判断するように制御する請求項2に記載のハードウェア検証用プログラミング記述生成装置。
- 前記加算結果が“1”以下であるという条件を前記アサーション条件とする請求項3に記載のハードウェア検証用プログラミング記述生成装置。
- 前記加算結果が“1”よりも大きい場合に、前記ハードウェアの正しい動作条件に合致しないものとしてエラー情報を報知手段に出力して、該ハードウェアの動作が正しく実行されていないことを該報知手段によりユーザに報知する請求項3または4に記載のハードウェア検証用プログラミング記述生成装置。
- 前記共有リソースのアクセス制御モデルは、前記共有リソースがマルチポートメモリの場合に、前記複数の機能ブロックのうちの少なくとも2つの機能ブロックのアクセスタイミングを示す各信号を前記汎用プログラミング言語によりそれぞれ表現した各変数と、該共有リソースにそれぞれアクセスされる各アドレスを比較した結果とをアサーション条件として、前記ハードウェアが正しい条件で動作しているか否かを判断するように制御する請求項1に記載のハードウェア検証用プログラミング記述生成装置。
- 前記各変数が全て”1”でかつ前記各アドレスを比較した結果が等しいという条件が全て成り立つ場合を除くという条件をアサーション条件とする請求項6に記載のハードウェア検証用プログラミング記述生成装置。
- 前記各変数が全て”1”でかつ前記各アドレスを比較した結果が等しいという条件が全て成り立つ場合に、前記ハードウェアの正しい動作条件に合致しないものとしてエラー情報を報知手段に出力して、該ハードウェアの動作が正しく実行されていないことをユーザに該報知手段により報知する請求項6または7に記載のハードウェア検証用プログラミング記述生成装置。
- 前記共有リソースのアクセス制御モデルが生成されないようにアクセス制御モデル生成禁止情報を動作記述中に指定可能とする請求項1に記載のハードウェア検証用プログラミング記述生成装置。
- 前記共有リソースのアクセス情報は、該共有リソースにアクセスするブロック名、データ書き込みおよび読み出しのうちの少なくともいずれかのアクセスの方向、および、アクセスに使用する信号として、該ブロック名のブロックと該共有リソース間でアクセス動作を実行するタイミングを示す信号、アクセスするアドレスを示す信号および書き込みデータである請求項1に記載のハードウェア検証用プログラミング記述生成装置。
- 前記動作記述から構文および字句を解析処理する構文解析・字句解析手段をさらに有し、前記ブロック分割・共有リソース抽出・アクセス情報作成手段は、該動作記述から構文および字句を解析処理して得られたハードウェアの動作情報から該ハードウェアを複数の機能ブロックに分割する請求項1に記載のハードウェア検証用プログラミング記述生成装置。
- 前記複数の機能ブロックの各CDFGをそれぞれ作成するCDFG生成手段と、
該各CDFGで回路動作を表すノードをスケジューリングおよびステート割り振りするスケジューリング・ステート割り振り手段と、
該機能ブロックの動作をサイクル精度レベルで検証可能なサイクルク精度モデルを生成する機能ブロックのサイクル精度モデル生成手段と、
前記共有リソースの動作をサイクル精度レベルで検証可能なサイクル精度モデルを生成する共有リソースのサイクル精度モデル生成手段とをさらに有する請求項1または11に記載のハードウェア検証用プログラミング記述生成装置。 - 回路構造に関する情報は含まれず、処理動作のみが記述された動作記述から得られたハードウェアの動作情報から該ハードウェアを機能ブロックに分割し、分割した複数の機能ブロックからアクセスされる共有リソースを抽出して、該共有リソースのアクセス情報を作成するブロック分割・共有リソース抽出・アクセス情報作成ステップと、
該共有リソースのアクセス情報から、アサーションにより該共有リソースへのアクセスが重複されないように制御するアクセス制御モデルを生成する共有リソースのアクセス制御モデル生成ステップとを有するハードウェア検証用プログラミング記述生成方法。 - 前記共有リソースのアクセス制御モデル生成ステップは、前記アクセス制御モデルとして、サイクル精度レベルで前記ハードウェアの正しい動作が成立する条件をアサーションにより検証可能な動作モデルを汎用プログラミング言語の記述として生成する請求項13に記載のハードウェア検証用プログラミング記述生成方法。
- 前記共有リソースのアクセス制御モデル生成ステップにおいて、前記アクセス制御モデルは、前記複数の機能ブロックのうちの少なくとも2つの機能ブロックのアクセスタイミングを示す各信号を前記汎用プログラミング言語によりそれぞれ表現した各変数を加算し、その加算結果をアサーション条件として、前記ハードウェアが正しい条件で動作しているか否かを判断するように制御する請求項14に記載のハードウェア検証用プログラミング記述生成方法。
- 前記加算結果が“1”以下であるという条件を前記アサーション条件とする請求項15に記載のハードウェア検証用プログラミング記述生成方法。
- 前記加算結果が“1”よりも大きい場合に、前記ハードウェアの正しい動作条件に合致しないものとしてエラー情報を報知手段に出力して、該ハードウェアの動作が正しく実行されていないことを該報知手段によりユーザに報知する請求項15または16に記載のハードウェア検証用プログラミング記述生成方法。
- 前記共有リソースのアクセス制御モデル生成ステップにおいて、該共有リソースがマルチポートメモリの場合に、前記アクセス制御モデルは、前記複数の機能ブロックのうちの少なくとも2つの機能ブロックのアクセスタイミングを示す各信号を前記汎用プログラミング言語によりそれぞれ表現した各変数と、該共有リソースにそれぞれアクセスされる各アドレスを比較した結果とをアサーション条件として、前記ハードウェアが正しい条件で動作しているか否かを判断するように制御する請求項14に記載のハードウェア検証用プログラミング記述生成方法。
- 前記各変数が全て”1”でかつ前記各アドレスを比較した結果が等しいという条件が全て成り立つ場合を除くという条件をアサーション条件とする請求項18に記載のハードウェア検証用プログラミング記述生成方法。
- 前記各変数が全て”1”でかつ前記各アドレスを比較した結果が等しいという条件が全て成り立つ場合に、前記ハードウェアの正しい動作条件に合致しないものとしてエラー情報を報知手段に出力して、該ハードウェアの動作が正しく実行されていないことをユーザに該報知手段により報知する請求項18または19に記載のハードウェア検証用プログラミング記述生成方法。
- 前記共有リソースのアクセス制御モデルが生成されないようにアクセス制御モデル生成禁止情報を動作記述中に指定可能とする請求項13に記載のハードウェア検証用プログラミング記述生成方法。
- 前記共有リソースのアクセス情報は、該共有リソースにアクセスするブロック名、データ書き込みおよび読み出しのうちの少なくともいずれかのアクセスの方向、および、アクセスに使用する信号として、該ブロック名のブロックと該共有リソース間でアクセス動作を実行するタイミングを示す信号、アクセスするアドレスを示す信号および書き込みデータである請求項13に記載のハードウェア検証用プログラミング記述生成方法。
- 前記動作記述から構文および字句を解析処理する構文解析・字句解析ステップをさらに有し、前記ブロック分割・共有リソース抽出・アクセス情報作成ステップは、該動作記述から構文および字句を解析処理して得られたハードウェアの動作情報から該ハードウェアを複数の機能ブロックに分割する請求項13に記載のハードウェア検証用プログラミング記述生成方法。
- 前記複数の機能ブロックの各CDFGをそれぞれ作成するCDFG生成ステップと、
該各CDFGで回路動作を表すノードをスケジューリングおよびステート割り振りするスケジューリング・ステート割り振りステップと、
該機能ブロックの動作をサイクル精度レベルで検証可能なサイクルク精度モデルを生成する機能ブロックのサイクル精度モデル生成ステップと、
前記共有リソースの動作をサイクル精度レベルで検証可能なサイクル精度モデルを生成する共有リソースのサイクル精度モデル生成ステップとをさらに有する請求項13または23に記載のハードウェア検証用プログラミング記述生成方法。 - 請求項13〜24のいずれかに記載のハードウェア検証用プログラミング記述生成方法の各ステップを計算機システムによって実行可能な処理手順が記述された制御プログラム。
- 請求項25に記載の制御プログラムが記録されて前記計算機システムによって該制御プログラムを読み取り可能な可読記録媒体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Country | Link |
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