JP2009064925A - Manufacturing method of thin-film transistor, and thin-film transistor manufactured by the same manufacturing method - Google Patents
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Abstract
Description
本発明は、薄膜トランジスタの製造方法及びその製造方法により製造された薄膜トランジスタに関し、詳細には、カーボンナノチューブと界面活性剤と乾燥防止剤とを含む水溶液からなる分散液を使用して半導体層を形成する薄膜トランジスタの製造方法及びその製造方法により製造された薄膜トランジスタに関する。 The present invention relates to a method for manufacturing a thin film transistor and a thin film transistor manufactured by the method, and more specifically, a semiconductor layer is formed using a dispersion composed of an aqueous solution containing carbon nanotubes, a surfactant, and a drying inhibitor. The present invention relates to a thin film transistor manufacturing method and a thin film transistor manufactured by the manufacturing method.
従来、高い周波数のデジタル信号やアナログ電気信号を制御あるいは増幅するためには、高周波特性に優れる電界効果トランジスタが使用されている。また、有機ＥＬやフィルム液晶、電子ペーパ等の明るくて見やすいフレキシブルディスプレイを実現するために、フレキシブルディスプレイの各画素には、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）として電界効果トランジスタを備えたアクティブ駆動回路が埋め込まれて使用されている。 Conventionally, in order to control or amplify high frequency digital signals and analog electric signals, field effect transistors having excellent high frequency characteristics have been used. In order to realize a bright and easy-to-view flexible display such as organic EL, film liquid crystal, and electronic paper, each pixel of the flexible display has an active drive circuit having a field effect transistor as a TFT (Thin Film Transistor). Embedded and used.
このような電界効果トランジスタでは、近年の情報処理量の増大や通信の高速化に伴い、ガリウム砒素を材料とする電界効果トランジスタで処理できる周波数よりもさらに高い周波数のデジタル信号やアナログ電気信号を制御あるいは増幅する電子デバイスが必要となって来た。このために、荷電粒子が走行するチャネルと、それぞれチャネルの一部に接続されるソース電極及びドレイン電極と、チャネルと電磁的に結合するゲート電極からなる電界効果トランジスタにおいて、チャネルがカーボンナノチューブで構成される電界効果トランジスタが提案されている（例えば、特許文献１参照。）。 In such field effect transistors, digital signals and analog electrical signals with frequencies higher than those that can be processed by field effect transistors made of gallium arsenide are controlled with the recent increase in information processing and communication speed. Alternatively, an electronic device for amplification has become necessary. For this purpose, in a field effect transistor comprising a channel in which charged particles travel, a source electrode and a drain electrode connected to a part of each channel, and a gate electrode that is electromagnetically coupled to the channel, the channel is composed of carbon nanotubes. A field effect transistor has been proposed (see, for example, Patent Document 1).
また、カーボンナノチューブ用水溶性分散剤としては、重縮合系の芳香族系界面活性剤、重合系の芳香族系界面活性剤、芳香族系ノニオン性界面活性剤、及び、芳香族系ノニオン性界面活性剤とイオン性界面活性剤との組み合わせからなる群より選ばれる少なくとも1種を含有してなるカーボンナノチューブ用水性分散剤が提案されている（例えば、特許文献２参照。）。
しかしながら、上記特許文献２に記載のカーボンナノチューブ用水性分散剤では、カーボンナノチューブ用水性分散剤に界面活性剤を含ませているので、電界効果トランジスタの製造に用いると、残留した界面活性剤により電界効果トランジスタの特性に悪影響を与えるという問題点があった。また、カーボンナノチューブ用水性分散剤に乾燥防止剤を含ませた場合にも、乾燥防止剤が残留して、電界効果トランジスタの特性に悪影響を与えるという問題点があった。 However, in the aqueous dispersion for carbon nanotubes described in Patent Document 2, a surfactant is included in the aqueous dispersion for carbon nanotubes. Therefore, when used in the production of a field effect transistor, an electric field is generated by the remaining surfactant. There has been a problem of adversely affecting the characteristics of the effect transistor. In addition, even when an anti-drying agent is included in the carbon nanotube aqueous dispersant, there is a problem in that the anti-drying agent remains and adversely affects the characteristics of the field effect transistor.
本発明は、上記課題を解決するためになされたものであり、界面活性剤や乾燥防止剤をカーボンナノチューブの分散液に含ませて薄膜トランジスタを製造しても、安定して良好な特性を発揮する薄膜トランジスタを製造できる薄膜トランジスタの製造方法及びその製造方法により製造された薄膜トランジスタを提供することを目的とする。 The present invention has been made in order to solve the above-mentioned problems, and even when a thin film transistor is produced by adding a surfactant or a drying inhibitor to a dispersion of carbon nanotubes, it stably exhibits good characteristics. It is an object of the present invention to provide a thin film transistor manufacturing method capable of manufacturing a thin film transistor and a thin film transistor manufactured by the manufacturing method.
上記目的を達成するために、請求項１に係る発明の薄膜トランジスタの製造方法は、基板上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極を覆うように前記基板上にゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層上に、ソース電極及びドレイン電極を互いに離間して形成するソース・ドレイン電極形成工程と、前記ソース電極及び前記ドレイン電極間の前記ゲート絶縁層上に、少なくともカーボンナノチューブと界面活性剤と乾燥防止剤とを含む水溶液からなる分散液を塗布し、その後、乾燥することでカーボンナノチューブを定着させて半導体層を形成する半導体層形成工程と、洗浄により前記半導体層から前記界面活性剤と前記乾燥防止剤とを除去する洗浄工程とを備えている。 In order to achieve the above object, a method of manufacturing a thin film transistor according to a first aspect of the present invention includes a gate electrode forming step of forming a gate electrode on a substrate, and a gate insulating layer on the substrate so as to cover the gate electrode. Forming a gate insulating layer; forming a source / drain electrode on the gate insulating layer separately from each other; and forming the source / drain electrode on the gate insulating layer between the source electrode and the drain electrode. A semiconductor layer forming step of forming a semiconductor layer by fixing a carbon nanotube by applying a dispersion composed of an aqueous solution containing at least carbon nanotubes, a surfactant, and an anti-drying agent, followed by drying, and washing. A cleaning step of removing the surfactant and the anti-drying agent from the semiconductor layer.
また、請求項２に係る発明の薄膜トランジスタの製造方法は、基板上にソース電極及びドレイン電極を形成するソース・ドレイン電極形成工程と、前記ソース電極及び前記ドレイン電極間の前記基板上に、少なくともカーボンナノチューブと界面活性剤と乾燥防止剤とを含む水溶液からなる分散液を塗布し、その後、乾燥することでカーボンナノチューブを定着させて半導体層を形成する半導体層形成工程と、洗浄により前記半導体層から前記界面活性剤と前記乾燥防止剤とを除去する洗浄工程と、前記ソース電極、前記ドレイン電極及び前記半導体層の表面にゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層形成工程で形成された前記ゲート絶縁層上にゲート電極を形成するゲート電極形成工程とを備えている。 According to a second aspect of the present invention, there is provided a method of manufacturing a thin film transistor comprising: a source / drain electrode forming step of forming a source electrode and a drain electrode on a substrate; and at least carbon on the substrate between the source electrode and the drain electrode. A semiconductor layer forming step of forming a semiconductor layer by applying a dispersion comprising an aqueous solution containing nanotubes, a surfactant, and an anti-drying agent, and then fixing the carbon nanotubes by drying, and from the semiconductor layer by washing A cleaning step for removing the surfactant and the drying inhibitor, a gate insulating layer forming step for forming a gate insulating layer on the surface of the source electrode, the drain electrode, and the semiconductor layer, and the gate insulating layer forming step And a gate electrode formation step of forming a gate electrode on the gate insulating layer formed in (1).
また、請求項３に係る発明の薄膜トランジスタの製造方法は、請求項１又は２に記載の発明の構成に加え、前記半導体層形成工程では、前記分散液をインクジェット法により塗布することを特徴とする。 According to a third aspect of the present invention, there is provided a method for producing a thin film transistor, wherein, in addition to the configuration of the first aspect of the present invention, in the semiconductor layer forming step, the dispersion is applied by an ink jet method. .
また、請求項４に係る発明の薄膜トランジスタの製造方法は、請求項１乃至３の何れかに記載の発明の構成に加え、前記乾燥防止剤として、グリセリン、エチレングリコール、ジエチレングリコール、ポリエチレングリコールの少なくとも一つを含むことを特徴とする。 According to a fourth aspect of the present invention, there is provided a method for producing a thin film transistor, wherein, in addition to the structure of the first aspect of the present invention, at least one of glycerin, ethylene glycol, diethylene glycol, and polyethylene glycol is used as the anti-drying agent. It is characterized by including one.
また、請求項５に係る発明の薄膜トランジスタの製造方法は、請求項１乃至４の何れかに記載の発明の構成に加え、前記洗浄工程では、洗浄剤として、純水またはエタノールを用いることを特徴とする。 A thin film transistor manufacturing method according to a fifth aspect of the invention is characterized in that, in addition to the configuration of the invention according to any one of the first to fourth aspects, pure water or ethanol is used as a cleaning agent in the cleaning step. And
また、請求項６に係る発明の薄膜トランジスタの製造方法は、請求項１乃至５の何れかに記載の発明の構成に加え、前記洗浄工程では、超音波洗浄を行うことを特徴とする。 According to a sixth aspect of the present invention, there is provided a method of manufacturing a thin film transistor, wherein, in addition to the configuration of the first aspect of the present invention, ultrasonic cleaning is performed in the cleaning step.
また、請求項７に係る発明の薄膜トランジスタは、請求項１乃至６の何れかに記載の発明の薄膜トランジスタの製造方法により製造されたことを特徴とする。 A thin film transistor according to a seventh aspect of the invention is manufactured by the method for manufacturing a thin film transistor according to any one of the first to sixth aspects.
本発明の請求項１に係る発明の薄膜トランジスタの製造方法では、ボトムゲートタイプの薄膜トランジスタの製造方法において、半導体層形成工程でソース電極及びドレイン電極間のゲート絶縁層上に、少なくともカーボンナノチューブと界面活性剤と乾燥防止剤とを含む水溶液からなる分散液を塗布し、その後、乾燥することでカーボンナノチューブを定着させて半導体層を形成している。また、洗浄工程での洗浄により半導体層から界面活性剤と乾燥防止剤とを除去している。この薄膜トランジスタの製造方法では、半導体層形成工程において分散液の乾燥が遅くなるので、安定して分散液の塗布を行うことができる。また、洗浄工程で不純物となる界面活性剤と乾燥防止剤とを除去するので、特性が安定した良好な薄膜トランジスタを製造できる。 In the method for manufacturing a thin film transistor according to the first aspect of the present invention, in the method for manufacturing a bottom gate type thin film transistor, at least a carbon nanotube and a surface activity are formed on the gate insulating layer between the source electrode and the drain electrode in the semiconductor layer forming step. A dispersion liquid composed of an aqueous solution containing an agent and an anti-drying agent is applied and then dried to fix the carbon nanotubes to form a semiconductor layer. In addition, the surfactant and the drying inhibitor are removed from the semiconductor layer by washing in the washing step. In this thin film transistor manufacturing method, the drying of the dispersion is delayed in the semiconductor layer forming step, so that the dispersion can be applied stably. In addition, since the surfactant and the drying inhibitor which are impurities in the cleaning process are removed, a good thin film transistor with stable characteristics can be manufactured.
請求項２に係る発明の薄膜トランジスタの製造方法では、トップゲートタイプの薄膜トランジスタの製造方法において、半導体層形成工程でソース電極及びドレイン電極間のゲート絶縁層上に、少なくともカーボンナノチューブと界面活性剤と乾燥防止剤とを含む水溶液からなる分散液を塗布し、その後、乾燥することでカーボンナノチューブを定着させて半導体層を形成している。また、洗浄工程での洗浄により半導体層から界面活性剤と乾燥防止剤とを除去している。この薄膜トランジスタの製造方法では、半導体層形成工程において、分散液の乾燥が遅くなるので、安定して分散液の塗布を行うことができる。また、洗浄工程で不純物となる界面活性剤と乾燥防止剤とを除去するので、特性が安定した良好な薄膜トランジスタを製造できる。 According to a method of manufacturing a thin film transistor according to a second aspect of the present invention, in the method of manufacturing a top gate type thin film transistor, at least a carbon nanotube, a surfactant, and a dry are formed on the gate insulating layer between the source electrode and the drain electrode in the semiconductor layer forming step. A dispersion liquid composed of an aqueous solution containing an inhibitor is applied and then dried to fix the carbon nanotubes, thereby forming a semiconductor layer. In addition, the surfactant and the drying inhibitor are removed from the semiconductor layer by washing in the washing step. In this thin film transistor manufacturing method, the drying of the dispersion is delayed in the semiconductor layer forming step, so that the dispersion can be stably applied. In addition, since the surfactant and the drying inhibitor which are impurities in the cleaning process are removed, a good thin film transistor with stable characteristics can be manufactured.
請求項３に係る発明の薄膜トランジスタの製造方法では、請求項１又は２に記載の発明の効果に加えて、半導体層形成工程で分散液をインクジェット法により塗布することにより、任意のパターンを非接触で容易に形成できる。また、分散液には乾燥防止剤を含んでいるで、インクジェットヘッドのノズル近傍における分散液の乾燥を低減することが出来る。従って、長期間放置しても常に安定にインクジェットヘッドのノズルから分散液の液滴を吐出することができる。 In the method for producing a thin film transistor of the invention according to claim 3, in addition to the effect of the invention according to claim 1 or 2, an arbitrary pattern is non-contacted by applying the dispersion liquid by an inkjet method in the semiconductor layer forming step. Can be easily formed. Further, since the dispersion contains an anti-drying agent, drying of the dispersion near the nozzles of the inkjet head can be reduced. Accordingly, it is possible to stably discharge droplets of the dispersion liquid from the nozzles of the inkjet head even when left for a long period of time.
請求項４に係る発明の薄膜トランジスタの製造方法では、請求項１乃至３の何れかに記載の効果に加えて、乾燥防止剤として、グリセリン、エチレングリコール、ジエチレングリコール、ポリエチレングリコールの少なくとも一つを含むので、入手し易い材料で分散液の乾燥を防止できる。 In the method for producing a thin film transistor of the invention according to claim 4, in addition to the effect according to any one of claims 1 to 3, it includes at least one of glycerin, ethylene glycol, diethylene glycol, and polyethylene glycol as a drying inhibitor. It is possible to prevent the dispersion from drying with easily available materials.
請求項５に係る発明の薄膜トランジスタの製造方法では、請求項１乃至４の何れかに記載の発明の効果に加え、洗浄工程では、洗浄剤として、純水またはエタノールを用いるので、乾燥防止剤を安価に除去することができる。特に、グリセリン、エチレングリコール、ジエチレングリコール、ポリエチレングリコールは、純水またはエタノールの何れにも良く溶解するので、容易に除去することができる。 In the method of manufacturing a thin film transistor according to the fifth aspect of the invention, in addition to the effect of the invention according to any one of the first to fourth aspects, the cleaning step uses pure water or ethanol as the cleaning agent. It can be removed inexpensively. In particular, glycerin, ethylene glycol, diethylene glycol, and polyethylene glycol can be easily removed because they dissolve well in either pure water or ethanol.
請求項６に係る発明の薄膜トランジスタの製造方法では、請求項１乃至５の何れかに記載の発明の効果に加え、洗浄工程では超音波洗浄を行うので、界面活性剤及び乾燥防止剤の除去を効率良く行うことができる。 In the thin film transistor manufacturing method according to the sixth aspect of the invention, in addition to the effect of the invention according to any one of the first to fifth aspects, since the ultrasonic cleaning is performed in the cleaning step, the surfactant and the drying inhibitor are removed. It can be done efficiently.
請求項７に係る発明の薄膜トランジスタでは、前記請求項１乃至６の何れかに記載の薄膜トランジスタの製造方法により製造されるので、上記請求項１乃至６の何れかに記載の発明の効果を奏することができる。 Since the thin film transistor of the invention according to claim 7 is manufactured by the method of manufacturing a thin film transistor according to any of claims 1 to 6, the effect of the invention of any of claims 1 to 6 is achieved. Can do.
以下、本発明を具体化した薄膜トランジスタ及びその製造方法の一例として、第１及び第２の実施形態を、図面を参照して順に説明する。まず、第１の実施形態に係る薄膜トランジスタ１の構造について、図１及び図２を参照して説明する。図１は、薄膜トランジスタ１の平面図であり、図２は、図１のＩ−Ｉ線における矢視方向断面図のうち、半導体層９が形成されている部分を拡大した部分断面図である。 Hereinafter, as an example of a thin film transistor embodying the present invention and a manufacturing method thereof, first and second embodiments will be described in order with reference to the drawings. First, the structure of the thin film transistor 1 according to the first embodiment will be described with reference to FIGS. FIG. 1 is a plan view of the thin film transistor 1, and FIG. 2 is an enlarged partial cross-sectional view of a portion where the semiconductor layer 9 is formed in the cross-sectional view taken along the line I-I in FIG.
図１及び図２に示す薄膜トランジスタ１は、ゲート電極６がソース電極３やドレイン電極４より下側（基板２側）に位置する、所謂「ボトムゲート型」の薄膜トランジスタである。この薄膜トランジスタ１は、所定の厚みを有する板状の基板２を備えている。この基板２は、薄膜トランジスタ１を構成する各部材を支持する部材であり、基板２として、例えば、ガラス基板並びに、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリイミド（ＰＩ）及び、ポリエチレンナフタレート（ＰＥＮ）等で構成されるプラスチック基板等の絶縁性で板状の基板が用いられる。この基板２に可撓性を付与する場合には、プラスチック基板が用いられる。尚、この基板２上には、基板２とソース電極３及びドレイン電極４との密着性を向上させるための密着層等、各種下地層（膜）が設けられていてもよい。 The thin film transistor 1 shown in FIGS. 1 and 2 is a so-called “bottom gate type” thin film transistor in which the gate electrode 6 is positioned below the source electrode 3 and the drain electrode 4 (on the substrate 2 side). The thin film transistor 1 includes a plate-like substrate 2 having a predetermined thickness. The substrate 2 is a member that supports each member constituting the thin film transistor 1, and as the substrate 2, for example, a glass substrate, polyethersulfone (PES), polyethylene terephthalate (PET), polyimide (PI), and polyethylene naphthalate are used. An insulating plate-like substrate such as a plastic substrate made of phthalate (PEN) or the like is used. When the flexibility is given to the substrate 2, a plastic substrate is used. Various base layers (films) such as an adhesion layer for improving adhesion between the substrate 2 and the source electrode 3 and the drain electrode 4 may be provided on the substrate 2.
この基板２の上面中央部には、導電性材料を含む材料を用いてパターニングされたゲート電極６が所定の幅（例えば、１００μｍ）で帯状に形成されている。導電性材料としては、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、クロム（Ｃｒ）等の金属の他、ポリ−３，４−エチレンジオキシチオフェン（ＰＥＤＯＴ）等の導電性ポリマーが適用可能であり、これらの導電性材料は１種又は２種以上を組み合わせて用いることができる。尚、ＰＥＤＯＴは、３，４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ（３，４−エチレンジオキシチオフェン）を高分子量ポリスチレンスルホン酸中で重合してなる導電性ポリマーである。 A gate electrode 6 patterned using a material containing a conductive material is formed in a strip shape with a predetermined width (for example, 100 μm) at the center of the upper surface of the substrate 2. Examples of conductive materials include metals such as aluminum (Al), molybdenum (Mo), gold (Au), and chromium (Cr), and conductive polymers such as poly-3,4-ethylenedioxythiophene (PEDOT). These conductive materials can be used, and one kind or a combination of two or more kinds can be used. PEDOT is a conductive polymer obtained by polymerizing 3,4-ethylenedioxythiophene (3,4-ethylenedioxythiophene) in high molecular weight polystyrene sulfonic acid.
また、基板２の上面及びゲート電極６の上面は、ゲート絶縁層５により覆われている。このゲート絶縁層５は、ゲート電極６と後述するソース電極３及びドレイン電極４とを絶縁するためのものであり、ゲート電極６を覆うように、無機材料又は有機材料を用いて形成される。ゲート絶縁層５の材料として無機材料を採用する場合は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）等が適用される。一方、ゲート絶縁層５の材料として有機材料を採用する場合は、ポリイミド（ＰＩ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリパラビニルフェノール（ＰＶＰ）等が適用される。 The upper surface of the substrate 2 and the upper surface of the gate electrode 6 are covered with the gate insulating layer 5. The gate insulating layer 5 is for insulating the gate electrode 6 from a source electrode 3 and a drain electrode 4 described later, and is formed using an inorganic material or an organic material so as to cover the gate electrode 6. When an inorganic material is employed as the material of the gate insulating layer 5, for example, aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), silicon nitride (SiN), or the like is applied. On the other hand, when an organic material is used as the material of the gate insulating layer 5, polyimide (PI), polymethyl methacrylate (PMMA), polyparavinylphenol (PVP), or the like is applied.
また、ゲート絶縁層５の上面には、ソース電極３及びドレイン電極４が、所定のチャネル長の離間幅をもって各々設けられている。このソース電極３及びドレイン電極４の材質として、Ａｌ，Ｍｏ，Ａｕ及びＣｒ等の金属の他、ＩＴＯ（Ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）等の透明導電材料、ＰＥＤＯＴ等の導電性ポリマーが適用可能である。そして、ソース電極３及びドレイン電極４との間には、所定のチャネル長及びチャネル幅を有し、キャリアが移動する「チャネル」が形成されている。ここで、「チャネル長」とは、図１において矢印３０２で示すソース電極３の端面からドレイン電極４の端面までの距離と定義されており、第１の実施形態では３０μｍである。 Further, the source electrode 3 and the drain electrode 4 are provided on the upper surface of the gate insulating layer 5 with a predetermined channel length separation width. As a material for the source electrode 3 and the drain electrode 4, a transparent conductive material such as ITO (Indium tin oxide), a conductive polymer such as PEDOT, etc. can be applied in addition to metals such as Al, Mo, Au, and Cr. A “channel” having a predetermined channel length and channel width and moving carriers is formed between the source electrode 3 and the drain electrode 4. Here, the “channel length” is defined as the distance from the end face of the source electrode 3 to the end face of the drain electrode 4 indicated by an arrow 302 in FIG. 1, and is 30 μm in the first embodiment.
このソース電極３とドレイン電極４との間には、互いに離間して形成された溝を埋めるように、かつ、ソース電極３及びドレイン電極４の表面を覆うように、半導体層９が設けられている。そして、半導体層９は、ゲート絶縁層５を介して、ゲート電極６に対向するようにして配置されている。この半導体層９は、シングルウォールカーボンナノチューブと、界面活性剤と乾燥防止剤とを含む水溶液である半導体層形成用の分散液を用いて形成される。 A semiconductor layer 9 is provided between the source electrode 3 and the drain electrode 4 so as to fill the grooves formed apart from each other and to cover the surfaces of the source electrode 3 and the drain electrode 4. Yes. The semiconductor layer 9 is disposed so as to face the gate electrode 6 with the gate insulating layer 5 interposed therebetween. The semiconductor layer 9 is formed using a dispersion for forming a semiconductor layer, which is an aqueous solution containing single-walled carbon nanotubes, a surfactant and a drying inhibitor.
半導体層形成用の分散液に含ませる界面活性剤としては、陰イオン性、陽イオン性、両性及び非イオン性のいずれの界面活性剤を用いてもよい。陰イオン性界面活性剤としては、例えば、ｓｏｄｉｕｍ ｐｙｒｅｎｅｂｕｔｙｒａｔｅ（ＳＰＢ）、常温で固体（粉末）のドデシル硫酸ナトリウム（ｓｏｄｉｕｍ ｄｏｄｅｃｙｌｓｕｌｆａｔｅ，ＳＤＳ）、コ−ル酸ナトリウム（ｓｏｄｉｕｍ ｃｈｏｌａｔｅ，ＣＡＳ）、デオキシコ−ル酸ナトリウム（ｓｏｄｉｕｍ ｄｅｏｘｙｃｈｏｌａｔｅ，ＤＯＣ）、タウロデオキシコ−ル酸ナトリウム（ｓｏｄｉｕｍ ｔａｕｒｏｄｅｏｘｙｃｈｏｌａｔｅ，ＴＤＯＣ）等を用いることができる。また、陰イオン性界面活性剤として、例えば、常温で液体のドデシルベンゼンスルホン酸ナトリウム（ｓｏｄｉｕｍ ｄｏｄｅｃｙｌｂｅｎｚｅｎｅｓｕｌｆｏｎａｔｅ，ＤＤＢＳ）、ｄｉｏｃｔｙｌ ｓｕｌｆｏｓｕｃｃｉｎａｔｅ，ｓｏｄｉｕｍ ｓａｌｔ（ＤＩＯＣＴ）を用いることができる。また、陽イオン性界面活性剤としては、例えば、臭化セチルトリメチルアンモニウム（ｃｅｔｙｌｔｒｉｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｂｒｏｍｉｄｅ，ＣＴＡＢｒ）、塩化セチルピリジニウム（ｃｅｔｙｌｐｙｒｉｄｉｎｉｕｍ ｃｈｌｏｒｉｄｅ，ＣＰＣＩ）等を用いることができる。また、両性界面活性剤としては、３−［（３−Ｃｈｏｌａｍｉｄｏｐｒｏｐｙｌ）ｄｉｍｅｔｈｙｌａｍｍｏｎｉｏ］ｐｒｏｐａｎｅｓｕｌｆｏｎａｔｅ（ＣＨＡＰＳ）、３−［（３−Ｃｈｏｌａｍｉｄｏｐｒｏｐｙｌ）ｄｉｍｅｔｈｙｌａｍｍｏｎｉｏ］−２−ｈｙｄｒｏｘｙｐｒｏｐａｎｅｓｕｌｆｏｎａｔｅ（ＣＨＡＰＳＯ）等を用いることができる。さらに非イオン性界面活性剤としては、Ｐｏｌｙｏｘｙｅｔｈｙｌｅｎｅ（２０）Ｓｏｒｂｉｔａｎ Ｍｏｎｏｌａｕｒａｔｅ（Ｔｗｅｅｎ（ＩＣＩ Ａｍｅｒｉｃａｓ社の登録商標） ２０）、Ｐｏｌｙｏｘｙｅｔｈｙｌｅｎｅ（２０）Ｓｏｒｂｉｔａｎ Ｍｏｎｏｐａｌｍｉｔａｔｅ（Ｔｗｅｅｎ（登録商標） ４０）、Ｐｏｌｙｏｘｙｅｔｈｙｌｅｎｅ（２０）Ｓｏｒｂｉｔａｎ Ｍｏｎｏｓｔｅａｒａｔｅ（Ｔｗｅｅｎ（登録商標） ６０）、Ｐｏｌｙｏｘｙｅｔｈｙｌｅｎｅ（２０）Ｓｏｒｂｉｔａｎ Ｍｏｎｏｏｌｅａｔｅ（Ｔｗｅｅｎ（登録商標） ８０）、ポリビニルピロリドン（ｐｏｌｙｖｉｎｙｌｐｙｒｒｏｌｉｄｏｎｅ，ＰＶＰ）等を用いることができる。これらの界面活性剤は１種を用いてもよいし、２種以上を組み合わせて用いてもよい。 As the surfactant to be included in the dispersion for forming a semiconductor layer, any of anionic, cationic, amphoteric and nonionic surfactants may be used. Examples of the anionic surfactant include sodium pyrene butyrate (SPB), sodium dodecyl sulfate (SDS) that is solid (powder) at room temperature, sodium cholate (CAS), deoxycholate. Sodium (sodium deoxycholate, DOC), sodium taurodeoxycholate (TDOC), or the like can be used. In addition, as an anionic surfactant, for example, sodium dodecylbenzenesulfonate (DDBS) or dioctylsulfoccatenate, sodium salt (DIOCT) which is liquid at room temperature can be used. As the cationic surfactant, for example, cetyltrimethylammonium bromide (CTABr), cetylpyridinium chloride (CPCI), or the like can be used. Further, as the amphoteric surfactant, 3-[(3-Cholamidopropyl) dimethylamino] propansulfonate (CHAPS), 3-[(3-Chromadopropyl) dimethylamino] -2-hydroxypropansulfate (AP), etc. can be used. Furthermore, as the nonionic surfactant, Polyoxyethylene (20) Sorbitan Monolaurate (Tween (registered trademark of ICI Americas) 20), Polyoxyethylene (20) Soritan Monopalitate (Tween (registered trademark) 20) (Tween (registered trademark) 60), Polyoxyethylene (20) Sorbitan Monooleate (Tween (registered trademark) 80), polyvinylpyrrolidone (polyvinylpyrrolidone, PVP), and the like can be used. These surfactants may be used alone or in combination of two or more.
このような界面活性剤のうち、好ましくは室温で固体の界面活性剤を用いる。室温で固体の界面活性剤は通常粉末のものが多いので、後述する薄膜トランジスタ１の製造方法において、半導体層９を形成するために用いる半導体層形成用の分散液を調製する場合の取り扱いが容易であるからである。尚、本発明における室温とは、摂氏２５度を意味する。さらに好ましくは、界面活性剤は、デオキシコール酸ナトリウム及びドデシル硫酸ナトリウムの少なくともいずれか一方を用いる。後述する薄膜トランジスタ１の製造方法において、シングルウォールカーボンナノチューブを界面活性剤の添加量が少量でも良好に半導体層形成用の分散液中に分散させることができるからである。 Among such surfactants, a surfactant that is solid at room temperature is preferably used. Since surfactants that are solid at room temperature are usually powdery, handling in the case of preparing a dispersion for forming a semiconductor layer used to form the semiconductor layer 9 in the method of manufacturing the thin film transistor 1 described later is easy. Because there is. The room temperature in the present invention means 25 degrees Celsius. More preferably, the surfactant uses at least one of sodium deoxycholate and sodium dodecyl sulfate. This is because in the method for manufacturing the thin film transistor 1 described later, single-walled carbon nanotubes can be satisfactorily dispersed in a dispersion for forming a semiconductor layer even if the amount of surfactant added is small.
界面活性剤の添加量は、シングルウォールカーボンナノチューブを均一に分散させる量であればよく特に制限はないが、添加量は微量でよく分散液全重量の１wt％程度で機能的には十分である。さらに、界面活性剤は、製造過程において洗浄等の操作により除去することも可能であり、その場合、半導体層９には界面活性剤が含まれない。尚、機能的にはもっと少量でも効果を発揮することができる。例えば、０．００１〜１wt％の界面活性剤が添加されていれば、カーボンナノチューブを分散させる効果は発揮できる。 The addition amount of the surfactant is not particularly limited as long as the single wall carbon nanotubes are uniformly dispersed, but the addition amount may be a minute amount and about 1 wt% of the total weight of the dispersion is functionally sufficient. . Further, the surfactant can be removed by an operation such as washing in the manufacturing process. In that case, the semiconductor layer 9 does not contain the surfactant. In terms of functionality, the effect can be achieved even with a smaller amount. For example, if 0.001 to 1 wt% of a surfactant is added, the effect of dispersing the carbon nanotubes can be exhibited.
一方、半導体層形成用の分散液に含ませるシングルウォールカーボンナノチューブとしては、半導体性のシングルウォールカーボンナノチューブを含むものであればよい。ただし、凝集していないシングルウォールカーボンナノチューブの割合が多い方が、凝集していないシングルウォールカーボンナノチューブの割合が少ない場合に比べ、スイッチング特性が優れている点で好ましい。また、半導体性のシングルウォールカーボンナノチューブの割合が多い方が、金属性のシングルウォールカーボンナノチューブの割合が多い場合に比べ、スイッチング特性が優れている点で好ましい。さらに、半導体層９に含まれるシングルウォールカーボンナノチューブの長手方向は、ソース電極とドレイン電極とを結ぶ直線と平行となるように最短距離の方向に配列している方が、シングルウォールカーボンナノチューブがランダムに配置されている場合に比べ、スイッチング特性が優れている点で好ましい。 On the other hand, the single wall carbon nanotubes to be included in the dispersion for forming the semiconductor layer may be any one that contains semiconducting single wall carbon nanotubes. However, a higher proportion of non-aggregated single-walled carbon nanotubes is preferable in terms of excellent switching characteristics than a case where the proportion of non-aggregated single-walled carbon nanotubes is smaller. In addition, it is preferable that the ratio of semiconducting single-walled carbon nanotubes is large in terms of excellent switching characteristics as compared with the case where the ratio of metallic single-walled carbon nanotubes is large. Furthermore, the single-walled carbon nanotubes in the semiconductor layer 9 are arranged in the shortest distance direction so that the longitudinal direction of the single-walled carbon nanotubes is parallel to the straight line connecting the source electrode and the drain electrode. Compared with the case where it arrange | positions, it is preferable at the point which is excellent in switching characteristics.
また、半導体層形成用の分散液に含ませる乾燥防止剤は、カーボンナノチューブ分散液がインクジェットノズルの表面で短時間に乾燥しないことを目的として添加される。インクジェット用インクの乾燥防止剤として、グリセリン、エチレングリコール、ジエチレングリコール、ポリエチレングリコールなどが用いられる。添加量を多くすれば乾燥防止効果は大きくなるが、粘度も大きくなるため、通常インクジェットシステムの最適粘度に合わせた適当な分量が添加される。今回用いたインクジェットシステムに対して、グリセリンであれば、カーボンナノチューブ分散液とグリセリンの体積比が４：６、ジエチレングリコールであれば、同じく体積比が３：７の割合で混合した。ただし、インクジェットシステムの最適粘度はある程度の許容範囲を持っているため、この比率に限定されるものではない。 The anti-drying agent contained in the dispersion for forming the semiconductor layer is added for the purpose of preventing the carbon nanotube dispersion from drying on the surface of the inkjet nozzle in a short time. Glycerin, ethylene glycol, diethylene glycol, polyethylene glycol, or the like is used as an anti-drying agent for inkjet ink. If the amount added is increased, the effect of preventing drying is increased, but the viscosity is also increased. Therefore, an appropriate amount corresponding to the optimum viscosity of the ink jet system is usually added. In the case of glycerin, the volume ratio of the carbon nanotube dispersion and glycerin was 4: 6, and in the case of diethylene glycol, the volume ratio was 3: 7. However, the optimum viscosity of the ink jet system has a certain tolerance, and is not limited to this ratio.
以上詳述した第１の実施形態の薄膜トランジスタ１は、シングルウォールカーボンナノチューブを含む半導体層９を備えている。カーボンナノチューブを含む半導体層９を備えた薄膜トランジスタ１と、有機半導体層を備えた薄膜トランジスタとでは、前者の方がキャリア移動度の点で優れている。例えば、有機半導体層がポリチオフェン（溶液法）で形成された薄膜トランジスタのキャリア移動度は、９．４×１０−３ｃｍ２／Ｖ・ｓｅｃであり、有機半導体層がペンタセン（真空蒸着法）で形成された薄膜トランジスタのキャリア移動度は、１ｃｍ２／Ｖ・ｓｅｃである。これに対し、カーボンナノチューブを含む半導体層を備えた薄膜トランジスタでは、３〜１０ｃｍ２／Ｖ・ｓｅｃである。 The thin film transistor 1 of the first embodiment described in detail above includes a semiconductor layer 9 including single wall carbon nanotubes. In the thin film transistor 1 including the semiconductor layer 9 including carbon nanotubes and the thin film transistor including the organic semiconductor layer, the former is superior in terms of carrier mobility. For example, the carrier mobility of a thin film transistor in which an organic semiconductor layer is formed of polythiophene (solution method) is 9.4 × 10 −3 cm 2 / V · sec, and the organic semiconductor layer is formed of pentacene (vacuum evaporation method). The carrier mobility of the formed thin film transistor is 1 cm 2 / V · sec. On the other hand, in the thin film transistor provided with the semiconductor layer containing the carbon nanotube, it is 3 to 10 cm 2 / V · sec.
また、半導体層９に含まれるシングルウォールカーボンナノチューブは、柔軟性が高く、かつ、引張強度が高い糸状の材料であるため、フレキシブルデバイスにも適用可能であるという利点を有する。また、半導体層９には、シングルウォールカーボンナノチューブがほぼ均一に配置されているため、安定したトランジスタ特性を有する薄膜トランジスタを得ることができる。このため、薄膜トランジスタ１は、フレシキブルディスプレイ等の微細化したデバイスにも好適に用いることができる。 In addition, the single-walled carbon nanotube included in the semiconductor layer 9 is a thread-like material having high flexibility and high tensile strength, and thus has an advantage that it can be applied to a flexible device. In addition, since the single-walled carbon nanotubes are arranged almost uniformly in the semiconductor layer 9, a thin film transistor having stable transistor characteristics can be obtained. For this reason, the thin film transistor 1 can be suitably used for a miniaturized device such as a flexible display.
次に、薄膜トランジスタ１の製造方法の一例を、図３〜図９を参照して説明する。図３は、薄膜トランジスタ１の製造工程のフローチャートであり、図４は、基板２を説明するための説明図であり、図５は、図４に示す基板２の上面にゲート電極６が形成された状態を説明するための説明図である。また図６は、図５に示す基板２の上面にゲート絶縁層５が形成された状態を説明するための説明図であり、図７は、図６に示すゲート絶縁層５の表面に、ソース電極３及びドレイン電極４が形成された状態を説明するための説明図である。図８は、半導体層形成工程において用いるインクジェット装置４００の斜視図であり、図９は、半導体層形成工程において、ソース電極３及びドレイン電極４を覆うように半導体層９が形成された状態を説明するための説明図である。尚、図４〜図７に示す説明図は、各製造工程における図２に対応する部分断面図を模式的に示しており、図９に示す説明図は、半導体層９が形成されている部分を拡大した部分平面図を模式的に示している。 Next, an example of a method for manufacturing the thin film transistor 1 will be described with reference to FIGS. FIG. 3 is a flowchart of the manufacturing process of the thin film transistor 1, FIG. 4 is an explanatory diagram for explaining the substrate 2, and FIG. 5 is a diagram in which the gate electrode 6 is formed on the upper surface of the substrate 2 shown in FIG. It is explanatory drawing for demonstrating a state. 6 is an explanatory diagram for explaining a state in which the gate insulating layer 5 is formed on the upper surface of the substrate 2 shown in FIG. 5. FIG. 7 shows a source on the surface of the gate insulating layer 5 shown in FIG. It is explanatory drawing for demonstrating the state in which the electrode 3 and the drain electrode 4 were formed. FIG. 8 is a perspective view of the ink jet device 400 used in the semiconductor layer forming step, and FIG. 9 illustrates a state in which the semiconductor layer 9 is formed so as to cover the source electrode 3 and the drain electrode 4 in the semiconductor layer forming step. It is explanatory drawing for doing. 4 to 7 schematically show partial cross-sectional views corresponding to FIG. 2 in each manufacturing process, and the explanatory view shown in FIG. 9 shows a portion where the semiconductor layer 9 is formed. The partial top view which expanded is shown typically.
薄膜トランジスタ１の製造方法では、図３の製造工程のフローチャートに示すように、まず、基板２の上面にゲート電極６を形成するゲート電極形成工程（Ｓ１１）を行う。次いで、基板２の上面にゲート電極６を覆うようにしてゲート絶縁層５を形成するゲート絶縁層形成工程（Ｓ１２）を行う。次いで、ゲート絶縁層５上にソース電極３及びドレイン電極４を各々形成するソース・ドレイン電極形成工程（Ｓ１３）を行い、次いで、ソース電極３及びドレイン電極４を覆う半導体層９を形成する半導体層形成工程（Ｓ１４）を行う。その後、半導体層９から界面活性剤と乾燥防止剤とを除去する洗浄工程（Ｓ１５）を行う。さらに、洗浄工程（Ｓ１５）の後に、導電性のシングルウォールカーボンナノチューブを焼き切るブレイクダウン工程（Ｓ１６）を行う。尚、ブレイクダウン工程（Ｓ１６）は、必ずしも行わなくても良く、必要に応じて行う。 In the method for manufacturing the thin film transistor 1, first, a gate electrode forming step (S11) for forming the gate electrode 6 on the upper surface of the substrate 2 is performed as shown in the flowchart of the manufacturing step in FIG. Next, a gate insulating layer forming step (S12) for forming the gate insulating layer 5 so as to cover the gate electrode 6 on the upper surface of the substrate 2 is performed. Next, a source / drain electrode formation step (S13) for forming the source electrode 3 and the drain electrode 4 on the gate insulating layer 5 is performed, and then a semiconductor layer for forming the semiconductor layer 9 covering the source electrode 3 and the drain electrode 4 is formed. A formation process (S14) is performed. Thereafter, a cleaning step (S15) for removing the surfactant and the drying inhibitor from the semiconductor layer 9 is performed. Further, after the cleaning step (S15), a breakdown step (S16) for burning out the conductive single wall carbon nanotubes is performed. The breakdown step (S16) is not necessarily performed, and is performed as necessary.
半導体層形成工程（Ｓ１４）において用いられる、半導体層形成用の分散液は、シングルウォールカーボンナノチューブと界面活性剤と乾燥防止剤とを含む分散液を遠心分離する遠心分離工程（Ｓ１）において別途調製される。以下、各工程について具体的に説明する。 The dispersion for forming the semiconductor layer used in the semiconductor layer forming step (S14) is separately prepared in the centrifugation step (S1) for centrifuging the dispersion containing the single-walled carbon nanotube, the surfactant, and the anti-drying agent. Is done. Hereinafter, each step will be specifically described.
はじめに、ゲート電極形成工程（Ｓ１１）について説明する。このゲート電極形成工程（Ｓ１１）では、まず、図４に示す基板２をアセトンで５分間超音波をかけて十分に洗浄する。次に、基板２を脱ガスし、図５に示すように、マスク蒸着によってＡｌからなるゲート電極６を基板２上に形成する。尚、この時のマスク蒸着の条件は、真空度は３×１０−４Ｐａであり、基板２の加熱は不要である。第１の実施形態では、このゲート電極形成工程において、基板２の上面に膜厚が６０ｎｍ，幅が１００μｍの帯状のゲート電極６が形成される。 First, the gate electrode formation step (S11) will be described. In this gate electrode formation step (S11), first, the substrate 2 shown in FIG. 4 is sufficiently cleaned by applying ultrasonic waves for 5 minutes with acetone. Next, the substrate 2 is degassed, and a gate electrode 6 made of Al is formed on the substrate 2 by mask vapor deposition as shown in FIG. Note that the conditions of the mask vapor deposition at this time are a vacuum degree of 3 × 10 −4 Pa, and heating of the substrate 2 is unnecessary. In the first embodiment, in this gate electrode formation step, a strip-shaped gate electrode 6 having a thickness of 60 nm and a width of 100 μm is formed on the upper surface of the substrate 2.
次に、ゲート絶縁層形成工程（Ｓ１２）を行う。ゲート絶縁層形成工程（Ｓ１２）では、図６に示すように、ゲート電極６が形成された基板２の上面に、スピンコート法によってポリイミド（ＰＩ）を含むゲート絶縁層５を形成する。このスピンコート法では、基板２の上面に、高耐熱性ポリイミド樹脂（京セラケミカル株式会社製：商品名「ＣＴ４１１２」）の５ｗｔ％溶液を塗布した後に、基板２を水平に回転させる。その後１８０℃で１時間乾燥することによって、膜厚が３５０ｎｍのゲート絶縁層５を形成できる。尚、スピンコート法のメリットとしては、ゲート絶縁層５の膜厚を精密に制御し易い点が挙げられる。 Next, a gate insulating layer forming step (S12) is performed. In the gate insulating layer forming step (S12), as shown in FIG. 6, the gate insulating layer 5 containing polyimide (PI) is formed on the upper surface of the substrate 2 on which the gate electrode 6 is formed by spin coating. In this spin coating method, a 5 wt% solution of a highly heat-resistant polyimide resin (manufactured by Kyocera Chemical Co., Ltd .: trade name “CT4112”) is applied to the upper surface of the substrate 2 and then the substrate 2 is rotated horizontally. Thereafter, the gate insulating layer 5 having a thickness of 350 nm can be formed by drying at 180 ° C. for 1 hour. As an advantage of the spin coating method, it is easy to precisely control the film thickness of the gate insulating layer 5.
次に、ソース・ドレイン電極形成工程（Ｓ１３）を行う。このソース・ドレイン電極形成工程（Ｓ１３）では、図７に示すように、マスク蒸着によって、一例として、Ａｕからなるソース電極３と、ドレイン電極４とをゲート絶縁層５の表面に各々形成する。尚、この時のマスク蒸着の条件は、真空度は３×１０−４Ｐａであり、基板２の加熱は不要である。こうして、ゲート絶縁層５の表面に厚さ１００ｎｍ，幅（図９において矢印３０１及び矢印３０３で図示）が１００μｍ，長さ（図９において矢印３０４で図示）が５００μｍの帯状のソース電極３及びドレイン電極４を各々形成することができる。尚、図９において、矢印３０２で示すソース電極３の端面からドレイン電極４の端面までの距離は、第１の実施形態では３０μｍである。また、矢印３０５は、ゲート電極６の幅を示している。 Next, a source / drain electrode formation step (S13) is performed. In this source / drain electrode formation step (S13), as shown in FIG. 7, for example, a source electrode 3 made of Au and a drain electrode 4 are formed on the surface of the gate insulating layer 5 by mask vapor deposition. Note that the conditions of the mask vapor deposition at this time are a vacuum degree of 3 × 10 −4 Pa, and heating of the substrate 2 is unnecessary. Thus, the strip-like source electrode 3 and drain having a thickness of 100 nm on the surface of the gate insulating layer 5, a width (indicated by arrows 301 and 303 in FIG. 9) of 100 μm, and a length (indicated by arrow 304 in FIG. 9) of 500 μm. Each of the electrodes 4 can be formed. In FIG. 9, the distance from the end face of the source electrode 3 to the end face of the drain electrode 4 indicated by an arrow 302 is 30 μm in the first embodiment. An arrow 305 indicates the width of the gate electrode 6.
続いて、半導体層形成工程（Ｓ１４）を行う。半導体層形成工程（Ｓ１４）では、別途実行される遠心分離工程（Ｓ１）において作成した半導体層形成用の分散液を、インクジェット装置を用いてソース電極３及びドレイン電極４を覆うように吐出して半導体層９を形成する。その後、自然乾燥又は恒温槽で１５０℃、１０分程度の乾燥定着を行い、半導体層９の水分を飛ばして乾燥させて、カーボンナノチューブを定着させる。 Subsequently, a semiconductor layer forming step (S14) is performed. In the semiconductor layer forming step (S14), the semiconductor layer forming dispersion prepared in the separately performed centrifugation step (S1) is discharged so as to cover the source electrode 3 and the drain electrode 4 using an ink jet apparatus. A semiconductor layer 9 is formed. Thereafter, drying and fixing are performed at 150 ° C. for about 10 minutes in a natural drying or thermostatic bath, and the semiconductor layer 9 is dried by removing moisture, thereby fixing the carbon nanotubes.
ここで、半導体層形成用の分散液を調製する遠心分離工程（Ｓ１）について説明する。 この遠心分離工程（Ｓ１）では、半導体層９を形成するために用いる半導体層形成用の分散液を調製するための超遠心分離処理を行う。第１の実施形態では、半導体層形成用の分散液を以下のように調製する。まず、シングルウォールカーボンナノチューブと界面活性剤と乾燥防止剤とを含む分散液を調製する。このとき用いる界面活性剤としては、前述のように、陰イオン性、陽イオン性、両性及び非イオン性のいずれの界面活性剤を用いてもよいし、１種の界面活性剤を用いる場合の他、２種以上の界面活性剤を組み合わせて用いてもよい。第１の実施形態では、純水１００ｍｌ中に、シングルウォールカーボンナノチューブ（商品名「ＨｉＰｃｏ（登録商標）」、Ｃａｒｂｏｎ Ｎａｎｏｔｅｃｈｎｏｌｏｇｉｅｓ社製）を０．１ｗｔ％、ＳＤＳ（和光純薬社製）を１ｗｔ％の割合で混合し、撹拌装置を用いて２００ｒｐｍで１時間程度撹拌し、その後超音波洗浄装置で３時間程度加振した。この段階では、分散液に含まれるシングルウォールカーボンナノチューブは、界面活性剤の作用により、分散液中に安定して分散されているが、シングルウォールカーボンナノチューブの凝集体が多数存在する。 Here, the centrifugation step (S1) for preparing the dispersion for forming the semiconductor layer will be described. In this centrifugation step (S1), an ultracentrifugation process for preparing a dispersion for forming a semiconductor layer used for forming the semiconductor layer 9 is performed. In the first embodiment, a dispersion for forming a semiconductor layer is prepared as follows. First, a dispersion containing a single wall carbon nanotube, a surfactant, and a drying inhibitor is prepared. As the surfactant used at this time, as described above, any of anionic, cationic, amphoteric and nonionic surfactants may be used, and when one kind of surfactant is used. In addition, two or more surfactants may be used in combination. In the first embodiment, 0.1 wt% of single wall carbon nanotubes (trade name “HiPco (registered trademark)”, manufactured by Carbon Nanotechnologies) and 1 wt% of SDS (manufactured by Wako Pure Chemical Industries) in 100 ml of pure water. The mixture was stirred at 200 rpm for about 1 hour using a stirring device, and then shaken for about 3 hours with an ultrasonic cleaning device. At this stage, the single wall carbon nanotubes contained in the dispersion are stably dispersed in the dispersion due to the action of the surfactant, but there are many aggregates of single wall carbon nanotubes.
尚、さらに、超遠心分離装置（日立ハイテク社製 超遠心分離装置ＣＰ８０ＷＸ）を用い、調製した分散液を４０，０００ｒｐｍ程度の回転数で９０分超遠心分離処理しても良い。この４０，０００ｒｐｍ程度の回転数で遠心分離処理することにより、およそ１５０，０００×ｇの遠心力が分散液に加わることになる。超遠心分離処理後の分散液の上澄みを採集して半導体層形成用の分散液とした。このような超遠心処理により、凝集しているシングルウォールカーボンナノチューブは分散液中に沈降するので、分散液の上澄みである半導体層形成用の分散液は、超遠心分離処理前の分散液に比べ、凝集していないシングルウォールカーボンナノチューブの割合が多くなっている。尚、この遠心分離工程は、半導体層形成工程（Ｓ１４）よりも前に行われればよい。 Furthermore, the prepared dispersion may be further subjected to ultracentrifugation for 90 minutes at a rotational speed of about 40,000 rpm using an ultracentrifugation device (Ultracentrifugation device CP80WX manufactured by Hitachi High-Tech). By centrifuging at a rotational speed of about 40,000 rpm, a centrifugal force of about 150,000 × g is applied to the dispersion. The supernatant of the dispersion after ultracentrifugation was collected to obtain a dispersion for forming a semiconductor layer. As a result of such ultracentrifugation, the agglomerated single wall carbon nanotubes settle in the dispersion, so the dispersion for forming the semiconductor layer, which is the supernatant of the dispersion, is compared to the dispersion before the ultracentrifugation treatment. The proportion of single wall carbon nanotubes that are not aggregated is increasing. In addition, this centrifugation process should just be performed before a semiconductor layer formation process (S14).
最後に、このようにして調整した分散液１００ｍｌにグリセリン１５０ｍｌを混合し、攪拌装置を用いて２００ｒｐｍで１時間程度攪拌して、所望の粘度の分散液が完成する。 Finally, 150 ml of glycerin is mixed with 100 ml of the dispersion thus prepared, and stirred for about 1 hour at 200 rpm using a stirrer to complete a dispersion with a desired viscosity.
次に、半導体層形成工程（Ｓ１４）に用いるインクジェット装置の一例を、図８を参照して簡単に説明する。図８に示すように、インクジェット装置４００は、所謂インクジェットプリンタであり、略正方形に形成されたベースフレーム４０２の後端部から保持フレーム４４１，４４２を立設し、当該保持フレーム４４１，４４２間にＸ軸枠４０４を架設して、当該Ｘ軸枠４０４上にＸ軸を構成するリニアスケール４０５が設けられている。リニアスケール４０５上には半導体層形成用の分散液が封入された印字ヘッド４１４を保持するキャリッジ４０６がリニアスケール４０５の長手方向に摺動可能に載置されている。また、Ｘ軸枠４０４の右端部には、Ｘ軸モータ４０７が設けられ、キャリッジ４０６をリニアスケール４０５に沿って往復移動させるようになっている。また、キャリッジ４０６には、４つの印字ヘッド４１４を各々駆動する駆動回路基板４０８が４枚設けられている。 Next, an example of an ink jet apparatus used in the semiconductor layer forming step (S14) will be briefly described with reference to FIG. As shown in FIG. 8, the inkjet apparatus 400 is a so-called inkjet printer, in which holding frames 441 and 442 are erected from the rear end portion of a base frame 402 formed in a substantially square shape, and the holding frames 441 and 442 are interposed between the holding frames 441 and 442. An X-axis frame 404 is installed, and a linear scale 405 that configures the X-axis is provided on the X-axis frame 404. On the linear scale 405, a carriage 406 holding a print head 414 in which a dispersion for forming a semiconductor layer is sealed is placed so as to be slidable in the longitudinal direction of the linear scale 405. An X-axis motor 407 is provided at the right end of the X-axis frame 404 so as to reciprocate the carriage 406 along the linear scale 405. The carriage 406 is provided with four drive circuit boards 408 that respectively drive the four print heads 414.
さらに、ベースフレーム４０２には、Ｘ軸枠４０４と直交する位置に、Ｙ軸枠４０９が設けられ、Ｙ軸枠４０９上には、略長方形の平面状のプラテン４１０がＹ軸枠４０９の長手方向に往復移動可能に設けられ、Ｙ軸枠４０９の端部にはＹ軸モータ４１１が設けられ、プラテン４１０は、Ｙ軸モータ４１１により、Ｙ軸に沿って往復移動するようになっている。尚、ベースフレーム４０２の左端部には、印字ヘッド４１４の目詰まり解消等のために半導体層形成用の分散液を吐出するフラッシング動作を行う場所であるフラッシングポジション４１２が設けられ、ベースフレーム４０２の右端部は、印字ヘッド４１４のノズル表面のふき取り動作及び印字ヘッドのノズル内の半導体層形成用の分散液の吸引動作（パージ動作）を行うメンテナンスユニット４１３が設けられている。 Further, the base frame 402 is provided with a Y-axis frame 409 at a position orthogonal to the X-axis frame 404, and a substantially rectangular planar platen 410 is disposed on the Y-axis frame 409 in the longitudinal direction of the Y-axis frame 409. The Y-axis motor 411 is provided at the end of the Y-axis frame 409, and the platen 410 is reciprocated along the Y-axis by the Y-axis motor 411. A flushing position 412 is provided at the left end of the base frame 402, which is a place where a flushing operation for discharging a dispersion liquid for forming a semiconductor layer is performed to eliminate clogging of the print head 414. A maintenance unit 413 that performs a wiping operation of the nozzle surface of the print head 414 and a suction operation (purge operation) of the dispersion liquid for forming a semiconductor layer in the nozzle of the print head is provided at the right end.
次に、上述のインクジェット装置４００を用いて、別途実行される遠心分離工程（Ｓ１）において作成した半導体層形成用の分散液を、ソース電極３及びドレイン電極４を覆うように吐出し、半導体層９を形成する方法を説明する。インクジェット装置４００が備える制御部により、Ｘ軸モータ４０７及びＹ軸モータ４１１が駆動され、半導体層形成用の分散液が所定の位置に吐出される。このとき、ソース電極３とドレイン電極４との間に１〜１０Ｖ程度の交流電圧を印加しつつ、遠心分離工程において調製した半導体層形成用の分散液を滴下することが好ましい。ソース電極３とドレイン電極４との間に印加される交流電圧の作用により、半導体層形成用の分散液に含まれるシングルウォールカーボンナノチューブの長手方向が、ソース電極３とドレイン電極４とを結ぶ直線と平行となるように配列しやすくなるからである。自身の長手方向が、ソース電極３とドレイン電極４とを結ぶ最短距離の方向に配列したシングルウォールカーボンナノチューブの割合を増加させることにより、薄膜トランジスタ１のスイッチング特性を向上させることができる。 Next, using the above-described ink jet apparatus 400, the semiconductor layer forming dispersion liquid prepared in the separately performed centrifugation step (S1) is discharged so as to cover the source electrode 3 and the drain electrode 4, and the semiconductor layer A method of forming 9 will be described. The X-axis motor 407 and the Y-axis motor 411 are driven by the control unit provided in the inkjet apparatus 400, and the dispersion liquid for forming the semiconductor layer is discharged to a predetermined position. At this time, it is preferable to drop the semiconductor layer-forming dispersion prepared in the centrifugation step while applying an AC voltage of about 1 to 10 V between the source electrode 3 and the drain electrode 4. Due to the action of an alternating voltage applied between the source electrode 3 and the drain electrode 4, the longitudinal direction of the single wall carbon nanotubes contained in the semiconductor layer forming dispersion liquid is a straight line connecting the source electrode 3 and the drain electrode 4. This is because it becomes easy to arrange so as to be parallel to each other. The switching characteristics of the thin film transistor 1 can be improved by increasing the ratio of the single-walled carbon nanotubes whose longitudinal direction is arranged in the direction of the shortest distance connecting the source electrode 3 and the drain electrode 4.
第１の実施形態においてソース電極３及びドレイン電極４は、図１において矢印３０２で示すチャネル長が３０μｍ，図１において矢印３０４で示すチャネル幅が５００μｍに形成されており、そのギャップを覆うように、縦１０ドット×横３０ドットの半導体層形成用の分散液滴を１０μｍピッチで吐出した。１度に吐出される半導体層形成用の分散液の吐出量は数ｐｌである。半導体層形成用の分散液滴のドット径約８０μｍも含めて、およそ縦１７０μｍ×横３７０μｍの領域に半導体層形成用の分散液が吐出され、図９に示すように半導体層９が形成された。尚、図９において、半導体層９中に描かれた円は半導体層形成用の分散液滴により形成されたドットの一部を表している。その後、自然乾燥又は恒温槽で１５０℃、１０分程度の乾燥定着を行い、シングルウォールカーボンナノチューブを含む半導体層９を形成する。 In the first embodiment, the source electrode 3 and the drain electrode 4 are formed such that the channel length indicated by an arrow 302 in FIG. 1 is 30 μm and the channel width indicated by an arrow 304 in FIG. 1 is 500 μm, and covers the gap. Dispersed droplets for forming a semiconductor layer of 10 dots in length × 30 dots in width were discharged at a pitch of 10 μm. The discharge amount of the dispersion liquid for forming the semiconductor layer discharged at a time is several pl. The dispersion liquid for forming the semiconductor layer was discharged in an area of about 170 μm in length and 370 μm in width including the dot diameter of about 80 μm of the dispersed droplet for forming the semiconductor layer, and the semiconductor layer 9 was formed as shown in FIG. . In FIG. 9, a circle drawn in the semiconductor layer 9 represents a part of dots formed by dispersed droplets for forming the semiconductor layer. Thereafter, drying and fixing are carried out at 150 ° C. for about 10 minutes in a natural drying or thermostatic bath to form the semiconductor layer 9 containing single-walled carbon nanotubes.
次いで、洗浄工程（Ｓ１５）を行う。この洗浄工程（Ｓ１５）では、純水またはエタノールを用いて乾燥定着後の半導体層９から界面活性剤と乾燥防止剤とを除去する。乾燥防止剤として、グリセリン、エチレングリコール、ジエチレングリコール、ポリエチレングリコールを用いた場合には、これらの物質は、純水またはエタノールには、良く溶解するので、十分な洗浄ができる。この洗浄方法としては、純水またはエタノールを用いて超音波洗浄を一例として３０分行っても良いし、純水またはエタノールへ数時間浸漬しても良い。 Next, a cleaning step (S15) is performed. In this washing step (S15), the surfactant and the drying inhibitor are removed from the semiconductor layer 9 after drying and fixing using pure water or ethanol. When glycerin, ethylene glycol, diethylene glycol, or polyethylene glycol is used as an anti-drying agent, these substances are well dissolved in pure water or ethanol, and thus can be sufficiently washed. As this cleaning method, ultrasonic cleaning may be performed using pure water or ethanol as an example for 30 minutes, or it may be immersed in pure water or ethanol for several hours.
最後に好ましくは、ブレイクダウン工程（Ｓ１６）を行う。半導体層９に含まれるシングルウォールカーボンナノチューブは、半導体性のものと導電性のものとを両方含んでいるので、このブレイクダウン工程（Ｓ１６）において、通電によって導電性のナノチューブを焼き切って、半導体性のナノチューブだけを残すための処理を行う。具体的には、ソース電極３とドレイン電極４の間に電圧を印加することによって導電性のシングルウォールカーボンナノチューブを通電による発熱によって焼き切る。このようにして半導体性のシングルウォールカーボンナノチューブのみを残した所望の半導体層９が形成される。尚、このブレイクダウン工程は必要に応じて省略するようにしてもよい。 Finally, preferably, a breakdown step (S16) is performed. Since the single-wall carbon nanotubes included in the semiconductor layer 9 include both semiconducting and conductive ones, in this breakdown step (S16), the conductive nanotubes are burned out by energization, and the semiconductor The process is performed to leave only the characteristic nanotubes. Specifically, by applying a voltage between the source electrode 3 and the drain electrode 4, the conductive single wall carbon nanotubes are burned out by heat generated by energization. In this way, a desired semiconductor layer 9 in which only the semiconductive single wall carbon nanotubes are left is formed. Note that this breakdown process may be omitted if necessary.
次に、洗浄の効果について、図１０乃至図１４の実験結果を参照して説明する。図１０は、ＦＥ−ＳＥＭ（電界放射型走査電子顕微鏡）によって撮影した未洗浄の分散液の液滴痕の顕微鏡写真であり、図１１は、純水浸漬を１０秒行った分散液の液滴痕のＦＥ−ＳＥＭで撮影した顕微鏡写真であり、図１２は、純水中で超音波洗浄を３０分行った分散液の液滴痕のＦＥ−ＳＥＭで撮影した顕微鏡写真である。また、図１３は、純水中で超音波洗浄を３０分行った薄膜トランジスタ１のＶｄ−Ｉｄ特性を示すグラフであり、図１４は、同じ薄膜トランジスタ１のＶｇ−Ｉｄ特性を示すグラフである。 Next, the effect of cleaning will be described with reference to the experimental results shown in FIGS. FIG. 10 is a photomicrograph of a droplet mark of an unwashed dispersion taken with an FE-SEM (field emission scanning electron microscope), and FIG. 11 is a droplet of the dispersion subjected to pure water immersion for 10 seconds. FIG. 12 is a photomicrograph taken with FE-SEM of a droplet trace of a dispersion obtained by ultrasonic cleaning in pure water for 30 minutes. 13 is a graph showing the Vd-Id characteristics of the thin film transistor 1 that has been subjected to ultrasonic cleaning in pure water for 30 minutes, and FIG. 14 is a graph showing the Vg-Id characteristics of the same thin film transistor 1.
まず、この実験に使用したＦＥ−ＳＥＭ（電界放射型走査電子顕微鏡）について説明する。ＦＥ−ＳＥＭ（電界放射型走査電子顕微鏡）は、真空中に置いた試料を電子線でＸ−Ｙの二次元方向に走査を行い、試料表層から発生する二次電子などの信号を検出し、ブラウン管上に二次電子像を映し出して試料表面の形態・微細構造を観察する電子顕微鏡である。このＦＥ−ＳＥＭは、フィールドエミッション型で、電子線を極細く絞れることができ、電流を多く流せることから、通常のＳＥＭ（走査電子顕微鏡）に比べて高輝度、高分解能な像観察が可能である。今回は、このＦＥ−ＳＥＭを用いて、洗浄の効果を確認した。 First, the FE-SEM (field emission scanning electron microscope) used in this experiment will be described. FE-SEM (Field Emission Scanning Electron Microscope) scans a sample placed in a vacuum in the XY two-dimensional direction with an electron beam, detects signals such as secondary electrons generated from the sample surface layer, This is an electron microscope that projects a secondary electron image on a cathode ray tube and observes the morphology and microstructure of the sample surface. This FE-SEM is a field emission type that can focus an electron beam very finely and allows a large amount of current to flow, enabling image observation with higher brightness and higher resolution than a normal SEM (scanning electron microscope). is there. This time, this FE-SEM was used to confirm the cleaning effect.
今回の実験では、基板２上にカーボンナノチューブと界面活性剤と乾燥防止剤とを含む水溶液からなる分散液を滴下し、その後、乾燥して試料を３つ作成した。その後、その試料を、未洗浄のものと、純水浸漬を１０秒行ったものと、純水中で超音波洗浄を３０分行ったものとをＦＥ−ＳＥＭを用いて観察し、写真撮影を行った。その結果、図１０に示すように、未洗浄では、液滴痕には不純物（界面活性剤と乾燥防止剤）が多くカーボンナノチューブは観察できない。また、図１１に示すように、純水浸漬１０秒ではカーボンナノチューブが網目状に存在している様子が観察されるが、まだ不純物が残っている。また、図１２に示すように、超音波洗浄３０分ではきれいなカーボンナノチューブのネットワークが観察された。 In this experiment, a dispersion composed of an aqueous solution containing carbon nanotubes, a surfactant, and an anti-drying agent was dropped on the substrate 2 and then dried to prepare three samples. Thereafter, the unwashed sample , a sample immersed in pure water for 10 seconds, and a sample subjected to ultrasonic cleaning in pure water for 30 minutes were observed using FE-SEM, and photographed. went. As a result, as shown in FIG. 10, the carbon nanotubes cannot be observed when there are many impurities (surfactant and anti-drying agent) in the droplet traces without washing. In addition, as shown in FIG. 11, it is observed that the carbon nanotubes are present in a net shape after 10 seconds of pure water immersion, but impurities still remain. Further, as shown in FIG. 12, a clean network of carbon nanotubes was observed after 30 minutes of ultrasonic cleaning.
また、図１３に、洗浄工程（Ｓ１５）で、純水中で超音波洗浄を３０分行って製造した薄膜トランジスタ１のＶｄ−Ｉｄ特性（ドレイン電圧の変化に対するドレイン電流の変化の特性）のグラフを図示し、図１４に、同じ薄膜トランジスタ１のＶｇ−Ｉｄ特性（ゲート電圧の変化に対するソース電極及びドレイン電極間に流れる電流値の変化の特性）のグラフを図示する。図１３に示すように、純水中で超音波洗浄を３０分行って製造した薄膜トランジスタ１は良好なＶｄ−Ｉｄ特性を示しており、また、図１４に示すように、同じ薄膜トランジスタ１のＶｇ−Ｉｄ特性は、ヒステリシスは大きいが、良好なＯＮ／ＯＦＦ特性を示した。 FIG. 13 is a graph of Vd-Id characteristics (change characteristics of drain current with respect to changes in drain voltage) of the thin film transistor 1 manufactured by performing ultrasonic cleaning in pure water for 30 minutes in the cleaning step (S15). FIG. 14 shows a graph of Vg-Id characteristics (characteristics of changes in the value of current flowing between the source electrode and the drain electrode with respect to changes in the gate voltage) of the same thin film transistor 1. As shown in FIG. 13, the thin film transistor 1 manufactured by performing ultrasonic cleaning in pure water for 30 minutes shows good Vd-Id characteristics, and as shown in FIG. The Id characteristic showed a good ON / OFF characteristic although the hysteresis was large.
尚、前記資料のうち、未洗浄の資料を使用した場合は、トランジスタとして動作しない場合が多い。純水浸漬１０秒では、多くの不純物が除去されるため、一応トランジスタとしては動作確認がとれた。但し、それでもトランジスタとして動作しないことがあり、歩留りは５０％程度である。これは、図１１に示した不純物の影響と考えられる。上記した超音波洗浄を行った場合には、図１２に示したように不純物がごくわずかになり、５０％以上の歩留りでトランジスタとして動作するようになる。 Of these materials, when an uncleaned material is used, it often does not operate as a transistor. In 10 seconds of pure water immersion, many impurities are removed, so that the operation of the transistor was confirmed. However, it still does not operate as a transistor, and the yield is about 50%. This is considered to be the influence of the impurities shown in FIG. When the above-described ultrasonic cleaning is performed, impurities become very small as shown in FIG. 12, and the transistor operates as a transistor with a yield of 50% or more.
以上説明したように、第１の実施形態では、インクジェット法により半導体層９を形成するため、簡便な方法でシングルウォールカーボンナノチューブを含む半導体層９を備えた薄膜トランジスタ１を製造することができる。またインクジェット法によれば、所定の位置に半導体層形成用の分散液を正確に供給することができ、その結果、所定形状の半導体層９を精度よく形成することができる。また、カーボンナノチューブと界面活性剤と乾燥防止剤とを含む水溶液からなる分散液を用いてインクジェット法で塗布するので、インクジェットヘッドのノズルでの分散液の乾燥を低減することが出来、長期間放置しても常に安定にインクジェットヘッドのノズルから分散液の液滴を吐出することができる。また、洗浄工程で不純物となる界面活性剤と乾燥防止剤とを除去するので、特性が安定した良好な薄膜トランジスタを製造できる。 As described above, in the first embodiment, since the semiconductor layer 9 is formed by the inkjet method, the thin film transistor 1 including the semiconductor layer 9 including single-walled carbon nanotubes can be manufactured by a simple method. Further, according to the ink jet method, the dispersion liquid for forming the semiconductor layer can be accurately supplied to a predetermined position, and as a result, the semiconductor layer 9 having a predetermined shape can be formed with high accuracy. In addition, since it is applied by an inkjet method using a dispersion composed of an aqueous solution containing carbon nanotubes, a surfactant, and an anti-drying agent, drying of the dispersion at the nozzle of the inkjet head can be reduced and left for a long period of time. Even in such a case, the liquid droplets of the dispersion liquid can be ejected from the nozzles of the inkjet head stably at all times. In addition, since the surfactant and the drying inhibitor which are impurities in the cleaning process are removed, a good thin film transistor with stable characteristics can be manufactured.
尚、本発明は、以上詳述した第１の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えてもよい。例えば、薄膜トランジスタ１を構成する基板２，ゲート電極６，ソース電極３，ドレイン電極４，ゲート絶縁層５，半導体層９の材料、大きさ、形状及び配置は第１の実施形態の場合に限定されず、適宜変更可能である。 In addition, this invention is not limited to 1st Embodiment explained in full detail above, You may add a various change within the range which does not deviate from the summary of this invention. For example, the material, size, shape, and arrangement of the substrate 2, the gate electrode 6, the source electrode 3, the drain electrode 4, the gate insulating layer 5, and the semiconductor layer 9 constituting the thin film transistor 1 are limited to those in the first embodiment. However, it can be changed as appropriate.
また、半導体層９を形成するために用いる半導体層形成用の分散液を調製するためのシングルウォールカーボンナノチューブ及び界面活性剤の添加量、シングルウォールカーボンナノチューブ及び界面活性剤を含む分散液の攪拌条件、超遠心分離処理等の条件は、適宜変更可能であり、第１の実施形態の場合に限定されない。例えば、シングルウォールカーボンナノチューブ及び界面活性剤を含む分散液を超遠心分離処理する際の条件は１５０，０００×ｇ以上であれば、分散液中に含まれる凝集したシングルウォールカーボンナノチューブを沈降させることができる。また、超遠心処理を省略して、半導体層形成用の分散液を調製するようにしてもよい。 Also, the addition amount of single wall carbon nanotubes and a surfactant for preparing a dispersion for forming a semiconductor layer used to form the semiconductor layer 9, and the stirring conditions of the dispersion containing the single wall carbon nanotubes and the surfactant The conditions such as ultracentrifugation can be changed as appropriate, and are not limited to those in the first embodiment. For example, if the conditions for ultracentrifugation of a dispersion containing single wall carbon nanotubes and a surfactant are 150,000 × g or more, the aggregated single wall carbon nanotubes contained in the dispersion are allowed to settle. Can do. Alternatively, the ultracentrifugation treatment may be omitted and a dispersion for forming a semiconductor layer may be prepared.
また第１の実施形態では、半導体層形成工程（Ｓ１４）において、インクジェット法を用いて半導体層９を形成していたが、スクリーン印刷法等の他の塗布法を用いて半導体層９を形成してもよい。 In the first embodiment, the semiconductor layer 9 is formed using the inkjet method in the semiconductor layer forming step (S14). However, the semiconductor layer 9 is formed using another coating method such as a screen printing method. May be.
次に、第２の実施形態として、ゲート電極１６がソース電極１３やドレイン電極１４より上側に位置する所謂「トップゲート型」の薄膜トランジスタ１１である場合について図１５を参照して説明する。図１５は、第２の実施形態の薄膜トランジスタ１１の断面図である。 Next, as a second embodiment, a case where the gate electrode 16 is a so-called “top gate type” thin film transistor 11 positioned above the source electrode 13 and the drain electrode 14 will be described with reference to FIG. FIG. 15 is a cross-sectional view of the thin film transistor 11 of the second embodiment.
尚、薄膜トランジスタ１１は、「ボトムゲート型」の薄膜トランジスタ１と構造が異なるが、各層の材質は同じである。したがって、第２の実施形態では、薄膜トランジスタ１１の構造と、その製造方法とを中心に説明し、材質の説明については省略する。 The thin film transistor 11 is different in structure from the “bottom gate type” thin film transistor 1, but the material of each layer is the same. Therefore, in 2nd Embodiment, it demonstrates centering around the structure of the thin-film transistor 11, and its manufacturing method, and abbreviate | omits description of a material.
はじめに、薄膜トランジスタ１１の断面構造について説明する。図１５に示す薄膜トランジスタ１１は、板状の基板１２と、基板１２上にソース電極１３及びドレイン電極１４がそれぞれ設けられている。ソース電極１３のチャネル側の側部と、ドレイン電極１４のチャネル側部との距離がチャネル長となる。 First, the cross-sectional structure of the thin film transistor 11 will be described. A thin film transistor 11 illustrated in FIG. 15 includes a plate-like substrate 12 and a source electrode 13 and a drain electrode 14 provided on the substrate 12. The distance between the channel side portion of the source electrode 13 and the channel side portion of the drain electrode 14 is the channel length.
また、ソース電極１３及びドレイン電極１４に挟まれる基板１２の表面上には、半導体層１９が設けられている。そして、半導体層１９の表面と、ソース電極１３及びドレイン電極１４の各表面とには、ゲート絶縁層１５が設けられている。さらに、そのゲート絶縁層１５の表面には、半導体層１９に対向する位置に、ゲート電極１６が設けられている。 A semiconductor layer 19 is provided on the surface of the substrate 12 sandwiched between the source electrode 13 and the drain electrode 14. A gate insulating layer 15 is provided on the surface of the semiconductor layer 19 and each surface of the source electrode 13 and the drain electrode 14. Further, a gate electrode 16 is provided on the surface of the gate insulating layer 15 at a position facing the semiconductor layer 19.
次に、薄膜トランジスタ１１の製造方法について、図１６〜図２０を参照して説明する。図１６は、第２の実施形態のトップゲート型薄膜トランジスタ１１の製造工程のフローチャートである。また、図１７は、基板１２を説明するための説明図であり、図１８は、図１７に示す基板１２の表面にソース電極１３及びドレイン電極１４が形成された状態を説明するための説明図であり、図１９は、図１８に示すソース電極１３及びドレイン電極１４を覆うように半導体層１９が形成された状態を説明するための説明図であり、図２０は、図１９に示す半導体層１９の表面、ソース電極１３及びドレイン電極１４の各表面にゲート絶縁層１５が形成された状態を説明するための説明図である。尚、図１７〜図２０に示す説明図は、各製造工程における図２に対応する部分断面図を模式的に示している。 Next, a method for manufacturing the thin film transistor 11 will be described with reference to FIGS. FIG. 16 is a flowchart of the manufacturing process of the top-gate thin film transistor 11 according to the second embodiment. FIG. 17 is an explanatory diagram for explaining the substrate 12, and FIG. 18 is an explanatory diagram for explaining a state in which the source electrode 13 and the drain electrode 14 are formed on the surface of the substrate 12 shown in FIG. FIG. 19 is an explanatory diagram for explaining a state in which the semiconductor layer 19 is formed so as to cover the source electrode 13 and the drain electrode 14 shown in FIG. 18, and FIG. 20 shows the semiconductor layer shown in FIG. 19 is an explanatory diagram for explaining a state in which a gate insulating layer 15 is formed on the surface of 19 and each surface of the source electrode 13 and the drain electrode 14. 17 to 20 schematically show partial cross-sectional views corresponding to FIG. 2 in each manufacturing process.
薄膜トランジスタ１１の製造方法では、図１６に示すように、基板１２の上面に、ソース電極１３及びドレイン電極１４を各々形成するソース・ドレイン電極形成工程（Ｓ２１）が行われ、次いで、ソース電極１３及びドレイン電極１４に挟まれる基板１２の表面に半導体層１９を形成する半導体層形成工程（Ｓ２２）が行われる。その後、半導体層９から界面活性剤と乾燥防止剤とを除去する洗浄工程（Ｓ２３）を行う。次いで、半導体層１９の表面、ソース電極１３及びドレイン電極１４の各表面にゲート絶縁層１５を形成するゲート絶縁層形成工程（Ｓ２４）を行い、ゲート絶縁層１５の表面にゲート電極６を形成するゲート電極形成工程（Ｓ２５）を行う。最後に、ブレイクダウン工程（Ｓ２６）を行う。また、半導体層形成工程（Ｓ２２）において用いられる半導体層形成用の分散液は、遠心分離工程（Ｓ１）において調整される。以下、各工程について具体的に説明する。 In the method of manufacturing the thin film transistor 11, as shown in FIG. 16, a source / drain electrode formation step (S <b> 21) for forming the source electrode 13 and the drain electrode 14 on the upper surface of the substrate 12 is performed. A semiconductor layer forming step (S22) for forming the semiconductor layer 19 on the surface of the substrate 12 sandwiched between the drain electrodes 14 is performed. Thereafter, a cleaning step (S23) for removing the surfactant and the drying inhibitor from the semiconductor layer 9 is performed. Next, a gate insulating layer forming step (S24) is performed in which a gate insulating layer 15 is formed on the surface of the semiconductor layer 19 and on each surface of the source electrode 13 and the drain electrode 14, and the gate electrode 6 is formed on the surface of the gate insulating layer 15. A gate electrode formation step (S25) is performed. Finally, a breakdown process (S26) is performed. Moreover, the dispersion liquid for semiconductor layer formation used in a semiconductor layer formation process (S22) is adjusted in a centrifugation process (S1). Hereinafter, each step will be specifically described.
第２の実施形態のトップゲート型薄膜トランジスタ１１の製造工程では、まず、ソース・ドレイン電極形成工程（Ｓ２１）を行う。このソース・ドレイン電極形成工程では、まず、図１７に示す基板１２を十分に洗浄する。次に、基板１２を脱ガスし、図１８に示すように、マスク蒸着によって、一例としてＡｕからなるソース電極１３とドレイン電極１４とをゲート絶縁層１５の表面に各々形成する。尚、この時のマスク蒸着の条件は、真空度は３×１０−４Ｐａであり、基板１２の加熱は不要である。こうして、基板１２の表面に厚さ１００ｎｍのソース電極１３及びドレイン電極１４を各々形成することができる。 In the manufacturing process of the top gate type thin film transistor 11 of the second embodiment, first, a source / drain electrode forming step (S21) is performed. In this source / drain electrode formation step, first, the substrate 12 shown in FIG. 17 is sufficiently cleaned. Next, the substrate 12 is degassed, and as shown in FIG. 18, as an example, a source electrode 13 and a drain electrode 14 made of Au are formed on the surface of the gate insulating layer 15 by mask vapor deposition. The conditions for the mask vapor deposition at this time are a degree of vacuum of 3 × 10 −4 Pa and heating of the substrate 12 is unnecessary. Thus, the source electrode 13 and the drain electrode 14 having a thickness of 100 nm can be formed on the surface of the substrate 12, respectively.
次に、半導体層形成工程（Ｓ２２）を行う。半導体層形成工程では、図１９に示すように、ソース電極３及びドレイン電極４の間の基板１２を覆うように、別途実行される遠心分離工程（Ｓ１）において調製された半導体層形成用の分散液がインクジェット法により塗布される。インクジェット法及び遠心分離工程（Ｓ１）の詳細は第１の実施形態と同様であるので説明を省略する。 Next, a semiconductor layer forming step (S22) is performed. In the semiconductor layer forming step, as shown in FIG. 19, the dispersion for forming the semiconductor layer prepared in the centrifugation step (S1) separately performed so as to cover the substrate 12 between the source electrode 3 and the drain electrode 4. The liquid is applied by an ink jet method. Details of the ink jet method and the centrifugal separation step (S1) are the same as those in the first embodiment, and thus description thereof is omitted.
次いで、洗浄工程（Ｓ２３）を行う。この洗浄工程（Ｓ２３）では、純水またはエタノールを用いて乾燥定着後の半導体層９から界面活性剤と乾燥防止剤とを除去する。乾燥防止剤として、グリセリン、エチレングリコール、ジエチレングリコール、ポリエチレングリコールを用いた場合には、これらの物質は、純水またはエタノールには、良く溶解するので、十分な洗浄ができる。この洗浄方法としては、純水またはエタノールを用いて超音波洗浄を一例として３０分行っても良いし、純水またはエタノールへ数時間浸漬しても良い。 Next, a cleaning step (S23) is performed. In this cleaning step (S23), the surfactant and the drying inhibitor are removed from the semiconductor layer 9 after drying and fixing using pure water or ethanol. When glycerin, ethylene glycol, diethylene glycol, or polyethylene glycol is used as an anti-drying agent, these substances are well dissolved in pure water or ethanol, and thus can be sufficiently washed. As this cleaning method, ultrasonic cleaning may be performed using pure water or ethanol as an example for 30 minutes, or it may be immersed in pure water or ethanol for several hours.
次に、ゲート絶縁層形成工程（Ｓ２４）を行う。ゲート絶縁層形成工程では、図２０に示すように、半導体層１９の表面、ソース電極１３及びドレイン電極１４の各表面に対し、スピンコート法によって、ポリイミド（ＰＩ）からなるゲート絶縁層１５を形成する。このスピンコート法では、基板１２の上面に、高耐熱性ポリイミド樹脂の５ｗｔ％溶液を塗布した後に、基板１２を水平に回転させる。その後、１８０℃で約１時間乾燥することによって、膜厚が３５０ｎｍのゲート絶縁層１５を形成することができる。 Next, a gate insulating layer forming step (S24) is performed. In the gate insulating layer forming step, as shown in FIG. 20, a gate insulating layer 15 made of polyimide (PI) is formed on the surface of the semiconductor layer 19 and the surfaces of the source electrode 13 and the drain electrode 14 by spin coating. To do. In this spin coating method, a 5 wt% solution of a highly heat-resistant polyimide resin is applied to the upper surface of the substrate 12, and then the substrate 12 is rotated horizontally. Thereafter, the gate insulating layer 15 having a thickness of 350 nm can be formed by drying at 180 ° C. for about 1 hour.
次に、ゲート電極形成工程を行う（Ｓ２５）。ゲート電極形成工程では、マスク蒸着によってＡｌからなるゲート電極１６を、ゲート絶縁層１５の表面上における半導体層１９と対向する位置に形成する。尚、この時のマスク蒸着の条件は、真空度は３×１０−４Ｐａであり、基板１２の加熱は不要である。こうして、ゲート絶縁層１５の表面に厚さ６０ｎｍのゲート電極１６を形成することができ、図２０に示す薄膜トランジスタ１１を製造することができる。 Next, a gate electrode forming step is performed (S25). In the gate electrode forming step, the gate electrode 16 made of Al is formed at a position facing the semiconductor layer 19 on the surface of the gate insulating layer 15 by mask vapor deposition. The conditions for the mask vapor deposition at this time are a degree of vacuum of 3 × 10 −4 Pa and heating of the substrate 12 is unnecessary. In this manner, the gate electrode 16 having a thickness of 60 nm can be formed on the surface of the gate insulating layer 15, and the thin film transistor 11 shown in FIG. 20 can be manufactured.
最後に好ましくは、ブレイクダウン工程（Ｓ２６）を行う。この工程は、通電によって導電性のナノチューブを焼き切って、半導体性のナノチューブだけを残すための工程であり、詳細は第１の実施形態と同様であるので説明を省略する。尚、このブレイクダウン工程は必要に応じて省略するようにしてもよい。 Finally, preferably, a breakdown step (S26) is performed. This step is a step for burning out the conductive nanotubes by energization and leaving only the semiconducting nanotubes, and the details are the same as in the first embodiment, and the description thereof is omitted. Note that this breakdown step may be omitted if necessary.
以上詳述した、第２の実施形態の薄膜トランジスタ１１の製造方法によれば、第１の実施形態の場合と同様な効果が得られる。さらに、最も位置精度が必要なソース電極１３とドレイン電極１４を平坦な基板１２上に形成するので、ゲート絶縁膜上にソース電極とドレイン電極を形成するボトムゲート型に比べて良好な位置精度で形成できる。 According to the manufacturing method of the thin film transistor 11 of the second embodiment described in detail above, the same effect as in the case of the first embodiment can be obtained. Furthermore, since the source electrode 13 and the drain electrode 14 that require the most positional accuracy are formed on the flat substrate 12, the positional accuracy is better than that of the bottom gate type in which the source electrode and the drain electrode are formed on the gate insulating film. Can be formed.
尚、本発明は、以上詳述した第２の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えてもよい。例えば、薄膜トランジスタ１１を構成する基板１２，ゲート電極１６，ソース電極１３，ドレイン電極１４，ゲート絶縁層１５，半導体層１９の材料、大きさ、形状及び配置は第１の実施形態の場合に限定されず、適宜変更可能である。 The present invention is not limited to the second embodiment described in detail above, and various modifications may be made without departing from the scope of the present invention. For example, the material, size, shape, and arrangement of the substrate 12, the gate electrode 16, the source electrode 13, the drain electrode 14, the gate insulating layer 15, and the semiconductor layer 19 constituting the thin film transistor 11 are limited to those in the first embodiment. However, it can be changed as appropriate.
また第２の実施形態では、半導体層形成工程（Ｓ２２）において、インクジェット法を用いて半導体層９を形成していたが、スクリーン印刷法等の他の塗布法を用いて半導体層９を形成してもよい。 In the second embodiment, the semiconductor layer 9 is formed using the inkjet method in the semiconductor layer forming step (S22). However, the semiconductor layer 9 is formed using another coating method such as a screen printing method. May be.
また、上記第１及び第２の実施形態の洗浄工程（Ｓ１５，Ｓ２３）では、純水又はエタノールを用いて界面活性剤及び乾燥防止剤を除去したが、基板２，１２を構成する基材フィルムの耐熱温度以下の加熱を行って、界面活性剤及び乾燥防止剤を焼却除去しても良い。さらに、減圧加熱を行って比較的低温で界面活性剤及び乾燥防止剤を蒸発させても良い。即ち、使用する界面活性剤及び乾燥防止剤の除去に適した方法を用いれば良い。 In the cleaning steps (S15, S23) of the first and second embodiments, the surfactant and the drying inhibitor are removed using pure water or ethanol. The surface active agent and the anti-drying agent may be removed by incineration by heating at a temperature lower than the heat resistant temperature. Further, the surfactant and the drying inhibitor may be evaporated at a relatively low temperature by heating under reduced pressure. That is, a method suitable for removing the surfactant and drying inhibitor to be used may be used.
本発明の薄膜トランジスタ及び薄膜トランジスタの製造方法は、所謂ボトムゲート型又はトップゲート型の薄膜トランジスタ及びその製造方法に適用可能である。 The thin film transistor and the method for manufacturing the thin film transistor of the present invention can be applied to a so-called bottom gate type or top gate type thin film transistor and a method for manufacturing the same.
１ 薄膜トランジスタ
２ 基板
３ ソース電極
４ ドレイン電極
５ ゲート絶縁層
６ ゲート電極
９ 半導体層
１１ 薄膜トランジスタ
１２ 基板
１３ ソース電極
１４ ドレイン電極
１５ ゲート絶縁層
１６ ゲート電極
１９ 半導体層
DESCRIPTION OF SYMBOLS 1 Thin film transistor 2 Substrate 3 Source electrode 4 Drain electrode 5 Gate insulating layer 6 Gate electrode 9 Semiconductor layer 11 Thin film transistor 12 Substrate 13 Source electrode 14 Drain electrode 15 Gate insulating layer 16 Gate electrode 19 Semiconductor layer
Claims (7)
前記ゲート電極を覆うように前記基板上にゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層上に、ソース電極及びドレイン電極を互いに離間して形成するソース・ドレイン電極形成工程と、
前記ソース電極及び前記ドレイン電極間の前記ゲート絶縁層上に、少なくともカーボンナノチューブと界面活性剤と乾燥防止剤とを含む水溶液からなる分散液を塗布し、その後、乾燥することでカーボンナノチューブを定着させて半導体層を形成する半導体層形成工程と、
洗浄により前記半導体層から前記界面活性剤と前記乾燥防止剤とを除去する洗浄工程と
を備えたことを特徴とする薄膜トランジスタの製造方法。 A gate electrode forming step of forming a gate electrode on the substrate;
Forming a gate insulating layer on the substrate so as to cover the gate electrode; and
A source / drain electrode forming step of forming a source electrode and a drain electrode spaced apart from each other on the gate insulating layer;
On the gate insulating layer between the source electrode and the drain electrode, a dispersion composed of an aqueous solution containing at least carbon nanotubes, a surfactant, and an anti-drying agent is applied, and then dried to fix the carbon nanotubes. A semiconductor layer forming step for forming a semiconductor layer;
And a cleaning step of removing the surfactant and the anti-drying agent from the semiconductor layer by cleaning.
前記ソース電極及び前記ドレイン電極間の前記基板上に、少なくともカーボンナノチューブと界面活性剤と乾燥防止剤とを含む水溶液からなる分散液を塗布し、その後、乾燥することでカーボンナノチューブを定着させて半導体層を形成する半導体層形成工程と、
洗浄により前記半導体層から前記界面活性剤と前記乾燥防止剤とを除去する洗浄工程と、
前記ソース電極、前記ドレイン電極及び前記半導体層の表面にゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層形成工程で形成された前記ゲート絶縁層上にゲート電極を形成するゲート電極形成工程と
を備えたことを特徴とする薄膜トランジスタの製造方法。 A source / drain electrode forming step of forming a source electrode and a drain electrode on the substrate;
On the substrate between the source electrode and the drain electrode, a dispersion liquid composed of an aqueous solution containing at least carbon nanotubes, a surfactant, and a drying inhibitor is applied, and then dried to fix the carbon nanotubes to the semiconductor. A semiconductor layer forming step of forming a layer;
A cleaning step of removing the surfactant and the anti-drying agent from the semiconductor layer by cleaning;
A gate insulating layer forming step of forming a gate insulating layer on the surface of the source electrode, the drain electrode and the semiconductor layer;
And a gate electrode forming step of forming a gate electrode on the gate insulating layer formed in the gate insulating layer forming step.
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