JP2009048750A - Nonvolatile semiconductor memory device - Google Patents
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Abstract
Description
この発明は、1つのメモリセルに多値データを記憶する不揮発性半導体記憶装置に関する。 The present invention relates to a nonvolatile semiconductor memory device that stores multi-value data in one memory cell.
電気的書き換え可能な不揮発性半導体メモリ(EEPROM)の一つとして、NAND型フラッシュメモリが知られている。NAND型フラッシュメモリは、単位セル面積がNOR型に比べて小さく、大容量化が容易である。また、セル単位での読み出し/書き込み速度は、NOR型に比べると遅いが、セルアレイとページバッファとの間で同時に読み出し/書き込みが行われるセル範囲(物理的ページ長)を大きくすることで、実質的に高速の読み出し/書き込みが可能である。 NAND flash memory is known as one of electrically rewritable nonvolatile semiconductor memories (EEPROM). The NAND flash memory has a smaller unit cell area than the NOR type and can easily be increased in capacity. The read / write speed per cell is slower than that of the NOR type, but by increasing the cell range (physical page length) in which reading / writing is simultaneously performed between the cell array and the page buffer, In particular, high-speed reading / writing is possible.
このような特長を活かして、NAND型フラッシュメモリは、ファイルメモリやメモリカードをはじめとする各種記録メディアとして使用されている。 Taking advantage of these features, NAND flash memories are used as various recording media including file memories and memory cards.
NAND型フラッシュメモリで更に大容量データ記憶を行うためには、1メモリセルに多ビット記憶を行う方式(多値データ記憶方式)が採用される。例えば、1メモリセルに2ビット記憶を行う4値データ記憶方式では、上位ページデータ“x”と下位ページデータ“y”で定義される4値データ“xy”が用いられる。 In order to perform further large-capacity data storage in the NAND flash memory, a method of performing multi-bit storage in one memory cell (multi-value data storage method) is adopted. For example, in a quaternary data storage system in which 2 bits are stored in one memory cell, quaternary data “xy” defined by upper page data “x” and lower page data “y” is used.
4値データ“xy”は例えばメモリセルしきい値電圧の順に、データ“11”,“10”,“00”,“01”が定義される。データ“11”はメモリセルのしきい値電圧が負の消去状態である。この消去状態のメモリセルに選択的に、下位ビットデータ“y”(=“0”)の書き込みによってしきい値電圧を移動させてデータ“10”が書き込まれる。またデータ“10”のメモリセルとデータ“11”のメモリセルに対してそれぞれ選択的に上位ビットデータ“x”(=“0”)の書き込みを行って、しきい値電圧を移動させてデータ“00”及びデータ“01”が書き込まれる。 For the quaternary data “xy”, for example, data “11”, “10”, “00”, “01” are defined in the order of the memory cell threshold voltage. Data “11” is an erased state in which the threshold voltage of the memory cell is negative. Data “10” is written by selectively moving the threshold voltage by writing the lower bit data “y” (= “0”) to the memory cell in the erased state. In addition, the upper bit data “x” (= “0”) is selectively written to the memory cell of data “10” and the memory cell of data “11”, respectively, and the threshold voltage is moved to change the data. “00” and data “01” are written.
上述のように、4値データ書き込みのためには、下位ページ書き込みシーケンスと上位ページ書き込みシーケンスとが必要である。その上位ページ書き込みシーケンスが異常終了した場合や、中断コマンド入力等により強制中断した場合には、対象となるメモリセルは書き込み途中の中途半端なしきい値電圧状態となる。このしきい値電圧状態は、異なるデータを示す最終的なしきい値分布と重なることがある。このため、正常に書き込まれていた下位ページデータの読み出しも不能となる。 As described above, a lower page write sequence and an upper page write sequence are necessary for writing quaternary data. If the upper page write sequence ends abnormally or is forcibly interrupted by input of an interrupt command or the like, the target memory cell is in a halfway threshold voltage state during writing. This threshold voltage state may overlap with the final threshold distribution showing different data. For this reason, it is impossible to read out the lower page data that has been normally written.
そこで、メモリセルアレイのデータ読み出し及び書き込みを制御するコントローラに、メモリセルアレイの既に下位ページデータが書かれている領域への上位ページデータの書き込みシーケンスが異常終了する際に、メモリセルアレイから読み出されてセンスアンプ回路が保持する下位ページデータを待避させる機能を持たせることにより、下位ページのデータ修復を可能とした不揮発性半導体記憶装置も提案されている(特許文献1)。
この発明は、従来とは異なる手法により、データ修復を可能とする不揮発性半導体記憶装置を提供することを目的とする。 An object of the present invention is to provide a nonvolatile semiconductor memory device that enables data restoration by a method different from the conventional one.
この発明の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルをマトリクス状に配列してなるメモリセルアレイからなり、データ識別のしきい値が1つの2値データを記憶する2値データ記憶領域とデータ識別のしきい値が複数の多値データを記憶する多値データ記憶領域とを有するメモリ部と、外部から供給されたデータを前記多値データ記憶領域の指定されたアドレスに多値データとして書き込む制御を実行するメモリコントローラとを備え、前記メモリコントローラは、前記多値データ記憶領域に多値データを書き込む際に、前記多値データのうちの下位ページのデータを前記2値データ領域にも書き込むことを特徴とする。 A nonvolatile semiconductor memory device according to an aspect of the present invention includes a memory cell array in which electrically rewritable nonvolatile memory cells are arranged in a matrix, and stores binary data having a single data identification threshold value. A memory unit having a binary data storage area and a multi-value data storage area for storing a plurality of multi-value data having a threshold value for data identification, and data supplied from outside are designated in the multi-value data storage area A memory controller that executes control to write multi-value data in an address, and when the multi-value data is written in the multi-value data storage area, the memory controller stores the data of the lower page of the multi-value data. The binary data area is also written.
この発明によれば、従来とは異なる手法により、データ修復が可能になる。 According to the present invention, data restoration can be performed by a method different from the conventional one.
以下、図面を参照して、この発明の実施の形態を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
[第1の実施形態]
[半導体メモリの構成]
図1は、本実施の形態に係る半導体メモリを示すブロック図である。
[First Embodiment]
[Configuration of semiconductor memory]
FIG. 1 is a block diagram showing a semiconductor memory according to the present embodiment.
この実施の形態の半導体メモリは、例えば一つ或いは複数個のNANDフラッシュメモリ21と、その読み出し/書き込みを制御するメモリコントローラ22とにより一体にパッケージ化されたメモリモジュールを構成する。搭載される全てのフラッシュメモリ21は、一つのメモリコントローラ22で論理メモリとしてコントロールされるので、以下これを、論理ブロックアドレス(Logic Block Address)NANDフラッシュメモリ(以下、LBA−NANDメモリと略称する)という。
The semiconductor memory of this embodiment constitutes a memory module integrally packaged by, for example, one or a plurality of
LBA−NANDメモリ20に搭載されるNANDフラッシュメモリ21は、1又は複数のメモリチップから構成されている。図1では二つのメモリチップchip1,chip2を示しているが、その場合も一つのメモリコントローラ22で制御される。最大搭載メモリチップ数は、レギュレータの電流能力や他のファクタとの関係で決まるが、例えば4チップとする。
The
メモリコントローラ22は、フラッシュメモリ21との間でデータ転送を行うためのNANDフラッシュインタフェース23、ホストデバイスとの間でデータ転送を行うためのホストインタフェース25、読み出し/書き込みデータ等を一時保持するバッファRAM26、データ転送制御を行うMPU24、NANDフラッシュメモリ21内のファームウェア(FW)の読み出し/書き込みのシーケンス制御等に用いられるハードウェアシーケンサ27を有する1チップコントローラである。
The
なお、NANDフラッシュメモリ21とメモリコントローラ22とが1チップであるか別チップであるかは、このLBA−NANDメモリ20にとって本質的ではない。
Whether the
図2は、このLBA−NANDメモリ20におけるNANDフラッシュメモリ21の機能ブロック図である。NANDフラッシュメモリ21は、メモリセルアレイ1と、このメモリセルアレイ1に対してデータの書き込み及び読み出し動作を実行するセンスアンプ回路3とを備える。センスアンプ回路3と外部入出力端子I/Oとの間のデータ授受は、データバス10及びI/Oバッファ8を介して行われる。
FIG. 2 is a functional block diagram of the
内部コントローラ5には、メモリコントローラ22から各種の制御信号(チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE等)が入力される。内部コントローラ5は、これらの制御信号に基づいて、入出力端子I/Oから供給されるアドレス“Add”とコマンド“Com”を識別し、アドレスはアドレスレジスタ6を介してロウデコーダ2及びカラムデコーダ7に転送し、コマンドは内部でデコードする。また、内部コントローラ5は、内部のReady/Busy状態をステータスレジスタ4に格納してReady/Busy信号RY/BYを外部から参照可能にする。ロウデコーダ2は、ロウアドレスに従ってメモリセルアレイ1のワード線WLを選択し、カラムデコーダ7は、カラムアドレスに従ってセンスアンプ回路3の後述するデータラッチSDCを選択する。
Various control signals (chip enable signal / CE, address latch enable signal ALE, command latch enable signal CLE, write enable signal / WE, read enable signal / RE, etc.) are input to the
内部コントローラ5は、制御信号とコマンドに従って、データ読み出し制御、データ書き込み及び消去のシーケンス制御を行う。各動作モードに必要な内部電圧(電源電圧より昇圧された内部電圧)を発生するために、内部電圧発生回路9が設けられている。この内部電圧発生回路9は、内部コントローラ5によりパラメータレジスタ11にセットされた設定値に基づいて必要な電圧を発生する昇圧動作を行う。
The
図3は、このNANDフラッシュメモリ21のメモリコア部のメモリセルアレイ1の構成を示している。
FIG. 3 shows the configuration of the
メモリセルアレイ1は、複数の電気的書き換え可能な不揮発性メモリセル(図の例では32個のメモリセル)M0−M31が直列接続され、その両端に選択トランジスタS1,S2が接続されたNANDセルユニット(NANDストリング)NUを配列して構成される。
The
NANDセルユニットNUの一端は、選択ゲートトランジスタS1を介してビット線BLo,BLeに、他端は選択ゲートトランジスタS2を介して共通ソース線CELSRCに接続される。メモリセルM0−M31の制御ゲートはそれぞれワード線WL0−WL31に接続され、選択ゲートトランジスタS1,S2のゲートは選択ゲート線SGD,SGSに接続される。 One end of the NAND cell unit NU is connected to the bit lines BLo and BLe via the selection gate transistor S1, and the other end is connected to the common source line CELSRC via the selection gate transistor S2. Control gates of memory cells M0-M31 are connected to word lines WL0-WL31, respectively, and gates of select gate transistors S1, S2 are connected to select gate lines SGD, SGS.
ワード線方向に配列されるNANDセルユニットの集合が、データ消去の最小単位となるブロックを構成し、図示のようにビット線の方向に複数のブロックBLK0−BLKn−1が配置される。 A set of NAND cell units arranged in the word line direction constitutes a block serving as a minimum unit of data erasure, and a plurality of blocks BLK0 to BLKn-1 are arranged in the bit line direction as shown in the figure.
ビット線BLe,BLoの一端側に、セルデータの読み出し及び書き込みを行うセンスアンプ回路3が配置され、ワード線の一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ2が配置される。図では、隣接する偶数番ビット線BLeと奇数番ビット線BLoがビット線選択回路により選択的にセンスアンプ回路3の各センスアンプSAに接続される場合を示している。この場合、選択されていないビット線BLは、接地して隣接ビット線間の容量カップリングを防止する。また、このような構成の他に、各ビット線BLにそれぞれ1つずつABL(All Bit Line)型のセンスアンプSAを設けるようにしても良い。
A
図4は、センスアンプSAの構成例を示している。このセンスアンプSAは、シングルエンド型の電圧検出型センスアンプであって、センスノードNsenは、クランプ用NMOSトランジスタQ1を介してビット線BLに接続される。クランプ用NMOSトランジスタQ1は、ビット線電圧をクランプすると共に、プリセンスアンプとして働く。センスノードNsenにはまた、ビット線をプリチャージするためのプリチャージ用NMOSトランジスタQ2が接続されている。 FIG. 4 shows a configuration example of the sense amplifier SA. The sense amplifier SA is a single-ended voltage detection type sense amplifier, and the sense node Nsen is connected to the bit line BL via a clamp NMOS transistor Q1. The clamping NMOS transistor Q1 clamps the bit line voltage and functions as a pre-sense amplifier. A precharge NMOS transistor Q2 for precharging the bit line is also connected to the sense node Nsen.
センスノードNsenには電荷保持用キャパシタCが接続されて、ここがセンスデータを一時保持するデータ記憶回路TDCを構成している。 A charge holding capacitor C is connected to the sense node Nsen, and this constitutes a data storage circuit TDC that temporarily holds sense data.
センスノードNsenは、転送用NMOSトランジスタQ3を介して、メインのデータ記憶回路であるデータラッチPDCに接続されている。センスノードNsenはまた、転送用NMOSトランジスタQ4を介して、外部とのデータ授受に供されるデータ記憶回路となるデータラッチSDCに接続されている。従ってデータラッチSDCは、カラム選択信号CSLにより駆動されるカラム選択ゲートQ8,Q9を介してデータ線DL,DLnに接続されている。 The sense node Nsen is connected to a data latch PDC which is a main data storage circuit via a transfer NMOS transistor Q3. The sense node Nsen is also connected via a transfer NMOS transistor Q4 to a data latch SDC serving as a data storage circuit used for data exchange with the outside. Therefore, the data latch SDC is connected to the data lines DL and DLn via the column selection gates Q8 and Q9 driven by the column selection signal CSL.
データラッチPDCのデータノードN1と、センスノードNsenとの間には、書き込みデータを一時保持して、次サイクルの書き込みデータの書き戻しを行うためのダイナミックデータ記憶回路DDCが設けられている。NMOSトランジスタQ6のゲートN3がその記憶ノードであって、これとデータラッチPDCのデータノードN1との間には転送用NMOSトランジスタQ5が配置されている。また記憶ノードN3のデータに応じて、センスノードNsenに所望のデータを書き戻すために、NMOSトランジスタQ7が配置されている。 A dynamic data storage circuit DDC is provided between the data node N1 of the data latch PDC and the sense node Nsen for temporarily holding write data and writing back the write data in the next cycle. The gate N3 of the NMOS transistor Q6 is its storage node, and a transfer NMOS transistor Q5 is disposed between this gate and the data node N1 of the data latch PDC. An NMOS transistor Q7 is arranged to write back desired data to the sense node Nsen according to the data of the storage node N3.
データラッチPDCのデータノードN1nを監視してベリファイ判定を行うために、ベリファイチェック回路VCHが設けられている。ベリファイチェック回路VCHは、データノードN1nにゲートが接続された検知用NMOSトランジスタQ10と、そのソースを選択的に接地して活性化するためのNMOSトランジスタQ11と、NMOSトランジスタQ10のドレインを信号線COMに接続する転送ゲート用NMOSトランジスタQ13,Q14を有する。 A verify check circuit VCH is provided to monitor the data node N1n of the data latch PDC and perform a verify determination. The verify check circuit VCH includes a detection NMOS transistor Q10 whose gate is connected to the data node N1n, an NMOS transistor Q11 for selectively grounding and activating the source thereof, and a drain of the NMOS transistor Q10 as a signal line COM. NMOS transistors Q13 and Q14 for transfer gates connected to.
信号線COMは、1ページ分のセンスアンプSAに共通に設けられる共通信号線であり、予めこれを“H”レベル状態に設定するプリチャージ回路(図示せず)が設けられる。ベリファイチェック回路VCHは、データラッチPDCのベリファイ読み出しデータに基づいて、プリチャージされた信号線COMが放電されるか否かを検知するものである。 The signal line COM is a common signal line provided in common to the sense amplifiers SA for one page, and a precharge circuit (not shown) is set in advance to set the signal line COM to the “H” level state. The verify check circuit VCH detects whether or not the precharged signal line COM is discharged based on the verify read data of the data latch PDC.
データラッチPDCは、書き込みベリファイ時、書き込みが完了すると、“1”(N1=“H”)となる。従って、1ページの書き込みが完了すると、1ページ分のデータラッチPDCがオール“1”となる。ベリファイチェック回路VCHは、一つでも書き込みが不十分な箇所があると、N1n=“H”に基づいて、信号線COMを放電する。書き込みが完了したときには信号線COMが放電されない。従ってコントローラは信号線COMを監視することにより、書き込みシーケンスを制御することができる。 The data latch PDC becomes “1” (N1 = “H”) when writing is completed at the time of write verification. Therefore, when the writing of one page is completed, the data latch PDC for one page is all “1”. The verify check circuit VCH discharges the signal line COM on the basis of N1n = “H” when there is a portion where writing is insufficient. When the writing is completed, the signal line COM is not discharged. Therefore, the controller can control the write sequence by monitoring the signal line COM.
図4のセンスアンプSAは、2値データ記憶方式にも4値データ記憶方式にも適用可能に構成された例である。2値データ記憶方式の場合は、データラッチSDCは動作原理上不要であるが、4値記憶方式ではこのデータラッチSDCが不可欠になる。 The sense amplifier SA in FIG. 4 is an example configured to be applicable to both a binary data storage system and a quaternary data storage system. In the case of the binary data storage system, the data latch SDC is not necessary on the principle of operation, but in the case of the quaternary storage system, this data latch SDC is indispensable.
即ち4値データ記憶方式では、上位ページの書き込みベリファイのために、既にメモリセルアレイに書かれている下位ページデータを読み出して参照する必要がある。このため、データラッチPDCには書き込みデータを保持し、データラッチSDCにはセルアレイから読み出した下位ページデータを保持して、書き込みベリファイが行われる。 That is, in the quaternary data storage system, it is necessary to read out and refer to the lower page data already written in the memory cell array for the upper page write verification. Therefore, write verification is performed by holding write data in the data latch PDC and holding lower page data read from the cell array in the data latch SDC.
以上のように構成されたLBA−NANDメモリ20において、コマンド、アドレス(論理アドレス又は物理アドレス)及びデータ、並びにチップイネーブル信号/CE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、レディ/ビジー信号RY/BY等の外部制御信号は、ホストI/F25に入力される。ホストI/F25では、コマンドや制御信号を、MPU24及びハードウェアシーケンサ27に振り分けると共に、アドレス及びデータをバッファRAM26に格納する。
In the LBA-
外部から入力された論理アドレスは、NANDフラッシュI/F23で、NANDフラッシュメモリ21の物理アドレスに変換される。また、各種制御信号に基づくハードウェアシーケンサ27の制御の下、データの転送制御及び書き込み/消去/読み出しのシーケンス制御が実行される。変換された物理アドレスは、NANDフラッシュメモリ21内のアドレスレジスタ6を介して、ロウデコーダ2やカラムデコーダ7に転送される。書き込みデータは、I/Oバッファ8を介してセンスアンプ回路3にロードされ、読み出しデータはI/Oバッファ8を介して、外部に出力される。
A logical address input from the outside is converted into a physical address of the
[メモリ領域]
図5は、この実施の形態のLBA−NANDメモリのメモリ領域の詳細を示す図である。
[Memory area]
FIG. 5 is a diagram showing details of the memory area of the LBA-NAND memory according to this embodiment.
本実施形態のLBA−NANDメモリ20は、コマンドによりアクセスの切り換えが可能な複数のデータ領域(論理ブロックアクセス領域)を持つ。具体的にこの実施の形態では、用途とデータの信頼性により分けられる2つ又は3つのデータ記憶領域がある。
The LBA-
図5(a)に示すスタンダードオペレーションモードでは、それぞれが特性の異なる情報を記憶する2つのデータ記憶領域を有する。1つはSLC(Single Level Cell)を用いた2値データ記憶領域SDA(SLC Data Area)であり、もう一つはMLC(Multi Level Cell)を用いた多値データ記憶領域MDA(MLC Data Area)である。2値データ記憶領域SDAは、ファイルシステム又はネットワーク通信のログデータ等を記憶するのに適し、多値データ記憶領域MDAは、音楽、画像、各種アプリケーション等を記憶するのに適している。 The standard operation mode shown in FIG. 5A has two data storage areas each storing information having different characteristics. One is a binary data storage area SDA (SLC Data Area) using SLC (Single Level Cell), and the other is a multi-value data storage area MDA (MLC Data Area) using MLC (Multi Level Cell). It is. The binary data storage area SDA is suitable for storing log data of a file system or network communication, and the multi-value data storage area MDA is suitable for storing music, images, various applications, and the like.
図5(b)に示すオプショナルパワーオンモードでは、上記特性の異なる情報を記憶する2つのデータ記憶領域SDA,MDAに加えて、ブートコードを記憶するブートコードブロックがメモリ領域の先頭に設けられる。 In the optional power-on mode shown in FIG. 5B, in addition to the two data storage areas SDA and MDA that store information having different characteristics, a boot code block that stores a boot code is provided at the head of the memory area.
これら2つのモードにおいて、2値データ記憶領域SDAと多値データ記憶領域MDAの境界は、コマンドの指示によって任意に変更可能となっている。例えば、MLC(4値)をSLC(2値)としても使用可能なメモリセルアレイを用い、メモリ領域全てをMLCとして使用した場合の記憶容量が4GBであるメモリにおいて、図6に示すように、2値データ記憶領域SDAの記憶容量を、0MB,50MB,500MB及び1GBにそれぞれ設定した場合、多値データ記憶領域MDAの記憶容量は、それぞれ4GB,3.9GB,3GB及び2GBになる。 In these two modes, the boundary between the binary data storage area SDA and the multi-value data storage area MDA can be arbitrarily changed by an instruction of a command. For example, in a memory having a memory capacity of 4 GB when using a memory cell array that can also use MLC (4 values) as SLC (2 values) and using the entire memory area as MLC, as shown in FIG. When the storage capacity of the value data storage area SDA is set to 0 MB, 50 MB, 500 MB, and 1 GB, the storage capacity of the multi-value data storage area MDA is 4 GB, 3.9 GB, 3 GB, and 2 GB, respectively.
図7は、2値データ記憶領域SDAのセットアップのタイミングチャートである。 FIG. 7 is a timing chart for setting up the binary data storage area SDA.
ここで、CLEはコマンドラッチイネーブル、/CEはチップイネーブル、/WEは書き込みイネーブル、ALEはアドレスラッチイネーブル、/REは読み出しイネーブル、RY/BYはReady/Busyの各制御信号を示している。コマンド入力のタイミングで、リードSDAコマンド“00h”を読み込み、続いてアドレス・ラッチの5サイクルで、セットSDAコマンド“A5h”及びアロケーション・ユニット1st,2nd,3rd,4thを順次入力する。アロケーション・ユニットは、例えば図8に示すように、2値データ記憶領域SDAの境界位置を指定する。これにより、メモリコントローラ22に、SDAとMDAとの境界エリアが設定されるので、以後の論理アドレスと物理アドレスの変換処理は、設定された境界エリアに基づいて実行される。
Here, CLE indicates a command latch enable, / CE indicates a chip enable, / WE indicates a write enable, ALE indicates an address latch enable, / RE indicates a read enable, and RY / BY indicates a ready / busy control signal. Read SDA command “00h” is read at the command input timing, and then set SDA command “A5h” and
図9は、2値データ記憶領域SDAのサイズ確認のタイミングチャートである。 FIG. 9 is a timing chart for checking the size of the binary data storage area SDA.
コマンド入力のタイミングで、リードSDAコマンド“00h”を読み込み、続いてアドレス・ラッチの5サイクルで、ゲットSDAユニットコマンド“B5h”及び4バイトのダミーデータを順次入力する。これにより、SDAの境界エリアがコントローラ22から読み出される。
The read SDA command “00h” is read at the command input timing, and then the get SDA unit command “B5h” and 4-byte dummy data are sequentially input in five cycles of the address latch. As a result, the boundary area of the SDA is read from the
図10は、多値データ記憶領域MDAのサイズ確認のタイミングチャートである。 FIG. 10 is a timing chart for checking the size of the multi-value data storage area MDA.
コマンド入力のタイミングで、リードSDAコマンド“00h”を読み込み、続いてアドレス・ラッチの5サイクルで、ゲットMDAユニットコマンド“B0h”及び4バイトのダミーデータを順次入力する。これにより、MDAの境界エリアがコントローラ22から読み出される。
The read SDA command “00h” is read at the command input timing, and then the get MDA unit command “B0h” and 4-byte dummy data are sequentially input in five cycles of the address latch. As a result, the boundary area of the MDA is read from the
[4値データの書き込み]
このLBA−NANDメモリでは、多値データ記憶領域MDAに書き込まれる4値データの書き込みに先立って、下位ページのデータを2値データ記憶領域SDAに一旦書き込むことにより、多値データ記憶領域MDAへの上位ページ書き込み中に電源断等の障害が生じても下位ページが消失しないように保護している。
[Write 4-level data]
In this LBA-NAND memory, prior to the writing of quaternary data written in the multi-value data storage area MDA, the lower page data is once written in the binary data storage area SDA, whereby the multi-value data storage area MDA is written. It protects the lower page from being lost even if a failure such as a power failure occurs during the upper page write.
図11は、4値データの書き込み動作を示すメモリコントローラ22のフローチャートである。
FIG. 11 is a flowchart of the
外部からMDA書き込みコマンドと書き込みデータが入力されると(S1)、メモリコントローラ22は、書き込みに先立って、2値データ記憶領域SDAの下位ページが一時的に格納される記憶領域と、多値データ記憶領域MDAの上位及び下位ページが格納される記憶領域に対して、データ消去をブロック単位で実行する(S2)。NANDフラッシュメモリ21の内部では、選択ブロックの全ワード線を0Vとし、メモリセルアレイが形成されたp型ウェルに20V程度の消去電圧Veraを与える。これにより、選択ブロック内のメモリセルは、浮遊ゲートの電子が放出されて、しきい値電圧が負の消去状態(データ“1”)になる。実際には、過消去状態の発生を防止するために、消去電圧印加と消去状態を確認するための消去ベリファイとを繰り返すという消去シーケンスが用いられる。
When an MDA write command and write data are input from the outside (S1), the
次に、2値データ記憶領域SDAの一時的な記憶領域に、4値データのうちの下位ページデータの書き込みが実行される(S3)。書き込みは、ページ単位で行われる。ここで1ページは、前述のように1ワード線に沿って配列される全メモリセルのうち奇数番目のビット線に接続された奇数ページと偶数番目のビット線に接続された偶数ページとにより構成される。例えば、図3のビット線選択信号SELeが活性化された場合、偶数ページに対する書き込みが可能になり、ビット線選択信号SELoの奇数ページに対する書き込みが可能になり、これらに対応するセンサアンプSAのデータラッチPDCに1ページ分の書き込みデータがロードされる。 Next, lower page data of the quaternary data is written into the temporary storage area of the binary data storage area SDA (S3). Writing is performed in units of pages. Here, one page is composed of an odd page connected to odd-numbered bit lines and an even page connected to even-numbered bit lines among all memory cells arranged along one word line as described above. Is done. For example, when the bit line selection signal SELe in FIG. 3 is activated, writing to even pages is possible, and writing to odd pages of the bit line selection signal SELo is possible, and the data of the sensor amplifier SA corresponding to these is possible. Write data for one page is loaded into the latch PDC.
次に、2値データ記憶領域SDAの一時的記憶領域の選択ワード線直下のセルチャネルが、センスアンプSAのデータラッチPDCが保持する書き込みデータに応じてVss(“0”書き込みの場合)、Vdd(“1”書き込み即ち書き込み禁止の場合)にプリチャージされる。“1”書き込みのNANDセルチャネルは、そのプリチャージ動作により、Vddのフローティング状態になる。 Next, the cell channel immediately below the selected word line in the temporary storage area of the binary data storage area SDA has Vss (in the case of “0” write), Vdd corresponding to the write data held by the data latch PDC of the sense amplifier SA. (When “1” is written, that is, when writing is prohibited), it is precharged. The NAND cell channel to which “1” is written becomes a floating state of Vdd by the precharge operation.
この後、選択ワード線に20V程度の書き込み電圧Vpgmが、非選択ワード線には、中間電圧である書き込みパス電圧Vpassが与えられる。これにより、“0”データが与えられたセルでは、浮遊ゲートに電子が注入され、“1”データが与えられたセルでは、フローティングのチャネルが制御ゲートからの容量結合により電位上昇して、電子注入が起こらない。この様にして、1ページの書き込みが同時にできる。 Thereafter, a write voltage Vpgm of about 20 V is applied to the selected word line, and a write pass voltage Vpass which is an intermediate voltage is applied to the unselected word lines. As a result, in the cell to which “0” data is given, electrons are injected into the floating gate, and in the cell to which “1” data is given, the potential of the floating channel rises due to capacitive coupling from the control gate, and the electrons Injection does not occur. In this way, one page can be written simultaneously.
図12の上段は、下位ページの書き込みの結果、得られるしきい値分布を示している。データ書き込みの場合も所望のしきい値分布を得るために、書き込み電圧印加と書き込みベリファイ読み出しとが繰り返される。書き込み電圧Vpgmは、書き込みサイクルと共に、ステップアップされる。ベリファイ読み出しは、図12の“0”データしきい値分布の下限値に対応するベリファイ電圧Vvを選択ワード線に与えた確認読み出し動作である。これにより、“0”書き込みセルが十分に書かれたか否かが判定される。 The upper part of FIG. 12 shows the threshold distribution obtained as a result of writing the lower page. In the case of data writing, in order to obtain a desired threshold distribution, application of a write voltage and write verify read are repeated. The write voltage Vpgm is stepped up with the write cycle. The verify read is a check read operation in which a verify voltage Vv corresponding to the lower limit value of the “0” data threshold distribution in FIG. 12 is applied to the selected word line. Thus, it is determined whether or not the “0” write cell has been sufficiently written.
書き込みベリファイのためには、データラッチPDCが保持する書き込みデータを、一旦データ記憶回路DDCに転送して保持し、ベリファイ結果に応じて次のサイクルの書き込みデータを決定するための書き戻し動作が行われる。その詳細動作の説明は省くが、以上の書き込みベリファイ動作により、下位ページの書き込みが完了すると、下位ページ分のセンスアンプのデータラッチPDCがオール“1”となるように、制御される。これをベリファイチェック回路VCKにより検知することにより、書き込み完了の判定が可能になる。 For the write verification, the write data held by the data latch PDC is once transferred to the data storage circuit DDC and held, and a write-back operation for determining the write data of the next cycle is performed according to the verification result. Is called. Although detailed description of the operation is omitted, control is performed so that the data latches PDC of the sense amplifiers for the lower page are all “1” when writing of the lower page is completed by the above-described write verify operation. By detecting this by the verify check circuit VCK, it is possible to determine the completion of writing.
次に、同様の下位ページの書き込みを、多値データ記憶領域MDAに対しても実行する(S4)。NANDフラッシュメモリ21の内部の動作は、2値データ記憶領域SDAに対する下位ページの書き込み動作と同様であるため、その詳細説明は省略する。
Next, the same lower page write is executed for the multi-value data storage area MDA (S4). Since the internal operation of the
多値データ記憶領域MDAへの下位ページのデータの書き込みが終了したら、続いて上位ページのデータを書き込む(S5)。 When the writing of the lower page data to the multi-value data storage area MDA is completed, the upper page data is subsequently written (S5).
上位ページの書き込みを行うと、例えば図12の下段のような4つのデータしきい値分布が得られる。この例では、上位ページデータ“x”と下位ページデータ“y”で定義される4値データ“xy”が、しきい値電圧の順に、“11”,“10”,“00”,“01”のように並べられる。 When the upper page is written, for example, four data threshold distributions as shown in the lower part of FIG. 12 are obtained. In this example, quaternary data “xy” defined by upper page data “x” and lower page data “y” is “11”, “10”, “00”, “01” in order of threshold voltages. "".
上位ビットが“1”であるデータ “11”、“10”は、下位ページのデータ“1”,“0”のしきい値分布がそのまま使用される。従って、この上位ページの書き込みは、“0”書き込みによって、データ“11”状態をデータ“01”状態に、データ“10”状態をデータ“00”状態にそれぞれ遷移させる動作である。この上位ページ書き込み時、データ“00”,“01”のしきい値分布下限値に対応するベリファイ電圧Vv2,Vv3を用いた書き込みベリファイを順次行うことにより、所望のしきい値分布が得られる。 For data “11” and “10” whose upper bits are “1”, the threshold distribution of lower page data “1” and “0” is used as it is. Therefore, the upper page write is an operation of changing the data “11” state to the data “01” state and the data “10” state to the data “00” state by writing “0”. At the time of writing the upper page, a desired threshold distribution can be obtained by sequentially performing write verification using verify voltages Vv2 and Vv3 corresponding to the threshold distribution lower limit values of data “00” and “01”.
上位ページ書き込みでは、上述のようにデータ“00”,“01”の書き込みベリファイを、異なるベリファイ電圧Vv2,Vv3を用いて順次行う必要があり、特にデータ“00”のベリファイ時は、データ“01”をベリファイ対象から外すことが必要になる。そのために、既にメモリセルアレイに書かれている下位ページデータを読み出して参照する。このため、データラッチPDCに書き込みデータを保持して上位ページ書き込みを行う間、下位ページデータをデータラッチSDCに保持して、これを参照して上述のようなベリファイ制御を行う。 In the upper page write, it is necessary to sequentially perform the write verify of the data “00” and “01” using different verify voltages Vv2 and Vv3 as described above. In particular, when verifying the data “00”, the data “01” It is necessary to remove "" from the verification target. For this purpose, lower page data already written in the memory cell array is read and referenced. Therefore, while the write data is held in the data latch PDC and the upper page write is performed, the lower page data is held in the data latch SDC, and the above-described verify control is performed with reference to this.
多値データ記憶領域MDAへの4値データの書き込みが正常終了したら、2値データ記憶領域SDAに記憶されている下位ページデータを消去して処理を終了する(S6)。 When the writing of the quaternary data to the multi-value data storage area MDA is normally completed, the lower page data stored in the binary data storage area SDA is erased and the process is ended (S6).
一方、上位ページの書き込み動作中に、電源瞬停が発生した場合には、多値データ記憶領域MDAに書き込み途中のデータを一旦破棄し(S7)、2値データ記憶領域SDAに一時的に格納しておいた下位ページのデータを読み出して(S8)、これを再度多値データ記憶領域MDAに下位ページのデータとして書き込む(S4)。そして、再度、上位ページのデータをNANDフラッシュメモリ23に供給し、多値データ記憶領域MDAに上位ページを書き込む(S5)。正常終了したら、2値データ記憶領域SDAに格納された下位ページデータを消去する(S6)。
On the other hand, if a power interruption occurs during the upper page write operation, the data being written to the multi-value data storage area MDA is temporarily discarded (S7) and temporarily stored in the binary data storage area SDA. The lower page data previously read is read (S8), and is written again into the multi-value data storage area MDA as lower page data (S4). Then, the upper page data is supplied again to the
以上の書き込み動作によって、上位ページの書き込み途中に電源瞬停が発生しても、下位ページのデータが消失することがなく、多値データを確実にNANDフラッシュメモリ21に記憶することができる。
With the above writing operation, even if a power interruption occurs during the writing of the upper page, the data of the lower page is not lost, and the multi-value data can be reliably stored in the
なお、2値データ記憶領域SDAと多値データ記憶領域MDAとは、メモリセルアレイ1の物理的構成は変わらないが、要求されるデータ書き込み精度は、2値データ記憶領域SDAよりも多値データ記憶領域MDAの方が大きく、データの信頼性は、多値データ記憶領域MDAよりも2値データ記憶領域SDAの方が大きい。このため、内部電圧発生回路9で発生させる書き込み電圧等の内部電圧も、2値データ記憶領域SDAを書き込み対象としたときと、多値データ記憶領域MDAを書き込み対象としたときとでは自ずと異なってくる。
The binary data storage area SDA and the multi-value data storage area MDA do not change the physical configuration of the
本実施形態においては、2値データ記憶領域SDAに対する下位ページの書き込みを、4値データの下位ページの書き込みと同様の内部電圧によって行っても良いが、2値データ記憶領域SDAに対する下位ページの書き込みを、2値データ書き込みに適した内部電圧によって行うようにしても良い。この場合、例えばNANDフラッシュメモリ21のテストモードを利用することができる。すなわち、メモリコントローラ22側からNANDフラッシュメモリ21にテストモードコマンドを入力し、NANDフラッシュメモリ21側からパラメータレジスタ11に基づき設定されている内部電圧状態を読み出し、2値又は4値の適正電位を計算し、テストモードの内部電圧変更コマンドを入力して内部電圧を変更する。これを2値データ記憶領域SDAへのアクセスと多値データ記憶領域MDAへのアクセスを切り替える度に実行する。これにより、各領域に適した書き込みが可能になる。
[第2の実施形態]
図13は、第2の実施形態に係るメモリコントローラ22の4値データ書き込み動作を示すフローチャートである。
In this embodiment, the lower page may be written to the binary data storage area SDA with the same internal voltage as the lower page of the quaternary data, but the lower page is written to the binary data storage area SDA. May be performed by an internal voltage suitable for binary data writing. In this case, for example, the test mode of the
[Second Embodiment]
FIG. 13 is a flowchart showing a four-value data write operation of the
この実施形態では、2値データ記憶領域SDAに下位ページのデータを一時的に書き込むステップ(S3)が完了した後、メモリコントローラ22が、NANDフラッシュメモリ21のReady/Busy信号(図示せず)がReadyを示している間に、2値データ記憶領域SDAから多値データ記憶領域MDAに下位ページのデータを一括書き込みする(S14)。この一括書き込みは、同一ビット線BL上の異なるブロックBLK間のブロックコピーを利用すれば良い。
[他の実施形態]
なお、4値書き込み動作として、例えば図14に示すようなLM(Lower Middle Mode)書き込みを行う場合にも、本発明は適用可能である。このLM書き込みは、上位ページを書き込む際に、しきい値分布の移動量が先の実施形態の書き込みに比べて小さく抑えることができるので、隣接セル間でのYupin効果の影響を抑制することができるという利点がある。このような書き込みにおいても、上位ページ書込時の下位ページのデータの消失は発生する。
In this embodiment, after the step (S3) of temporarily writing the lower page data in the binary data storage area SDA is completed, the
[Other Embodiments]
Note that the present invention can also be applied to a case where, for example, LM (Lower Middle Mode) writing as shown in FIG. 14 is performed as the quaternary writing operation. This LM writing can suppress the influence of the Yupin effect between adjacent cells because the amount of movement of the threshold distribution can be suppressed smaller than the writing of the previous embodiment when writing the upper page. There is an advantage that you can. Even in such writing, the data of the lower page is lost when the upper page is written.
また、4値に限らず、8値、16値のような更に多値のデータを記憶する場合には、例えば最下位ページのみ又は最下位ページと中間ページとを2値データ記憶領域に一時的に書き込むようにすれば良い。 Further, when storing multi-value data such as 8-value and 16-value, not limited to 4-value, for example, only the lowest page or the lowest page and intermediate page are temporarily stored in the binary data storage area. You should write to.
また、上記実施形態では、フラッシュメモリとしてNAND型を使用しているが、NOR型他の形式のメモリを用いても良い。 In the above embodiment, the NAND type is used as the flash memory, but a NOR type other type of memory may be used.
1…メモリセルアレイ、2…ロウデコーダ、3…センスアンプ回路、5…内部コントローラ、6…アドレスレジスタ、7…カラムデコーダ、8…I/Oバッファ、9…内部電圧発生回路、20…LBA−NANDメモリ、21…NANDフラッシュメモリ、22…メモリコントローラ、23…NANDフラッシュインタフェース、24…MPU、25…ホストインタフェース、26…バッファRAM、27…ハードウェアシーケンサ。
DESCRIPTION OF
Claims (5)
外部から供給されたデータを前記多値データ記憶領域の指定されたアドレスに多値データとして書き込む制御を実行するメモリコントローラと、
を備え、
前記メモリコントローラは、前記多値データ記憶領域に多値データを書き込む際に、前記多値データのうちの下位ページのデータを前記2値データ領域にも書き込む
ことを特徴とする不揮発性半導体記憶装置。 It consists of a memory cell array in which electrically rewritable nonvolatile memory cells are arranged in a matrix. The data identification threshold value is a binary data storage area for storing one binary data, and the data identification threshold value is A memory unit having a multi-value data storage area for storing a plurality of multi-value data;
A memory controller that executes control for writing data supplied from outside as multi-value data to a specified address of the multi-value data storage area;
With
The memory controller, when writing multi-value data to the multi-value data storage area, also writes lower page data of the multi-value data to the binary data area. .
ことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 3. The nonvolatile semiconductor memory device according to claim 1, wherein the memory controller writes the data of the lower page to the binary data area before writing the data of the lower page to the multi-value data storage area.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007216716A JP2009048750A (en) | 2007-08-23 | 2007-08-23 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Family
ID=40500815
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Application Number | Title | Priority Date | Filing Date |
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JP2007216716A Withdrawn JP2009048750A (en) | 2007-08-23 | 2007-08-23 | Nonvolatile semiconductor memory device |
Country Status (1)
Country | Link |
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JP (1) | JP2009048750A (en) |
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