JP2009033032A - Semiconductor device, and method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。詳しくはPチャネル型トランジスタを含む半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. Specifically, the present invention relates to a semiconductor device including a P-channel transistor and a manufacturing method thereof.
トランジスタの高集積化、高速化は、スケーリング側に基づきトランジスタの微細化によって実現されてきている。従来のゲートスタック構造として、Poly−Si/SiON,SiO2を用いた技術において、電気的にゲート絶縁膜を薄膜化することが困難なため、高誘電率膜(High-k膜)とメタル電極を組み合わせたHigh-k/メタルゲート技術が知られている。 High integration and high speed of transistors have been realized by miniaturization of transistors based on the scaling side. In a technique using Poly-Si / SiON, SiO 2 as a conventional gate stack structure, it is difficult to electrically reduce the thickness of the gate insulating film. Therefore, a high dielectric constant film (High-k film) and a metal electrode High-k / metal gate technology combining the above is known.
この技術をバルクCMOSトランジスタに適用する場合、例えば、Nチャネル型トランジスタとPチャネル型トランジスタの両方に同一の金属からなる仕事関数制御メタル膜を形成し、一方の仕事関数制御メタル膜にフッ素を注入して仕事関数を調整する方法が知られている(例えば、特許文献1参照)。 When this technology is applied to a bulk CMOS transistor, for example, a work function control metal film made of the same metal is formed on both an N channel transistor and a P channel transistor, and fluorine is injected into one work function control metal film. A method for adjusting the work function is known (for example, see Patent Document 1).
また、不純物をチャネルへ注入することにより閾値電圧Vthを制御可能にするために、Nチャネル型トランジスタにはSiの伝導帯端の近傍の、Pチャネル型トランジスタには価電子帯端の近傍の仕事関数を有する金属を用いるデュアルメタルゲート(dual metal gate)構造とすることがより好ましい。 In order to enable control of the threshold voltage V th by implanting impurity into the channel, the N-channel transistor in the vicinity of the conduction band edge of Si, the vicinity of the valence band edge in the P-channel transistor It is more preferable to use a dual metal gate structure using a metal having a work function.
デュアルメタルゲート構造を実現するために、最初に形成したダミーゲート電極を除去した後に、再びゲート電極を形成するゲートラストプロセスを用いたHigh-k/メタルゲート技術の開発が行われている(例えば、非特許文献1参照。)。
また、ゲートラストで形成したALD(atomic layer deposition)法によるTiN/HfO2膜とゲートの積層体をPチャネル型トランジスタに用いることによって、非常に良好なデバイス性能が得られる(例えば、非特許文献2参照。)。
In addition, a very good device performance can be obtained by using a stacked body of a TiN / HfO 2 film and a gate by an ALD (atomic layer deposition) method formed by gate last for a P-channel transistor (for example, non-patent literature) 2).
しかし、実効的な仕事関数は、価電子帯端から禁制帯幅の1/4のエネルギーであり、さらに低い閾値電圧Vthを得るためには実効的な仕事関数を高くする必要がある。
特にPチャネル型トランジスタにおけるメタル/High-kスタック構造において、半導体製造工程の後工程でのアニール処理、例えばフォーミングガスアニール処理と、O2添加雰囲気アニール処理によってフラットバンド電圧Vbfが変化することが知られており、ガス処理によって仕事関数を変化させることが可能である。しかし、後工程でアニール処理を行うと、上層配線まで積層させてからアニール処理を行うので、アニール処理による仕事関数の変化の度合いが小さくなる可能性がある。また、Nチャネル型トランジスタとPチャネル型トランジスタにおけるゲート電極に異なるメタル材料を用いるので、Pチャネル型トランジスタとNチャネル型トランジスタの両方に適したアニール処理が施せるかという問題がある。
However, the effective work function is energy that is ¼ of the forbidden band width from the valence band edge, and it is necessary to increase the effective work function in order to obtain a lower threshold voltage Vth .
In particular, in a metal / high-k stack structure in a P-channel transistor, the flat band voltage V bf may change due to an annealing process performed later in the semiconductor manufacturing process, for example, a forming gas annealing process and an O 2 addition atmosphere annealing process. It is known and the work function can be changed by gas treatment. However, if the annealing process is performed in a later process, the annealing process is performed after the upper layer wiring is stacked, so that the degree of change in the work function due to the annealing process may be reduced. In addition, since different metal materials are used for the gate electrodes of the N-channel transistor and the P-channel transistor, there is a problem that an annealing process suitable for both the P-channel transistor and the N-channel transistor can be performed.
したがって本発明は、Pチャネル型トランジスタの閾値電圧を容易に制御することができる構成の半導体装置、およびその半導体装置の製造方法を提供する。 Therefore, the present invention provides a semiconductor device having a configuration capable of easily controlling the threshold voltage of a P-channel transistor, and a method for manufacturing the semiconductor device.
本発明における半導体装置は、Nチャネル型の第1トランジスタとPチャネル型の第2トランジスタとを含む半導体装置において、前記第1トランジスタ領域において第1チャネル形成領域を有し、前記第2トランジスタ領域において第2チャネル形成領域を有する半導体基板と、前記半導体基板上に形成された絶縁膜と、前記第1トランジスタ領域及び前記第2トランジスタ領域における前記絶縁膜にそれぞれ形成され、底面が前記半導体基板の表面である第1ゲート電極用溝及び第2ゲート電極用溝と、前記第1ゲート電極用溝及び前記第2ゲート電極用溝の少なくとも底部にそれぞれ形成されたゲート絶縁膜と、前記第1ゲート電極用溝内における前記ゲート絶縁膜上に形成された前記第1トランジスタの仕事関数を調整する第1仕事関数制御メタル膜と、前記第1ゲート電極用溝内における前記第1仕事関数制御メタル膜上及び前記第2ゲート電極用溝内における前記ゲート絶縁膜上に形成されたフッ素がドープされた前記第2トランジスタの仕事関数を調整する第2仕事関数制御メタル膜と、前記第1ゲート電極用溝内及び前記第2ゲート電極用溝内における前記第2仕事関数制御メタル膜の上層において、前記第1ゲート電極用溝及び前記第2ゲート電極用溝にそれぞれ埋め込まれて形成された導電層と、前記第1ゲート電極用溝の両側部における前記半導体基板中に形成された第1ソース・ドレイン領域及び、前記第2ゲート電極用溝の両側部における前記半導体基板中に形成された第2ソース・ドレイン領域とを有することを特徴とする。 The semiconductor device according to the present invention is a semiconductor device including an N-channel first transistor and a P-channel second transistor, the first transistor region having a first channel formation region, and the second transistor region having A semiconductor substrate having a second channel formation region; an insulating film formed on the semiconductor substrate; and a bottom surface formed on the insulating film in the first transistor region and the second transistor region. A first gate electrode trench and a second gate electrode trench, a gate insulating film formed on at least the bottom of each of the first gate electrode trench and the second gate electrode trench, and the first gate electrode A first work for adjusting a work function of the first transistor formed on the gate insulating film in the trench. A number control metal film, and fluorine doped on the first work function control metal film in the first gate electrode trench and the gate insulating film in the second gate electrode trench. A second work function control metal film for adjusting a work function of two transistors; and the first work function control metal film in the first gate electrode trench and the second gate electrode trench. A conductive layer embedded in each of the gate electrode trench and the second gate electrode trench; a first source / drain region formed in the semiconductor substrate on both sides of the first gate electrode trench; And a second source / drain region formed in the semiconductor substrate on both sides of the second gate electrode trench.
上記の本発明の半導体装置は、Nチャネル型トランジスタ領域とPチャネル型トランジスタ領域において、異なる材質の仕事関数制御メタル膜が形成された状態となる。また、Pチャネル型トランジスタ仕事関数制御メタル膜にフッ素をドープすることによりPチャネル型トランジスタ領域における仕事関数のみを変化させることができる。 In the semiconductor device of the present invention described above, the work function control metal films of different materials are formed in the N-channel transistor region and the P-channel transistor region. Further, only the work function in the P channel type transistor region can be changed by doping the P channel type transistor work function control metal film with fluorine.
また、本発明における半導体装置は、Pチャネル型トランジスタを含む半導体装置において、チャネル形成領域を有する半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜に形成され、底面が前記半導体基板の表面であるゲート電極用溝と、前記ゲート電極用溝の少なくとも底部に形成されたゲート絶縁膜と、前記ゲート電極用溝内における前記ゲート絶縁膜上に形成されたフッ素がドープされた前記Pチャネル型トランジスタの仕事関数を調整する仕事関数制御メタル膜と、前記ゲート電極用溝の両側部における前記半導体基板中に形成されたソース・ドレイン領域とを有することを特徴とする。 According to another aspect of the present invention, there is provided a semiconductor device including a P-channel transistor, a semiconductor substrate having a channel formation region, an insulating film formed on the semiconductor substrate, the insulating film, and a bottom surface of the semiconductor device. A gate electrode groove on the surface of the semiconductor substrate, a gate insulating film formed at least at the bottom of the gate electrode groove, and fluorine formed on the gate insulating film in the gate electrode groove are doped. It has a work function control metal film for adjusting the work function of the P-channel transistor, and source / drain regions formed in the semiconductor substrate on both sides of the gate electrode trench.
上記の本発明の半導体装置は、Pチャネル型トランジスタ仕事関数制御メタル膜にフッ素をドープすることによりPチャネル型トランジスタ領域における仕事関数を変化させることができる。 In the semiconductor device of the present invention, the work function in the P-channel transistor region can be changed by doping the P-channel transistor work function control metal film with fluorine.
また、本発明における半導体装置の製造方法は、Nチャネル型の第1トランジスタとPチャネル型の第2トランジスタとを含む半導体装置の製造方法において、前記第1トランジスタ領域及び前記第2トランジスタ領域における半導体基板にそれぞれ第1ダミーゲート電極及び第2ダミーゲート電極を形成する工程と、前記第1ダミーゲート電極の両側部における前記半導体基板中に第1ソース・ドレイン領域及び前記第2ダミーゲート電極の両側部における前記半導体基板中に第2ソース・ドレイン領域を形成する工程と、前記第1ダミーゲート電極及び前記第2ダミーゲート電極を被覆する絶縁膜を形成する工程と、前記絶縁膜の上面から前記第1ダミーゲート電極及び前記第2ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、前記半導体基板の表面まで前記第1ダミーゲート電極及び前記第2ダミーゲート電極を除去して、それぞれ第1ゲート電極用溝及び第2ゲート電極用溝を形成する工程と、前記絶縁膜上と前記第1ゲート電極用溝の内側表面と前記第2ゲート電極用溝の内側表面とにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記第1トランジスタの仕事関数を調整する第1仕事関数制御メタル膜を形成する工程と、前記第2トランジスタ領域における前記第1仕事関数制御メタル膜を除去する工程と、前記第1トランジスタ領域における前記第1仕事関数制御メタル膜上及び前記第2トランジスタ領域における前記ゲート絶縁膜上に、前記第2トランジスタの仕事関数を制御する第2仕事関数制御メタル膜を形成する工程と、前記第2仕事関数制御メタル膜にフッ化処理を施す工程と、前記第1ゲート電極用溝及び前記第2ゲート電極用溝を埋め込んで、フッ化処理した前記第2仕事関数制御メタル膜の上層に導電層を形成する工程と、前記第1ゲート電極用溝及び前記第2ゲート電極用溝の外部の前記導電層を除去する工程とを有することを特徴とする。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, the method for manufacturing a semiconductor device including an N-channel first transistor and a P-channel second transistor, wherein the semiconductor in the first transistor region and the second transistor region is a semiconductor device. Forming a first dummy gate electrode and a second dummy gate electrode on the substrate, respectively, and both sides of the first source / drain region and the second dummy gate electrode in the semiconductor substrate on both sides of the first dummy gate electrode; Forming a second source / drain region in the semiconductor substrate in a portion; forming an insulating film covering the first dummy gate electrode and the second dummy gate electrode; and A process of removing the insulating film until the first dummy gate electrode and the second dummy gate electrode are exposed. Removing the first dummy gate electrode and the second dummy gate electrode to the surface of the semiconductor substrate to form a first gate electrode groove and a second gate electrode groove, respectively, and on the insulating film Forming a gate insulating film on the inner surface of the first gate electrode groove and the inner surface of the second gate electrode groove, and adjusting a work function of the first transistor on the gate insulating film. Forming a first work function control metal film; removing the first work function control metal film in the second transistor region; over the first work function control metal film in the first transistor region; Forming a second work function control metal film for controlling a work function of the second transistor on the gate insulating film in the two transistor region; and A step of subjecting the function control metal film to a fluorination treatment; and filling the first gate electrode trench and the second gate electrode trench with a conductive layer on the fluorination treatment of the second work function control metal film. And a step of removing the conductive layer outside the first gate electrode groove and the second gate electrode groove.
上記の本発明の半導体装置の製造方法は、Nチャネル型トランジスタ領域とPチャネル型トランジスタ領域において、異なる材質により仕事関数制御メタル膜を形成させることができる。また、Pチャネル型トランジスタ仕事関数制御メタル膜にフッ素をドープさせることができる。 In the manufacturing method of the semiconductor device of the present invention, the work function control metal film can be formed of different materials in the N-channel transistor region and the P-channel transistor region. Further, fluorine can be doped into the P-channel transistor work function control metal film.
また、本発明の半導体装置の製造方法は、Pチャネル型トランジスタを含む半導体装置の製造方法において、チャネル領域を有する半導体基板にダミーゲート電極を形成する工程と、前記ダミーゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と、前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、前記半導体基板の表面まで前記ダミーゲート電極を除去してゲート電極用溝を形成する工程と、前記絶縁膜上及び前記ゲート電極用溝の内側表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上全面に前記Pチャネル型トランジスタの仕事関数を調整する仕事関数制御メタル膜を形成する工程と、前記仕事関数制御メタル膜にフッ化処理を施す工程とを有することを特徴とする。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device including a step of forming a dummy gate electrode on a semiconductor substrate having a channel region, and a method of forming the dummy gate electrode on both sides of the dummy gate electrode. Forming a source / drain region in a semiconductor substrate; forming an insulating film covering the dummy gate electrode; and removing the insulating film until the dummy gate electrode is exposed from an upper surface of the insulating film. And removing the dummy gate electrode to the surface of the semiconductor substrate to form a gate electrode groove; forming a gate insulating film on the insulating film and on the inner surface of the gate electrode groove; Forming a work function control metal film for adjusting the work function of the P-channel transistor over the entire surface of the gate insulating film; Characterized in that the work function control metal film and a step of performing fluorination treatment.
上記の本発明の半導体装置の製造方法は、Pチャネル型トランジスタ仕事関数制御メタル膜にフッ素をドープさせることができる。 In the semiconductor device manufacturing method of the present invention, fluorine can be doped into the P-channel transistor work function control metal film.
本発明によれば、Pチャネル型トランジスタの閾値電圧を容易に制御することができる構成の半導体装置、およびその半導体装置の製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device of the structure which can control the threshold voltage of a P channel type transistor easily, and the manufacturing method of the semiconductor device can be provided.
以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。 Embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.
第1実施形態
図1は、本発明の一実施形態に係る半導体装置の模式断面図である。
図1に示すように、N型半導体基板2にNチャネル型トランジスタ(以下、NTrとも称する)とPチャネル型トランジスタ(以下、PTrとも称する)が形成されている。
First Embodiment FIG. 1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
As shown in FIG. 1, an N-channel transistor (hereinafter also referred to as NTr) and a P-channel transistor (hereinafter also referred to as PTr) are formed on an N-
まず、NTrの構造について説明する。
図1に示すように、NTr領域における、例えばリンなどが添加されたN型半導体基板2にP型不純物が添加されたP型ウェル3が形成されている。
First, the structure of NTr will be described.
As shown in FIG. 1, a P-
そして、例えば、N型半導体基板2及びP型ウェル3に、活性領域(不図示)を区切る素子分離絶縁膜4が形成されている。そして、P型ウェル3上に、例えば、窒化シリコンからなるサイドウォール16及び例えば、酸化シリコンなどからなる層間絶縁膜19を含む絶縁膜Fが形成されている。
For example, an element
そして、例えば、絶縁膜Fには、ゲート電極用溝Aが形成されており、ゲート電極用溝Aの少なくとも底部には酸化シリコンより誘電率の高い、いわゆるHigh−k膜あるいは酸化シリコンなどからなるゲート絶縁膜20が形成されている。また、ゲート絶縁膜20は、ゲート電極用溝Aの内側表面に形成されていてもよい。そして、ゲート電極用溝Aにおけるゲート絶縁膜20上には、例えば、La,Er,Y,Yb,Zn,Sc,Pb,Mg,Mn,Al,Hf,Ta,Ti,Zr,Vなどの材料からなる膜、またはそれらの材料を含むシリサイド膜、シリコン窒化膜、カーバイド膜、または前記金属を2種以上含む合金からなる膜などからなり、例えば、膜厚が1〜100nmであるNTr仕事関数制御メタル膜21が形成されている。
For example, the gate electrode trench A is formed in the insulating film F, and at least the bottom of the gate electrode trench A is made of a so-called high-k film or silicon oxide having a dielectric constant higher than that of silicon oxide. A
そして、ゲート電極用溝AにおけるNTr仕事関数制御メタル膜21上に、例えば、WF6,NF3,CF4,CHF3,SF6などのフッ素を含むガスによるガス処理またはイオン注入法などによりフッ化処理された、例えば、Ti,Ta,Ru,Pr,Pt,Mo,W,Ni,Co,Cr,Re,Rh,Pbなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、シリコン窒化膜、カーバイド膜、または前記金属を2種以上含む合金からなる膜であり、好適にはTiN膜からなり、例えば、膜厚が1〜100nmであるPTr仕事関数制御メタル膜23が形成されている。上記のようにフッ化処理されることにより、PTr仕事関数制御メタル膜23は、膜全体にフッ素がドープされており、少なくともPTr仕事関数制御メタル膜23と下層との界面まで、フッ素がドープされている。NTr領域にPTr仕事関数制御メタル膜23が形成されているが、ゲート絶縁膜20上ではなく、NTr仕事関数制御メタル膜21上に形成されているため、NTrの閾値電圧には影響を及ぼさない。
Then, on the NTr work function
そして、PTr仕事関数制御メタル膜23上におけるゲート電極用溝Aにゲート電極25が埋め込まれている。ゲート電極25は、例えば、金属または多結晶シリコンなどの導電体材料からなり、好ましくはタングステン(W)からなる。
The
また、サイドウォール16の下部におけるP型ウェル3中には、N型不純物が導入されているN型エクステンション領域15nが形成されている。N型不純物としては、例えばリンである。そして、ゲート電極25の両側であって、N型エクステンション領域15nの外側におけるP型ウェル3中には、N型エクステンション領域15nよりも深いN型ソース・ドレイン領域17nが形成されている。
Further, an N-
また、P型ウェル3と層間絶縁膜19の境界におけるN型ソース・ドレイン領域17nの上層には、例えば、チタンシリサイド(TiSi2)、コバルトシリサイド(CoSi2)あるいはニッケルシリサイド(NiSi)などからなる高融点金属シリサイド膜18が形成されている。
このように本実施形態に係る半導体装置1におけるNTrは構成されている。
The upper layer of the N-type source /
As described above, the NTr in the
次に、PTrの構造について説明する。
図1に示すように、例えば、チャネル形成領域を有するN型半導体基板2に、活性領域(不図示)を区切る素子分離絶縁膜4が形成されている。そして、N型半導体基板2上に、例えば、窒化シリコンからなるサイドウォール16及び、例えば酸化シリコンなどからなる層間絶縁膜19を含む絶縁膜Fが形成されている。
Next, the structure of PTr will be described.
As shown in FIG. 1, for example, an element
そして、例えば絶縁膜Fには、ゲート電極用溝Bが形成されており、ゲート電極用溝Bの少なくとも底部には酸化シリコンより誘電率の高い、いわゆるHigh−k膜あるいは酸化シリコンなどからなるゲート絶縁膜20が形成されている。また、ゲート絶縁膜20は、ゲート電極用溝Aの内側表面に形成されていてもよい。
For example, a gate electrode groove B is formed in the insulating film F, and a gate made of a so-called high-k film or silicon oxide having a dielectric constant higher than that of silicon oxide is formed at least at the bottom of the gate electrode groove B.
そして、ゲート電極用溝Bにおけるゲート絶縁膜20上に、例えば、WF6,NF3,CF4,CHF3,SF6などのフッ素を含むガスによるガス処理またはイオン注入法などによりフッ化処理された例えばTi,Ta,Ru,Pr,Pt、Mo,W,Ni,Co,Cr,Re,Rh,Pbなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、シリコン窒化膜、カーバイド膜、または前記金属を2種以上含む合金からなる膜であり、好適にはTiN膜からなり、例えば膜厚が1〜100nmであるPTr仕事関数制御メタル膜23が形成されている。上記のようにフッ化処理されることにより、PTr仕事関数制御メタル膜23は、膜全体にフッ素がドープされており、少なくともPTr仕事関数制御メタル膜23と下層との界面までフッ素がドープされている。
Then, the
そして、PTr仕事関数制御メタル膜23上におけるゲート電極用溝Bにゲート電極25が埋め込まれている。ゲート電極25は、例えば金属または多結晶シリコンなどの導電体材料からなり、好ましくはタングステンからなる。
A
また、サイドウォール16の下部におけるN型半導体基板2中には、P型不純物が導入されているP型エクステンション領域15pが形成されている。P型不純物としては、例えばホウ素である。そして、ゲート電極25の両側であってP型エクステンション領域15pの外側におけるN型半導体基板2中には、P型エクステンション領域15pよりも深いP型ソース・ドレイン領域17pが形成されている。
A P-
また、N型半導体基板2と層間絶縁膜19の境界におけるP型ソース・ドレイン領域17pの上層には、例えばチタンシリサイド(TiSi2)、コバルトシリサイド(CoSi2)あるいはニッケルシリサイド(NiSi)などからなる高融点金属シリサイド膜18が形成されている。
このように本実施形態に係る半導体装置1におけるPTrは構成されている。
The upper layer of the P-type source /
Thus, the PTr in the
上記の本実施形態に係る半導体装置は、NTr領域とPTr領域とで異なる材料からなる仕事関数制御メタル膜を用いることで、それぞれの閾値電圧を個別に制御することが容易になり、低い閾値電圧が得られやすくなる。さらにフッ素がドープされたPTr仕事関数制御メタル膜を用いることにより、低い閾値電圧が得られやすくなる。 In the semiconductor device according to the above-described embodiment, by using work function control metal films made of different materials in the NTr region and the PTr region, it becomes easy to individually control each threshold voltage, and a low threshold voltage. Becomes easier to obtain. Further, by using a PTr work function control metal film doped with fluorine, a low threshold voltage can be easily obtained.
次に、上記の本実施形態に係る半導体装置の製造方法について図面を参照して説明する。図2から図13は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to the drawings. 2 to 13 are cross-sectional views showing manufacturing steps of the semiconductor device according to the embodiment of the present invention.
まず、図2に示すように、NTr領域においてP型ウェル3を有するN型半導体基板2に、例えば、STI(Shallow Trench Isolation)法により、活性領域(不図示)を区切る素子分離絶縁膜4を形成する。
次に、例えば熱酸化法により全面に膜厚4nm程度の酸化シリコンを形成し、さらに例えば、CVD(Chemical Vapor Deposition)法により膜厚が150から200nmのポリシリコンを堆積し、さらに例えば、膜厚が50から100nmの窒化シリコンを堆積させる。続いて、フォトリソグラフィによりゲート形成領域を残してエッチング加工することにより、NTr領域におけるP型ウェル3及びPTr領域におけるN型半導体基板2の活性領域におけるゲート電極形成領域上において、酸化シリコンのダミーゲート絶縁膜12、ポリシリコンからなるダミーゲート電極13、及び窒化シリコンからなるハードマスク層14を積層する。
First, as shown in FIG. 2, an element
Next, silicon oxide having a thickness of about 4 nm is formed on the entire surface by, eg, thermal oxidation, and polysilicon having a thickness of 150 to 200 nm is deposited by, for example, CVD (Chemical Vapor Deposition). Deposit 50 to 100 nm of silicon nitride. Subsequently, by performing etching while leaving the gate formation region by photolithography, a dummy gate made of silicon oxide is formed on the P-type well 3 in the NTr region and the gate electrode formation region in the active region of the N-
次に図3に示すように、NTr領域におけるP型ウェル3の活性領域において、例えば、ハードマスク層14をマスクとして、N型不純物を浅くイオン注入することによりN型エクステンション領域15nを形成する。N型不純物として例えばリンを用いる。
また、PTr領域におけるN型半導体基板2の活性領域において、例えばハードマスク層14をマスクとして、P型不純物を浅くイオン注入することによりP型エクステンション領域15pを形成する。P型不純物として、例えばホウ素を用いる。
Next, as shown in FIG. 3, in the active region of the P-type well 3 in the NTr region, an N-
Further, in the active region of the N-
次に、図4に示すように、例えば、プラズマCVD法によりN型半導体基板2の全面に堆積させた酸化シリコンを全面にエッチバックして、NTr領域及びPTr領域にサイドウォール16を形成する。そして、NTr領域において、例えばサイドウォール16及びハードマスク層14をマスクとして、N型不純物を深くイオン注入することによりN型ソース・ドレイン領域17nを形成する。
次に、PTr領域において、例えばサイドウォール16及びハードマスク層14をマスクとして、P型不純物を深くイオン注入することによりP型ソース・ドレイン領域17pを形成する。
Next, as shown in FIG. 4, for example, silicon oxide deposited on the entire surface of the N-
Next, in the PTr region, for example, by using the
次に、図5に示すように、N型ソース・ドレイン領域17n及びP型ソース・ドレイン領域17pの表面全面にスパッタリングによりチタン、コバルト、ニッケルなどの高融点金属を堆積させ、高融点金属とシリコンとが接触しているところでシリサイド化させて、高融点金属シリサイド膜18を形成する。その後、未反応の高融点金属を除去する。
Next, as shown in FIG. 5, a refractory metal such as titanium, cobalt, nickel or the like is deposited on the entire surface of the N-type source /
次に、図6に示すように、例えばハードマスク層14を被覆するように全面にCVD法などにより酸化シリコンを堆積させて絶縁層を形成する。その後、ハードマスク層14の表面が露出するまで上面からCMP(Chemical and Mechanical Polishing)法により研磨して、層間絶縁膜19を形成する。
Next, as shown in FIG. 6, for example, silicon oxide is deposited on the entire surface by CVD or the like so as to cover the
次に、図7に示すように、例えばエッチング処理によりダミーゲート電極13及びハードマスク層14を除去する。
このエッチングとして、酸化シリコンのダミーゲート絶縁膜12に対して十分に選択比を有するようなエッチング条件とする。
次に、例えば上記エッチングにより露出したダミーゲート絶縁膜12の表面をアンモニア及びフッ化水素を含むエッチングガスにより処理をする。次に、エッチングガス処理により生成した生成物を分解及び蒸発させる。このようにして、ゲート電極用溝A及びゲート電極用溝Bを形成する。
Next, as shown in FIG. 7, the
The etching conditions are such that the silicon oxide dummy
Next, for example, the surface of the dummy
次に、図8に示すように、例えば熱酸化法によりゲート電極用溝A及びゲート電極用溝Bの内側表面及び層間絶縁膜19の表面を被覆して、酸化シリコンより誘電率の高い、いわゆるHigh−k膜、あるいは酸化シリコンなどからなるゲート絶縁膜20を形成する。
Next, as shown in FIG. 8, for example, the inner surface of the gate electrode groove A and the gate electrode groove B and the surface of the
次に、図9に示すように、例えばCVD法又はスパッタリング法などにより、ゲート絶縁膜20上の全面に、例えばLa,Er,Y,Yb,Zn,Sc,Pb,Mg,Mn,Al,Hf,Ta,Ti、Zr,Vなどの材料からなる膜、またはそれらの材料を含むシリサイド膜、カーバイド膜、または前記金属を2種以上含む合金からなる膜、シリコン窒化膜などからなるNTr仕事関数制御メタル膜21を膜厚が1〜100nmとなるように形成する。
Next, as shown in FIG. 9, for example, La, Er, Y, Yb, Zn, Sc, Pb, Mg, Mn, Al, Hf are formed on the entire surface of the
次に、図10に示すように、PTr領域におけるNTr仕事関数制御メタル膜21を除去するために、NTr領域における、NTr仕事関数制御メタル膜21上に、例えばスピンコータなどのレジスト塗布装置によりレジストを塗布し、レジストを露光し、スピンデベロッパなどのレジスト現像装置により現像し、レジスト22を形成する。
Next, as shown in FIG. 10, in order to remove the NTr work function
次に、図11に示すように、レジスト22をマスクとして、例えば、ウエットエッチング法などのエッチング処理により、PTr領域におけるNTr仕事関数制御メタル膜21を除去する。このときNTr領域におけるNTr仕事関数制御メタル膜21は、レジスト22により被覆されているため除去されない。
そして、例えばプラズマアッシングなどによりレジスト22を除去する。
Next, as shown in FIG. 11, the NTr work function
Then, the resist 22 is removed by plasma ashing, for example.
次に、図12に示すように、例えばCVD法又はスパッタリング法などにより、NTr領域におけるNTr仕事関数制御メタル膜21及びPTr領域におけるゲート絶縁膜20上の全面に、例えば、Ti,Ta,Ru,Pr,Pt、Mo,W,Ni,Co,Cr,Re,Rh,Pbなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、カーバイド膜、または前記金属を2種以上含む合金からなる膜、シリコン窒化膜からなり、好適にはTiN膜からなるPTr仕事関数制御メタル膜23を膜厚が1〜100nmとなるように形成する。
Next, as shown in FIG. 12, for example, Ti, Ta, Ru, etc. are formed on the entire surface of the NTr work function
次に、図13に示すように、PTr仕事関数制御メタル膜23の全面にフッ化処理を施す。フッ化処理として、例えば、フッ素を含むガスを用いる処理、イオン注入法などがある。フッ化処理をすることにより、PTr仕事関数制御メタル膜23全体にフッ素がドープされる。
ガスを用いる処理としては、例えばWF6,NF3,CF4,CHF3,SF6などのフッ素を含むガスを用い、処理温度を250℃から700℃、処理圧力を0.1から200Torrとしてフッ化処理を施す。
Next, as shown in FIG. 13, the entire surface of the PTr work function
As the treatment using gas, for example, a gas containing fluorine such as WF 6 , NF 3 , CF 4 , CHF 3 , SF 6 is used, and the treatment temperature is 250 to 700 ° C. and the treatment pressure is 0.1 to 200 Torr. The process is applied.
本実施形態において、イオン注入法によりフッ素をドープさせる方法を採用する場合、ゲート絶縁膜20に欠陥が生じ、トランジスタの特性を劣化させる可能性がある。また、フッ素を深さ方向に対して深くドープすると、N型半導体基板2までフッ素が達し、トランジスタ特性に影響を及ぼす可能性がある。このため、フッ素はPTr領域におけるPTr仕事関数制御メタル膜23とゲート絶縁膜20との界面までドープさせればよく、フッ素をPTr仕事関数制御メタル膜23の深さ方向に対して浅くドープする。
In the present embodiment, when adopting a method of doping fluorine by an ion implantation method, defects may occur in the
次に、図14に示すように、フッ化処理を施したPTr仕事関数制御メタル膜23の上層において、ゲート電極用溝A及びゲート電極用溝Bの内側表面を被覆して、例えばCVD法、ALD法(Atomic Layer Deposition)などにより導電体材料24を成膜する。導電体材料として、例えば金属または多結晶シリコンなどからなり、好ましくは、タングステンである。
CVD法としては、例えば、WF6,H2,SiH4等のプロセスガスを用い、基板温度を350℃から450℃、圧力を1から100Torrとする。
Next, as shown in FIG. 14, in the upper layer of the PTr work function
As the CVD method, for example, a process gas such as WF 6 , H 2 , SiH 4 is used, the substrate temperature is set to 350 ° C. to 450 ° C., and the pressure is set to 1 to 100 Torr.
その後、例えばCMPなどの研磨によりゲート電極用溝A及びゲート電極用溝Bの外部における層間絶縁膜19上に積層されているゲート絶縁膜20、NTr仕事関数制御メタル膜21、PTr仕事関数制御メタル膜23及び導電体材料24を除去し、ゲート電極25を形成する。
以上の方法により、図1に示す構造の半導体装置と同様の半導体装置を製造することができる。
Thereafter, the
By the above method, a semiconductor device similar to the semiconductor device having the structure shown in FIG. 1 can be manufactured.
本実施形態の半導体装置の製造方法の場合、NTr領域におけるNTr仕事関数制御メタル膜21上に積層されたPTr仕事関数制御メタル膜23を除去しなくても、NTrの閾値電圧に影響を与えないため、製造工程の簡略化が図れる。また、タングステンはTiN膜と相性がよいため、ゲート電極25としてタングステンを使用し、PTr仕事関数制御メタル膜23としてTiN膜を使用した場合、NTr領域におけるPTr仕事関数制御メタル膜23を残すことにより、ゲート電極25の剥離を防止できる。
In the semiconductor device manufacturing method of the present embodiment, the NTr threshold voltage is not affected even if the PTr work function
第2実施形態
図15は、本発明の一実施形態に係る半導体装置の模式断面図である。
NTr領域におけるゲート電極用溝Aに積層されている膜以外は第1実施形態と同様である。従って、同一部分の説明は省略する。
PTrの構造については、第1実施形態のPTrの構造と同一であるので説明を省略する。
Second Embodiment FIG. 15 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
Except for the film stacked in the gate electrode trench A in the NTr region, the present embodiment is the same as the first embodiment. Therefore, the description of the same part is omitted.
Since the PTr structure is the same as the PTr structure of the first embodiment, a description thereof will be omitted.
NTrの構造について説明する。
ゲート電極用溝Aにおけるゲート絶縁膜20上には、例えば、La,Er,Y,Yb,Zn,Sc,Pb,Mg,Mn,Al,Hf,Ta,Ti、Zr,Vなどの材料からなる膜、またはそれらの材料を含むシリサイド膜、カーバイド膜、または前記金属を2種以上含む合金からなる膜、シリコン窒化膜などからなるNTr仕事関数制御メタル膜21が形成されている。
The structure of NTr will be described.
The
そして、NTr領域におけるNTr仕事関数制御メタル膜21上におけるゲート電極用溝Aにゲート電極25が埋め込まれている。ゲート電極25は、例えば、金属または多結晶シリコンなどの導電体材料からなり、好ましくはタングステンからなる。
このように本実施形態に係る半導体装置1は構成されている。
The
Thus, the
上記の本実施形態に係る半導体装置は、第1実施形態と同様に、NTr領域とPTr領域とで異なる材料からなる仕事関数制御メタル膜を用いることで、それぞれの閾値電圧の制御が容易になり、低い閾値電圧が得られやすくなる。さらにPTr仕事関数制御メタル膜にフッ素をドープすることにより、さらにPTrの閾値電圧の制御が容易となり、低い閾値電圧が得られやすくなる。 As in the first embodiment, the semiconductor device according to the present embodiment described above uses the work function control metal film made of different materials for the NTr region and the PTr region, thereby making it easy to control each threshold voltage. Therefore, a low threshold voltage can be easily obtained. Furthermore, by doping the PTr work function control metal film with fluorine, it becomes easier to control the threshold voltage of the PTr, and a low threshold voltage can be easily obtained.
本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図16に示すように、例えば、CVD法又はスパッタリング法などにより、NTr領域におけるNTr仕事関数制御メタル膜21及びPTr領域におけるゲート絶縁膜20上の全面に、例えば、Ti,Ta,Ru,Pr,Pt、Mo,W,Ni,Co,Cr,Re,Rh,Pbなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、カーバイド膜、または前記金属を2種以上含む合金からなる膜、シリコン窒化膜からなり、好適にはTiN膜からなるPTr仕事関数制御メタル膜23を膜厚が1〜100nmとなるように形成する。
A method for manufacturing a semiconductor device according to this embodiment will be described with reference to the drawings.
First, as shown in FIG. 16, for example, Ti, Ta, Ru, etc. are formed on the entire surface of the NTr work function
次に、図17に示すように、NTr領域におけるPTr仕事関数制御メタル膜23を除去するために、PMOSとランジスタ領域における、PTr仕事関数制御メタル膜23上に、例えば、スピンコータなどのレジスト塗布装置によりレジストを塗布し、レジストを露光し、スピンデベロッパなどのレジスト現像装置により現像し、レジスト26を形成する。
Next, as shown in FIG. 17, in order to remove the PTr work function
次に、図18に示すように、レジスト26をマスクとして、例えば、ウエットエッチング法などのエッチング処理により、NTr領域におけるPTr仕事関数制御メタル膜23を除去する。このときPTr領域におけるPTr仕事関数制御メタル膜23は、レジスト26により被覆されているため除去されない。
そして、例えば、プラズマアッシングなどによりレジスト26を除去する。
Next, as shown in FIG. 18, the PTr work function
Then, for example, the resist 26 is removed by plasma ashing or the like.
次に、図19に示すように、NTr領域におけるNTr仕事関数制御メタル膜21上にレジスト27を形成し、レジスト27をマスクとして、PTr領域におけるPTr仕事関数制御メタル膜23にフッ化処理を施す。フッ化処理として、例えば、フッ素を含むガスを用いる処理、イオン注入法などがある。フッ化処理をすることにより、PTr仕事関数制御メタル膜23全体にフッ素がドープされる。
ガスを用いる処理としては、例えば、WF6,NF3,CF4,CHF3,SF6などのフッ素を含むガスを用い、処理温度を250℃から700℃、処理圧力を0.1から200Torrとして、フッ化処理を施す。
Next, as shown in FIG. 19, a resist 27 is formed on the NTr work function
As the treatment using gas, for example, a gas containing fluorine such as WF 6 , NF 3 , CF 4 , CHF 3 , SF 6 is used, the treatment temperature is 250 ° C. to 700 ° C., and the treatment pressure is 0.1 to 200 Torr. Fluoride treatment is performed.
次に、図20に示すように、NTr領域におけるNTr仕事関数制御メタル膜21の上層において、ゲート電極用溝Aの内側表面を被覆し、またフッ化処理を施したPTr仕事関数制御メタル膜23の上層において、ゲート電極用溝Bの内側表面を被覆して、例えば、CVD法、ALD法などにより導電体材料24を形成する。導電体材料24は、例えば、金属または多結晶シリコンなどからなり、好ましくは、タングステンである。
CVD法として、例えば、基板温度を350℃から450℃、圧力を1から100Torrとし、WF6,H2,SiH4等のプロセスガスを用いて導電体材料24を形成する。
Next, as shown in FIG. 20, the PTr work function
As the CVD method, for example, the substrate temperature is set to 350 ° C. to 450 ° C., the pressure is set to 1 to 100 Torr, and the
その後、例えば、CMPなどの研磨によりNTr領域におけるゲート電極用溝Aの外部における層間絶縁膜19上に積層されているゲート絶縁膜20、NTr仕事関数制御メタル膜21及び導電体材料24、及びPTr領域におけるゲート電極用溝Bの外部における層間絶縁膜19上に積層されているゲート絶縁膜20、PTr仕事関数制御メタル膜23及び導電体材料24を除去し、ゲート電極25を形成する。
以上の方法により、図15に示す構造の半導体装置と同様の半導体装置を製造することができる。
Thereafter, for example, the
By the above method, a semiconductor device similar to the semiconductor device having the structure shown in FIG. 15 can be manufactured.
次に、本発明におけるPTr仕事関数制御メタル膜にフッ化処理を施した場合のNTr及びPTrの閾値電圧の変化について、実験結果を用いてさらに詳しく説明するが、本発明はこれらの例によってなんら限定されるものではない。 Next, changes in threshold voltages of NTr and PTr when the PTr work function control metal film according to the present invention is subjected to fluorination will be described in more detail using experimental results. The present invention is not limited to these examples. It is not limited.
図21は、トランジスタのRoll−off特性を示す図であり、図21(a)は、PTr仕事関数制御メタル膜にフッ素がドープされた場合とフッ素がドープされていない場合のPTrのRoll−off特性を示す。横軸はゲート長、縦軸は閾値である。また、図21(b)は、PTr仕事関数制御メタル膜にフッ素がドープされた場合とフッ素がドープされていない場合のNTrのRoll−off特性を示す。図21(a)、図21(b)ともに、■はフッ素がドープされた場合を示し、□はフッ素がドープされていない場合を示す。 FIG. 21 is a diagram illustrating the Roll-off characteristics of the transistor. FIG. 21A illustrates the Roll-off characteristics of PTr when the PTr work function control metal film is doped with fluorine and when fluorine is not doped. Show properties. The horizontal axis is the gate length, and the vertical axis is the threshold value. FIG. 21B shows the roll-off characteristics of NTr when the PTr work function control metal film is doped with fluorine and when fluorine is not doped. In both FIG. 21A and FIG. 21B, ■ indicates the case where fluorine is doped, and □ indicates the case where fluorine is not doped.
本実験には、図1に示す構造の半導体装置を用い、PTr仕事関数制御メタル膜にフッ素をドープした場合とドープしていない場合のPTr、NTrそれぞれの閾値電圧を測定した。
PTr仕事関数制御メタル膜は、膜厚が1〜50nmであり、処理温度400℃で、数十秒間フッ素を含むガスに曝すことによりフッ素をドープした。
In this experiment, the semiconductor device having the structure shown in FIG. 1 was used, and the threshold voltages of PTr and NTr were measured when the PTr work function control metal film was doped with fluorine and when it was not doped.
The PTr work function control metal film had a thickness of 1 to 50 nm, and was doped with fluorine by exposure to a gas containing fluorine at a processing temperature of 400 ° C. for several tens of seconds.
図21(a)はPTrのRoll−off特性を示す。図21(a)からPTr仕事関数制御メタル膜にフッ素をドープした場合、フッ素をドープしていない場合と比べて、PTrの閾値電圧の絶対値が低下することが分かる。 FIG. 21A shows the Roll-off characteristic of PTr. From FIG. 21A, it can be seen that when the PTr work function control metal film is doped with fluorine, the absolute value of the threshold voltage of the PTr is lowered as compared with the case where fluorine is not doped.
図21(b)はNTrのRoll−off特性を示す。図21(b)からPTr仕事関数制御メタル膜にフッ素をドープした場合、NTrの閾値電圧はフッ素をドープしていない場合とほぼ同一であることが分かる。 FIG. 21B shows the roll-off characteristics of NTr. From FIG. 21B, it can be seen that when the PTr work function control metal film is doped with fluorine, the threshold voltage of NTr is almost the same as when the fluorine is not doped.
従って、本発明に係る半導体装置によれば、PTr仕事関数制御メタル膜にフッ素をドープすることにより、NTrの閾値電圧を変化させずに、PTrの閾値電圧のみを変化させることができる。 Therefore, according to the semiconductor device of the present invention, it is possible to change only the threshold voltage of PTr without changing the threshold voltage of NTr by doping the PTr work function control metal film with fluorine.
なお、上記の本実施形態におけるNTrは、本発明の第1トランジスタに相当する。また、PTrは、本発明の第2トランジスタに相当する。また、NTr領域は、第1トランジスタ領域に相当する。また、PTr領域は、第2トランジスタ領域に相当する。また、NTr仕事関数制御メタル膜21は、本発明の第1仕事関数制御メタル膜に相当する。また、PTr仕事関数制御メタル膜23は、本発明の第2仕事関数制御メタル膜に相当する。
Note that NTr in the present embodiment corresponds to the first transistor of the present invention. PTr corresponds to the second transistor of the present invention. The NTr region corresponds to the first transistor region. The PTr region corresponds to the second transistor region. The NTr work function
本発明は上記の説明に限定されない。
例えば、半導体装置における半導体基板をN型半導体基板として説明したが、P型半導体基板であってもよい。また、P型半導体基板とした場合、ウェル領域、エクステンション領域、ソース・ドレイン領域にドープさせる不純物を適宜変更する。
また、例えば、NTr仕事関数制御メタル膜及びPTr仕事関数制御メタル膜を構成する材料は、上記の実施形態に限定されない。
また、例えば、半導体装置の製造方法において、ダミーゲート絶縁膜を除去せずに、ダミーゲート絶縁膜をゲート絶縁膜としてもよい。
また、成膜方法は、上記の実施形態に限定されない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
The present invention is not limited to the above description.
For example, although the semiconductor substrate in the semiconductor device has been described as an N-type semiconductor substrate, it may be a P-type semiconductor substrate. In the case of a P-type semiconductor substrate, impurities to be doped in the well region, the extension region, and the source / drain region are appropriately changed.
Further, for example, the material constituting the NTr work function control metal film and the PTr work function control metal film is not limited to the above embodiment.
Further, for example, in the method for manufacturing a semiconductor device, the dummy gate insulating film may be used as the gate insulating film without removing the dummy gate insulating film.
Further, the film forming method is not limited to the above embodiment.
In addition, various modifications can be made without departing from the scope of the present invention.
1:半導体装置 2:N型半導体基板 3:P型ウェル 4:素子分離絶縁膜 12:ダミーゲート絶縁膜 13:ダミーゲート電極 14:ハードマスク層 15n:N型エクステンション領域 15p:P型エクステンション領域 16:サイドウォール 17n:N型ソース・ドレイン領域 17p:P型ソース・ドレイン領域 18:高融点金属シリサイド膜 19:層間絶縁膜 20:ゲート絶縁膜 21:NTr仕事関数制御メタル膜 22:レジスト 23:PTr仕事関数制御メタル膜 24:導電体材料 25:ゲート電極 26:レジスト 27:レジスト A:ゲート電極用溝 B:ゲート電極用溝 F:絶縁膜
1: Semiconductor device 2: N-type semiconductor substrate 3: P-type well 4: Element isolation insulating film 12: Dummy gate insulating film 13: Dummy gate electrode 14:
Claims (12)
前記第1トランジスタ領域において第1チャネル形成領域を有し、前記第2トランジスタ領域において第2チャネル形成領域を有する半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記第1トランジスタ領域及び前記第2トランジスタ領域における前記絶縁膜にそれぞれ形成され、底面が前記半導体基板の表面である第1ゲート電極用溝及び第2ゲート電極用溝と、
前記第1ゲート電極用溝及び前記第2ゲート電極用溝の少なくとも底部にそれぞれ形成されたゲート絶縁膜と、
前記第1ゲート電極用溝内における前記ゲート絶縁膜上に形成された前記第1トランジスタの仕事関数を調整する第1仕事関数制御メタル膜と、
前記第1ゲート電極用溝内における前記第1仕事関数制御メタル膜上及び前記第2ゲート電極用溝内における前記ゲート絶縁膜上に形成されたフッ素がドープされた前記第2トランジスタの仕事関数を調整する第2仕事関数制御メタル膜と、
前記第1ゲート電極用溝内及び前記第2ゲート電極用溝内における前記第2仕事関数制御メタル膜の上層において、前記第1ゲート電極用溝及び前記第2ゲート電極用溝にそれぞれ埋め込まれて形成された導電層と、
前記第1ゲート電極用溝の両側部における前記半導体基板中に形成された第1ソース・ドレイン領域及び、前記第2ゲート電極用溝の両側部における前記半導体基板中に形成された第2ソース・ドレイン領域とを有することを特徴とする、
半導体装置。 In a semiconductor device including an N-channel first transistor and a P-channel second transistor,
A semiconductor substrate having a first channel formation region in the first transistor region and a second channel formation region in the second transistor region;
An insulating film formed on the semiconductor substrate;
A first gate electrode trench and a second gate electrode trench formed in the insulating film in the first transistor region and the second transistor region, respectively, the bottom surface being the surface of the semiconductor substrate;
A gate insulating film formed on at least the bottom of each of the first gate electrode trench and the second gate electrode trench;
A first work function control metal film for adjusting a work function of the first transistor formed on the gate insulating film in the first gate electrode trench;
The work functions of the second transistor doped with fluorine formed on the first work function control metal film in the first gate electrode trench and on the gate insulating film in the second gate electrode trench are defined as follows. A second work function control metal film to be adjusted;
In the first gate electrode trench and the second gate electrode trench, an upper layer of the second work function control metal film is embedded in the first gate electrode trench and the second gate electrode trench, respectively. A conductive layer formed;
First source / drain regions formed in the semiconductor substrate at both sides of the first gate electrode trench, and second source / drain regions formed in the semiconductor substrate at both sides of the second gate electrode trench. And having a drain region,
Semiconductor device.
前記導電層は、前記第1ゲート電極用溝内における前記第1仕事関数制御メタル膜の上層及び前記第2ゲート電極用溝内における前記第2仕事関数制御メタル膜の上層において、前記第1ゲート電極用溝及び前記第2ゲート電極用溝にそれぞれ埋め込まれて形成されている、
請求項1に記載の半導体装置。 The second work function control metal film is formed on the gate insulating film in the second gate electrode trench;
The conductive layer includes the first gate in the upper layer of the first work function control metal film in the first gate electrode trench and in the upper layer of the second work function control metal film in the second gate electrode trench. Formed to be embedded in the electrode trench and the second gate electrode trench,
The semiconductor device according to claim 1.
前記導電層はタングステンからなる、
請求項1に記載の半導体装置。 The second work function control metal film is made of titanium nitride doped with fluorine,
The conductive layer is made of tungsten;
The semiconductor device according to claim 1.
チャネル形成領域を有する半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に形成され、底面が前記半導体基板の表面であるゲート電極用溝と、
前記ゲート電極用溝の少なくとも底部に形成されたゲート絶縁膜と、
前記ゲート電極用溝内における前記ゲート絶縁膜上に形成されたフッ素がドープされた前記Pチャネル型トランジスタの仕事関数を調整する仕事関数制御メタル膜と、
前記ゲート電極用溝の両側部における前記半導体基板中に形成されたソース・ドレイン領域とを有することを特徴とする、
半導体装置。 In a semiconductor device including a P-channel transistor,
A semiconductor substrate having a channel formation region;
An insulating film formed on the semiconductor substrate;
A gate electrode groove formed in the insulating film and having a bottom surface that is the surface of the semiconductor substrate;
A gate insulating film formed at least at the bottom of the gate electrode trench;
A work function control metal film for adjusting a work function of the P-channel transistor doped with fluorine formed on the gate insulating film in the gate electrode trench;
Source / drain regions formed in the semiconductor substrate on both sides of the gate electrode trench,
Semiconductor device.
請求項4に記載の半導体装置。 In the upper layer of the work function control metal film in the gate electrode trench, a conductive layer embedded in the gate electrode trench is formed.
The semiconductor device according to claim 4.
前記導電層はタングステンからなる、
請求項5に記載の半導体装置。 The work function control metal film is made of titanium nitride doped with fluorine,
The conductive layer is made of tungsten;
The semiconductor device according to claim 5.
前記第1トランジスタ領域及び前記第2トランジスタ領域における半導体基板にそれぞれ第1ダミーゲート電極及び第2ダミーゲート電極を形成する工程と、
前記第1ダミーゲート電極の両側部における前記半導体基板中に第1ソース・ドレイン領域及び前記第2ダミーゲート電極の両側部における前記半導体基板中に第2ソース・ドレイン領域を形成する工程と、
前記第1ダミーゲート電極及び前記第2ダミーゲート電極を被覆する絶縁膜を形成する工程と、
前記絶縁膜の上面から前記第1ダミーゲート電極及び前記第2ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、
前記半導体基板の表面まで前記第1ダミーゲート電極及び前記第2ダミーゲート電極を除去して、それぞれ第1ゲート電極用溝及び第2ゲート電極用溝を形成する工程と、
前記絶縁膜上と前記第1ゲート電極用溝の内側表面と前記第2ゲート電極用溝の内側表面とにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記第1トランジスタの仕事関数を調整する第1仕事関数制御メタル膜を形成する工程と、
前記第2トランジスタ領域における前記第1仕事関数制御メタル膜を除去する工程と、
前記第1トランジスタ領域における前記第1仕事関数制御メタル膜上及び前記第2トランジスタ領域における前記ゲート絶縁膜上に、前記第2トランジスタの仕事関数を制御する第2仕事関数制御メタル膜を形成する工程と、
前記第2仕事関数制御メタル膜にフッ化処理を施す工程と、
前記第1ゲート電極用溝及び前記第2ゲート電極用溝を埋め込んで、フッ化処理した前記第2仕事関数制御メタル膜の上層に導電層を形成する工程と、
前記第1ゲート電極用溝及び前記第2ゲート電極用溝の外部の前記導電層を除去する工程とを有することを特徴とする、
半導体装置の製造方法。 In a method for manufacturing a semiconductor device including an N-channel first transistor and a P-channel second transistor,
Forming a first dummy gate electrode and a second dummy gate electrode on the semiconductor substrate in the first transistor region and the second transistor region, respectively;
Forming a first source / drain region in the semiconductor substrate on both sides of the first dummy gate electrode and a second source / drain region in the semiconductor substrate on both sides of the second dummy gate electrode;
Forming an insulating film covering the first dummy gate electrode and the second dummy gate electrode;
Removing the insulating film from the upper surface of the insulating film until the first dummy gate electrode and the second dummy gate electrode are exposed;
Removing the first dummy gate electrode and the second dummy gate electrode to the surface of the semiconductor substrate to form a first gate electrode groove and a second gate electrode groove, respectively;
Forming a gate insulating film on the insulating film, on the inner surface of the first gate electrode groove and on the inner surface of the second gate electrode groove;
Forming a first work function control metal film for adjusting a work function of the first transistor on the gate insulating film;
Removing the first work function control metal film in the second transistor region;
Forming a second work function control metal film for controlling a work function of the second transistor on the first work function control metal film in the first transistor region and on the gate insulating film in the second transistor region; When,
Applying a fluorination treatment to the second work function control metal film;
Filling the first gate electrode trench and the second gate electrode trench and forming a conductive layer on the fluorinated second work function control metal film;
A step of removing the conductive layer outside the first gate electrode trench and the second gate electrode trench,
A method for manufacturing a semiconductor device.
前記第1トランジスタ領域における前記第1仕事関数制御メタル膜及び前記第2トランジスタ領域における前記第2仕事関数制御メタル膜上に導電層を形成する工程とを有する、
請求項7に記載の半導体装置の製造方法。 Removing the second work function control metal film in the first transistor region after performing a fluorination treatment on the second work function control metal film;
Forming a conductive layer on the first work function control metal film in the first transistor region and on the second work function control metal film in the second transistor region;
A method for manufacturing a semiconductor device according to claim 7.
請求項7に記載の半導体装置の製造方法。 In the step of performing the fluorination treatment, gas treatment is performed on the second work function control metal film using a gas containing fluorine.
A method for manufacturing a semiconductor device according to claim 7.
チャネル領域を有する半導体基板にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と、
前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、
前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、
前記半導体基板の表面まで前記ダミーゲート電極を除去してゲート電極用溝を形成する工程と、
前記絶縁膜上及び前記ゲート電極用溝の内側表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上全面に前記Pチャネル型トランジスタの仕事関数を調整する仕事関数制御メタル膜を形成する工程と、
前記仕事関数制御メタル膜にフッ化処理を施す工程とを有することを特徴とする、
半導体装置の製造方法。 In a method for manufacturing a semiconductor device including a P-channel transistor,
Forming a dummy gate electrode on a semiconductor substrate having a channel region;
Forming source / drain regions in the semiconductor substrate on both sides of the dummy gate electrode;
Forming an insulating film covering the dummy gate electrode;
Removing the insulating film from the upper surface of the insulating film until the dummy gate electrode is exposed;
Removing the dummy gate electrode to the surface of the semiconductor substrate to form a gate electrode groove;
Forming a gate insulating film on the insulating film and on the inner surface of the gate electrode trench;
Forming a work function control metal film for adjusting a work function of the P-channel transistor over the entire surface of the gate insulating film;
A step of performing a fluorination treatment on the work function control metal film,
A method for manufacturing a semiconductor device.
前記ゲート電極用溝の外部の前記導電層を除去する工程とを有する、
請求項10に記載の半導体装置の製造方法。 Forming a conductive layer in the upper layer of the work function control metal film that has been buried in the trench for the gate electrode and fluorinated;
Removing the conductive layer outside the trench for the gate electrode.
A method for manufacturing a semiconductor device according to claim 10.
請求項10に記載の半導体装置の製造方法。 In the step of performing the fluorination treatment, a gas treatment is performed on the work function control metal film using a gas containing fluorine.
A method for manufacturing a semiconductor device according to claim 10.
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