JP2008507941A

JP2008507941A - 既存モデムホストの能力をアップグレードさせるｈｓｄｐａコプロセッサ

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Publication number: JP2008507941A
Application number: JP2007523636A
Authority: JP
Inventors: シー．ハケットウィリアム; エー．ディファジオロバート; エル．ヘプラーエドワード; レズニックアレクサンダー; アール．カスターダグラス; ジーラアリエラ; ジー．ガズダロバート; デービッドケーウェルジュニアジョン
Original assignee: インターデイジタルテクノロジーコーポレーション
Priority date: 2004-07-26
Filing date: 2005-07-19
Publication date: 2008-03-13
Also published as: BRPI0513620A; US20060039330A1; EP1779553A2; EP1779553A4; NO20071022L; WO2006020283A3; CA2575114A1; CN101065914A; IL180005A0; TW200642333A; WO2006020283A2; AU2005274707A1; TW200621059A; KR20070044466A; MX2007000987A

Abstract

ＣＤＭＡ（ＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）信号を処理するＷＴＲＵ（ＷｉｒｅｌｅｓｓＴｒａｎｓｍｉｔ／ＲｅｃｅｉｖｅＵｎｉｔ）。ＷＴＲＵは、モデムホストおよびＨＳＤＰＡ（ＨｉｇｈＳｐｅｅｄＤｏｗｎｌｉｎｋＰａｃｋｅｔＡｃｃｅｓｓ）コプロセッサを含み、複数のカスタマイズ可能なインターフェースにより通信する。モデムホストは、第３世代パートナーシッププロジェクト（３ＧＰＰ）リリース４（Ｒ４）規格に従って動作し、およびＨＳＤＰＡコプロセッサは、全体として、ＷＴＲＵが３ＧＰＰのリリース５（Ｒ５）規格に従って動作するようＷＴＲＵのワイヤレス通信能力を強化する。

Description

本発明は、一般には、ワイヤレス通信分野に関し、より詳細には、ＵＭＴＳ（ＵｎｉｖｅｒｓａｌＭｏｂｉｌｅＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎＳｙｓｔｅｍ）ＦＤＤ（ＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＤｕｐｌｅｘ）のｂａｓｅｂａｎｄＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）チップなど、ホストチップと連係して作動するＨＳＤＰＡ（ＨｉｇｈＳｐｅｅｄＤｏｗｎｌｉｎｋＰａｃｋｅｔＡｃｃｅｓｓ）コプロセッサ（ｃｏ−ｐｒｏｃｅｓｓｏｒ）を含むＷＴＲＵ（ＷｉｒｅｌｅｓｓＴｒａｎｓｍｉｔ／ＲｅｃｅｉｖｅＵｎｉｔ）、またはデュアルモードのＧＳＭ（ＧｌｏｂａｌＳｙｓｔｅｍｆｏｒＭｏｂｉｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ）／ＧＰＲＳ（ＧｅｎｅｒａｌＰａｃｋｅｔＲａｄｉｏＳｅｒｖｉｃｅ）／ＥＤＧＥ（ＥｎｈａｎｃｅｄＤａｔａｒａｔｅｆｏｒＧＳＭＥｖｏｌｕｔｉｏｎ）／ＵＭＴＳもしくはＧＳＭ／ＧＰＲＳ／ＵＭＴＳに関する。

ＨＳＤＰＡは、５ＭＨｚの帯域幅を通じて、１４Ｍｂｐｓに達するデータ転送速度を有するＵＭＴＳＷＣＤＭＡ（ＷｉｄｅｂａｎｄＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）のダウンリンクにおけるパケットベースのデータサービスである。ＨＳＤＰＡの実装は、ＡＭＣ（ＡｄａｐｔｉｖｅＭｏｄｕｌａｔｉｏｎａｎｄＣｏｄｉｎｇ）、Ｈ−ＡＲＱ（ＨｙｂｒｉｄＡｕｔｏｍａｔｉｃＲｅｐｅａｔｒｅＱｕｅｓｔ）、およびアドバンスレシーバ（ａｄｖａｎｃｅｄｒｅｃｅｉｖｅｒ）の設計を含む。

第３世代パートナーシッププロジェクト（３ＧＰＰ；ｔｈｉｒｄＧｅｎｅｒａｔｉｏｎＰａｒｔｎｅｒｓｈｉｐＰｒｏｊｅｃｔ）の仕様書は、並行「リリース」により指定された新規機能によって、頻繁に強化されている。リリース５（Ｒ５；Ｒｅｌｅａｓｅ５）の仕様書は、約１４Ｍｂｐｓに達するデータ速度を提供するＨＳＤＰＡを追加して、パケットベースのサービス（例えば、マルチメディア、ウェブ閲覧など）をサポートする。

ＨＳＤＰＡは、ＦＤＤＲ５の一部であり、いくつかの新規手順および物理チャネルを追加する。普通では、レイヤ２／３（Ｌ２／３）プロトコルスタックにあるいくつかの機能がある。これらの機能は、待ち時間およびタイミング関係のため、物理レイヤに下げなければならない。いくつかの厳格なタイミング要件がある。例えば、粗い待ち時間の設計を要求する受信データと比較すれば、一定の転送時間があるＡＣＫ（ｐｏｓｉｔｉｖｅＡＣＫｎｏｗｌｅｄｇｅｍｅｎｔ）／ＮＡＣＫ（ＮｅｇａｔｉｖｅＡＣＫｎｏｗｌｅｄｇｅｍｅｎｔ）の信号がある。

従来のデータムーバは、暗号処理をサポートする複数のレジスタを含むデータムーバコントローラを有している（例えば、特許文献１参照。）。

米国特許出願第１０／８７８，７２９号明細書

本質的に、ＦＤＤＲ５は、あちこち転送されるデータ量のために、メモリ要件に著しい増加を要求する。４相位相変調（ＱＰＳＫ）、１６値直交振幅変調（ＱＡＭ）の信号送信、およびインターフェースの帯域幅増加をサポートするための信号処理増加の要件がある。ほとんどのＲ４（Ｒｅｌｅａｓｅ４）実装は、約３８４キロビット毎秒またはそれ未満において動作するよう構成されている。したがって、ＨＳＤＰＡに、より多くのメモリ、信号処理増加、およびより高速なインターフェースをサポートさせることが要求される。さらに、ほとんどのＲ４実装は、レイク型のレシーバを使用する。レイクレシーバの性能（すなわち、ビット誤り率、シンボル誤り率、および／またはネット・データ・スループット）は、ＨＳＤＰＡに対して、特に、より高いカテゴリおよびより高いピークデータ速度に対して劣ることある。したがって、改良されたまたは向上した受信機が望まれる。

本発明は、ＣＤＭＡ（ＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）信号を処理するＷＴＲＵ（またはＩＣ)である。ＷＴＲＵは、モデムホストおよびＨＳＤＰＡコプロセッサを含み、複数のカスタマイズ可能なインターフェースにより通信する。モデムホストは、３ＧＰＰＲ４規格に従って作動し、およびＨＳＤＰＡコプロセッサは、ＷＴＲＵが３ＧＰＰＲ５規格に従って作動するようＷＴＲＵのワイヤレス通信能力を強化する。

ＨＳＤＰＡコプロセッサは、ＵＭＴＳＦＤＤのｂａｓｅｂａｎｄＩＣチップ、またはデュアルモードのＧＳＭ／ＧＰＲＳ／ＥＤＧＥ／ＵＭＴＳもしくはＧＳＭ／ＧＰＲＳ／ＵＭＴＳのＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）におけるモデムホストなど、ホストチップと連係して作動する。

本発明のより詳細な理解を、例として与えられおよび本明細書における添付図面と結合して理解されるべき、望ましい実施形態の以下の説明から得ることができる。

本明細書において以後、用語の「ＷＴＲＵ」は、限定されないが、ユーザ装置（ＵＥ）、移動局、固定または移動の加入者ユニット、ページャ、またはワイヤレス環境において作動可能な他のあらゆる類の装置を含む。本明細書において以後、引用する場合、用語の「ノードＢ」は、限定されないが、基地局、サイトコントローラ、アクセスポイント、またはワイヤレス環境における他のあらゆる類のインターフェース装置を含む。

本発明の特徴を、少なくとも１つのＩＣに組み入れる、または多数の連結コンポーネントを備える回路において構成することができる。

図１は、基地局とＷＴＲＵとの間の通信に使用されるワイヤレスフレームの視点から、Ｒ４とＲ５との間の違いを例示する。従来、ＦＤＤＲ４は、１０ミリ秒（１０ｍｓ）のワイヤレスフレーム１０５を含む。ＨＳＤＰＡに対して、ワイヤレスフレームは、分解されて、５つの２ミリ秒（２ｍｓ）のサブフレーム１１０になる。本質的には、各サブフレーム１１０は、サブフレーム自体の小さなＨＳＤＰＡトランザクションである。ＨＳＤＰＡにおいて、基地局がＷＴＲＵにサブフレーム１１０を送信するたび毎に、基地局は、データがＷＴＲＵに届いた後に、７と２分の１（７．５）タイムスロットが送信しなければならないＡＣＫ／ＮＡＣＫ１１５および何かのＣＱＩ（ＣｈａｎｎｅｌＱｕａｌｉｔｙＩｎｄｉｃａｔｏｒ）情報の形における応答を期待する。

ＷＴＲＵがデータを受信することになっている各２ｍｓのサブフレーム１１０の間に、データは、受信され、デコードされ、完全な状態に対して確認されなければならず、およびＡＣＫ／ＮＡＣＫは、実質上７．５タイムスロットの短い時間において基地局に返信されなければならない。

図２は、本発明によりサポートされ、３ＧＰＰ規格のＴＳ２５．３０６、ＴＳ２５．２１１、ＴＳ２５．２１２、ＴＳ２５．２１３、およびＴＳ２５．２１４内に定義される異なるＨＳＤＰＡカテゴリ２０５を一例として例示する。本発明は、図２に例示されない他のカテゴリをサポートすることができることが理解されるべきである。

符号数２１０、データ速度２１５、サブフレーム毎のビット数２２０、および符号ブロックの数２２５は、転送中に使用される、異なるカテゴリ２０５の間において変化する。例えば、カテゴリ６は、５つの符号まで、３．６Ｍｂｐｓまでのデータ速度、サブフレーム毎に７２９８ビットまで、および２つの符号ブロックまで使用する。最高データ速度は、１５個の符号、１４Ｍｂｐｓ、サブフレーム毎に２７９５２ビット、および６つの符号ブロックまでを指定するカテゴリ１０と結びつけて考えられる。

図３は、アンテナ２５５、アナログ無線機２６０、Ｄ／Ａ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ）コンバータ２６５、Ａ／Ｄ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）コンバータ２７０、モデムホスト３００、およびＨＳＤＰＡコプロセッサ４００を含むＷＴＲＵ２５０を示す。モデムホスト３００は、３ＧＰＰＲ４のモデムホストとすることができ、およびＨＳＤＰＡコプロセッサ４００は、３ＧＰＰＲ５のＨＳＤＰＡコプロセッサとすることができる。一体にすると、モデムホスト３００およびＨＳＤＰＡコプロセッサ４００は、ＷＴＲＵ２５０に３ＧＰＰＲ５の能力を提供する。モデムホスト３００は、Ｒ４機能を実装することができ、およびスタンドアロン動作の性能があることがある。ＨＳＤＰＡコプロセッサ４００は、モデムホスト３００とインターフェースにより連結し、および３ＧＰＰＦＤＤＲ５要件が満たされるような追加機能を提供する。

アナログ無線機２６０は、モデムホスト３００によるＵＭＴＳＦＤＤまたはデュアルモードの信号についての送信および受信をサポートする。ＨＳＤＰＡコプロセッサ４００は、デュアル無線が２本のアンテナといっしょに要求される場合に、受信ダイバシティをサポートする。Ａ／Ｄコンバータ２７０は、受信される、ＨＳＤＰＡを構成するアナログベースバンド信号および他の信号をデジタルサンプルに変換する。Ｄ／Ａコンバータ２６５は、モデムホスト３００により変調されたデジタル波形をアナログのベースバンドに変換する。

望ましい実施形態において、トランスミッタおよびＤ／Ａコンバータへのインターフェースは、モデムホストに含まれる。他の実施形態が考えられ、トランスミッタおよび／またはＤ／Ａコンバータへのインターフェースは、コプロセッサに含まれる。モデムホスト３００におけるトランスミッタは、ＨＳＤＰＡコプロセッサ４００が作動していると使用不可能であることがあり、またはモデムホスト３００とＨインターフェースＳＤＰＡコプロセッサ４００との両方は、１つもしくは複数のＤ／Ａコンバータ２６５またはアナログ無線機２６０とインターフェースにより連結されるトランスミッタを有することができる。

モデムホスト３００は、ＲＲＣ（Ｒｏｏｔ−ＲａｉｓｅｄＣｏｓｉｎｅ）フィルタ３６０を含んでいるレシーバ３５５を含むことができる。あるいはまた、ＨＳＤＰＡコプロセッサ４００は、オプションとして上述のフィルタを含むことができる（図４におけるＲＲＣフィルタ４７０を参照）。さらにモデムホスト３００は、トランスミッタ３６５と、ホストＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ；中央処理装置）３７０と、オプションのレイヤ２／３ＣＰＵ３７５と、タイミングおよび同期ユニット３８０とを含む。

図３を参照すると、モデムホスト３００は、ＨＳＤＰＡコプロセッサ４００とインターフェースにより連結する。望ましい実施形態においては、モデムホスト３００は、レシーバ３５５においてＲＲＣフィルタ３６０によってＨＳＤＰＡコプロセッサ４００に、２倍のＷＣＤＭＡチップ速度（２×サンプリング）の８ビットＩ（Ｉｎ−ｐｈａｓｅ；同相）／Ｑ（Ｑｕａｄｒａｔｕｒｅ；直交）サンプル３１０を提供する。あるいはまた、６ビットまたは他のワードサイズを使用することでき、および２倍以外のサンプリング速度を使用することができる。あるいはまた、ＲＲＣフィルタ３６０の前で取得されるＩ／Ｑサンプル３０５を、ＨＳＤＰＡコプロセッサ４００に提供することができ、ＨＳＤＰＡコプロセッサ４００は、オプションとしてＨＳＤＰＡコプロセッサ４００自体のＲＲＣフィルタを有することができる（図４におけるＲＲＣフィルタ４７０を参照）。ＣＰＵインターフェース３１５は、ＨＳＤＰＡコプロセッサ４００と、モデムホスト３００におけるホストＣＰＵ３７０との間に確立される。

フレーム同期信号３２０は、モデムホスト３００におけるタイミングおよび同期ユニット３８０により、ＨＳＤＰＡコプロセッサ４００に提供される。ＨＳＤＰＡコプロセッサ４００は、インターフェース３２５によって、モデムホスト３００のトランスミッタ３６５にＡＣＫ／ＮＡＣＫ／ＣＱＩ信号を提供する。モデムホスト３００は、クロック／リセット信号３３０をＨＳＤＰＡコプロセッサ４００に提供する。オプションとして、インターフェース３３５は、ＨＳＤＰＡコプロセッサ４００と、モデムホスト３００におけるオプションのＬ２／３ＣＰＵとの間に確立される。

図４を参照すると、ＨＳＤＰＡコプロセッサ４００は、フレーム同期信号３２０をモデムホスト３００から受信するためのタイミング管理装置４０５、およびタイミング管理装置４０５の出力とクロック／リセット信号３３０とに基づいて、ＨＳＤＰＡコプロセッサ４００のコンポーネントによる使用のためのクロック信号を発生させるクロック発生装置４１０を含む。タイミング管理装置４０５は、詳細なタイミング制御を提供する。クロック発生装置４１０により出力されたクロック信号は、モデムホスト３００が無線フレームの境界（すなわち、無線フレームの開始）についてのトラッキングを続けることができるように、フレーム同期パルス３２０から得られる。クロック発生装置４１０は、電力管理のためのクロックゲートを提供する。クロック信号は、チップ速度の倍数に等しい、望ましい値を有する。フレーム同期は、１０ｍｓフレームの開始を示すパルスである。ＨＳＤＰＡフレーム境界は、プログラム可能なオフセットによりフレーム同期パルス３２０からオフセットすることができる。リセットインタフェースは、非同期パルスである。リセットインタフェースは、「アクティブロー」のパルスであることが望ましい。

ＨＳＤＰＡコプロセッサ４００は、Ｉ／Ｑサンプル３１０または３０５をそれぞれ受信するＩ／Ｑサンプルインターフェース装置４１５Ａまたは４１５Ｂをさらに含む。ＨＳＤＰＡコプロセッサ４００は、ホストＣＰＵインターフェース装置４２０、オプションのＬ２／３ＣＰＵインターフェース装置４２５、ＡＣＫ／ＮＡＣＫ／ＣＱＩインターフェース装置４３０、レシーバサブシステム４３５、ＳＭＡ（ＳｈａｒｅｄＭｅｍｏｒｙＡｒｂｉｔｅｒ）メモリ４４０、レシーバ（Ｒｘ）サブフレーマ４４５、およびオプションとして暗号化を補佐するためのデータムーバ４５０をさらに含む。したがって、ホストＣＰＵ３７０は、ＨＳＤＰＡコプロセッサ４００におけるレジスタおよびＳＭＡメモリ４４０にアクセスすることができる。

レシーバサブシステム４３５は、アドバンスレシーバ４５５、ＣＱＩエスティメータ（ｅｓｔｉｍａｔｏｒ）４６０、およびＨＳ−ＳＣＣＨ（ＨｉｇｈＳｐｅｅｄＳｈａｒｅｄＣｏｎｔｒｏｌＣＨａｎｎｅｌ）デコーダ４６５を含む。

望ましい実施形態において、アドバンスレシーバ４５５は、オプションＲＲＣフィルタ４７０、レシーバ４７５、ＨＳＤＰＡデスプレッダ（ｄｅｓｐｒｅａｄｅｒ）４８０、およびＣＬＥＰＰ（ＣＬＥＰｏｓｔＰｒｏｃｅｓｓｏｒ）４８５を含む。レシーバ４７５は、ＮＬＭＳ（ＮｏｒｍａｌｉｚｅｄＬｅａｓｔＭｅａｎＳｑｕａｒｅ）レシーバ、ＣＥ−ＮＬＭＳ（ＮＬＭＳａｓｓｉｓｔｅｄｂｙＣｈａｎｎｅｌＥｓｔｉｍａｔｉｏｎ）レシーバ、ＮＬＭＳＣＬＥ（ＣｈｉｐＬｅｖｅｌＥｑｕａｌｉｚｅｒ）レシーバ、ＣＬＥ（時間領域または周波数領域）、レイクレシーバ、Ｇ−Ｒａｋｅ（Ｇｅｎｅｒａｌｉｚｅｄ−Ｒａｋｅ）レシーバ、他の線形または非線形のチップレベルまたはシンボルレベルのイコライザアルゴリズムを実装するレシーバ、パラレルまたはシリアルのインターフェースキャンセラを有するレシーバなどとすることができる。

ホストＣＰＵ３７０は、制御レジスタと制御ブロックとに書き込み、およびＨＳＤＰＡコプロセッサ４００のＳＭＡメモリ４４０に格納された情報にアクセスする。ＡＣＫ／ＮＡＣＫ／ＣＱＩインターフェース装置４３０は、ＣＱＩおよびＡＣＫ／ＮＡＣＫ情報をホストＣＰＵ３７０が読取レジスタにより検索することができる、ハードウェアインターフェースとしてもよいし、またはソフトウェアインターフェースとしてもよい。ＡＣＫ／ＮＡＣＫ値が決定される時と、そのＡＣＫ／ＮＡＣＫ値を送信するのに必要な時間との間の時間量は、かなり小さく、および最小時間をＣＰＵ３７０に残しておくことにより割り込みを行うことができる。したがって、ハードウェアインターフェースが望ましいことがある。符号ブロックの数２２５をより大きくすることができるＨＳＤＰＡについてのより高位なカテゴリに対して、ＡＣＫ／ＮＡＣＫ値を決定する処理は、もっと長いことがあり、ＡＣＫ／ＮＡＣＫをモデムホスト３００に転送するのに使用可能な時間をさらに減らし、およびハードウェアインターフェースをより望ましくする。

普通の当事業者は、インターフェース４１５Ａ、４１５Ｂ、４２０、４２５、および４３０を、使用されるモデムホスト３００の構成に基づいて構成することができ、従ってＨＳＤＰＡコプロセッサ４００を、上述のことに応じてカスタマイズすることができることを理解すべきである。

図４に示すＨＳＤＰＡコプロセッサ４００を参照すると、Ｉ／Ｑサンプルは、Ｉ／Ｑサンプルインターフェース装置４１５ＡまたはオプションとしてＲＲＣフィルタ４７０が後に続くＩ／Ｑサンプルインターフェース装置４１５Ｂを通って、レシーバサブシステム４３５のレシーバ４７５により受信される。レシーバ４７５は、チップを抜き取り、および抜き取られたチップをＨＳＤＰＡデスプレッダ４８０に提供する。デスプレッダ４８０は、適切な数のチップを結合し、およびチップをＣＱＩエスティメータ４６０、ＨＳ−ＳＣＣＨデコーダ４６５、およびＣＬＥＰＰ（ＣｈｉｐＬｅｖｅｌＥｑｕａｌｉｚｅｒＰｏｓｔＰｒｏｃｅｓｓｏｒ）４８５に送信する。ＨＳ−ＳＣＣＨデコーダ４６５は、制御チャネルをデコードし、およびデータがＷＴＲＵ２５０のユーザに当てはまるかどうかを決定する。データが当てはまる場合、ＨＳ−ＳＣＣＨデコーダ４６５は、ＨＳ−ＤＳＣＨ（ＨｉｇｈＳｐｅｅｄＤｏｗｎｌｉｎｋＳｈａｒｅｄＣＨａｎｎｅｌ）符号に関して検出された制御情報（例えば、符号、チャネル符号などの数）を、ＨＳＤＰＡデスプレッダ４８０に返信する。ＨＳＤＰＡデスプレッダ４８０は、シンボルをＣＬＥＰＰ４８５に供給する。シンボルを供給されたＣＬＥＰＰ４８５は、スケーリング機能を実行し、および受信されたシンボルをＳＭＡメモリ４４０に入力する。ＣＱＩエスティメータ４６０は、ＣＱＩ評価を実行し、およびＷＴＲＵ２５０から基地局への転送のために、実行したＣＱＩ評価を使用可能にする。

データのサブフレームがＳＭＡメモリ４４０にダンプされていると、Ｒｘサブフレーマ４４５は、レートマッチング、インターリーブ、ターボデコード、および巡回冗長検査（ＣＲＣ）計算を実行する。Ｒｘサブフレーマ４４５は、ＣＲＣ計算に合格する場合、トランスポートブロックの形においてデコードされたデータをＳＭＡメモリ４４０に返信する。

ＣＲＣ計算を実行中に、Ｒｘサブフレーマ４４５は、ＡＣＫかＮＡＣＫかのどちらかを生成する。次に、ＡＣＫ／ＮＡＣＫおよびＣＱＩは、モデムホスト中のトランスミッタ３６５に転送され、モデムホスト３００中のトランスミッタ３６５は、ＡＣＫ／ＮＡＣＫおよびＣＱＩを基地局にアップリンクチャネルによって送信する。

一実施形態において、ＡＣＫ／ＮＡＣＫ／ＣＱＩインターフェース装置４３０は、３ビットのシリアルインターフェースをモデムホスト３００中のトランスミッタ３６５に提供する。シリアルインターフェースにわたって提供されるビット数は、ＣＱＩおよびＡＣＫ／ＮＡＣＫの（３ＧＰＰ規格において指定されるとおりの）エンコードが実行される場所に依存する。望ましい実施形態において、エンコードは、ホストＣＰＵ３７０（またはモデムホスト３００中のほかの場所）において実行され、およびＨＳＤＰＡコプロセッサ４００は、ＣＱＩに６ビット（１ビットの有効表示と５ビットのデータビットと）を、そしてＡＣＫ／ＮＡＣＫ／ＤＴＸ（ｄｉｓｃｏｎｔｉｎｕｏｕｓｔｒａｎｓｍｉｓｓｉｏｎ）に２ビットを提供する。別の実施形態において、３ＧＰＰが指定するエンコードを、ＨＳＤＰＡコプロセッサ４００において実行することができ、この場合、ＣＱＩは、２０ビットのデータビットと１ビットの有効表示ビットとであり、およびＡＣＫ／ＮＡＣＫは、１０ビットと１ビットとのＤＴＸ表示ビットである。本実施形態は、モデムホスト３００からのより少ない処理で十分であるが、より多くのビットを、シリアルインターフェースにわたって転送しなければならない。さらに、コーディングの他の分割を、実装することができる。ＣＱＩ、ＡＣＫ／ＮＡＣＫ、およびＤＴＸは、厳格な待ち時間の要件に従属するタイムクリティカルなタスクである。

ＳＭＡメモリ４４０中に保存されたトランスポートブロックは、オプションとして、Ｌ２／３ＣＰＵインターフェース装置４２５によってＬ２／３ＣＰＵ３７５に出力される。オプションのデータムーバ４５０は、データブロックをＳＭＡメモリ４４０に戻して置く前にデータブロックの暗号化を実行する能力がある。データムーバ４５０についての従来技術情報を、本明細書において完全に説明されるように、参照により組入れられる、Ｈｅｐｌｅｒ、外による、２００４年６月２８日に出願された、共に係属中の特許文献１において見つけることができる。ＭＡＣ−ｈｓ（ｈｉｇｈｓｐｅｅｄＭｅｄｉｕｍＡｃｃｅｓｓＣｏｎｔｒｏｌ）の再追加のキューを、オプションとして、ＳＭＡメモリ４４０中に割当てることができる。

ＨＳＤＰＡデスプレッダ４８０は、レシーバ４７５から等化されたチップを受信し、およびチップをシンボルに逆拡散する（ＨＳ−ＰＤＳＣＨ（ＨｉｇｈＳｐｅｅｄＰｈｙｓｉｃａｌＤｏｗｎｌｉｎｋＳｈａｒｅｄＣＨａｎｎｅｌ）に対して拡散率１６、ＨＳ−ＳＣＣＨに対して拡散率１２８）。ＣＱＩエスティメータ４６０は、ＨＳＤＰＡデスプレッダ４８０によるＣＰＩＣＨ（ＣｏｍｍｏｎＰＩｌｏｔＣＨａｎｎｅｌ）のチャネル出力からの検出に基づいて、ＣＱＩ（ＣｈａｎｎｅｌＱｕａｌｉｔｙＩｎｄｉｃａｔｏｒ）を評価する。ＣＱＩ値は、ＡＣＫ／ＮＡＣＫ／ＣＱＩインターフェース装置４３０によってモデムホスト３００に送信される。ＨＳ−ＳＣＣＨデコーダ４６５は、ＨＳＤＰＡデスプレッダ４８０からのＨＳ−ＳＣＣＨ（ＨＳＤＰＡに対する共通制御チャネル）のシンボル（ＳＦ＝１２８）を受信し、および埋め込まれたビタビデコーダによって４つの制御チャネルまでシンボルをデコードする。上述の制御チャネルにおける情報は、ＱＡＭ／ＱＰＳＫ変調フォーマットをＣＬＥＰＴ４８５に提供する。

検出された制御情報は、ＣＬＥＰＰ４８５からＲｘサブフレーマ４４５に伝送されて、データパケットのデコードを開始する。ＣＬＥＰＰ４８５は、デコードするＲｘサブフレーマ４４５に、ソフトシンボル（すなわち、ビット）を生成するコンステレーションスケール（ｃｏｎｓｔｅｌｌａｔｉｏｎｓｃａｌｉｎｇ）およびデマッピングを提供ことができる。Ｒｘサブフレーマ４４５は、ＳＭＡメモリ４４０によってＣＬＥＰＰ４８５からの出力を取得し、および物理チャネルのデマッピング、（１６ＱＡＭに対する）コンステレーションの再配置、デインターリーブ、ビットデスクランブル、ターボデコード、およびＣＲＣ計算を、ソフトシンボルのハードビットへの変換も同様に実行する。デコードされたトランスポート・ブロック・データは、ＳＭＡメモリ４４０に書き込まれる。ＳＭＡメモリ４４０は、ＨＳＤＰＡコプロセッサ４００の主要なブロック間に、バッファリングおよび通信機能を提供する。ＳＭＡメモリ４４０は、ＣＬＥＰＰ４８５の出力における物理チャネルのバッファリングを提供し、そしてＲｘサブフレーマ４４５へのデータ入力がＳＭＡメモリ４４０から読取られる。さらに、ＳＭＡメモリ４４０は、Ｒｘサブフレーマ４４５からデコードされたトランスポート・ブロック・データのバッファリングを提供し、そしてモデムホスト３００が結果として生じるデータブロックをＳＭＡメモリ４４０から読取ることができる。

一実施形態において、ＭＡＣ−ｈｓプロトコルは、完全に、ＨＳＤＰＡコプロセッサ４００に位置することができる。別の実施形態において、ＭＡＣ−ｈｓプロトコルは、ＨＳＤＰＡコプロセッサ４００と、レイヤ２／３（Ｌ２／３）ＣＰＵ３７５上において実行中のＬ２／３ソフトウェアとの間に分離される。例えば、ＭＡＣ−ｈｓプロトコルを、ＩＲ（ＩｎｃｒｅｍｅｎｔａｌＲｅｄｕｎｄａｎｃｙ）バッファと、ＨＳＤＰＡコプロセッサ４００におけるＨ−ＡＲＱの機能性と、Ｌ２／３ＣＰＵ３７５上において実行中のレイヤ２／３ソフトウェアにおける再追加のキューのバッファおよび機能性とに割当てることができる。

本発明において、本明細書に説明されるＨＳＤＰＡコプロセッサ４００およびモデムホスト３００のコンポーネントの機能を、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアとの組合せを使用して実装することができる。ＨＳＤＰＡコプロセッサ４００を、ＩＣ、１つまたは複数の半導体チップ（ｄｉｅ）、モデムホスト３００とともにパッケージ化された独立したチップ、または単一のＩＣ上にモデムホスト３００と統合される技術ブロックセットとして構成することができる。モデムホスト３００についてのインターフェースは、例えば、サブフレーム速度またはタイムスロット速度において、およびメモリマッピングのインターフェースにおいて、トリガを設定されることがあるプログラム可能な割込みを含むことができる。メモリマッピングインターフェースは、１６ビットのインターフェースであることが望ましいが、しかしながら、他のビット幅を使用することができる。

ＨＳＤＰＡコプロセッサ４００の望ましい実施形態は、モデムホスト３００によって、ＨＳＤＰＡが情報を提供するセルからのマルチパスのＦＳＰ（ＦｉｒｓｔＳｉｇｎｉｆｉｃａｎｔＰａｔｈ）についての位置を提供されることを必要とする。当事業者は、受信される信号が、通信チャネルにおけるマルチパスのため、早く拡散されることが多いことをわかっている。ＦＳＰ情報を使用して、受信されるエネルギーの周りに、アドバンスレシーバ４５５の処理ウィンドウを置く。

ＦＳＰ情報は、ＣＰＵインターフェース３１５によってフレーム同期タイミングに関してタイミングオフセットとして提供されることがある。一実施形態において、ハードウェアインターフェースを使用することができ、および／またはモデムホスト３００とＨＳＤＰＡコプロセッサ４００との両方に対して知られている異なるタイムリファレンスに関してＦＳＰ位置を提供することができる。別の実施形態において、モデムホスト３００は、ＦＳＰのみではなくて、各期間（ｔｅｒｍ）の時間における位置を含む、マルチバスの期間のリストを供給することができる。さらに別の実施形態において、モデムホスト３００が必要なＦＳＰ情報を提供することができないと、レシーバサブシステムは、ＦＳＰと他のマルチパスパラメータとを発見かつトラッキングする回路および／またはソフトウェアを含むことができる。

望ましい実施形態において、モデムホスト３００は、ＨＳＤＰＡ関連の情報、およびＨＳＤＰＡコプロセッサ４００により必要とされるＲＲＣメッセージからの何らかの一般的なシステム情報を送信する。送信されたパラメータのいくつかは、スクランブル符号と、ＨＳ−ＳＣＣＨおよびＨＳ−ＳＣＣＨ符号の数と、Ｈ−ＡＲＱメモリ量と、圧縮されたモードパラメータとを含む。

ハードウェアおよび／またはソフトウェアのインターフェースは、モデムホスト３００が、ＨＳＤＰＡコプロセッサ４００をパワーダウンさせるまたはＨＳＤＰＡコプロセッサ４００を低電力の待機モードに設定する手段を含むことができる。このことは、ＨＳＤＰＡ処理が必要でない時間の間中、バッテリ寿命を長くするであろう。

本発明の特徴および要素が、特定の組合せにおける望ましい実施形態において説明されるが、各々の特徴または要素を、望ましい実施形態の他の特徴および要素がなく単独において、または本発明の他の特徴および要素の有無に関わらず種々の組合せにおいて使用することができる。

ワイヤレスフレームの見方から３ＧＰＰのＲ４とＲ５との間の違いを例示する図である。３ＧＰＰ規格に定義されるいくつかの異なるカテゴリを例示する図である。本発明に係るＷＴＲＵがＲ５能力を示すようＷＴＲＵを強化するＲ４モデムホストおよびＨＳＤＰＡコプロセッサを含むＷＴＲＵの上位レベルのブロック図である。図３のＷＴＲＵにおいて使用されるＨＳＤＰＡコプロセッサの詳細なブロック図である。

Claims

ＣＤＭＡ信号を処理するＷＴＲＵであって、
（ａ）モデムホストと、
（ｂ）前記ＷＴＲＵのワイヤレス通信能力を強化して前記モデムホスト単独により提供されるワイヤレス通信能力を越えさせ、複数のカスタマイズ可能なインターフェースによって前記モデムホストと通信するＨＳＤＰＡコプロセッサと
を備えたことを特徴とするＷＴＲＵ。
前記モデムホストは、３ＧＰＰＲ４規格により作動し、および前記ＨＳＤＰＡコプロセッサは、前記ＷＴＲＵが３ＧＰＰＲ５規格により作動するよう前記ＷＴＲＵのワイヤレス通信能力を強化することを特徴とする請求項１に記載のＷＴＲＵ。
前記モデムホストが、ＲＲＣフィルタを含んでいるレシーバを含むことを特徴とする請求項１に記載のＷＴＲＵ。
前記ＨＳＤＰＡコプロセッサが、前記モデムホストにおけるＲＲＣフィルタの出力からのＩ／Ｑサンプルを受信するＩ／Ｑサンプルインターフェースを含むことを特徴とする請求項３に記載のＷＴＲＵ。
前記Ｉ／Ｑサンプルが、前記モデムホストにおけるＲＲＣフィルタによって、前記ＨＳＤＰＡコプロセッサのＩ／Ｑサンプルインターフェースに、前記ＣＤＭＡ信号のチップ速度の実質上２倍である速度において提供されることを特徴とする請求項４に記載のＷＴＲＵ。
前記ＨＳＤＰＡコプロセッサが、ＲＲＣフィルタを含んでいるレシーバを含むことを特徴とする請求項１に記載のＷＴＲＵ。
前記ＨＳＰＰＡコプロセッサが、前記モデムホストからのＩ／Ｑサンプルを受信し、および前記Ｉ／Ｑサンプルを前記ＨＳＤＰＡコプロセッサのレシーバにおけるＲＲＣフィルタの入力に提供するＩ／Ｑサンプルインターフェースを含むことを特徴とする請求項６に記載のＷＴＲＵ。
前記Ｉ／Ｑサンプルが、前記ＨＳＤＰＡコプロセッサのＩ／Ｑサンプルインターフェースに、前記ＣＤＭＡ信号のチップ速度の実質上２倍である速度において提供されることを特徴とする請求項７に記載のＷＴＲＵ。
前記モデムホストが、ホストＣＰＵを含み、および前記ＨＳＤＰＡコプロセッサが、前記ホストＣＰＵと前記ＨＳＤＰＡコプロセッサとの間の通信を確立するホストＣＰＵインターフェースを含むことを特徴とする請求項１に記載のＷＴＲＵ。
前記モデムホストが、タイミングおよび同期ユニットを含み、および前記ＨＳＤＰＡコプロセッサが、前記モデムホストのタイミングおよび同期ユニットからのフレーム同期パルスを受信するタイミング管理装置を含むことを特徴とする請求項１に記載のＷＴＲＵ。
前記ＨＳＤＰＡコプロセッサが、前記モデムホストからクロック／リセット信号を受信し、および前記フレーム同期パルスと前記クロック／リセット信号とによって信号を発生させ、前記タイミング管理装置と通信するクロック発生装置を含むことを特徴とする請求項１０に記載のＷＴＲＵ。
前記モデムホストが、トランスミッタを含み、および前記ＨＳＤＰＡコプロセッサが、ＣＱＩとＡＣＫ／ＮＡＣＫ信号とを前記モデムホストにおけるトランスミッタに提供することを特徴とする請求項１に記載のＷＴＲＵ。
前記モデムホストが、レイヤ２／３ＣＰＵを含み、および前記ＨＳＤＰＡコプロセッサが、前記モデムホストにおけるレイヤ２／３ＣＰＵと通信するためのレイヤ２／３ＣＰＵインターフェースを含むことを特徴とする請求項１に記載のＷＴＲＵ。
前記モデムホストは、ＨＳＤＰＡ処理が必要でないと、前記ＨＳＤＰＡコプロセッサをパワーダウンさせる、または前記ＨＳＤＰＡコプロセッサを低電力の待機モードに設定する手段を備えたことを特徴とする請求項１に記載のＷＴＲＵ。
ＷＴＲＵにおけるモデムホストの能力を強化するＨＳＤＰＡコプロセッサであって、
（ａ）レシーバサブシステムと、
（ｂ）前記レシーバサブシステムと通信するＳＭＡメモリと、
（ｃ）前記モデムホストとの通信のための少なくとも１つのインターフェースと、
（ｄ）前記ＳＭＡメモリと通信するレシーバサブフレーマと
を備えたことを特徴とするＨＳＤＰＡコプロセッサ。
前記レシーバサブシステムが、
（ａ１）ＲＲＣフィルタと、
（ａ２）前記ＲＲＣフィルタからＩ／Ｑサンプルを受信するＮＬＭＳＣＬＥレシーバと、
（ａ３）前記ＮＬＭＳＣＬＥレシーバの出力と通信するＨＳＤＰＡデスプレッダと、
（ａ４）前記ＮＬＭＳＣＬＥレシーバおよび前記ＨＳＤＰＡデスプレッダと通信するＣＬＥＰＰと、
（ａ５）前記ＨＳＤＰＡデスプレッダおよび前記ＣＬＥＰＰと通信するＨＳ−ＳＣＣＨデコーダと、
（ａ６）前記モデムホストに対するＣＱＩ情報を提供するために前記ＨＳＤＰＡデスプレッダと通信するＣＱＩエスティメータと
を含むことを特徴とする請求項１５に記載のＨＳＤＰＡコプロセッサ。
（ｅ）前記ＳＭＡメモリと通信するデータムーバ
をさらに備えたことを特徴とする請求項１６に記載のＨＳＤＰＡコプロセッサ。
前記レシーバサブシステムが、
（ａ１）ＲＲＣフィルタと、
（ａ２）前記ＲＲＣフィルタからＩ／Ｑサンプルを受信するレイクレシーバと、
（ａ３）前記レイクレシーバの出力と通信するＨＳＤＰＡデスプレッダと、
（ａ４）前記レイクレシーバおよび前記ＨＳＤＰＡデスプレッダと通信するＣＬＥＰＰと、
（ａ５）前記ＨＳＤＰＡデスプレッダおよび前記ＣＬＥＰＰと通信するＨＳ−ＳＣＣＨデコーダと、
（ａ６）前記モデムホストに対するＣＱＩ情報を提供するために前記ＨＳＤＰＡデスプレッダと通信するＣＱＩエスティメータと
を含むことを特徴とする請求項１５に記載のＨＳＤＰＡコプロセッサ。
（ｅ）前記ＳＭＡメモリと通信するデータムーバ
をさらに備えたことを特徴とする請求項１８に記載のＨＳＤＰＡコプロセッサ。
（ａ）３ＧＰＰＲ４規格により作動するモデムホストと、
（ｂ）ＷＴＲＵが３ＧＰＰＲ５規格により作動するよう前記ＷＴＲＵのワイヤレス通信能力をアップグレードさせるＨＳＤＰＡコプロセッサと
を備えたＷＴＲＵ。
ＣＤＭＡ信号を処理するＩＣであって、
（ａ）モデムホストと、
（ｂ）前記ＩＣのワイヤレス通信能力を強化して前記モデムホスト単独により提供されるワイヤレス通信能力を越えさせ、複数のカスタマイズ可能なインターフェースによって前記モデムホストと通信するＨＳＤＰＡコプロセッサと
を備えたことを特徴とするＩＣ。
前記モデムホストは、３ＧＰＰＲ４規格により作動し、および前記ＨＳＤＰＡコプロセッサは、前記ＩＣが３ＧＰＰＲ５規格により作動するよう前記ＩＣのワイヤレス通信能力を強化することを特徴とする請求項２１に記載のＩＣ。
前記モデムホストが、ＲＲＣフィルタを含んでいるレシーバを含むことを特徴とする請求項２１に記載のＩＣ。
前記ＨＳＤＰＡコプロセッサが、前記モデムホストにおけるＲＲＣフィルタの出力からＩ／Ｑサンプルを受信するＩ／Ｑサンプルインターフェースを含むことを特徴とする請求項２３に記載のＩＣ。
前記Ｉ／Ｑサンプルが、前記モデムホストにおけるＲＲＣフィルタによって、前記ＨＳＤＰＡコプロセッサのＩ／Ｑサンプルインターフェースに、前記ＣＤＭＡ信号のチップ速度の実質上２倍の速度において提供されることを特徴とする請求項２４に記載のＩＣ。
前記ＨＳＤＰＡコプロセッサが、ＲＲＣフィルタを含んでいるレシーバを含むことを特徴とする請求項２１に記載のＩＣ。
前記ＨＳＰＰＡコプロセッサが、前記モデムホストからのＩ／Ｑサンプルを受信し、および前記Ｉ／Ｑサンプルを前記ＨＳＤＰＡコプロセッサのレシーバにおけるＲＲＣフィルタの入力に提供するＩ／Ｑサンプルインターフェースを含むことを特徴とする請求項２６に記載のＩＣ。
前記Ｉ／Ｑサンプルが、前記ＨＳＤＰＡコプロセッサのＩ／Ｑサンプルインターフェースに、前記ＣＤＭＡ信号のチップ速度の実質上２倍である速度において提供されることを特徴とする請求項２７に記載のＩＣ。
前記モデムホストが、ホストＣＰＵを含み、および前記ＨＳＤＰＡコプロセッサが、前記ホストＣＰＵと前記ＨＳＤＰＡコプロセッサとの間の通信を確立するホストＣＰＵインターフェースを含むことを特徴とする請求項２１に記載のＩＣ。
前記モデムホストが、タイミングおよび同期ユニットを含み、および前記ＨＳＤＰＡコプロセッサが、前記モデムホストのタイミングおよび同期ユニットからのフレーム同期パルスを受信するタイミング管理装置を含むことを特徴とする請求項２１に記載のＩＣ。
前記ＨＳＤＰＡコプロセッサが、前記モデムホストからクロック／リセット信号を受信し、および前記フレーム同期パルスと前記クロック／リセット信号とによって信号を発生させ、前記タイミング管理装置と通信するクロック発生装置を含むことを特徴とする請求項３０に記載のＩＣ。
前記モデムホストが、トランスミッタを含み、および前記ＨＳＤＰＡコプロセッサが、ＣＱＩとＡＣＫ／ＮＡＣＫ信号とを前記モデムホストにおけるトランスミッタに提供することを特徴とする請求項２１に記載のＩＣ。
前記モデムホストが、レイヤ２／３ＣＰＵを含み、および前記ＨＳＤＰＡコプロセッサが、前記モデムホストにおけるレイヤ２／３ＣＰＵと通信するためのレイヤ２／３ＣＰＵインターフェースを含むことを特徴とする請求項２１に記載のＩＣ。
前記モデムホストは、ＨＳＤＰＡ処理が必要でないと、前記ＨＳＤＰＡコプロセッサをパワーダウンさせる、または前記ＨＳＤＰＡコプロセッサを低電力の待機モードに設定する手段を備えたことを特徴とする請求項２１に記載のＩＣ。
ＷＴＲＵにおけるモデムホストの能力を強化するＩＣであって、
（ａ）レシーバサブシステムと、
（ｂ）前記レシーバサブシステムと通信するＳＭＡメモリと、
（ｃ）前記モデムホストとの通信するための少なくとも１つのインターフェースと、
（ｄ）前記ＳＭＡメモリと通信するレシーバサブフレーマと
を備えたことを特徴とするＩＣ。
前記レシーバサブシステムが、
（ａ１）ＲＲＣフィルタと、
（ａ２）前記ＲＲＣフィルタからＩ／Ｑサンプルを受信するＮＬＭＳＣＬＥレシーバと、
（ａ３）前記ＮＬＭＳＣＬＥレシーバの出力と通信するＨＳＤＰＡデスプレッダと、
（ａ４）前記ＮＬＭＳＣＬＥレシーバおよび前記ＨＳＤＰＡデスプレッダと通信するＣＬＥＰＰと、
（ａ５）前記ＨＳＤＰＡデスプレッダおよび前記ＣＬＥＰＰと通信するＨＳ−ＳＣＣＨデコーダと、
（ａ６）前記モデムホストに対するＣＱＩ情報を提供するために前記ＨＳＤＰＡデスプレッダと通信するＣＱＩエスティメータと
を含むことを特徴とする請求項３５に記載のＩＣ。
（ｅ）前記ＳＭＡメモリと通信するデータムーバ
をさらに備えたことを特徴とする請求項３６に記載のＩＣ。
前記レシーバサブシステムが、
（ａ１）ＲＲＣフィルタと、
（ａ２）前記ＲＲＣフィルタからＩ／Ｑサンプルを受信するレイクレシーバと、
（ａ３）前記レイクレシーバの出力と通信するＨＳＤＰＡデスプレッダと、
（ａ４）前記レイクレシーバおよび前記ＨＳＤＰＡデスプレッダと通信するＣＬＥＰＰと、
（ａ５）前記ＨＳＤＰＡデスプレッダおよび前記ＣＬＥＰＰと通信するＨＳ−ＳＣＣＨデコーダと、
（ａ６）前記モデムホストに対するＣＱＩ情報を提供するために前記ＨＳＤＰＡデスプレッダと通信するＣＱＩエスティメータと
を含むことを特徴とする請求項３５に記載のＩＣ。
（ｅ）前記ＳＭＡメモリと通信するデータムーバ
をさらに備えたことを特徴とする請求項３８に記載のＩＣ。
（ａ）３ＧＰＰＲ４規格により作動するモデムホストと、
（ｂ）ＩＣが３ＧＰＰＲ５規格により作動するよう前記ＩＣのワイヤレス通信能力をアップグレードさせるＨＳＤＰＡコプロセッサと
を備えたことを特徴とするＩＣ。
ＷＴＲＵにおけるモデムホストの性能を強化するＨＳＤＰＡコプロセッサであって、
（ａ）Ｉ／Ｑサンプルを受信するＮＬＭＳＣＬＥレシーバと、
（ｂ）前記ＮＬＭＳＣＬＥレシーバの出力と通信するＨＳＤＰＡデスプレッダと、
（ｃ）前記ＮＬＭＳＣＬＥレシーバおよび前記ＨＳＤＰＡデスプレッダと通信するＣＬＥＰＰと、
（ｄ）前記ＨＳＤＰＡデスプレッダおよび前記ＣＬＥＰＰと通信するＨＳ−ＳＣＣＨデコーダと、
（ｅ）前記モデムホストに対するＣＱＩ情報を提供するために前記ＨＳＤＰＡデスプレッダと通信するＣＱＩエスティメータと
を備えたことを特徴とするＨＳＤＰＡコプロセッサ。
ＷＴＲＵにおけるモデムホストの性能を強化するＨＳＤＰＡコプロセッサであって、
（ａ）Ｉ／Ｑサンプルを受信するレイクレシーバと、
（ｂ）前記レイクレシーバの出力と通信するＨＳＤＰＡデスプレッダと、
（ｃ）前記レイクレシーバおよび前記ＨＳＤＰＡデスプレッダと通信するＣＬＥＰＰと、
（ｄ）前記ＨＳＤＰＡデスプレッダおよび前記ＣＬＥＰＰと通信するＨＳ−ＳＣＣＨデコーダと、
（ｅ）前記モデムホストに対するＣＱＩ情報を提供するために前記ＨＳＤＰＡデスプレッダと通信するＣＱＩエスティメータと
を備えたことを特徴とするＨＳＤＰＡコプロセッサ。
ＷＴＲＵにおけるモデムホストの能力を強化するＩＣであって、
（ａ）Ｉ／Ｑサンプルを受信するＮＬＭＳＣＬＥレシーバと、
（ｂ）前記ＮＬＭＳＣＬＥレシーバの出力と通信するＨＳＤＰＡデスプレッダと、
（ｃ）前記ＮＬＭＳＣＬＥレシーバおよび前記ＨＳＤＰＡデスプレッダと通信するＣＬＥＰＰと、
（ｄ）前記ＨＳＤＰＡデスプレッダおよび前記ＣＬＥＰＰと通信するＨＳ−ＳＣＣＨデコーダと、
（ｅ）前記モデムホストに対するＣＱＩ情報を提供するために前記ＨＳＤＰＡデスプレッダと通信するＣＱＩエスティメータと
を備えたことを特徴とするＩＣ。
ＷＴＲＵにおけるモデムホストの能力を強化するＩＣであって、
（ａ）Ｉ／Ｑサンプルを受信するレイクレシーバと、
（ｂ）前記レイクレシーバの出力と通信するＨＳＤＰＡデスプレッダと、
（ｃ）前記レイクレシーバおよび前記ＨＳＤＰＡデスプレッダと通信するＣＬＥＰＰと、
（ｄ）前記ＨＳＤＰＡデスプレッダおよび前記ＣＬＥＰＰと通信するＨＳ−ＳＣＣＨデコーダと、
（ｅ）前記モデムホストに対するＣＱＩ情報を提供するために前記ＨＳＤＰＡデスプレッダと通信するＣＱＩエスティメータと
を備えたことを特徴とするＩＣ。