JP2008300728A - Semiconductor device, and method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置及び半導体装置の製造方法に関するものである。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
図8(a)〜(c)及び図9(a)〜(c)は、従来の半導体装置の製造方法を概略的に示す工程説明図である(例えば、特許文献1参照)。従来の製造方法では、図8(a)に示されるように、シリコン(Si)基板11上に、ゲート酸化膜12を形成し、その上にゲート電極13となるポリシリコンを堆積させ、次に、図8(b)に示されるように、ホトリソグラフィ技術及び/又はドライエッチング技術によってゲート酸化膜12及びゲート電極13のパターンを形成する。次に、サイドウォール(SW)を形成するために、図8(c)に示されるように、SW酸化膜14及びSW酸化膜15を順に形成し、図9(a)に示されるように、SW窒化膜16及びSW酸化膜17を順に形成する。その後、図9(b)に示されるように、ドライエッチング技術によってSW酸化膜17、SW窒化膜16、SW酸化膜15、及びSW酸化膜14を部分的に除去してSWを形成する。その後、図9(c)に示されるように、不純物のインプラントによってSi基板11内にドレイン領域18及びソース領域19を形成する。
8A to 8C and FIGS. 9A to 9C are process explanatory views schematically showing a conventional method for manufacturing a semiconductor device (see, for example, Patent Document 1). In the conventional manufacturing method, as shown in FIG. 8A, a
上記半導体装置において、ゲート電極13に電圧が印加され、装置内部に電気ストレスが与えられると、ゲート酸化膜12の側壁付近のような高電界箇所でホットエレクトロンが発生する。このホットエレクトロンがSW窒化膜16に侵入して電荷トラップになると、半導体装置の特性が劣化(すなわち、ホットキャリア(HC)特性劣化)が生じることがある。このため、従来の半導体装置は、図10に示されるように、SW酸化膜14及びSW酸化膜15の合計の膜厚T2を厚くすることによって、ゲート酸化膜12の側壁からSW窒化膜16までの距離D2をできるだけ長くして、SW窒化膜16における電荷トラップを生じ難くする必要があった。
In the semiconductor device, when a voltage is applied to the
しかし、SW酸化膜14及びSW酸化膜15の合計の膜厚T2を厚くした場合には、図9(b)に示されるエッチング工程において、図11に示される残膜20が発生し易くなる。この原因は、SW酸化膜14及びSW酸化膜15をエッチングするときに、Si基板11に対するSW酸化膜14のエッチング選択比を大きくすることができないため、Si基板11がエッチングされ始める直前に、SW酸化膜14のエッチングを停止する必要があること、並びに、エッチング対象の膜厚(ここでは、SW酸化膜14及びSW酸化膜15の合計の膜厚T2)が厚い場合には、エッチングレートとエッチング時間から求められるエッチング深さと、実際のエッチング対象の膜厚との誤差が大きくなることである。シリコン基板11上の残膜20は、その後に行われる不純物のインプラントによって形成されるソース領域19及びドレイン領域20の深さに影響を及ぼし、半導体装置の特性に悪影響を与えるという問題がある。
However, when increasing the total thickness T 2 of the
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、サイドウォール窒化膜の電荷トラップに起因する特性劣化及びサイドウォール酸化膜の残膜に起因する特性への悪影響の両方を軽減することができる半導体装置及び半導体装置の製造方法を提供することにある。 Accordingly, the present invention has been made to solve the above-described problems of the prior art, and its purpose is to deteriorate characteristics due to charge trapping of the sidewall nitride film and characteristics due to the remaining film of the sidewall oxide film. An object of the present invention is to provide a semiconductor device and a method for manufacturing the semiconductor device that can reduce both adverse effects on the semiconductor device.
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して形成されたサイドウォールとを有し、前記サイドウォールは、前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して形成された酸化膜からなる第1のサイドウォール部分と、前記第1のサイドウォール部分の外側に形成されたサイドウォール窒化膜からなる第2のサイドウォール部分とを有し、前記第1のサイドウォール部分は、前記ゲート酸化膜の側壁からの厚さが大きく、前記半導体基板から離れるほど前記ゲート電極の側壁からの厚さが減少する形状を持つことを特徴としている。 The semiconductor device of the present invention includes a semiconductor substrate, a gate oxide film formed on the semiconductor substrate, a gate electrode formed on the gate oxide film, a sidewall of the gate oxide film on the semiconductor substrate, and A sidewall formed in contact with the sidewall of the gate electrode, and the sidewall is formed on the semiconductor substrate from an oxide film formed in contact with the sidewall of the gate oxide film and the sidewall of the gate electrode. A first sidewall portion, and a second sidewall portion made of a sidewall nitride film formed outside the first sidewall portion, wherein the first sidewall portion is the gate The thickness from the side wall of the oxide film is large, and the thickness from the side wall of the gate electrode decreases as the distance from the semiconductor substrate increases.
また、本発明の半導体装置の製造方法は、半導体基板上にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁にサイドウォールを形成する工程とを有し、前記サイドウォールを形成する工程は、前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接する酸化膜からなる第1のサイドウォール部分を、前記ゲート酸化膜の側壁からの厚さが大きく、前記半導体基板から離れるほど前記ゲート電極の側壁からの厚さが減少する形状を持つように形成する工程と、前記第1のサイドウォール部分の外側に接してサイドウォール窒化膜からなる第2のサイドウォール部分を形成する工程とを有することを特徴としている。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising: forming a gate oxide film on a semiconductor substrate; forming a gate electrode on the gate oxide film; and forming the gate oxide film on the semiconductor substrate. Forming a sidewall on the sidewall and the sidewall of the gate electrode, and the step of forming the sidewall includes forming an oxide film on the semiconductor substrate in contact with the sidewall of the gate oxide film and the sidewall of the gate electrode. Forming a first sidewall portion having a shape in which the thickness from the side wall of the gate oxide film is large and the thickness from the side wall of the gate electrode decreases as the distance from the semiconductor substrate increases. And forming a second sidewall portion made of a sidewall nitride film in contact with the outside of the first sidewall portion. .
本発明の半導体装置及びその製造方法によれば、サイドウォール窒化膜の内側に存在する第1のサイドウォール部分は、ゲート酸化膜の側壁からの厚さが大きく、半導体基板から離れるほどゲート電極の側壁からの厚さが減少する形状にしているので、ゲート酸化膜の側壁からサイドウォール窒化膜までの距離を長くすることができる。その結果、ゲート酸化膜の側壁付近のような高電界箇所で発生したホットエレクトロンがサイドウォール窒化膜に侵入することによる電荷トラップが発生し難く、電荷トラップに起因する半導体装置の特性劣化の発生率を低減することができる。 According to the semiconductor device and the method of manufacturing the same of the present invention, the first sidewall portion existing inside the sidewall nitride film has a large thickness from the side wall of the gate oxide film, and the gate electrode is further away from the semiconductor substrate. Since the thickness from the side wall is reduced, the distance from the side wall of the gate oxide film to the side wall nitride film can be increased. As a result, charge traps due to hot electrons generated at high electric field locations such as near the sidewalls of the gate oxide film are unlikely to occur, and the rate of deterioration of the characteristics of the semiconductor device due to the charge traps Can be reduced.
また、本発明の半導体装置及びその製造方法によれば、ゲート酸化膜の側壁からサイドウォール窒化膜までの距離を長くした場合であっても、半導体基板とサイドウォール窒化膜との間に介在するサイドウォール酸化膜の膜厚を薄くすることができるので、半導体基板上にサイドウォール酸化膜の残膜を残さない製造がし易くなり、サイドウォール酸化膜の残膜に起因する特性への悪影響を軽減することができる。 Further, according to the semiconductor device and the manufacturing method thereof of the present invention, even when the distance from the sidewall of the gate oxide film to the sidewall nitride film is increased, the semiconductor device is interposed between the semiconductor substrate and the sidewall nitride film. Since the thickness of the sidewall oxide film can be reduced, it is easy to manufacture without leaving the sidewall oxide film remaining on the semiconductor substrate, and there is an adverse effect on the characteristics caused by the sidewall oxide film remaining. Can be reduced.
〈第1の実施形態〉
図1(a)〜(c)、図2(a)〜(c)、及び図3(a)〜(c)は、本発明の第1の実施形態に係る半導体装置の製造方法を概略的に示す工程説明図である。なお、図3(c)は、本発明の第1の実施形態に係る半導体装置の構成を概略的に示す断面図である。
<First Embodiment>
1A to 1C, FIGS. 2A to 2C, and FIGS. 3A to 3C schematically illustrate a method for manufacturing a semiconductor device according to the first embodiment of the present invention. It is process explanatory drawing shown in FIG. FIG. 3C is a cross-sectional view schematically showing the configuration of the semiconductor device according to the first embodiment of the present invention.
最初に、図3(c)を参照して、第1の実施形態に係る半導体装置の構成を説明する。図3(c)に示されるように、第1の実施形態の半導体装置は、MOSFETであり、半導体基板であるシリコン(Si)基板1と、Si基板1上に形成されたゲート酸化膜2と、ゲート酸化膜2上に形成されたポリシリコンからなるゲート電極3と、Si基板1上に、ゲート酸化膜2の側壁及びゲート電極3の側壁に接して形成されたサイドウォール(SW)とを有している。
First, the configuration of the semiconductor device according to the first embodiment will be described with reference to FIG. As shown in FIG. 3C, the semiconductor device of the first embodiment is a MOSFET, and a silicon (Si)
SWは、図3(c)に示される構成4〜8によって構成されている。図3(c)に示される例においては、SWは、Si基板1上に、ゲート酸化膜2の側壁及びゲート電極3の側壁に接して形成された第1のSW酸化膜4と、第1のSW酸化膜4の外側に接して形成された第2のSW酸化膜5と、第1のSW酸化膜4及び第2のSW酸化膜5を覆うように形成された第3のSW酸化膜6と、第3のSW酸化膜6の外側に接して形成されたSW窒化膜7と、SW窒化膜7の外側に接して形成された第4のSW酸化膜8とから構成されている。なお、本出願においては、便宜上、SWの構成のうちの、SW窒化膜7よりも内側の部分を「第1のSW部分」、SW窒化膜7を「第2のSW部分」、SW窒化膜7よりも外側の部分を「第3のSW部分」とも言う。
The SW is configured by
第1のSW酸化膜4は、例えば、熱酸化法によって生成された酸化物からなるシリコン酸化膜であり、第2のSW酸化膜5は、例えば、CVD(化学的気相成長)法によって堆積した酸化物からなるシリコン酸化膜であり、第3のSW酸化膜6は、例えば、CVD法によって堆積した酸化物又は熱酸化法によって生成された酸化物からなるシリコン酸化膜である。SW窒化膜7は、例えば、CVD法によって堆積した窒化物からなるシリコン窒化膜である。第4のSW酸化膜8は、例えば、CVD法によって堆積した酸化物からなるシリコン酸化膜である。
The first
次に、図1(a)〜(c)、図2(a)〜(c)、及び図3(a)〜(c)を参照して、第1の実施形態に係る半導体装置の製造方法を説明する。第1の実施形態においては、先ず、Si基板1上に、既知の手法によってアクティブ領域を形成し、その後、図1(a)に示されるように、熱酸化法によってゲート酸化膜2を生成し、次に、CVD法によってゲート電極3となるポリシリコンを堆積させる。次に、図1(b)に示されるように、ホトリソグラフィ技術及び/又はドライエッチング技術などを用いてゲート酸化膜2とゲート電極3のパターンを形成する。なお、図1(b)には、図1(b)に示されるゲート酸化膜2とゲート電極3のパターン以外のSi基板1上の領域から、ゲート酸化膜2とゲート電極3が完全に除去されている場合が図示されているが、Si基板1上にゲート酸化膜2の残膜を薄く(エッチング除去がSi基板1表面に到達する直前で)一様に残すようしてもよい。次に、図1(c)に示されるように、熱酸化法によって第1のSW酸化膜4を生成し、その後、CVD法によって、第2のSW酸化膜5を堆積させる。
Next, with reference to FIGS. 1A to 1C, FIGS. 2A to 2C, and FIGS. 3A to 3C, the method for manufacturing the semiconductor device according to the first embodiment is described. Will be explained. In the first embodiment, first, an active region is formed on a
次に、図2(a)に示されるように、ドライエッチング技術によって、第1のSW酸化膜4及び第2のSW酸化膜5からなるSW部分を形成する。便宜上、このときのエッチングを「第1のSWエッチング処理」という。なお、図2(a)には、図2(a)に示されるパターン以外のSi基板1上の領域から、第1のSW酸化膜4が完全に除去されている場合が図示されているが、Si基板1上に第1のSW酸化膜4の残膜を薄く(エッチング除去がSi基板1表面に到達する直前で)一様に残すようしてもよい。次に、図2(b)に示されるように、ウェットエッチング技術又はケミカルドライエッチング技術によって、第1のSW酸化膜4及び第2のSW酸化膜5からなるSW部分を、所望の特性を有する形状にする。便宜上、このときのエッチングを「第2のSWエッチング処理」という。ただし、第1のSWエッチング処理と第2のSWエッチング処理を1工程で行ってもよい。なお、図2(b)には、図2(b)に示されるパターン以外のSi基板1上の領域から、第1のSW酸化膜4が完全に除去されている場合が図示されているが、Si基板1上に第1のSW酸化膜4の残膜を薄く(エッチング除去がSi基板1表面に到達する直前で)一様に残すようしてもよい。次に、図2(c)に示されるように、CVD法又は熱酸化法によって、第1のSW酸化膜4及び第2のSW酸化膜5からなるSW部分、ゲート電極3、並びに、Si基板1上を覆う第3のSW酸化膜6を形成する。第1の実施形態においては、第1のSW酸化膜4及び第2のSW酸化膜5からなるSW部分によって、ゲート酸化膜2の側壁からSW窒化膜7までの距離を長くすることができるので、第3のSW酸化膜6の膜厚T1は、薄くてもよい。第3のSW酸化膜6の膜厚T1は、例えば、第1のSW酸化膜4又は第2のSW酸化膜5よりも薄くすることができる。
Next, as shown in FIG. 2A, an SW portion including the first
次に、図3(a)に示されるように、CVD法によって、第3のSW酸化膜6の外側にSW窒化膜7を堆積させ、その後、CVD法によって、SW窒化膜7の外側に第4のSW酸化膜8を堆積させる。次に、図3(b)に示されるように、ドライエッチング技術によって第4のSW酸化膜8及びSW窒化膜7をエッチングし、さらに、第3のSW酸化膜6をエッチングしてSWを形成する。便宜上、このときのエッチングを「第3のSWエッチング処理」という。次に、図3(c)に示されるように、Si基板1に不純物をインプラントして、Si基板1内にドレイン領域9及びソース領域10を形成する。
Next, as shown in FIG. 3A, a
なお、図2(c)に示されるように、以上の説明においては、Si基板1の第1のサイドウォール領域1a上に、SW酸化膜4及び5から構成される第1のサイドウォール部分を形成した場合を説明しているが、第1のサイドウォール領域1a上の第1のサイドウォール部分4,5は、1層又は3層以上から構成される酸化膜(又は積層酸化膜)であってもよく、これらを便宜上「第1酸化膜」とも言う。
As shown in FIG. 2C, in the above description, the first sidewall portion formed of the
また、図3(b)に示されるように、Si基板1の第1のサイドウォール領域1a上及び第1のサイドウォール領域1aの外側を包囲する領域である第2のサイドウォール領域1b上に、第1のSW酸化膜4及び5からなるSW部分(第1の酸化膜)4,5を覆う第3のSW酸化膜6を形成してもよい。SW酸化膜4,5を総称して「第1の酸化膜」と言うときには、便宜上、SW酸化膜6は「第2の酸化膜」と言う。第2のサイドウォール部分7を形成する工程では、SW酸化膜6を覆うように第1のサイドウォール領域1a上及び第2のサイドウォール領域1b上に第2のサイドウォール部分7を形成する。
Further, as shown in FIG. 3B, on the
図4は、第1の実施形態に係る半導体装置及びその製造方法の効果を説明するための図である。図4に示されるように、第1の実施形態の半導体装置及びその製造方法によれば、Si基板1の第1のサイドウォール領域1a上にある第1のSW酸化膜4及び第2のSW酸化膜5からなるSW部分によって、ゲート酸化膜2の側壁からの膜厚(図4の水平方向の厚さ)を厚くすることができるので、第3のSW酸化膜6の第2のサイドウォール領域1b上の膜厚T1を薄くしても、ゲート酸化膜2の側壁からSW窒化膜7までの距離D1を長くすることができる。このため、第1の実施形態によれば、第3のSW酸化膜6が薄い場合であっても、SW窒化膜7の内側に存在する第1のサイドウォール部分は、ゲート酸化膜2の側壁からの膜厚(図4の水平方向の厚さ)が大きく、Si基板1から離れるほどゲート電極3の側壁からの膜厚(図4の水平方向の厚さ)が減少する形状にしているので、ゲート酸化膜3の側壁からSW窒化膜7までの距離を長くすることができる。その結果、ゲート酸化膜3の側壁付近のような高電界箇所で発生したホットエレクトロンがSW窒化膜7に侵入することによる電荷トラップが発生し難く、電荷トラップに起因する半導体装置の特性劣化の発生率を低減することができる。
FIG. 4 is a diagram for explaining the effects of the semiconductor device and the manufacturing method thereof according to the first embodiment. As shown in FIG. 4, according to the semiconductor device of the first embodiment and the manufacturing method thereof, the first
また、第1の実施形態の半導体装置及びその製造方法によれば、Si基板1とサイドウォール窒化膜7との間に介在する第3のSW酸化膜6の第2のサイドウォール領域1b上の膜厚T1を薄くすることができるので、Si基板1上に残膜が残り難くなり、SW酸化膜の残膜に起因する特性への悪影響を軽減することができる。このように、第1の実施形態によれば、SW窒化膜の電荷トラップを減少させるためにSW酸化膜の膜厚を厚くすると、SW酸化膜の残膜による悪影響が顕著になり、逆に、SW酸化膜の残膜を減らすためにSW酸化膜の膜厚を薄くするとSW窒化膜の電荷トラップが増加するというトレードオフを解消することができる。
Further, according to the semiconductor device and the manufacturing method thereof of the first embodiment, the
〈第2の実施形態〉
図5は、本発明の第2の実施形態に係る半導体装置及びその製造方法を概略的に示す断面図である。図5において、図3(c)の構成と同一又は対応する構成には、同じ符号を付す。第2の実施形態に係る半導体装置は、SW窒化膜7の内側に存在する第1のSW部分が、ゲート電極3側から、CVD法によって形成された第1のSW酸化膜5a、熱酸化法によって形成された第2のSW酸化膜4a、及び熱酸化法によって形成された第3のSW酸化膜6から構成されている点が、図3(c)に示される第1の実施形態の半導体装置と相違する。第2の実施形態のように、SW酸化膜の形成順序を変更した場合であっても、第1の実施形態の場合と同様の効果を得ることができる。
<Second Embodiment>
FIG. 5 is a cross-sectional view schematically showing a semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention. In FIG. 5, the same reference numerals are given to the same or corresponding components as those in FIG. In the semiconductor device according to the second embodiment, the first
〈第3の実施形態〉
図6は、本発明の第3の実施形態に係る半導体装置及びその製造方法を概略的に示す断面図である。図6において、図3(c)の構成と同一又は対応する構成には、同じ符号を付す。第3の実施形態に係る半導体装置は、SW窒化膜7の内側に存在する第1のSW部分が、ゲート電極3側から、CVD法によって形成された第5のSW酸化膜5b及び熱酸化法によって形成された第6のSW酸化膜6から構成されている点が、図3(c)に示される第1の実施形態の半導体装置と相違する。第3の実施形態のように、SW酸化膜の数を変更した場合であっても、第1の実施形態の場合と同様の効果を得ることができ、加えて、構成を簡素化できる効果を得ることができる。
<Third Embodiment>
FIG. 6 is a cross-sectional view schematically showing a semiconductor device and a manufacturing method thereof according to the third embodiment of the present invention. In FIG. 6, the same or corresponding components as those in FIG. In the semiconductor device according to the third embodiment, the first SW portion existing inside the
〈第4の実施形態〉
図7は、本発明の第4の実施形態に係る半導体装置及びその製造方法を概略的に示す断面図である。図7において、図3(c)の構成と同一又は対応する構成には、同じ符号を付す。第4の実施形態に係る半導体装置は、SW窒化膜7aの外側に第4のSW酸化膜8を備えていない点、及び、SW窒化膜7aの膜厚を厚くした点が、第1の実施形態と相違する。第4の実施形態のように、第4のSW酸化膜8を備えない場合であっても、第1の実施形態の場合と同様の効果を得ることができ、加えて、構成を簡素化できる効果を得ることができる。
<Fourth Embodiment>
FIG. 7 is a cross-sectional view schematically showing a semiconductor device and a manufacturing method thereof according to the fourth embodiment of the present invention. In FIG. 7, the same reference numerals are given to the same or corresponding components as those in FIG. The semiconductor device according to the fourth embodiment is that the fourth
1 Si基板(半導体基板)、
1a 第1のサイドウォール領域、
1b 第2のサイドウォール領域、
2 ゲート酸化膜、
3 ゲート電極(ポリシリコン)、
4,5a 第1のSW酸化膜、
5,4a 第2のSW酸化膜、
6,6b 第3のSW酸化膜、
5b 第5のSW酸化膜、
6b 第6のSW酸化膜、
7,7a SW窒化膜、
8 第4のSW酸化膜、
9 ソース領域、
10 ドレイン領域、
T1 第3のSW酸化膜の厚さ、
D1 ゲート酸化膜の側壁からSW窒化膜までの距離。
1 Si substrate (semiconductor substrate),
1a first sidewall region,
1b second sidewall region,
2 gate oxide film,
3 Gate electrode (polysilicon),
4,5a first SW oxide film,
5, 4a Second SW oxide film,
6, 6b Third SW oxide film,
5b Fifth SW oxide film,
6b Sixth SW oxide film,
7, 7a SW nitride film,
8 Fourth SW oxide film,
9 Source area,
10 drain region,
T 1 the thickness of the third SW oxide film,
D 1 Distance from the sidewall of the gate oxide film to the SW nitride film.
Claims (22)
前記半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して形成されたサイドウォールと
を有し、
前記サイドウォールは、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して形成された酸化膜からなる第1のサイドウォール部分と、
前記第1のサイドウォール部分の外側に形成されたサイドウォール窒化膜からなる第2のサイドウォール部分と
を有し、
前記第1のサイドウォール部分は、前記ゲート酸化膜の側壁からの厚さが大きく、前記半導体基板から離れるほど前記ゲート電極の側壁からの厚さが減少する形状を持つ
ことを特徴とする半導体装置。 A semiconductor substrate;
A gate oxide film formed on the semiconductor substrate;
A gate electrode formed on the gate oxide film;
A sidewall formed on and in contact with the sidewall of the gate oxide film and the sidewall of the gate electrode on the semiconductor substrate;
The sidewall is
A first sidewall portion made of an oxide film formed on and in contact with the sidewall of the gate oxide film and the sidewall of the gate electrode on the semiconductor substrate;
A second sidewall portion made of a sidewall nitride film formed outside the first sidewall portion;
The first side wall portion has a shape in which the thickness from the side wall of the gate oxide film is large, and the thickness from the side wall of the gate electrode decreases as the distance from the semiconductor substrate increases. .
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して形成された第1のサイドウォール酸化膜と、
前記第1のサイドウォール酸化膜の外側に形成された第2のサイドウォール酸化膜と、
前記第1のサイドウォール酸化膜及び前記第2のサイドウォール酸化膜を覆うように形成された第3のサイドウォール酸化膜と
を有し、
前記第2のサイドウォール部分は、前記第3のサイドウォール酸化膜の外側に形成される
ことを特徴とする請求項1に記載の半導体装置。 The first sidewall portion is
A first sidewall oxide film formed on and in contact with a sidewall of the gate oxide film and a sidewall of the gate electrode on the semiconductor substrate;
A second sidewall oxide film formed outside the first sidewall oxide film;
A third sidewall oxide film formed to cover the first sidewall oxide film and the second sidewall oxide film;
The semiconductor device according to claim 1, wherein the second sidewall portion is formed outside the third sidewall oxide film.
前記第2のサイドウォール酸化膜は、CVD法によって堆積した酸化物からなる膜であり、
前記第3のサイドウォール酸化膜は、CVD法によって堆積した酸化物又は酸化法によって生成された酸化物からなる膜である
ことを特徴とする請求項2に記載の半導体装置。 The first sidewall oxide film is a film made of an oxide generated by a thermal oxidation method,
The second sidewall oxide film is a film made of an oxide deposited by a CVD method,
The semiconductor device according to claim 2, wherein the third sidewall oxide film is a film made of an oxide deposited by a CVD method or an oxide generated by an oxidation method.
前記第2のサイドウォール酸化膜は、熱酸化法によって生成された酸化物からなる膜であり、
前記第3のサイドウォール酸化膜は、CVD法によって堆積した酸化物又は酸化法によって生成された酸化物からなる膜である
ことを特徴とする請求項2に記載の半導体装置。 The first sidewall oxide film is a film made of an oxide deposited by a CVD method,
The second sidewall oxide film is a film made of an oxide generated by a thermal oxidation method,
The semiconductor device according to claim 2, wherein the third sidewall oxide film is a film made of an oxide deposited by a CVD method or an oxide generated by an oxidation method.
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して形成された第5のサイドウォール酸化膜と、
前記第5のサイドウォール酸化膜を覆うように形成された第6のサイドウォール酸化膜と
を有し、
前記第2のサイドウォール部分は、前記第6のサイドウォール酸化膜の外側に形成された
ことを特徴とする請求項1に記載の半導体装置。 The first sidewall portion is
A fifth sidewall oxide film formed on and in contact with the sidewall of the gate oxide film and the sidewall of the gate electrode on the semiconductor substrate;
A sixth sidewall oxide film formed to cover the fifth sidewall oxide film,
The semiconductor device according to claim 1, wherein the second sidewall portion is formed outside the sixth sidewall oxide film.
前記第6のサイドウォール酸化膜は、CVD法によって堆積した酸化物又は熱酸化法によって生成された酸化物からなる膜である
ことを特徴とする請求項5に記載の半導体装置。 The fifth sidewall oxide film is a film made of an oxide deposited by a CVD method or an oxide generated by a thermal oxidation method,
The semiconductor device according to claim 5, wherein the sixth sidewall oxide film is a film made of an oxide deposited by a CVD method or an oxide generated by a thermal oxidation method.
前記ゲート酸化膜の側壁からの厚さが大きく、前記半導体基板から離れるほど前記ゲート電極の側壁からの厚さが減少する形状を持つ第1の酸化膜と、
前記第1の酸化膜を覆うように前記半導体基板上に形成された第2の酸化膜と
を有することを特徴とする請求項1に記載の半導体装置。 The first sidewall portion is
A first oxide film having a shape in which the thickness from the side wall of the gate oxide film is large and the thickness from the side wall of the gate electrode decreases as the distance from the semiconductor substrate increases;
The semiconductor device according to claim 1, further comprising: a second oxide film formed on the semiconductor substrate so as to cover the first oxide film.
前記第1の酸化膜は、前記第2のサイドウォール領域を露出するように前記第1のサイドウォール領域上に形成され、
前記第2の酸化膜は、前記第1の酸化膜を覆うように前記第1のサイドウォール領域上及び前記第2のサイドウォール領域上に形成され、
前記第2のサイドウォール部分は、前記第2の酸化膜を覆うように前記第1及び前記第2のサイドウォール領域上に形成されていること
を特徴とする請求項10に記載の半導体装置。 The semiconductor substrate has a first sidewall region and a second sidewall region surrounding the first sidewall region;
The first oxide film is formed on the first sidewall region so as to expose the second sidewall region,
The second oxide film is formed on the first sidewall region and the second sidewall region so as to cover the first oxide film,
The semiconductor device according to claim 10, wherein the second sidewall portion is formed on the first and second sidewall regions so as to cover the second oxide film.
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁にサイドウォールを形成する工程と
を有し、
前記サイドウォールを形成する工程は、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接する酸化膜からなる第1のサイドウォール部分を、前記ゲート酸化膜の側壁からの厚さが大きく、前記半導体基板から離れるほど前記ゲート電極の側壁からの厚さが減少する形状を持つように形成する工程と、
前記第1のサイドウォール部分の外側に接してサイドウォール窒化膜からなる第2のサイドウォール部分を形成する工程と
を有することを特徴とする半導体装置の製造方法。 Forming a gate oxide film on the semiconductor substrate;
Forming a gate electrode on the gate oxide film;
Forming a sidewall on the sidewall of the gate oxide film and the sidewall of the gate electrode on the semiconductor substrate;
The step of forming the sidewall includes
On the semiconductor substrate, a first sidewall portion made of an oxide film in contact with the sidewall of the gate oxide film and the sidewall of the gate electrode has a large thickness from the sidewall of the gate oxide film and is separated from the semiconductor substrate. A step of forming the gate electrode to have a shape in which the thickness from the side wall decreases,
Forming a second sidewall portion made of a sidewall nitride film in contact with the outside of the first sidewall portion.
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して第1のサイドウォール酸化膜を形成する工程と、
前記第1のサイドウォール酸化膜の外側に第2のサイドウォール酸化膜を形成する工程と、
前記第1のサイドウォール酸化膜及び前記第2のサイドウォール酸化膜を覆うように第3のサイドウォール酸化膜を形成する工程と
を有し、
前記第2のサイドウォール部分を形成する工程において、前記第2のサイドウォール部分は、前記第3のサイドウォール酸化膜の外側に形成される
ことを特徴とする請求項12に記載の半導体装置の製造方法。 Forming the first sidewall portion includes:
Forming a first sidewall oxide film on the semiconductor substrate in contact with the sidewall of the gate oxide film and the sidewall of the gate electrode;
Forming a second sidewall oxide film outside the first sidewall oxide film;
Forming a third sidewall oxide film so as to cover the first sidewall oxide film and the second sidewall oxide film,
13. The semiconductor device according to claim 12, wherein in the step of forming the second sidewall portion, the second sidewall portion is formed outside the third sidewall oxide film. Production method.
前記第2のサイドウォール酸化膜を形成する工程は、CVD法によって堆積した酸化物からなる膜を形成する工程を含み、
前記第3のサイドウォール酸化膜を形成する工程は、CVD法によって堆積した酸化物からなる膜又は酸化法によって生成された酸化物からなる膜を形成する工程を含む
ことを特徴とする請求項13に記載の半導体装置の製造方法。 The step of forming the first sidewall oxide film includes a step of forming a film made of an oxide by a thermal oxidation method,
The step of forming the second sidewall oxide film includes a step of forming a film made of an oxide deposited by a CVD method,
The step of forming the third sidewall oxide film includes a step of forming a film made of an oxide deposited by a CVD method or a film made of an oxide generated by an oxidation method. The manufacturing method of the semiconductor device as described in any one of Claims 1-3.
前記第2のサイドウォール酸化膜を形成する工程は、熱酸化法によって生成された酸化物からなる膜を形成する工程を含み、
前記第3のサイドウォール酸化膜を形成する工程は、CVD法によって堆積した酸化物からなる膜又は酸化法によって生成された酸化物からなる膜を形成する工程を含む
ことを特徴とする請求項13に記載の半導体装置の製造方法。 The step of forming the first sidewall oxide film includes a step of forming a film made of an oxide deposited by a CVD method,
The step of forming the second sidewall oxide film includes a step of forming a film made of an oxide generated by a thermal oxidation method,
The step of forming the third sidewall oxide film includes a step of forming a film made of an oxide deposited by a CVD method or a film made of an oxide generated by an oxidation method. The manufacturing method of the semiconductor device as described in 2. above.
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接するように第5のサイドウォール酸化膜を形成する工程と、
前記第5のサイドウォール酸化膜を覆うように第6のサイドウォール酸化膜を形成する工程と
を有し、
前記第2のサイドウォール部分を形成する工程は、前記サイドウォール窒化膜を前記第6のサイドウォール酸化膜の外側に形成する工程を含む
ことを特徴とする請求項12に記載の半導体装置の製造方法。 Forming the first sidewall portion includes:
Forming a fifth sidewall oxide film on the semiconductor substrate so as to be in contact with the sidewall of the gate oxide film and the sidewall of the gate electrode;
Forming a sixth sidewall oxide film so as to cover the fifth sidewall oxide film,
13. The method of manufacturing a semiconductor device according to claim 12, wherein the step of forming the second sidewall portion includes a step of forming the sidewall nitride film outside the sixth sidewall oxide film. Method.
前記第6のサイドウォール酸化膜を形成する工程は、CVD法によって堆積した酸化物又は熱酸化法によって生成された酸化物からなる膜を形成する工程を含む
ことを特徴とする請求項16に記載の半導体装置の製造方法。 The step of forming the fifth sidewall oxide film includes a step of forming a film made of an oxide deposited by a CVD method or an oxide generated by a thermal oxidation method,
The step of forming the sixth sidewall oxide film includes a step of forming a film made of an oxide deposited by a CVD method or an oxide generated by a thermal oxidation method. Semiconductor device manufacturing method.
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して、前記ゲート酸化膜の側壁からの厚さが大きく、前記半導体基板から離れるほど前記ゲート電極の側壁からの厚さが減少する形状を持つ第1の酸化膜を形成する工程と、
前記第1の酸化膜を覆うように前記半導体基板上に第2の酸化膜を形成する工程と
を有することを特徴とする請求項12に記載の半導体装置の製造方法。 Forming the first sidewall portion includes:
On the semiconductor substrate, the thickness from the sidewall of the gate oxide film and the sidewall of the gate electrode is large from the sidewall of the gate oxide film, and the thickness from the sidewall of the gate electrode is farther away from the semiconductor substrate. Forming a first oxide film having a shape that reduces
The method of manufacturing a semiconductor device according to claim 12, further comprising: forming a second oxide film on the semiconductor substrate so as to cover the first oxide film.
前記第1の酸化膜を形成する工程は、前記第1の酸化膜を前記第2のサイドウォール領域を露出するように前記第1のサイドウォール領域上に形成する工程であり、
前記第2の酸化膜を形成する工程は、前記第2の酸化膜を前記第1の酸化膜を覆うように前記第1のサイドウォール領域上及び前記第2のサイドウォール領域上に形成する工程であり、
前記第2のサイドウォール部分を形成する工程は、前記第2の酸化膜を覆うように前記第1のサイドウォール領域上及び前記第2のサイドウォール領域上に前記第2のサイドウォール部分を形成する工程である
ことを特徴とする請求項21に記載の半導体装置の製造方法。 The semiconductor substrate has a first sidewall region and a second sidewall region surrounding the first sidewall region;
The step of forming the first oxide film is a step of forming the first oxide film on the first sidewall region so as to expose the second sidewall region,
The step of forming the second oxide film is a step of forming the second oxide film on the first sidewall region and the second sidewall region so as to cover the first oxide film. And
The step of forming the second sidewall portion includes forming the second sidewall portion on the first sidewall region and the second sidewall region so as to cover the second oxide film. The method of manufacturing a semiconductor device according to claim 21, wherein
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