JP2008235478A - Imaging device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a new structure of an imaging device suitable for an improvement of imaging performance. <P>SOLUTION: The imaging device comprises a first chip and a second chip. Photoreceptive pixels and through-wiring are formed in the first chip. A plurality of photoreceptive pixels are arranged on a photoreceptive surface and form electrical signals according to incident light. The through-wiring transmits electrical signals from the photoreceptive pixels to a surface opposite to the photoreceptive surface. On the other hand, a readout circuit is formed in the second chip. The readout circuit reads the electrical signals via the through-wiring and outputs them as image signals. In this imaging device, the opposite surface of the first chip and the readout circuit of the second chip are arranged in an orientation where they oppose each other, and terminals of the through-wiring are electrically joined to terminals of the readout circuit. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、複数チップを層状に実装した撮像素子に関する。   The present invention relates to an imaging device in which a plurality of chips are mounted in layers.

近年、電子カメラなどの撮像装置では、ＣＭＯＳ型の撮像素子が注目されている。これら撮像素子の受光面には、光電変換を行って電気信号を出力する画素部が配列される。さらに、この受光面には、電気信号を外部に読み出すための信号線や、画素部を駆動するための制御線なども近接して設けられる。
なお、特許文献１には、受光面で電気信号を生成し、その電気信号を反対面の電極に出力する構成が開示されている。
また、特許文献２には、受光面で生成した電気信号を反対面の配線層で読み出す裏面入射型の撮像素子が開示されている。この裏面入射型の撮像素子は、配線層側の電極を介して、別の信号処理チップに接続される。
特願２００３−５４３１０７号公報 特開２００６−４９３６１号公報 In recent years, CMOS imaging devices have attracted attention in imaging devices such as electronic cameras. A pixel portion that performs photoelectric conversion and outputs an electrical signal is arranged on the light receiving surface of these imaging elements. In addition, a signal line for reading out an electric signal to the outside, a control line for driving the pixel portion, and the like are also provided on the light receiving surface.
Patent Document 1 discloses a configuration in which an electric signal is generated on a light receiving surface and the electric signal is output to an electrode on the opposite surface.
Patent Document 2 discloses a back-illuminated image sensor that reads an electrical signal generated on a light receiving surface with a wiring layer on the opposite surface. This back-illuminated image sensor is connected to another signal processing chip via an electrode on the wiring layer side.
Japanese Patent Application No. 2003-543107 JP 2006-49361 A

上述した従来技術では、半導体基板の受光面に、画素部や配線構造などを複雑に集積する必要がある。そのため、撮像素子の製造プロセスは、工程数が多くかつ複雑になる。そのため、従来技術では、撮像素子の撮像性能を最優先した設計ルールや製造プロセスを実施しづらいという問題点がある。
本発明は、このような問題点に鑑みて、撮像性能の向上に適した撮像素子の構造を提供することを目的とする。 In the above-described conventional technology, it is necessary to integrate the pixel portion and the wiring structure in a complicated manner on the light receiving surface of the semiconductor substrate. For this reason, the manufacturing process of the imaging element is complicated and complicated. For this reason, the conventional technology has a problem that it is difficult to implement a design rule or manufacturing process that gives top priority to the imaging performance of the imaging device.
In view of such problems, it is an object of the present invention to provide an imaging device structure suitable for improving imaging performance.

《１》 本発明の撮像素子は、第１チップ、および第２チップを備える。
この第１チップには、受光画素、および貫通配線とが形成される。
複数の受光画素は、受光面に配列され、入射光に応じた電気信号を生成する。
貫通配線は、受光画素の電気信号を受光面の反対面へ伝達する。
一方、第２チップには、読み出し回路が形成される。
読み出し回路は、貫通配線を介して電気信号を読み出して画像信号として出力する。
この撮像素子は、上記の第１チップの反対面と、上記の第２チップの読み出し回路とが対向する向きに配置され、貫通配線と読み出し回路との端子間が電気的に接合される。
《２》 なお好ましくは、第１チップの受光画素は、入射光に応じて信号電荷を生成する受光素子を備える。
一方、第２チップの読み出し回路は、転送トランジスタ、リセットトランジスタ、増幅素子、および選択トランジスタを備える。
転送トランジスタは、受光素子に生成される信号電荷を貫通配線を介して読み出し、第２チップ側へ転送する。
リセットトランジスタは、転送トランジスタにより転送される信号電荷をリセットする。
増幅素子は、転送トランジスタにより転送される信号電荷に応じて電圧信号を出力する。
選択トランジスタは、増幅素子から出力される電圧信号を読み出し、画像信号として出力する。
この場合、受光素子に接続される貫通配線と、転送トランジスタとの端子間が電気的に接合される。
《３》 また好ましくは、第１チップの受光画素は、受光素子、および転送トランジスタを備える。
受光素子は、入射光に応じて信号電荷を生成する。
転送トランジスタは、受光素子に生成された信号電荷を貫通配線へ転送する。
一方、第２チップの読み出し回路は、リセットトランジスタ、増幅素子、および選択トランジスタを備える。
リセットトランジスタは、貫通配線を介して転送される信号電荷をリセットする。
増幅素子は、貫通配線を介して転送される信号電荷に応じて電圧信号を出力する。
選択トランジスタは、増幅素子から出力される電圧信号を読み出し、画像信号として出力する。
この場合、転送トランジスタに接続される貫通配線と、リセットトランジスタとの端子間が電気的に接合される。
《４》 なお好ましくは、第１チップの受光画素は、受光素子、転送トランジスタ、およびリセットトランジスタを備える。
受光素子は、入射光に応じて信号電荷を生成する。
転送トランジスタは、受光素子に生成される信号電荷を貫通配線へ転送する。
リセットトランジスタは、貫通配線へ転送された信号電荷をリセットする。
一方、第２チップの読み出し回路は、増幅素子、および選択トランジスタを備える。
増幅素子は、貫通配線を介して転送される信号電荷に応じて電圧信号を出力する。
選択トランジスタは、増幅素子から出力される電圧信号を読み出し、画像信号として出力する。
この場合、転送トランジスタに接続される貫通配線と、増幅素子との端子間が電気的に接合される。
《５》 また好ましくは、第１チップの受光画素は、受光素子、転送トランジスタ、リセットトランジスタ、および増幅素子を備える。
受光素子は、入射光に応じて信号電荷を生成する。
転送トランジスタは、受光素子に生成される信号電荷を転送する。
リセットトランジスタは、転送トランジスタにより転送される信号電荷をリセットする。
増幅素子は、転送トランジスタにより転送される信号電荷に応じて電圧信号を貫通配線へ出力する。
一方、第２チップの読み出し回路は、電圧信号を貫通配線を介して読み出し、画像信号として出力する選択トランジスタを備える。
この場合、増幅素子に接続される貫通配線と、選択トランジスタとの端子間が電気接続されている。
《６》 なお好ましくは、貫通配線は、予め定められる受光画素の区画ごとに設けられる。この場合、区画内の受光画素は、区画ごとに設けられる貫通配線に共通接続される。
この場合、読み出し回路は、貫通配線を介して、区画内の受光画素の電気信号を時分割に取り込む。
《７》 また好ましくは、第１チップと第２チップとの層間に、貫通配線を延長するインターポーザを配置する。 << 1 >> The imaging device of the present invention includes a first chip and a second chip.
In the first chip, light receiving pixels and through wirings are formed.
The plurality of light receiving pixels are arranged on the light receiving surface and generate an electric signal corresponding to the incident light.
The through wiring transmits the electric signal of the light receiving pixel to the opposite surface of the light receiving surface.
On the other hand, a read circuit is formed on the second chip.
The readout circuit reads out an electrical signal through the through wiring and outputs it as an image signal.
The imaging element is disposed in a direction in which the opposite surface of the first chip and the readout circuit of the second chip face each other, and the terminals of the through wiring and the readout circuit are electrically joined.
<< 2 >> Preferably, the light receiving pixel of the first chip includes a light receiving element that generates a signal charge in response to incident light.
On the other hand, the readout circuit of the second chip includes a transfer transistor, a reset transistor, an amplification element, and a selection transistor.
The transfer transistor reads the signal charge generated in the light receiving element through the through wiring and transfers it to the second chip side.
The reset transistor resets the signal charge transferred by the transfer transistor.
The amplifying element outputs a voltage signal in accordance with the signal charge transferred by the transfer transistor.
The selection transistor reads the voltage signal output from the amplification element and outputs it as an image signal.
In this case, the through wiring connected to the light receiving element and the terminal of the transfer transistor are electrically joined.
<< 3 >> Preferably, the light receiving pixel of the first chip includes a light receiving element and a transfer transistor.
The light receiving element generates a signal charge according to the incident light.
The transfer transistor transfers the signal charge generated in the light receiving element to the through wiring.
On the other hand, the readout circuit of the second chip includes a reset transistor, an amplification element, and a selection transistor.
The reset transistor resets the signal charge transferred through the through wiring.
The amplifying element outputs a voltage signal according to the signal charge transferred through the through wiring.
The selection transistor reads the voltage signal output from the amplification element and outputs it as an image signal.
In this case, the through wiring connected to the transfer transistor and the terminal of the reset transistor are electrically joined.
<< 4 >> Preferably, the light receiving pixel of the first chip includes a light receiving element, a transfer transistor, and a reset transistor.
The light receiving element generates a signal charge according to the incident light.
The transfer transistor transfers the signal charge generated in the light receiving element to the through wiring.
The reset transistor resets the signal charge transferred to the through wiring.
On the other hand, the readout circuit of the second chip includes an amplification element and a selection transistor.
The amplifying element outputs a voltage signal according to the signal charge transferred through the through wiring.
The selection transistor reads the voltage signal output from the amplification element and outputs it as an image signal.
In this case, the through wiring connected to the transfer transistor and the terminal of the amplifying element are electrically joined.
<< 5 >> Preferably, the light receiving pixel of the first chip includes a light receiving element, a transfer transistor, a reset transistor, and an amplifying element.
The light receiving element generates a signal charge according to the incident light.
The transfer transistor transfers signal charges generated in the light receiving element.
The reset transistor resets the signal charge transferred by the transfer transistor.
The amplifying element outputs a voltage signal to the through wiring according to the signal charge transferred by the transfer transistor.
On the other hand, the readout circuit of the second chip includes a selection transistor that reads out the voltage signal through the through wiring and outputs it as an image signal.
In this case, the through wiring connected to the amplifying element and the terminals of the selection transistor are electrically connected.
<< 6 >> Preferably, the through wiring is provided for each predetermined section of the light receiving pixel. In this case, the light receiving pixels in the section are commonly connected to the through wiring provided for each section.
In this case, the readout circuit takes in the electric signals of the light receiving pixels in the section in time division via the through wiring.
<< 7 >> Preferably, an interposer for extending the through wiring is disposed between the first chip and the second chip.

本発明では、撮像素子を、受光画素を備える第１チップと、読み出し回路を備える第２チップとに分けて製造する。この場合、第１チップでは、読み出し回路の形成工程を省くことができる。そのため、第１チップは、受光画素の撮像性能に特化した設計ルールや製造プロセスを実施しやすく、撮像性能を高めることが可能になる。   In the present invention, the image pickup device is manufactured by being divided into a first chip having a light receiving pixel and a second chip having a readout circuit. In this case, in the first chip, the reading circuit forming step can be omitted. Therefore, the first chip can easily implement design rules and manufacturing processes specialized for the imaging performance of the light receiving pixels, and can improve the imaging performance.

《第１実施形態》
第１実施形態は、第１チップに受光素子を配置し、第２チップに転送トランジスタなどを配置する。
図１は、撮像素子１０の画素断面を示す図である。
図２は、撮像素子１０の１画素分の等価回路図である。
図３は、第１チップ１１および第２チップ１２の上面図である。なお、図１に示す画素断面は、図３中に示す点線箇所の断面である。
これらの図に示すように、第１チップ１１は、半導体の基板１１ｘを土台にして形成される。この基板１１ｘの受光面１６ｘ側には、受光画素１が形成される。この受光画素１には、受光素子ＰＤが設けられる。受光素子ＰＤの上方には、層間膜１１ｙを介して、マイクロレンズ２３が形成される。この受光素子ＰＤは、配線層１７を介して貫通配線２０に電気接続される。貫通配線２０は、素子分離域２２に設けたスルーホールに形成される。この貫通配線２０は、導電性の埋め込み配線１８と、スルーホールの内周壁を絶縁する絶縁膜１９とから構成される。基板１１ｘの反対面１６ｙには、絶縁膜１１ｚが膜形成される。貫通配線２０は、この絶縁膜１１ｚを貫通して反対面１６ｙに現れる。この貫通箇所にはマイクロパッド１３が形成される。 << First Embodiment >>
In the first embodiment, a light receiving element is arranged on the first chip, and a transfer transistor and the like are arranged on the second chip.
FIG. 1 is a diagram illustrating a pixel cross section of the image sensor 10.
FIG. 2 is an equivalent circuit diagram for one pixel of the image sensor 10.
FIG. 3 is a top view of the first chip 11 and the second chip 12. The cross section of the pixel shown in FIG. 1 is a cross section taken along the dotted line shown in FIG.
As shown in these drawings, the first chip 11 is formed using a semiconductor substrate 11x as a base. The light receiving pixels 1 are formed on the light receiving surface 16x side of the substrate 11x. The light receiving pixel 1 is provided with a light receiving element PD. A microlens 23 is formed above the light receiving element PD via an interlayer film 11y. The light receiving element PD is electrically connected to the through wiring 20 through the wiring layer 17. The through wiring 20 is formed in a through hole provided in the element isolation region 22. The through wiring 20 includes a conductive buried wiring 18 and an insulating film 19 that insulates the inner peripheral wall of the through hole. An insulating film 11z is formed on the opposite surface 16y of the substrate 11x. The through wiring 20 passes through the insulating film 11z and appears on the opposite surface 16y. A micropad 13 is formed at this penetration location.

第２チップ１２は、半導体の基板１２ｘを土台にして形成される。この基板１２ｘの少なくとも一方の面（形成面）には、貫通配線２０に各対応して読み出し回路３０が形成される。この形成面には、対向するマイクロパッド１３と位置を合わせて、マイクロパッド１４がそれぞれ形成される。このマイクロパッド１４の直下にはスルーホール２５が形成される。このスルーホール２５の内周壁には、絶縁膜２６が形成される。このスルーホール２５を介して、マイクロパッド１４は、転送トランジスタＱＴのソース／ドレイン領域２７にオーミック接触する。このソース／ドレイン領域２７とフローティングディフュージョンＦＤとの領域間には、絶縁膜を介して転送トランジスタＱＴのゲート２８が設けられる。さらに、フローティングディフュージョンＦＤと、基準電圧ＶＤＤが印加されるリセットドレイン３１との領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９が設けられる。なお、フローティングディフュージョンＦＤの電圧は、不図示の配線層を介して、増幅素子ＱＡのゲート３２に供給される。増幅素子ＱＡのソース３３と、選択トランジスタＱＳのソース／ドレイン領域３５との領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４が設けられる。このソース／ドレイン領域３５は、読み出し線３６に接続される。   The second chip 12 is formed using a semiconductor substrate 12x as a base. On at least one surface (formation surface) of the substrate 12x, a readout circuit 30 is formed corresponding to each through wiring 20. Micropads 14 are respectively formed on the formation surface so as to be aligned with the opposed micropads 13. A through hole 25 is formed immediately below the micropad 14. An insulating film 26 is formed on the inner peripheral wall of the through hole 25. The micropad 14 is in ohmic contact with the source / drain region 27 of the transfer transistor QT through the through hole 25. A gate 28 of the transfer transistor QT is provided between the source / drain region 27 and the floating diffusion FD via an insulating film. Further, between the region of the floating diffusion FD and the reset drain 31 to which the reference voltage VDD is applied, the gate 29 of the reset transistor QR is provided via an insulating film. Note that the voltage of the floating diffusion FD is supplied to the gate 32 of the amplifying element QA via a wiring layer (not shown). Between the source 33 of the amplifying element QA and the source / drain region 35 of the selection transistor QS, the gate 34 of the selection transistor QS is provided via an insulating film. This source / drain region 35 is connected to a readout line 36.

上述した構成に加えて、第２チップ１２には、読み出し回路３０に制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路３０の出力（画像信号）を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
上述した第１チップ１１および第２チップ１２は、それぞれ独立した製造工程を経て完成する。この第１チップ１１の反対面１６ｙと、第２チップ１２の読み出し回路３０とは対向する向きに重ねて配置される。この状態で、貫通配線２０のマイクロパッド１３と、読み出し回路３０のマイクロパッド１４との間は、マイクロバンプ１５によって電気的に接合される。 In addition to the above-described configuration, the second chip 12 mainly includes a vertical scanning circuit for supplying a control signal to the readout circuit 30, a correlated double sampling circuit for removing reset noise, and an output (image signal) of the readout circuit 30. A horizontal scanning circuit for sequentially reading in the scanning direction and an output amplifier for amplifying the image signal are also formed.
The first chip 11 and the second chip 12 described above are completed through independent manufacturing processes. The opposite surface 16y of the first chip 11 and the readout circuit 30 of the second chip 12 are arranged so as to face each other. In this state, the micropad 13 of the through wiring 20 and the micropad 14 of the readout circuit 30 are electrically joined by the microbump 15.

（画像信号の読み出し手順）
第１チップ１１側の受光素子ＰＤは、入射光を光電変換して信号電荷を生成する。このとき、転送トランジスタＱＴを非導通に保つことにより、受光素子ＰＤは信号電荷を蓄積する。
一方、第２チップ１２側のフローティングディフュージョンＦＤには、リセットトランジスタＱＲを導通させることによって、基準電位ＶＤＤが印加される。その後に、リセットトランジスタＱＲが遮断されることにより、フローティングディフュージョンＦＤはフローティング状態となり、遮断時の電位をリセット電位として保持する。 (Image signal readout procedure)
The light receiving element PD on the first chip 11 side converts incident light to generate signal charges. At this time, the light receiving element PD accumulates signal charges by keeping the transfer transistor QT nonconductive.
On the other hand, the reference potential VDD is applied to the floating diffusion FD on the second chip 12 side by turning on the reset transistor QR. After that, when the reset transistor QR is shut off, the floating diffusion FD enters a floating state, and holds the potential at the time of shutoff as the reset potential.

選択トランジスタＱＳは、読み出し行の選択タイミングに合わせて導通制御される。このとき、読み出し線３６および選択トランジスタＱＳを介して、増幅素子ＱＡに電流が供給されてソースホロワ回路を構成する。その結果、フローティングディフュージョンＦＤのリセット電位は、読み出し線３６へ出力される。相関二重サンプリング回路は、このリセット電位を保持する。   The selection transistor QS is conduction controlled in accordance with the selection timing of the read row. At this time, a current is supplied to the amplifying element QA via the readout line 36 and the selection transistor QS to configure a source follower circuit. As a result, the reset potential of the floating diffusion FD is output to the read line 36. The correlated double sampling circuit holds this reset potential.

次に、第２チップ１２側において、転送トランジスタＱＴが一時的に導通する。その結果、第１チップ１１側の受光素子ＰＤと、第２チップ１２側のフローティングディフュージョンＦＤとが電気的に接続される。このとき、受光素子ＰＤに蓄積された信号電荷は、このフローティングディフュージョンＦＤとの間の電位差によって誘引される。すると、第１チップ１１ａ側の信号電荷は、配線層１７、貫通配線２０、マイクロパッド１３、マイクロバンプ１５、マイクロパッド１４、および転送トランジスタＱＴという経路を通って、第２チップ１２ａ側のフローティングディフュージョンＦＤまで転送される。   Next, on the second chip 12 side, the transfer transistor QT is temporarily turned on. As a result, the light receiving element PD on the first chip 11 side and the floating diffusion FD on the second chip 12 side are electrically connected. At this time, the signal charge accumulated in the light receiving element PD is attracted by the potential difference with the floating diffusion FD. Then, the signal charge on the first chip 11a side passes through the path of the wiring layer 17, the through wiring 20, the micro pad 13, the micro bump 15, the micro pad 14, and the transfer transistor QT, and the floating diffusion on the second chip 12a side. Transfer to FD.

この信号電荷の分だけ、フローティングディフュージョンＦＤのリセット電位が変化し、信号電位となる。この信号電位は、増幅素子ＱＡおよび選択トランジスタＱＳを経て、読み出し線３６に出力される。相関二重サンプリング回路は、この信号電位と、先に保持したリセット電位との差分を生成し、真の画像信号として出力する。この画像信号は、水平走査回路、出力アンプを経て、外部に読み出される。   The reset potential of the floating diffusion FD changes by the amount of this signal charge and becomes a signal potential. This signal potential is output to the readout line 36 via the amplification element QA and the selection transistor QS. The correlated double sampling circuit generates a difference between this signal potential and the previously held reset potential and outputs it as a true image signal. This image signal is read out through a horizontal scanning circuit and an output amplifier.

（第１実施形態の効果など）
第１実施形態では、第１チップ１１に受光素子ＰＤおよび貫通配線２０を配置し、第２チップ１２に読み出し回路３０を配置する。このように素子構造を２分割することにより、第１チップ１１の製造工程では、読み出し回路３０の形成工程が不要となる。そのため、受光素子ＰＤの素子性能に特化した設計ルールや製造プロセスを採用することが可能になる。したがって、撮像性能の高い撮像素子１０を実現することが可能になる。 (Effects of the first embodiment)
In the first embodiment, the light receiving element PD and the through wiring 20 are arranged on the first chip 11, and the readout circuit 30 is arranged on the second chip 12. By thus dividing the element structure into two, the process of forming the readout circuit 30 is not necessary in the manufacturing process of the first chip 11. Therefore, it is possible to adopt design rules and manufacturing processes specialized for the element performance of the light receiving element PD. Therefore, it is possible to realize the image sensor 10 having high imaging performance.

また、第２チップ１２側では、受光素子ＰＤのスペースが不要となる。そのため、回路設計上の余裕が広く、デザインルールの緩和によって歩留り向上が可能になる。さらに、このスペースの余裕分を活かして、画素ごとに信号電荷のメモリ領域などを設けることにより、グローバル電子シャッターを実現することも可能になる。また、画素単位または行単位にＡＤ変換回路を追加することによって、デジタル画像信号を出力する撮像素子１０を実現することも可能になる。   Further, the space for the light receiving element PD is not necessary on the second chip 12 side. Therefore, there is a wide margin in circuit design, and the yield can be improved by relaxing the design rules. Furthermore, a global electronic shutter can be realized by providing a signal charge memory area for each pixel by taking advantage of the space. Further, by adding an AD conversion circuit in pixel units or row units, it is possible to realize the image sensor 10 that outputs a digital image signal.

特に、第１実施形態では、第１チップ１１の受光素子ＰＤには、信号読み出しに関する制御信号を与える必要がない。そのため、第１チップ１１には、制御信号を与えるための配線層を設ける必要がない。したがって、受光素子ＰＤの上の層に配線層を設ける必要がなく、配線層による受光ケラレなどの弊害は生じない。   In particular, in the first embodiment, it is not necessary to give a control signal related to signal reading to the light receiving element PD of the first chip 11. Therefore, it is not necessary to provide the first chip 11 with a wiring layer for supplying a control signal. Therefore, it is not necessary to provide a wiring layer on the layer above the light receiving element PD, and there is no adverse effect such as light reception vignetting due to the wiring layer.

また、制御信号の配線層を第１チップ１１から省くことにより、受光面の層構造を薄膜化することが可能になる。その結果、マイクロレンズ２３と受光素子ＰＤを一段と近接させることが可能になり、マイクロレンズ２３の斜入射光を受光素子ＰＤに効率入射させることが可能になる。特に、一眼レフ用の大型撮像素子では、撮像エリアの周辺端における輝度シェーディングが改善し、撮像画像の周辺画質を高めることが可能になる。   Further, by omitting the control signal wiring layer from the first chip 11, the layer structure of the light receiving surface can be made thinner. As a result, the microlens 23 and the light receiving element PD can be brought closer to each other, and oblique incident light from the microlens 23 can be efficiently incident on the light receiving element PD. In particular, in a single-lens reflex large-sized image sensor, luminance shading at the peripheral edge of the imaging area is improved, and the peripheral image quality of the captured image can be enhanced.

なお、第２チップ１２側には、読み出し回路３０が存在する。そのため、この読み出し回路３０を遮光することが好ましい。しかし、読み出し回路３０の上方は、第１チップ１１で覆われるため、遮光層を省略したり薄膜化することが可能になる。   A read circuit 30 exists on the second chip 12 side. For this reason, it is preferable to shield the reading circuit 30 from light. However, since the upper part of the readout circuit 30 is covered with the first chip 11, the light shielding layer can be omitted or made thinner.

さらに、第１実施形態では、受光面１６ｘに従来配置されていた読み出し回路３０を、第２チップ１２に移したため、受光画素１の実装スペースに余裕が生じる。そのため、受光素子ＰＤの面積を拡大して、撮像素子１０の受光性能を高めることが可能になる。逆に、受光画素１を縮小することによって、更なる高画素化を図ることも可能になる。   Furthermore, in the first embodiment, since the readout circuit 30 that has been conventionally arranged on the light receiving surface 16x is moved to the second chip 12, there is a margin in the mounting space of the light receiving pixels 1. Therefore, the area of the light receiving element PD can be enlarged, and the light receiving performance of the imaging element 10 can be improved. Conversely, by further reducing the size of the light receiving pixels 1, it is possible to further increase the number of pixels.

また、受光素子ＰＤの受光形状の等方性を高めることにより、撮像素子１０の受光性能を高めることも可能になる。   Further, it is possible to improve the light receiving performance of the image sensor 10 by increasing the isotropic property of the light receiving shape of the light receiving element PD.

さらに、第２チップ１２側では、受光素子ＰＤが無い分だけ実装スペースに余裕が生じる。この実装スペースの余裕を活かして、読み出し回路３０内の信号線の短縮を行うことができる。その結果、信号遅延の低減、ノイズ低減、動作速度の向上などを達成できる。   Further, on the second chip 12 side, there is a margin in the mounting space by the absence of the light receiving element PD. The signal line in the readout circuit 30 can be shortened by taking advantage of this mounting space. As a result, reduction in signal delay, reduction in noise, improvement in operating speed, and the like can be achieved.

また、第１チップ１１と第２チップ１２との特性や相性を選んで組み立てることにより、撮像素子１０の歩留まりを一段と高めることが可能になる。   In addition, by selecting and assembling the characteristics and compatibility of the first chip 11 and the second chip 12, it is possible to further increase the yield of the image sensor 10.

《第２実施形態》
第２実施形態は、第１チップに受光素子と転送トランジスタを配置し、第２チップにリセットトランジスタなどを配置する。なお、画像信号の読み出し手順については、第１実施形態と同様のため、ここでの説明を省略する。
図４は、撮像素子１０ａの画素断面を示す図である。
図５は、撮像素子１０ａの１画素分の等価回路図である。
図６は、第１チップ１１ａおよび第２チップ１２ａの上面図である。なお、図４に示す画素断面は、図６中に示す点線部分の断面である。
以下、これらの図を参照して、撮像素子１０ａの構成を説明する。 << Second Embodiment >>
In the second embodiment, a light receiving element and a transfer transistor are arranged on the first chip, and a reset transistor and the like are arranged on the second chip. The image signal readout procedure is the same as that in the first embodiment, and a description thereof will be omitted here.
FIG. 4 is a diagram illustrating a pixel cross section of the image sensor 10a.
FIG. 5 is an equivalent circuit diagram for one pixel of the image sensor 10a.
FIG. 6 is a top view of the first chip 11a and the second chip 12a. Note that the pixel cross section shown in FIG. 4 is a cross section of a dotted line portion shown in FIG.
Hereinafter, the configuration of the image sensor 10a will be described with reference to these drawings.

第１チップ１１ａの受光画素１ａには、受光素子ＰＤおよび転送トランジスタＱＴが形成される。この転送トランジスタＱＴのゲート２８ａは、受光素子ＰＤと拡散領域ＦＤｘとの領域間に、絶縁膜を介して設けられる。この拡散領域ＦＤｘは、配線層１７ａを介して貫通配線２０に接続される。この貫通配線２０は、受光画素１ａの素子分離域２２に設けたスルーホールを介して、反対面１６ｙまで貫通する。この反対面１６ｙの貫通箇所にはマイクロパッド１３が形成される。   In the light receiving pixel 1a of the first chip 11a, a light receiving element PD and a transfer transistor QT are formed. The gate 28a of the transfer transistor QT is provided between the light receiving element PD and the diffusion region FDx via an insulating film. The diffusion region FDx is connected to the through wiring 20 through the wiring layer 17a. The through wiring 20 penetrates to the opposite surface 16y through a through hole provided in the element isolation region 22 of the light receiving pixel 1a. A micropad 13 is formed at a through portion of the opposite surface 16y.

第２チップ１２ａの形成面には、貫通配線２０に各対応して、読み出し回路３０ａが形成される。この読み出し回路３０ａには、対向するマイクロパッド１３と位置を合わせるように、マイクロパッド１４がそれぞれ設けられる。このマイクロパッド１４は、スルーホール２５を介して拡散領域ＦＤｙにオーミック接触する。これらの拡散領域ＦＤｘ，貫通配線２０，拡散領域ＦＤｙは電気的に一体接続され、フローティングディフュージョンＦＤとして機能する。拡散領域ＦＤｙと、基準電圧ＶＤＤが印加されるリセットドレイン３１との領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９ａが設けられる。なお、拡散領域ＦＤｙの電圧は、不図示の配線層を介して、増幅素子ＱＡのゲート３２ａに供給される。増幅素子ＱＡのソース３３ａと、選択トランジスタＱＳのソース／ドレイン領域３５ａとの領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４ａが設けられる。このソース／ドレイン領域３５ａは、読み出し線３６に接続される。   On the formation surface of the second chip 12a, a readout circuit 30a is formed corresponding to each through wiring 20. The read circuit 30a is provided with a micropad 14 so as to be aligned with the facing micropad 13 respectively. The micropad 14 is in ohmic contact with the diffusion region FDy through the through hole 25. The diffusion region FDx, the through wiring 20, and the diffusion region FDy are electrically connected together and function as a floating diffusion FD. Between the region of the diffusion region FDy and the reset drain 31 to which the reference voltage VDD is applied, the gate 29a of the reset transistor QR is provided via an insulating film. Note that the voltage of the diffusion region FDy is supplied to the gate 32a of the amplification element QA via a wiring layer (not shown). Between the source 33a of the amplifying element QA and the source / drain region 35a of the selection transistor QS, the gate 34a of the selection transistor QS is provided via an insulating film. This source / drain region 35 a is connected to the readout line 36.

なお、第１チップ１１ａには、転送トランジスタＱＴのゲート２８ａに制御信号を与えるための駆動回路が設けられる。
また、第２チップ１２ａには、読み出し回路３０ａに制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路３０ａの出力（画像信号）を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
上述した貫通配線２０のマイクロパッド１３と、読み出し回路３０ａのマイクロパッド１４とは、マイクロバンプ１５を介して電気的に接合される。 The first chip 11a is provided with a drive circuit for supplying a control signal to the gate 28a of the transfer transistor QT.
Further, the second chip 12a sequentially reads out a vertical scanning circuit for supplying a control signal to the reading circuit 30a, a correlated double sampling circuit for removing reset noise, and an output (image signal) of the reading circuit 30a in the main scanning direction. A horizontal scanning circuit for the above and an output amplifier for amplifying the image signal are also formed.
The above-described micropad 13 of the through wiring 20 and the micropad 14 of the readout circuit 30 a are electrically joined via the microbump 15.

第２実施形態においても、素子構造を、第１チップ１１ａと第２チップ１２ａとに分けることにより、第１実施形態と同様の作用効果を得ることできる。
さらに、第２実施形態では、第１チップ１１ａ上に受光素子ＰＤと転送トランジスタＱＴを配置するため、信号電荷の転送残りを防ぐことが可能になる。 Also in the second embodiment, the same effect as that of the first embodiment can be obtained by dividing the element structure into the first chip 11a and the second chip 12a.
Furthermore, in the second embodiment, since the light receiving element PD and the transfer transistor QT are arranged on the first chip 11a, it is possible to prevent the remaining transfer of signal charges.

《第３実施形態》
第３実施形態は、第１チップに受光素子と転送トランジスタとリセットトランジスタを配置し、第２チップに増幅素子などを配置する。なお、画像信号の読み出し手順については、第１実施形態と同様のため、ここでの説明を省略する。
図７［Ａ］は、撮像素子１０ｂの構成部品である第１チップ１１ｂの上面図（１画素分）である。
図７［Ｂ］は、撮像素子１０ｂの構成部品である第２チップ１２ｂの上面図（１画素分）である。
図７［Ｃ］は、撮像素子１０ｂの１画素分の等価回路図である。
以下、これらの図を参照して、撮像素子１０ｂの構成を説明する。 << Third Embodiment >>
In the third embodiment, a light receiving element, a transfer transistor, and a reset transistor are arranged on the first chip, and an amplification element and the like are arranged on the second chip. The image signal readout procedure is the same as that in the first embodiment, and a description thereof will be omitted here.
FIG. 7A is a top view (for one pixel) of the first chip 11b that is a component of the image sensor 10b.
FIG. 7B is a top view (for one pixel) of the second chip 12b, which is a component of the image sensor 10b.
FIG. 7C is an equivalent circuit diagram for one pixel of the image sensor 10b.
Hereinafter, the configuration of the image sensor 10b will be described with reference to these drawings.

第１チップ１１ｂの受光画素１ｂには、受光素子ＰＤ、転送トランジスタＱＴ、およびリセットトランジスタＱＲが形成される。この転送トランジスタＱＴのゲート２８ｂは、受光素子ＰＤとフローティングディフュージョンＦＤとの領域間に、絶縁膜を介して設けられる。フローティングディフュージョンＦＤと、基準電圧ＶＤＤが印加されるリセットドレイン３１ｂとの領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９ｂが設けられる。また、フローティングディフュージョンＦＤは、貫通配線２０に接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この貫通箇所にはマイクロパッド１３が設けられる。   In the light receiving pixel 1b of the first chip 11b, a light receiving element PD, a transfer transistor QT, and a reset transistor QR are formed. The gate 28b of the transfer transistor QT is provided between the light receiving element PD and the floating diffusion FD via an insulating film. Between the region of the floating diffusion FD and the reset drain 31b to which the reference voltage VDD is applied, the gate 29b of the reset transistor QR is provided via an insulating film. The floating diffusion FD is connected to the through wiring 20. The through wiring 20 penetrates to the opposite surface through the through hole. A micropad 13 is provided at the penetration portion.

一方、第２チップ１２ｂには、貫通配線２０に各対応して読み出し回路３０ｂが形成される。この読み出し回路３０ｂのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｂのマイクロパッド１３と電気的に接合される。このマイクロパッド１４は、増幅素子ＱＡのゲート３２ｂに接続される。一方、増幅素子ＱＡのドレインには電源電圧が印加される。増幅素子ＱＡのソース３３ｂと、選択トランジスタＱＳのソース／ドレイン領域３５ｂとの領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４ｂが設けられる。このソース／ドレイン領域３５ｂは、読み出し線３６に接続される。
なお、第１チップ１１ｂには、ゲート２８ｂ、２９ｂに制御信号を与えるための駆動回路が設けられる。
また、第２チップ１２ｂには、読み出し回路３０ｂに制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路３０ｂの出力（画像信号）を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。 On the other hand, in the second chip 12b, read circuits 30b are formed corresponding to the through wirings 20, respectively. The micropad 14 of the readout circuit 30b is electrically joined to the micropad 13 of the first chip 11b by micro bumps. The micropad 14 is connected to the gate 32b of the amplifying element QA. On the other hand, a power supply voltage is applied to the drain of the amplifying element QA. A gate 34b of the selection transistor QS is provided between the source 33b of the amplifying element QA and the source / drain region 35b of the selection transistor QS via an insulating film. This source / drain region 35 b is connected to the readout line 36.
The first chip 11b is provided with a drive circuit for supplying control signals to the gates 28b and 29b.
Further, the second chip 12b sequentially reads out a vertical scanning circuit for supplying a control signal to the reading circuit 30b, a correlated double sampling circuit for removing reset noise, and an output (image signal) of the reading circuit 30b in the main scanning direction. A horizontal scanning circuit for the above and an output amplifier for amplifying the image signal are also formed.

第３実施形態においても、素子構造を、第１チップ１１ｂと第２チップ１２ｂとに分けることにより、第２実施形態と同様の効果を得ることできる。
さらに、第３実施形態では、第１チップ１１ａ上に受光素子ＰＤとリセットトランジスタＱＲを配置するため、信号電荷のリセット残りを防ぐことが可能になる。 Also in the third embodiment, the same effect as in the second embodiment can be obtained by dividing the element structure into the first chip 11b and the second chip 12b.
Furthermore, in the third embodiment, since the light receiving element PD and the reset transistor QR are arranged on the first chip 11a, it is possible to prevent the remaining signal charges from being reset.

《第４実施形態》
第４実施形態は、第１チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子を配置し、第２チップに選択トランジスタなどを配置する。なお、画像信号の読み出し手順については、第１実施形態と同様のため、ここでの説明を省略する。
図８［Ａ］は、撮像素子１０ｃの構成部品である第１チップ１１ｃの上面図（１画素分）である。
図８［Ｂ］は、撮像素子１０ｃの構成部品である第２チップ１２ｃの上面図（１画素分）である。
図８［Ｃ］は、撮像素子１０ｃの１画素分の等価回路図である。
以下、これらの図を参照して、撮像素子１０ｃの構成を説明する。 << 4th Embodiment >>
In the fourth embodiment, a light receiving element, a transfer transistor, a reset transistor, and an amplifying element are arranged on the first chip, and a selection transistor and the like are arranged on the second chip. The image signal readout procedure is the same as that in the first embodiment, and a description thereof will be omitted here.
FIG. 8A is a top view (for one pixel) of the first chip 11c that is a component of the image sensor 10c.
FIG. 8B is a top view (for one pixel) of the second chip 12c, which is a component of the image sensor 10c.
FIG. 8C is an equivalent circuit diagram for one pixel of the image sensor 10c.
Hereinafter, the configuration of the image sensor 10c will be described with reference to these drawings.

第１チップ１１ｃの受光画素１ｃには、受光素子ＰＤ、転送トランジスタＱＴ、リセットトランジスタＱＲ、および増幅素子ＱＡが形成される。この転送トランジスタＱＴのゲート２８ｃは、受光素子ＰＤとフローティングディフュージョンＦＤとの領域間に、絶縁膜を介して設けられる。フローティングディフュージョンＦＤと、基準電圧ＶＤＤが印加されるリセットドレイン３１ｃとの領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９ｃが設けられる。なお、フローティングディフュージョンＦＤの電圧は、不図示の配線層を介して、増幅素子ＱＡのゲート３２ｃに供給される。増幅素子ＱＡのソース３３ｃは、貫通配線２０に接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド１３が設けられる。   In the light receiving pixel 1c of the first chip 11c, a light receiving element PD, a transfer transistor QT, a reset transistor QR, and an amplifying element QA are formed. The gate 28c of the transfer transistor QT is provided between the light receiving element PD and the floating diffusion FD via an insulating film. Between the region of the floating diffusion FD and the reset drain 31c to which the reference voltage VDD is applied, the gate 29c of the reset transistor QR is provided via an insulating film. Note that the voltage of the floating diffusion FD is supplied to the gate 32c of the amplifying element QA via a wiring layer (not shown). A source 33 c of the amplifying element QA is connected to the through wiring 20. The through wiring 20 penetrates to the opposite surface through the through hole. A micropad 13 is provided at a through portion on the opposite surface.

一方、第２チップ１２ｃには、貫通配線２０に各対応して、読み出し回路３０ｃが形成される。この読み出し回路３０ｃのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｃのマイクロパッド１３と電気的に接合される。このマイクロパッド１４は、選択トランジスタＱＳの一方のソース／ドレイン領域３８に接続される。このソース／ドレイン領域３８と、他方のソース／ドレイン領域３５ｃとの領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４ｃが設けられる。このソース／ドレイン領域３５ｃは、読み出し線３６に接続される。
なお、第１チップ１１ｃには、ゲート２８ｃ、２９ｃに制御信号を与えるための駆動回路が設けられる。
また、第２チップ１２ｃには、読み出し回路３０ｃに制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路３０ｃの出力（画像信号）を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。 On the other hand, in the second chip 12c, read circuits 30c are formed corresponding to the through wirings 20, respectively. The micropad 14 of the readout circuit 30c is electrically joined to the micropad 13 of the first chip 11c by micro bumps. The micropad 14 is connected to one source / drain region 38 of the selection transistor QS. A gate 34c of the select transistor QS is provided between the source / drain region 38 and the other source / drain region 35c via an insulating film. The source / drain region 35 c is connected to the read line 36.
The first chip 11c is provided with a drive circuit for supplying control signals to the gates 28c and 29c.
Further, the second chip 12c sequentially reads out a vertical scanning circuit for supplying a control signal to the reading circuit 30c, a correlated double sampling circuit for removing reset noise, and an output (image signal) of the reading circuit 30c in the main scanning direction. A horizontal scanning circuit for the above and an output amplifier for amplifying the image signal are also formed.

第４実施形態においても、素子構造を、第１チップ１１ｃと第２チップ１２ｃとに分けることにより、第３実施形態と同様の効果を得ることできる。
さらに、第４実施形態では、第１チップ１１ａ上に受光素子ＰＤから増幅素子ＱＡまでを近接して配置する。そのため、短い配線距離で信号電荷をソースホロワ出力に変換することが可能になり、ノイズの悪影響を低減することができる。 Also in the fourth embodiment, the same effect as that of the third embodiment can be obtained by dividing the element structure into the first chip 11c and the second chip 12c.
Further, in the fourth embodiment, the light receiving element PD to the amplifying element QA are arranged close to each other on the first chip 11a. Therefore, it becomes possible to convert the signal charge into the source follower output with a short wiring distance, and the adverse effect of noise can be reduced.

《第５実施形態》
第５実施形態は、第１チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子と選択トランジスタを配置し、第２チップに後段の処理回路などを配置する。なお、画像信号の読み出し手順については、第１実施形態と同様のため、ここでの説明を省略する。
図９［Ａ］は、撮像素子１０ｄの構成部品である第１チップ１１ｄの上面図（１画素分）である。
図９［Ｂ］は、撮像素子１０ｄの構成部品である第２チップ１２ｄの上面図（１画素分）である。
図９［Ｃ］は、撮像素子１０ｄの１画素分の等価回路図である。
以下、これらの図を参照して、撮像素子１０ｄの構成を説明する。 << 5th Embodiment >>
In the fifth embodiment, a light receiving element, a transfer transistor, a reset transistor, an amplifying element, and a selection transistor are arranged on the first chip, and a subsequent processing circuit is arranged on the second chip. The image signal readout procedure is the same as that in the first embodiment, and a description thereof will be omitted here.
FIG. 9A is a top view (for one pixel) of the first chip 11d that is a component of the image sensor 10d.
FIG. 9B is a top view (for one pixel) of the second chip 12d that is a component of the image sensor 10d.
FIG. 9C is an equivalent circuit diagram for one pixel of the image sensor 10d.
Hereinafter, the configuration of the image sensor 10d will be described with reference to these drawings.

第１チップ１１ｄの受光画素１ｄには、受光素子ＰＤ、転送トランジスタＱＴ、リセットトランジスタＱＲ、増幅素子ＱＡ、および選択トランジスタＱＳが形成される。この転送トランジスタＱＴのゲート２８ｄは、受光素子ＰＤとフローティングディフュージョンＦＤとの領域間に、絶縁膜を介して設けられる。フローティングディフュージョンＦＤと、基準電圧ＶＤＤが印加されるリセットドレイン３１ｄとの領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９ｄが設けられる。なお、フローティングディフュージョンＦＤの電圧は、不図示の配線層を介して、増幅素子ＱＡのゲート３２ｄに供給される。増幅素子ＱＡのソース３３ｄと、選択トランジスタＱＳのソース／ドレイン領域３５ｄとの領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４ｄが設けられる。このソース／ドレイン領域３５ｄは、読み出し線３６に接続される。この読み出し線３６は、貫通配線２０に接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド１３が設けられる。   In the light receiving pixel 1d of the first chip 11d, a light receiving element PD, a transfer transistor QT, a reset transistor QR, an amplifying element QA, and a selection transistor QS are formed. The gate 28d of the transfer transistor QT is provided between the light receiving element PD and the floating diffusion FD via an insulating film. Between the region of the floating diffusion FD and the reset drain 31d to which the reference voltage VDD is applied, the gate 29d of the reset transistor QR is provided via an insulating film. The voltage of the floating diffusion FD is supplied to the gate 32d of the amplifying element QA via a wiring layer (not shown). Between the source 33d of the amplifying element QA and the source / drain region 35d of the selection transistor QS, a gate 34d of the selection transistor QS is provided via an insulating film. This source / drain region 35 d is connected to the readout line 36. The readout line 36 is connected to the through wiring 20. The through wiring 20 penetrates to the opposite surface through the through hole. A micropad 13 is provided at a through portion on the opposite surface.

一方、第２チップ１２ｄには、貫通配線２０に各対応して、読み出し回路３０ｄが形成される。この読み出し回路３０ｄのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｄのマイクロパッド１３と電気的に接合される。この読み出し回路３０ｄには、相関二重サンプリング回路（ＣＤＳ）、カラムアンプ（ＣＡ）、またはカラムＡＤ変換回路などを画素行の単位に備える。さらに、読み出し回路３０ｄには、画像信号の前処理回路などを含めてもよい。   On the other hand, in the second chip 12d, a read circuit 30d is formed corresponding to each through wiring 20. The micropad 14 of the readout circuit 30d is electrically joined to the micropad 13 of the first chip 11d by micro bumps. The readout circuit 30d includes a correlated double sampling circuit (CDS), a column amplifier (CA), a column AD conversion circuit, and the like in units of pixel rows. Further, the read circuit 30d may include a preprocessing circuit for image signals.

第５実施形態では、第２チップ１２ｄ側に、相関二重サンプリング回路や、ＡＤ変換回路などを余裕をもって搭載することが可能になる。さらに、読み出し回路３０ｄを複数設けて画像信号を同時並行に処理させることにより、画像信号の出力を多チャンネル化することが可能になる。その結果、画像信号の読み出し時間および信号処理時間を短縮することが可能になる。   In the fifth embodiment, a correlated double sampling circuit, an AD conversion circuit, and the like can be mounted on the second chip 12d side with a margin. Furthermore, by providing a plurality of readout circuits 30d and processing image signals in parallel, the output of the image signals can be multi-channeled. As a result, it is possible to shorten the image signal readout time and the signal processing time.

《第６実施形態》
第６実施形態は、複数の受光画素を貫通配線に共通接続する実施形態である。
図１０［Ａ］は、撮像素子１０ｆの構成部品である第１チップ１１ｆの上面図（４画素分）である。
図１０［Ｂ］は、撮像素子１０ｆの構成部品である第２チップ１２ｆの上面図（４画素分）である。
図１１は、撮像素子１０ｆの４画素分の等価回路図である。
以下、これらの図を参照して、撮像素子１０ｆの構成を説明する。 << 6th Embodiment >>
The sixth embodiment is an embodiment in which a plurality of light receiving pixels are commonly connected to the through wiring.
FIG. 10A is a top view (for four pixels) of the first chip 11f that is a component of the image sensor 10f.
FIG. 10B is a top view (for four pixels) of the second chip 12f that is a component of the image sensor 10f.
FIG. 11 is an equivalent circuit diagram for four pixels of the image sensor 10f.
Hereinafter, the configuration of the image sensor 10f will be described with reference to these drawings.

第１チップ１１ｆの受光画素１ｆは、複数画素（ここでは横２画素×縦２画素）ごとに区画が設定される。この区画内には、４つの受光素子ＰＤ１〜ＰＤ４が設けられる。これらの受光素子ＰＤ１〜ＰＤ４には、転送トランジスタＱＴ１〜ＱＴ４がそれぞれ設けられる。転送トランジスタＱＴ１〜ＱＴ４のドレインは、共通配線７１を介して貫通配線２０に共通接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド１３が設けられる。   The light receiving pixel 1f of the first chip 11f is divided into a plurality of pixels (here, 2 horizontal pixels × 2 vertical pixels). In this section, four light receiving elements PD1 to PD4 are provided. These light receiving elements PD1 to PD4 are provided with transfer transistors QT1 to QT4, respectively. The drains of the transfer transistors QT <b> 1 to QT <b> 4 are commonly connected to the through wiring 20 via the common wiring 71. The through wiring 20 penetrates to the opposite surface through the through hole. A micropad 13 is provided at a through portion on the opposite surface.

一方、第２チップ１２ｆには、貫通配線２０に各対応して、読み出し回路３０ｆが形成される。この読み出し回路３０ｆのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｆのマイクロパッド１３と電気的に接合される。この読み出し回路３０ｆは、第２実施形態の読み出し回路３０ａと同様の回路構成を有する。その他、読み出し回路３０ｆには、画素メモリ部や、ＡＤ変換回路などを設けてもよい。
このような構成では、転送トランジスタＱＴ１〜ＱＴ４を、制御信号φＴｘ１〜φＴｘ４を用いて順次に導通させることにより、受光素子ＰＤ１〜ＰＤ４の信号電荷を時分割に読み出し回路３０ｆに与えることができる。読み出し回路３０ｆは、これらの信号電荷を時分割に取り込み、画像信号として順次に出力する。 On the other hand, in the second chip 12f, a read circuit 30f is formed corresponding to each through wiring 20. The micropad 14 of the readout circuit 30f is electrically joined to the micropad 13 of the first chip 11f by micro bumps. The read circuit 30f has the same circuit configuration as the read circuit 30a of the second embodiment. In addition, the readout circuit 30f may be provided with a pixel memory unit, an AD conversion circuit, or the like.
In such a configuration, the transfer transistors QT1 to QT4 are sequentially turned on using the control signals φTx1 to φTx4, whereby the signal charges of the light receiving elements PD1 to PD4 can be given to the readout circuit 30f in a time-sharing manner. The readout circuit 30f takes these signal charges in a time division manner and sequentially outputs them as image signals.

第６実施形態では、複数画素の区画ごとに一つの読み出し回路３０ｆを備える。そのため、読み出し回路３０ｆの設置数を、全画素数の数分の１まで減らすことが可能になる。   In the sixth embodiment, one readout circuit 30f is provided for each section of a plurality of pixels. Therefore, the number of readout circuits 30f can be reduced to a fraction of the total number of pixels.

特に、第６実施形態では、横２画素×縦２画素を区画とするため、ベイヤ配列の最小色配列を一つの読み出し回路３０ｆで処理することができる。したがって、読み出し回路３０ｆ内に、近接する信号間の処理回路（色差変換回路、画素数変換回路など）を実装することも可能になる。   In particular, in the sixth embodiment, since 2 horizontal pixels × 2 vertical pixels are defined as a partition, the minimum color array of the Bayer array can be processed by one readout circuit 30f. Therefore, it is possible to mount a processing circuit (color difference conversion circuit, pixel number conversion circuit, etc.) between adjacent signals in the readout circuit 30f.

なお、第６実施形態では、区画のレイアウトを柔軟に設計することができる。例えば、列単位の受光画素１ｆを区画とし、列単位に読み出し回路３０ｆを設けることも可能である。この場合、読み出し回路３０ｆ内にＡＤ変換回路を設けることにより、列単位にＡＤ変換を実施することが可能になる。   In the sixth embodiment, the layout of the sections can be designed flexibly. For example, the light receiving pixels 1f in units of columns can be defined as sections, and the readout circuit 30f can be provided in units of columns. In this case, by providing an AD conversion circuit in the readout circuit 30f, AD conversion can be performed in units of columns.

なお、第６実施形態では、転送トランジスタＱＴの出力を貫通配線２０に共通接続している。しかしながら、本発明はこれに限定されるものではない。例えば、第３実施形態〜第５実施形態の素子構造において、複数の受光画素を１区画として、貫通配線２０に共通接続してもよい。この場合、区画内の転送トランジスタＱＴを順次に導通させることにより、読み出し回路は、区画内の受光画素の電気信号を時分割に取り込むことが可能になる。   In the sixth embodiment, the output of the transfer transistor QT is commonly connected to the through wiring 20. However, the present invention is not limited to this. For example, in the element structures of the third to fifth embodiments, a plurality of light receiving pixels may be divided into one section and commonly connected to the through wiring 20. In this case, by sequentially turning on the transfer transistors QT in the section, the readout circuit can take in the electric signals of the light receiving pixels in the section in a time division manner.

《第７実施形態》
第７実施形態は、第１チップと第２チップの層間にインターポーザを設ける実施形態である。
図１２は、第７実施形態の素子構造を示す図である。
第７実施形態は、撮像素子１０ｈを構成する第１チップ１１ｈと、第２チップ１２ｈとの層間に、貫通配線２０を延長するインターポーザ８１を配置する。このインターポーザ８１の貫通配線８２と、第１チップ１１ｈのマイクロパッド１３とは、マイクロバンプ１５ｘによって電気的に接合される。また、インターポーザ８１の貫通配線８２と、第２チップ１２ｈのマイクロパッド１４は、マイクロバンプ１５ｙによって電気的に接合される。 << 7th Embodiment >>
The seventh embodiment is an embodiment in which an interposer is provided between the first chip and the second chip.
FIG. 12 is a diagram showing an element structure of the seventh embodiment.
In the seventh embodiment, an interposer 81 that extends the through wiring 20 is arranged between the first chip 11h and the second chip 12h constituting the image sensor 10h. The through wiring 82 of the interposer 81 and the micro pad 13 of the first chip 11h are electrically joined by the micro bump 15x. Further, the through wiring 82 of the interposer 81 and the micropad 14 of the second chip 12h are electrically joined by the microbump 15y.

なお、このような構成は、第１実施形態〜第６実施形態のいずれの素子構造においても実現可能である。貫通配線２０をインターポーザ８１を用いて延長することが可能である。   Such a configuration can be realized in any of the element structures of the first to sixth embodiments. The through wiring 20 can be extended using the interposer 81.

このように、インターポーザ８１を層間に挿入することにより、第２チップ１２ｈ側で発生する熱を、インターポーザ８１で断熱することが可能になる。また、インターポーザ８１をヒートシンクとして利用することで、第２チップ１２ｈ側で発生する熱を効率的に排熱することが可能になる。そのため、受光素子ＰＤが温度上昇して生じる熱ノイズなどの画質劣化を抑制することができる。   Thus, by inserting the interposer 81 between the layers, the heat generated on the second chip 12h side can be insulated by the interposer 81. Further, by using the interposer 81 as a heat sink, it is possible to efficiently exhaust heat generated on the second chip 12h side. Therefore, it is possible to suppress image quality deterioration such as thermal noise caused by the temperature rise of the light receiving element PD.

また、インターポーザ８１を層間に挿入することにより、撮像素子１０ｈの機械的強度を高めることが可能になる。   Further, by inserting the interposer 81 between the layers, the mechanical strength of the image sensor 10h can be increased.

以上説明したように、本発明は、撮像素子などに利用可能な技術である。   As described above, the present invention is a technique that can be used for an image sensor and the like.

撮像素子１０の断面図である。1 is a cross-sectional view of an image sensor 10. 撮像素子１０の等価回路を示す図である。2 is a diagram illustrating an equivalent circuit of the image sensor 10. FIG. 第１チップ１１および第２チップ１２の上面図である。3 is a top view of the first chip 11 and the second chip 12. FIG. 撮像素子１０ａの画素部分の断面図である。It is sectional drawing of the pixel part of the image pick-up element 10a. 撮像素子１０ａの１画素分の等価回路図である。It is an equivalent circuit diagram for one pixel of the image sensor 10a. 第１チップ１１ａおよび第２チップ１２ａの上面図である。It is a top view of the 1st chip 11a and the 2nd chip 12a. 撮像素子１０ｂの構成を示す図である。It is a figure which shows the structure of the image pick-up element 10b. 撮像素子１０ｃの構成を示す図である。It is a figure which shows the structure of the image pick-up element 10c. 撮像素子１０ｄの構成を示す図である。It is a figure which shows the structure of the image pick-up element 10d. 撮像素子１０ｆの構成を示す図である。It is a figure which shows the structure of the image pick-up element 10f. 撮像素子１０ｆの等価回路図である。It is an equivalent circuit diagram of the image sensor 10f. 撮像素子１０ｈの素子構造を示す図である。It is a figure which shows the element structure of the image pick-up element 10h.

符号の説明Explanation of symbols

ＰＤ…受光素子，ＱＴ…転送トランジスタ，ＦＤ…フローティングディフュージョン，ＱＲ…リセットトランジスタ，ＱＡ…増幅素子，ＱＳ…選択トランジスタ，１…単位画素，１１…第１チップ，１２…第２チップ，１３…マイクロパッド，１４…マイクロパッド，１５…マイクロバンプ，１６ｘ…受光面，２０…貫通配線，２３…マイクロレンズ，３０…読み出し回路，８１…インターポーザ，８２…貫通配線
PD ... light receiving element, QT ... transfer transistor, FD ... floating diffusion, QR ... reset transistor, QA ... amplifying element, QS ... select transistor, 1 ... unit pixel, 11 ... first chip, 12 ... second chip, 13 ... micro 14 ... Micropad, 15 ... Micro bump, 16x ... Light receiving surface, 20 ... Through wiring, 23 ... Micro lens, 30 ... Reading circuit, 81 ... Interposer, 82 ... Through wiring

Claims (7)

受光面に配列されて入射光に応じて電気信号を生成する複数の受光画素と、前記電気信号を前記受光面の反対面へ伝達する貫通配線とを形成する第１チップと、
前記貫通配線を介して前記電気信号を読み出し、画像信号として出力する読み出し回路を備える第２チップとを備え、
前記第１チップの前記反対面と、前記第２チップの前記読み出し回路の形成面とを対向させ、前記貫通配線と前記読み出し回路との端子間を電気的に接合したことを特徴とする撮像素子。 A first chip that forms a plurality of light receiving pixels that are arranged on the light receiving surface and generates an electrical signal according to incident light; and a through wiring that transmits the electrical signal to the opposite surface of the light receiving surface;
A second chip including a readout circuit that reads out the electrical signal through the through wiring and outputs the electrical signal as an image signal;
The imaging element, wherein the opposite surface of the first chip and the reading circuit forming surface of the second chip are opposed to each other, and the terminals of the through wiring and the reading circuit are electrically joined. . 請求項１に記載の撮像素子において、
前記第１チップの前記受光画素は、前記入射光に応じて信号電荷を生成する受光素子を備え、
前記第２チップの前記読み出し回路は、前記受光素子に生成される前記信号電荷を前記貫通配線を介して読み出し、前記第２チップへ転送する転送トランジスタと、
前記転送トランジスタにより転送される前記信号電荷をリセットするリセットトランジスタと、
前記転送トランジスタにより転送される前記信号電荷に応じて電圧信号を出力する増幅素子と、
前記増幅素子から出力される前記電圧信号を読み出し、前記画像信号として出力する選択トランジスタとを備え、
前記受光素子に接続される前記貫通配線と、前記転送トランジスタとの端子間を電気的に接合したことを特徴とする撮像素子。 The imaging device according to claim 1,
The light receiving pixel of the first chip includes a light receiving element that generates a signal charge according to the incident light,
The read circuit of the second chip reads the signal charge generated in the light receiving element through the through wiring, and transfers the transfer charge to the second chip;
A reset transistor for resetting the signal charge transferred by the transfer transistor;
An amplifying element that outputs a voltage signal in accordance with the signal charge transferred by the transfer transistor;
A selection transistor that reads out the voltage signal output from the amplifying element and outputs the voltage signal as the image signal;
An imaging element, wherein the through wiring connected to the light receiving element and the terminals of the transfer transistor are electrically joined. 請求項１に記載の撮像素子において、
前記第１チップの前記受光画素は、前記入射光に応じて信号電荷を生成する受光素子と、
前記受光素子に生成された前記信号電荷を前記貫通配線へ転送する転送トランジスタとを備え、
前記第２チップの前記読み出し回路は、前記貫通配線を介して転送される前記信号電荷をリセットするリセットトランジスタと、
前記貫通配線を介して転送される前記信号電荷に応じて電圧信号を出力する増幅素子と、
前記増幅素子から出力される前記電圧信号を読み出し、前記画像信号として出力する選択トランジスタとを備え、
前記転送トランジスタに接続される前記貫通配線と、前記リセットトランジスタとの端子間を電気的に接合したことを特徴とする撮像素子。 The imaging device according to claim 1,
The light receiving pixel of the first chip includes a light receiving element that generates a signal charge according to the incident light,
A transfer transistor for transferring the signal charge generated in the light receiving element to the through wiring,
The readout circuit of the second chip includes a reset transistor that resets the signal charge transferred through the through wiring,
An amplifying element that outputs a voltage signal according to the signal charge transferred through the through-wiring;
A selection transistor that reads out the voltage signal output from the amplifying element and outputs the voltage signal as the image signal;
An image pickup device, wherein the through wiring connected to the transfer transistor and the reset transistor are electrically connected to each other. 請求項１に記載の撮像素子において、
前記第１チップの前記受光画素は、前記入射光に応じて信号電荷を生成する受光素子と、
前記受光素子に生成される信号電荷を前記貫通配線へ転送する転送トランジスタと、
前記貫通配線へ転送される前記信号電荷をリセットするリセットトランジスタとを備え、
前記第２チップの前記読み出し回路は、前記貫通配線を介して転送される前記信号電荷に応じて電圧信号を出力する増幅素子と、
前記増幅素子から出力される前記電圧信号を読み出し、前記画像信号として出力する選択トランジスタとを備え、
前記転送トランジスタに接続される前記貫通配線と、前記増幅素子との端子間を電気的に接合したことを特徴とする撮像素子。 The imaging device according to claim 1,
The light receiving pixel of the first chip includes a light receiving element that generates a signal charge according to the incident light,
A transfer transistor for transferring the signal charge generated in the light receiving element to the through wiring;
A reset transistor for resetting the signal charge transferred to the through wiring,
The readout circuit of the second chip includes an amplifying element that outputs a voltage signal according to the signal charge transferred through the through wiring,
A selection transistor that reads out the voltage signal output from the amplifying element and outputs the voltage signal as the image signal;
An image pickup device, wherein the through wiring connected to the transfer transistor and the terminal of the amplification device are electrically joined. 請求項１に記載の撮像素子において、
前記第１チップの前記受光画素は、前記入射光に応じて信号電荷を生成する受光素子と、
前記受光素子に生成される信号電荷を転送する転送トランジスタと、
前記転送トランジスタにより転送される前記信号電荷をリセットするリセットトランジスタと、
前記転送トランジスタにより転送される前記信号電荷に応じて電圧信号を前記貫通配線へ出力する増幅素子とを備え、
前記第２チップの前記読み出し回路は、前記電圧信号を前記貫通配線を介して読み出し、前記画像信号として出力する選択トランジスタを備え、
前記増幅素子に接続される前記貫通配線と、前記選択トランジスタとの端子間を電気的に接合したことを特徴とする撮像素子。 The imaging device according to claim 1,
The light receiving pixel of the first chip includes a light receiving element that generates a signal charge according to the incident light,
A transfer transistor for transferring a signal charge generated in the light receiving element;
A reset transistor for resetting the signal charge transferred by the transfer transistor;
An amplification element that outputs a voltage signal to the through wiring according to the signal charge transferred by the transfer transistor;
The reading circuit of the second chip includes a selection transistor that reads the voltage signal through the through wiring and outputs the voltage signal as the image signal.
An imaging device, wherein the through wiring connected to the amplifying device and the terminals of the selection transistor are electrically joined. 請求項３ないし請求項５のいずれか１項に記載の撮像素子において、
前記貫通配線は、複数の前記受光画素からなる区画ごとに設けられ、
前記区画内の前記受光画素は、前記区画ごとの前記貫通配線に共通接続され、
前記読み出し回路は、前記貫通配線を介して、前記区画内の前記受光画素の前記電気信号を時分割に取り込むことを特徴とする撮像素子。 The imaging device according to any one of claims 3 to 5,
The through wiring is provided for each section composed of a plurality of the light receiving pixels,
The light receiving pixels in the section are commonly connected to the through wiring for each section,
The image pickup device, wherein the readout circuit takes in the electric signal of the light receiving pixels in the section in a time division manner through the through wiring. 請求項１ないし請求項６のいずれか１項に記載の撮像素子において、
前記第１チップと前記第２チップとの層間に、前記貫通配線を延長するインターポーザを配置したことを特徴とする撮像素子。
The imaging device according to any one of claims 1 to 6,
An imaging device, wherein an interposer extending the through wiring is disposed between the first chip and the second chip.
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